TW546831B - Nonvolatile semiconductor memory device - Google Patents
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Description
546831
【發明之背景】 【發明之領域】 I置，特別有關於具 記憶裝置。 備 本發明有關於非揮發性半導體記憶 有浮動閘極電極之非揮發性半導體 背景技術】 為知技術，例如在日本國專利案特開平丨^…”號公報 中，揭不有非揮發性半導體記憶裝置。圖28是上述之公報 所揭示之習知之非揮發性半導體記憶裴置之平面圖。圖29 疋&著圖2 8中之XXIX-XX I X線之剖面圖。圖3 〇是沿著圖2 8 中之XXX XXX線之剖面圖。圖31是沿著圖28中之XXXI 一 χχχι 線之咅]面圖。 茶照圖2 8 ’在矽基板4 ο 1之上形成記憶區域5 〇 〇和周邊區 域60 0。在記憶區域5 0 0具有位元線42〇形成與控制閘極電 極4 1 0正交的延伸。在周邊區域⑽〇形成有多根之閘極電極 434，分離氧化膜43 0位於閘極電極434之間。形成有記憶 電日日月豆之δ己丨思區域500，和形成具有閘極電極434之電晶體 之周邊區域6 0 0，被LOCOS(Local Oxidation 〇f Silicon) 氧化膜449電分離。 參知、圖2 9和3 0 ’記憶區域5 0 0是區域2 0 0和3 0 0所示之剖 面。言己憶電晶體具有：作為汲極區域之n型之雜質區域 413a和413b ;作為源極區域之η型之雜質區域41 4 ;石夕氧化 膜40 4 ;浮動閘極電極40 7 ; 0Ν0膜4 08 ;矽氧化膜40 9 ;和 控制閘極電極4 1 0。 雜質區域41 3a和4 13b與雜質區域414在ρ型之矽基板4〇1
\\326\2d-\9l -09\91113l39.ptd 第5頁 546831 五、發明說明（2) 之表面’形成写相卩高P卩〜 由矽氧化膜404，形成距離。浮動問極電極4 0 7經 域m包夾之區域上成在被4貝區域413時4咖與雜質區 ;tJf極電極410形成在浮動閉極電極40 7上延伸，在盆 間包央有由矽氧化膜，矽 / :、 之削膜408，和秒氧化膜彻。]Μ化版之3層所構成 在句7基板401形成有底邱北 觸之Ρ井40 3。在以指定底方2 ’、和/該底部η井4〇2接 η，齐ά、右、方向排列之洋動閘極電極40Υ之 ^40 6^〇彳、，以充填該溝道4〇5之方式形成矽氧化 :m〇6之上端面位於浮動閘極電極術之上 面之間。在s玄矽氧化膜406和浮動 有ΟΝΟ膜40 8，矽氧化膜4f)q，咖…s ^ w丨&上心成 化膜411。 、 工制閘極電極410，和TE0S氧 1包：雜質區域414之方式形成p型之袋區域41 5 動問極電極40 7，0N0膜408，石夕氧化膜4〇9 410、和刪1化膜川之側【辛，形成側壁氧化膜412 二R ^晶體之方式在石夕基板401上形成層間絕緣 =16。在層間絕緣膜416之—部份，形成達到雜質區域 413 a和413b之接觸孔417。以充填接觸孔417，和覆蓋 絕緣膜416之方式，用來形成摻雜多晶矽層42〇a。 形成由接合在層間絕緣膜416之摻雜多晶石夕層42〇a和嫣 ^物層420b構成之位元線42〇。以覆蓋在層間、絕緣膜 和位元線42 0之方式，形成層間絕緣膜421。在層間絕
546831 五、發明說明（3) *- 421上形成矽氧化膜422，以埋入該矽氧化膜42 2之方式形 成紹配線42 3 °以接觸在矽氧化膜4 22和鋁配線42 3之方式 形成t滑塗膜4 24 ’在平滑塗膜424上更形成鋁配線425。 參照圖31 ’周邊區域6 0 0表示圖31所示之區域8 0 0。在石夕 基板4 01形成分離氧化膜43〇。以該分離氧化膜43〇作為境 界’形成P井431和η井432。 在Ρ井431上形成電晶體，具有··閘極電極434 ;矽氧化 膜433 ; ^作為源極/汲極區域之η型之低濃度雜質區域43了 和η型之咼》辰度雜質區域438。另外，在η井432上形成電晶 體’具有·間極電極434 ;石夕氧化膜433 ;和作為源極/汲 極區域之ρ型之低濃度雜質區域43 9和？型之高濃度雜質區 域440。在閘極電極434之上形成矽氧化膜43 5，在問極 極434和碎氧化膜43 5之側壁形成側壁氧化膜43 6。 以覆蓋電晶體之方式形成層間絕緣膜416和421。在該声 間絕緣膜416和421形成達到^基板4〇1之接觸孔^。以& 接方形成插頭442 °以接觸在層間絕緣膜 和插頭⑷之^式，使無配線42 3形成埋入到矽氧化膜 。在矽乳化膜422上形成平滑塗膜424，以埋入到滑 塗膜4 24之方式形成叙配線443。在平滑鱼 鋁配線443接合之鋁配線42 5。 、 4上形成” 圖32和圖33是剖面圖，用來表示圖3〇 導體記憶裝置之製造步驟。來日召圖32 ”之非揮^性+ 底邓n #40? ，n 在石夕基板401形成 &口Ρ η井4 0 2 ρ井403，矽氧化膜463，摻雜夕曰. ΟΝΟ膜466。以覆蓋ΟΝΟ膜466之方式形成功斤夕日日矽464，和 Λ ^成矽氣化膜，摻雜多
546831 五、發明說明（4) 晶石夕，鎢石夕化物層’和TE〇s(Tetra Ethyl 〇rth〇 Si licate)氧化膜。以覆蓋以⑽氧化膜之方式塗布抗蝕 劑，將該抗蝕劑圖型製作成指定之形狀，用來形成抗蝕劑 圖型4 69。以抗蝕劑圖型469作為遮罩，對TE〇s氧化膜 矽化物層，摻雜多晶矽，和矽氧化膜進行蝕刻，用來形成 TEOS氧化膜411 ，控制閘極電極41〇，和矽氧化膜4〇9。然 後除去抗蝕劑圖型4 6 9。 照圖33，以抗蝕劑覆蓋矽基板4〇1全體，將該抗蝕劑 圖里衣作成指定之形狀。依照抗蝕劑圖型對⑽〇膜 摻雜多晶/464，和石夕氧化膜463進行㈣，用來形 土 〇膜40 8 ’浮動閘極電極4〇7 ’和石夕氧化膜4〇4。然後除 去抗银劑圖型4 7 0。 形成雜質區域413a和413b，袋區域415，側壁氧化膜 4^2層間、，’巴緣膜41 6，位元線4 2 0，層間絕緣膜4 2 1，鋁配 線42 3 ’石夕氧化膜422，平滑塗膜42 4，和鋁配線425。利用 此種方式完成圖30所示之非揮發性半導體記情裝置。 在上述方式之非揮發性半導體記憶裝置之製造方法中， 士圖3 3所不，使浮動閘極電極4 〇 7和控制閘極電極4〇重疊 =記憶器閘，成為縱向較長之形狀。在蝕刻處理時，位於 取下層之浮動閘極電極407之蝕刻必需進行高精確度之尺 寸控制，但是因為記憶器閘本身成為縱向較長之形狀，所 寸之控制會有困難為其問題。另外，要使蝕刻殘潰不 殘邊在相鄰之洋動閘極電極4〇7之間會有困難。因此，要 以良好之精確度製造浮動閘極電極4〇7會有困難。
546831 五、發明說明（5) 方匕Γ9所示之剖面是浮動間極電二 化，相鄰之、旱ί是隨著非㈣性半導趙記情7壯之通道巾畐度 小。 =動間極電極407之通道幅度方^衣置之微細 作等，合產§通道幅度方向之距離變小時\之靼離亦變 匕會產生所謂之干擾現象，寫入動。例如在寫入動 寫入之洋動閘極電極之Μ之耗Μ =成為寫入到預Ϊ 容易發生在通、首Α-1相動閘極電極。此種現象很 AND型之非揎^^幅度方向之剖面未顯現有分離氧化膜之 "、犯 發性半導體記憶裝置。
【發明之概要】 I =t，本發明用來解決上述之 本韻^明之一 e j題。 極之非揮發性主t是提供可以以高精確度製造浮動閘極電 P +導體記憶裝置。 另夕卜，本号务明 之非揮發性半C'是提供可以有效防止干擾現象 T V體圯憶裝置。 依照本發明之_ 有：半導體基板；非揮發性半導體記憶裝置具備、 在半導俨臭板 '令力閘極電極，經由閘極絕緣膜形成 形成在二、絕緣㈣極電極包含有：下部導電層’ 上部導電層，形在通逗幅度方向具有第1幅度；和 大於第1幅度之第^ =部導電層h在通道幅度方向具有 在以此方式構成夕=& t 緣膜上之下部以非ί發性半導體記憶裝置，，問極絕 層之第2幅度小之第' r通道巾田度方向’具有比上部導電 之距離在下部導電。0此’相鄰之浮動閘極電極間 電層之部份變大。其結果是下部導電層和
第9頁 546831 五、發明說明（6) _____ 其他之非揮發性電晶體之浮動閘極電極之 絕緣，所以可以防止干擾現象。 夂成確貫的 最好使該非揮發性半導體記憶裝置更I 極，經由電介質體膜形成在浮動閘極電ς之有控制閘極電 另外，最好使該控制閘極電極具有 /° 度。 j y、弟2幅度之第3幅 另外，最好使該非揮發性半導體記憔 絕緣層，以接觸在控制閘極電極之側辟、更具備有側壁 介質體膜之上。側壁絕緣層之幅度ς、土 t式，形成在電 變小。在此種情況，因為在控制閘=離電介質體膜而 壁絕緣層，所以可以使控制閘極確實之側壁形成有側 緣。 貝3人其他之導電層絕 另外，最好使該非揮發性半導體記憶 導電層，以接觸在控制閘極電極之側:更具備有側壁 介質體膜上。側壁導電層之幅度隨著之方式，形成在電 小。在此種情況，因為側壁導^層接2離電介質體膜而變 側壁，所以該側壁導電層亦呈古二 在控制閘極電極之 曰"马控制 能。其結果是控制閘極電極之剖面積織Θ極電極之功 極電極之電阻變小。 、又大’可以使控制閘 另外，最好使非揮發性半導體記憶 半導體基板之上之第1絕緣膜。第J絕^ *更具備有形成在 電層之頂面大致在同一平面。Α + =、’、膜之頂面和下部導 _ 牡此種情R 士 電層之頂面和第1絕緣膜之頂面在同4，因為下部導 可以很容易形成上部導電層。 平面’所以在其上
\\326\2d-\9l -09\91113139.ptd 第10頁 546831 五、發明說明（7) 、另外，取好使上部導電層和下部導電層由相同之材料構 f在此種j月况丄可以提高下部導電層和上部導電層之密 者性，可以提供高可靠度之非揮發性半導體記憶裝置。 經由下面聯合附圖夕i , π α之對本發明之詳細說明，當可對本發 明之上述和其他目的、特徵、觀念和優點更加明白。 【較佳實施例之形態】 下面將參照圖式用來說明本發明之實施形能。 (實施形態1 ) &
參照圖1 ，、非揮發性半導體記憶裝置具備有··浮動閘極 電極之下部導電層7，形成在半導體基板之上；浮動閘極 電極之上部導電層8，形成在下部導電層7上；和控制閘極 電極1 3，依照與上部導電層8相同之方向延伸。
在半導體基板上形成有··有源區域丨〇，用來形成元件； 和分離區域2 0，用來使有源區域1 〇互相分離。有源區域j 〇 和分離區域2 0形成互相平行的延伸。在有源區域丨〇形成互 相隔開指疋距離之源極區域2 4 s和汲極區域2 4 d。源極區域 24s和汲極區域24d均由雜質區域構成。在源極區域24s和 及極區域2 4 d之間形成有浮動閘極電極之下部導電層γ。下 部導電層7由摻雜多晶矽構成，具有導電性。在下部導電 層7上形成有浮動閘極電極之上部導電層8。上部導電層8 其延伸方向與源極區域24s和汲極區域24d之延伸方向正 交，具有比下部導電層7寬廣之平面面積。 以與源極區咸24s和汲極區域24d正交之方向延伸之方 式’形成控制閘極電極1 3。在該控制閘極電極1 3之兩側，
546831 五、發明說明（8) ' -- 形成侧壁絕緣層1 6。 在分離區域2 0,於矽基板1形成右、、杳、音]κ 乂 叹有屢逗1 h，分離氧化膜3碑 入到溝道lh。浮動閘極電極之上邱逡φ s Q 4乳化膜d埋 上邵導電層8被溝2 8 h公餘。 參照圖2，非揮發性半導體|己愔狀署1供士霉⑽刀離 G 表置具備有作為车逡雕 基板之矽基板1 ，和經由閘極絕绫膜4 ”’、 導版 巴緣朕4形成在矽基板1之 之洋動閘極電極9。浮動閘極電極9包含有：下 7，形成在閘極絕緣膜4上，在通道幅度方向呈^ ^曰 W1 ;和上部導電層8，形成在下部導 ”=弟1^度 方向具有大於第1幅度之第2幅度W2。另冰 ^卩田度 二曰 沒w z另外，圖2所示之剖 面疋通道幅度方向之剖面。 非揮發性半導體記憶裝置更|借右批制 吳備有控制閘極電極1 3，細 由電介質體膜1 2形成在浮動閘極雷朽〇 + ^ 、、、工 極1 3具有小於第2幅度W 2之第3妒厣w q 々 电 不ϋ T田厪W 3。非揮發性丰连舻 憶裝置更具備有形成在電介質^ ^ P p e t 6& ,, 丄丄 貝也膜1 2之上之侧壁絕緣層 =，成為接觸彺控制閘極電極丨3之側壁Us之方式。側辟 絶緣層1 6之幅度隨著遠離電介質體膜丨2而變小。 土 $揮發性半導體記憶裝置更具備有形成在碎基板丨上 =第1絕緣膜之層間絕緣膜5。層間絕緣膜5之頂面Μ 下4導電層7之了員面7f在大致相同丰 ,.^ ^ 下部導電層7由相同材料之心成t部導電層8和 在石夕基板1之主表面1 f上，彤# 士 " 绍竣胳>1 —日日& π α $成由石夕氧化膜構成之閘極 絶緣M4。在閘極絕緣膜4之上拟士亡r丄 ^ /βΐ -TT ^ ^ ^ ^ . 化成有互柄隔開指定距離之 夕個下部導電層7。以接觸在下邱逡 ^ .. 广口丨電層7和閘極絕、绫胺4 之方式，形成層間絕緣膜5。 、、
546831 五、發明說明（9) 上部導電層8形成在下部導電層7之頂面7 f和層間絕緣膜 5之頂面5 f。上部導電層8和下部導電層7構成浮動閘極電 極9。在上部導電層8上形成有電介質體膜12。電介質體膜 1 2由石夕氧化膜、矽氮化膜和矽氧化膜之3層構造構成。 ^控制閘極電極丨3形成在電介質體膜12之上，被構建成為 從紙面之近前惻朝向深側延伸。控制閘極電極1 3具有側壁 1 3 s。在控制閘極電極丨3上形成有由矽氧化膜構成之遮罩 層1 4。在控制閘極電極丨3之側壁形成有側壁間隔物狀之側 土、、、巴、、冬層1 6。惻壁絕緣層1 6之幅度隨著遠離電介質體膜1 2
而變小。側壁絕緣層丨6之幅度之最大值為W4。在W2、、 W4之間’具有W2 =W3 + 2W4之關係。以覆蓋在控制閘極電 極13 =方式，形成作為第2絕緣膜之第2層間絕緣膜41。 ,參照圖3，在通道長度方向之剖面，於矽基板i上交替的 形成有源區域1 〇和分離區域2 〇。在分離區域2 〇，於矽基板 1之表面形成溝道lh。以埋入該溝道1}1之方式形成分離 化膜3。 在有源區域1 0上，於矽基板i之表面形成互相隔開指定 距離之源極區域24S和汲極區域24d。源極區域24s和汲極 區域2 4d由雜質區域構成，所摻雜之雜質之導電型與摻雜 在矽基板1之雜質之導電型相反。 *閘極絕緣膜4形成在矽基板}之主表面丨f上。在閘極絕緣 膜4上形成有浮動閘極電極9之下部導電層7。下部導電層7 形成在源極區域24s和汲極區域24d之間。在源極區域24s 和及極區域2 4d上，經由閘極絕緣膜4形成有第工層間絕緣 546831 五、發明說明（10) 膜5。在下部導電層7之頂面7f和層間絕緣膜5之頂面5f之 上，形，有浮動閘極電極9之上部導電層8。下部導電層7 形成在第1層間絕緣膜5之開口 5h。上部 層8成為與下 :Lit電連接。另外’在上部導電層8形成有溝28，利 用溝2 8使相鄰之上部導電層8互相分離 4=體；12沿著上#導電層8之表面形成。在電介質 胆胲12上，使控制閘極電極13形成沿 〇 =電極13上形成遮罩層14。在遮罩層“上形成層久 f I ::沉明圖卜圖3所示之非揮發性半導體記憶裝置之 中ίΐ圖、Γ，圖61石夕基板1之主表面1f上形成遮罩層（圖 利用此i方·^ V亥遮罩層作為遮罩，對矽基板1進行姓刻。 利用此種方式在矽基板1形成溝道lh。以埋入溝士 式形成由石夕氧化膜構成之分離氧化膜3广埋入4道1h之方 閘極絕:膜4 ,主表面1 f利用熱氧化形成閉極絕緣膜4。在 二、，、t 形成摻雜多晶矽膜，電介質體膜和矽氮 圖型，依照抗物 …氣化膜構成用來形 25 罩層23和帶狀導電層“作為遮罩，從箭 曰 之口 ，對矽基板1之表面植入雜質離子。用來在μ不 電層25之兩側形成源極區域2杬和汲極區域⑽來在π狀導 ^圖圖9在遮罩層2 3上形成抗餘劑圖型（圖中未顯
546831 五、發明說明⑴） 示）。以抗蝕劑圖型作為遮罩，對 和帶狀導電層25進行蝕刻。:罩層23，矽氧化膜22 7。另外，下邻導雷思7 >成島狀之下部導電層 /外下4導電層7之厚度為】 ,Μ潜 翏照圖1 0〜圖1 2，以除去石々气儿 TEOS作為原料，在矽基板:b，22和遮罩層23後之 膜。利用CMP(化學式^4 ^厚度為5〇〇11111之矽氧化 磨，用來形成層； :頂面：出。這時，下部導二 M5之頂面5f成為在同一平面 不層間、，.巴、.象 4=:，在第〗層間絕緣膜5和下部導電層7上， = 多⑭膜28 °在推雜多晶石夕膜 星，^换二夕^圖型（圖中未顯示），以抗蝕劑圖型作為遮 、"夕晶矽膜28進行蝕刻。用來形成溝28h。溝28h 如圖13所示，形成為與源極區域24s和汲極區域24廿平行的 延伸。 “麥照圖1 6和圖1 7，在摻雜多晶矽膜28上，形成由矽氧化 膜，石夕氮化膜和石夕氧化膜構成之電介質體膜3丨。這時，電 介質體膜31沿著溝28h形成。在電介質體膜31上，形成摻 雜多晶矽和鎢矽化物之2層構造之導電膜32。在導電膜32 上形成以TEOS作為原料之矽氧化膜33。 芩照圖1 8〜圖2 0，在矽氧化膜3 3上形成抗蝕劑圖型，依 照該抗钱劑圖型對矽氧化膜33進行蝕刻。用來形成遮罩層 14。以遮罩層14作為遮罩，對導電膜32進行蝕刻。用來ς 成控制閘極電極1 3。
llKfl
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參照圖2 1〜圖2 3，以®葚 七斗、你田τρης从段在控制開極電極13和遮罩声14 之方式，使用TEOS作為月斗 < 早增14 “、杜，入而听^ w 京料用來形成矽氧化膜。對矽1 化膜進打全面沬蝕刻，用办士 > ^ η 訂吵乳 用來在控制閘極電極1 3之制辟1 q 形成側壁絕緣層1 6。側壁维矣 土 1 3 s 同之方向延#。 匕&緣㈣以與控制閘極電極13相 參照圖1至圖3，以側壁絕緣層16和遮 對捧雜多，;石夕膜28進行餘刻。用來構 2罩 覆蓋控，極電極13之方式形成第2層間絕緣膜4二利= 此種方式几成圖卜3所示之非揮發性半導體記憶裝置。 在此種非揮發性半導體記憶裝置中，首先形成下部導電 層，然後形成上部導電層8和控制開極電極13。因此，可 二良好Λ精確度製作下部導電層7，可以提高浮動閘極 電極9之精確度。另外’下部導電層7之通道幅度方向之幅 ㈣小於上部導電層8之通道幅度方向之幅㈣。利用此 種方式可以防止對相鄰之記憶器單元進行寫入時發生干擾 現象。 (實施形態2 ) 圖24是與圖2相同方向之剖面圖，用來表示通道幅度方 向之纠面。苓照圖2 4，在本發明之實施形態2之非揮發性 半‘體Α憶裝置中，其與實施形態1之非揮發性半導體記 憶裝置之不同部份是在控制閘極電極13之側壁13s形成有 側壁導電層36。側壁導電層36由摻雜多晶矽形成。另外， 在與圖3所示之剖面對應之剖面，構建成與圖3相同。 下面將說明圖2 4所示之非揮發性半導體記憶裝置之製造
91113139.ptd 第16頁 546831
方法。圖25所示之剖面對應到圖22所示之步驟。來昭 5 ’以覆蓋控制閘極13之方式形成摻雜多晶矽：；捭 =晶石夕膜”全面深㈣，用來形成側壁導電_ 2雜 後，利用與貫施形態1同樣之步驟，用來完成圖24 非揮發性半導體記憶裝置。
在此種方式之實施形態2之非揮發性半導體記憶裝置 中，具有與貫施形態1之非揮發性半導體記憶裝置同樣之 效果。另外，因為在控制閘極電極丨3之側壁13s形成有由 導電性之摻雜多晶矽構成之側壁導電層3 6，所以側壁導電 層3 6亦具有作為控制閘極電極之作用。其結果是控制閘極 電極之剖面積變大，可以使電阻降低。 (實施形態3 ) 圖2 6所示之剖面對應到圖2所示之剖面，亦即通道幅度 方向之剖面。參照圖2 6，在本發明之實施形態3之非揮發 性半導體記憶裝置中，側壁絕緣層丨6之幅度W7大於實施形 悲1之侧壁絕緣層1 6之幅度^ 4。因此，形成在其下之上部 導電層8之幅度W 6亦大於實施形態1之上部導電層8之幅度 W2 〇 下面將說明圖2 6所示之非揮發性半導體記憶裝置之製造 方法。參照圖27，在實施形態1之圖22所示之步驟之後， 再度的以覆盖側壁絕緣層丨6之方式，使用TE〇s之原料形成 石夕氧化膜。對該矽氧化膜進行全面深蝕刻，用來使側壁絕 緣層1 6之幅度變寬。然後進行與實施形態1同樣之步驟， 用來完成圖2 6所示之非揮發性半導體記憶裝置。
91113139.pid 第17頁 546831 五、發明說明（14) 在依照此種實施形態3之非揮發性半導體記憶裝置中， 亦具有與實施形態i之非揮發性半導體記憶裝置同樣之效 果。 另夕卜，因為可以使側壁絕緣層之幅度變大，所以對於以照 相製版形成控制閘極電極1 3時之偏差，可以使餘裕變大。 >以十已經說明了本發明之實施形態，但是此處所又示之总 =形態亦可以有各種變化。實施形態所示之非揮發性半& ammab 1 e read-on 1 y memory )，快閃記憶器等。另 ^卜，構成控制閘極電極1 3和浮動閘極電極9之材料，只要 是導電性之材料可以使用各種材料。另外， 以以矽氮 化膜構成側壁絕緣層1 6。 依照本發明時，可以提供以良好之精確产制造浮動閑極 電極之非揮發性半導體記憶裝置。 又衣 依照本發明時，所提供之非揮發性半装|町以 防止非揮發性半導體記憶裝置浮動閘極電=:擾現象。 雖然上面已經詳細的說明本發明，但^咏 ，上述之 本發 說明只作舉例之用而無意用來限制本發；瞭=明之精神 和範圍只由所附之申請專利範圍限制:’ ^ 【元件編號說明】 1 矽基板 if 主表面 lh 溝道 3 分離氧化膜
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546831 五、發明說明（15) 4 閘 極 絕 緣 膜 5、42 層 間 絕 緣 膜 5f、7 f 頂 面 7 下 部 導 電 層 8 上 部 導 電 層 9 浮 動 閘 極 電 極 10 有 源 域 12 電 介 質 體 膜 13 控 制 閘 極 電 極 14 遮 罩 層 16 側 壁 絕 緣 層 20 分 離 區 域 22 矽 氧 化 膜 23 遮 罩 層 24d 汲 極 區 域 24s 源 極 區 域 25 帶 狀 導 電 層 28 摻 雜 多 晶 矽 膜 28h 溝 31 電 介 質 體 膜 32 導 電 膜 33 矽 氧 化 膜 36 側 壁 導 電 層 41 第 2層間絕緣膜 〇
\\326\2d-\91 -09\91113139.ptd 第19頁 546831 五、發明說明（16) W1 W2 W3 第1幅度 第2幅度 第3幅度 〇 liiii 91113139.ptd 第20頁 546831 圖式簡單說明 圖1是本發明之實施形態1之非揮發性半導體記憶裝置之 平面圖。 圖2是沿著圖1中之I I - I I線之剖面圖。 圖3是沿著圖1中之I I I - I I I線之剖面圖。 圖4是平面圖，用來表示圖卜3所示之非揮發性半導體記 憶裝置之製造方法之第1步驟。 圖5是沿著圖4中之V-V線之剖面圖。 圖6是沿著圖4中之V I -V I線之剖面圖。 圖7是平面圖，用來表示圖卜3所示之非揮發性半導體記 憶裝置之製造方法之第2步驟。 圖8是沿著圖7中之V I I I -V I I I線之剖面圖。 圖9是沿著圖7中之I X- I X線之剖面圖。 圖10是平面圖，用來表示圖卜3所示之非揮發性半導體 記憶裝置之第3步驟。 圖1 1是沿著圖1 0中之X I -X I線之剖面圖。 圖1 2是沿著圖1 0中之X I I -X I I線之剖面圖。 圖13是平面圖，用來表示圖卜3所示之非揮發性半導體 記憶裝置之製造方法之第4步驟。 圖1 4是沿著圖13中之XI V-XIV線之剖面圖。 圖1 5是沿著圖13中之XV-XV線之剖面圖。 圖1 6是剖面圖，對應圖2所示之剖面，用來表示圖1〜3所 示之非揮發性半導體記憶裝置之製造方法之第5步驟。 圖1 7是剖面圖，對應到圖3所示之剖面，用來表示圖1〜3 所示之非揮發性半導體記憶裝置之製造方法之第5步驟。
\\326\2d-\91 -09\91113139.ptd 第 21 頁 546831 圖式簡單說明 圖18是平面圖，用來表示圖卜3所示之非揮發性半導體 記憶裝置之製造方法之第6步驟。 圖1 9是沿著圖18中之XIX-X IX線之剖面圖。 圖2 0是沿著圖18中之XX-XX線之剖面圖。 圖21是平面圖，用來表示圖1〜3所示之非揮發性半導體 記憶裝置之製造方法之第7步驟。 圖22是沿著圖21中之XXI I-XXII線之剖面圖。 圖2 3是沿著圖21中之XXI I I-XXI I I線之剖面圖。 圖2 4是本發明之實施形態2之非揮發性半導體記憶裝置 之剖面圖。 圖2 5是剖面圖，用來表示圖24所示之非揮發性半導體記 憶裝置之製造方法。 圖2 6是本發明之實施形態3之非揮發性半導體記憶裝置 之剖面圖。 圖2 7是剖面圖，用來表示圖2 6所示之非揮發性半導體記 憶裝置之製造方法。 圖2 8是習知之非揮發性半導體記憶裝置之平面圖。 圖29是沿著圖28中之XXIX-XXIX線之剖面圖。 圖30是沿著圖28中之XXX-XXX線之剖面圖。 圖31是沿著圖28中之XXXI-XXXI線之剖面圖。 圖3 2是剖面圖，用來表示圖2 8〜3 1所示之非揮發性半導 體記憶裝置之製造方法之第1步驟。 圖3 3是剖面圖，用來表示圖2 8〜3 1所示之非揮發性半導 體記憶裝置之製造方法之第2步驟。
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Claims (1)
- 546831 六、申讀·專利範圍 1. 一種非揮發性半導體記憶裝置，其特徵是具備有： 半導體基板，和 浮動閘極電極，經由閘極絕緣膜形成在上述之半導體基 板之上； 上述之浮動閘極電極包含有：下部導電層，形成在上述 之閘極絕緣膜上，在通道幅度方向具有第1幅度；和上部 導電層，形成在上述之下部導電層上，在通道幅度方向具 有大於第1幅度之第2幅度。 2. 士〇申請專利範圍第1項之非揮發性半導體記憶裝置， 其中更具備有控制閘極電極，經由電介質體膜形成在上述 之浮動閘極電極之上。 3. 士口申請專利範圍第2項之非揮發性半導體記憶裝置， 其中上述之控制閘極電極具有小於上述之第2幅度之第3幅 度。 4. 士〇申請專利範圍第2項之非揮發性半導體記憶裝置， 其中更具備有側壁絕緣層，以接觸在上述之控制閘極電極 之側壁之方式，形成在上述之電介質體膜之上，上述之側 壁絕緣層之幅度隨著遠離上述之電介質體膜而變小。 5. 士口申請專利範圍第2項之非揮發性半導體記憶裝置， 其中更具備有側壁導電層，以接觸在上述之控制閘極電極 之側壁之方式，形成在上述之電介質體膜上，上述之側壁 導電層之幅度隨著遠離上述之電介質體膜而變小。 6. 士口申請專利範圍第1項之非揮發性半導體記憶裝置， 其中更具備有第1絕緣膜，形成在上述之半導體基板之\\326\2d-\91 -09\911]3139.pid 第23頁 546831 六、申請專利fe圍 上，上述之第1絕緣膜之頂面和上述之下部導電層之頂面 大致在同一平面。 7. 士〇申請專利範圍第1項之非揮發性半導體記憶裝置， 其中上述之上部導電層和上述之下部導電層由相同之材料 構成。 ❶ <1 iiii \\326\2d-\91 -09\91113139.ptd 第24頁
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