KR20030043593A - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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KR20030043593A
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Abstract

디스터브 현상을 방지할 수 있는 불휘발성 반도체 기억 장치를 제공한다. 불휘발성 반도체 기억 장치는 실리콘 기판(1)과, 실리콘 기판(1) 위에 게이트 절연막(4)을 개재시켜 형성된 부유 게이트 전극(9)을 구비한다. 부유 게이트 전극(9)은 게이트 절연막(4) 상에 형성되며 채널 폭 방향으로 제1 폭 W1을 갖는 하부 도전층(7)과, 하부 도전층(7) 상에 형성되며 채널 폭 방향으로 제1 폭 W1보다 큰 제2 폭 W2를 갖는 상부 도전층(8)을 포함한다.

Description

불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 특히, 부유 게이트 전극을 구비한 불휘발성 반도체 기억 장치에 관한 것이다.
종래, 예를 들면 특개평11-17035호 공보에는 불휘발성 반도체 기억 장치가 개시되어 있다. 도 28은 상기 공보에 개시된 종래의 불휘발성 반도체 기억 장치의 평면도이다. 도 29는 도 28의 ⅩⅩⅨ-ⅩⅩⅨ선을 따라 절취한 단면도이다. 도 30은 도 28의 ⅩⅩⅩ-ⅩⅩⅩ선을 따라 절취한 단면도이다. 도 31은 도 28의 ⅩⅩⅩⅠ-ⅩⅩⅩⅠ선을 따라 절취한 단면도이다.
도 28을 참조하면, 실리콘 기판(401) 상에, 메모리 영역(500)과 주변 영역(600)이 형성되어 있다. 메모리 영역(500)에서는 컨트롤 게이트 전극(410)과 직교하도록 비트선(420)이 연장되어 있다. 주변 영역(600)에서는 복수의 게이트 전극(434)이 형성되어 있으며, 게이트 전극(434) 사이에 분리 산화막(430)이 위치한다. 메모리 트랜지스터가 형성되는 메모리 영역(500)과, 게이트 전극(434)을 갖는 트랜지스터가 형성되는 주변 영역(600)은 LOCOS(Local Oxidation of Silicon) 산화막(449)으로 전기적으로 분리된다.
도 29 및 30을 참조하면, 메모리 영역(500)은 영역(200, 300)으로 나타내는 단면으로 표시된다. 메모리 트랜지스터는 드레인 영역으로서의 n형의 불순물영역(413a, 413b)과, 소스 영역으로서의 n형의 불순물 영역(414)과, 실리콘 산화막(404)과, 부유 게이트 전극(407)과, ONO막(408)과, 실리콘 산화막(409)과, 컨트롤 게이트 전극(410)을 갖고 있다.
불순물 영역(413a, 413b)과 불순물 영역(414)은 p형의 실리콘 기판(401)의 표면에 서로 소정의 거리를 두고 형성되어 있다. 부유 게이트 전극(407)은 불순물 영역(413a, 413b)과 불순물 영역(414) 사이에 있는 영역 상에 실리콘 산화막(404)을 사이에 두고 형성되어 있다.
컨트롤 게이트 전극(410)은 부유 게이트 전극(407) 상에 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막의 3층으로 이루어지는 ONO막(408)과, 실리콘 산화막(409)을 개재하여 연장하도록 형성되어 있다.
실리콘 기판(401)에는 보텀 n 웰(402)과, 이 보텀 n 웰(402)에 접하는 p 웰(403)이 형성되어 있다. 소정의 방향으로 배열되는 부유 게이트 전극(407) 사이에 트렌치(405)가 형성되고, 이 트렌치(405)를 충전하도록 실리콘 산화막(406)이 형성되어 있다.
실리콘 산화막(406)의 상단면은 부유 게이트 전극(407)의 상면과 하면 사이에 위치한다. 이 실리콘 산화막(406)과 부유 게이트 전극(407) 상에, ONO막(408), 실리콘 산화막(409), 컨트롤 게이트 전극(410), 및 TEOS 산화막(411)이 형성되어 있다.
불순물 영역(414)을 둘러싸도록 p형의 포켓 영역(415)이 형성되어 있다. 부유 게이트 전극(407), ONO막(408), 실리콘 산화막(409), 컨트롤 게이트 전극(410),및 TEOS 산화막(411)의 측벽에, 측벽 산화막(412)이 형성되어 있다.
메모리 트랜지스터를 덮도록 실리콘 기판(401) 상에 층간 절연막(416)이 형성되어 있다. 층간 절연막(416)의 일부에, 불순물 영역(413a, 413b)에 도달하는 컨택트홀(417)이 형성되어 있다. 컨택트홀(417)을 충전하고, 또한 층간 절연막(416)을 덮도록 도핑된 폴리실리콘층(420a)이 형성되어 있다.
층간 절연막(416)에 접하는 도핑된 폴리실리콘층(420a)과 텅스텐 실리사이드층(420b)으로 이루어지는 비트선(420)이 형성되어 있다. 층간 절연막(416)과 비트선(420)을 덮도록 층간 절연막(421)이 형성되어 있다. 층간 절연막(421) 상에 실리콘 산화막(422)이 형성되고, 이 실리콘 산화막(422)에 매립되도록 알루미늄 배선(423)이 형성되어 있다. 실리콘 산화막(422)과 알루미늄 배선(423)에 접하도록 스무스 코팅막(smooth coat film: 424)이 형성되고, 스무스 코팅막(424) 상에 또한 알루미늄 배선(425)이 형성되어 있다.
도 31을 참조하면, 주변 영역(600)은 도 31에 도시한 영역(800)으로 표시된다. 실리콘 기판(401)에 분리 산화막(430)이 형성되어 있다. 이 분리 산화막(430)을 경계로 하여 p 웰(431)과 n 웰(432)이 형성되어 있다.
p 웰(431) 상에는 게이트 전극(434)과, 실리콘 산화막(433)과, 소스/드레인 영역으로서의 n형의 저농도 불순물 영역(437) 및 n형의 고농도 불순물 영역(438)을 갖는 트랜지스터가 형성되어 있다. 또한, n 웰(432) 상에는 게이트 전극(434)과, 실리콘 산화막(433)과, 소스/드레인 영역으로서의 p형의 저농도 불순물 영역(439) 및 p형의 고농도 불순물 영역(440)을 갖는 트랜지스터가 형성되어 있다. 게이트전극(434) 상에 실리콘 산화막(435)이 형성되고, 게이트 전극(434)과 실리콘 산화막(435)의 측벽에는 측벽 산화막(436)이 형성되어 있다.
트랜지스터를 덮도록 층간 절연막(416, 421)이 형성되어 있다. 이 층간 절연막(416, 421)에는 실리콘 기판(401)에 도달하는 컨택트홀(441)이 형성된다. 컨택트홀(441)을 충전하도록 플러그(442)가 형성된다. 층간 절연막(421) 및 플러그(442)에 접하도록 알루미늄 배선(423)이 실리콘 산화막(422)에 매립되어 형성된다. 실리콘 산화막(422) 상에 스무스 코팅막(424)이 형성되고, 스무스 코팅막(424)에 매립되도록 알루미늄 배선(443)이 형성되어 있다. 스무스 코팅막(424) 상에 알루미늄 배선(443)과 접하는 알루미늄 배선(425)이 형성되어 있다.
도 32 및 도 33은, 도 30에 도시한 불휘발성 반도체 기억 장치의 제조 공정을 도시하는 단면도이다. 도 32를 참조하면, 실리콘 기판(401)에 보텀 n 웰(402), p 웰(403), 실리콘 산화막(463), 도핑된 폴리실리콘(464), ONO막(466)을 형성한다. ONO막(466)을 덮도록 실리콘 산화막과, 도핑된 폴리실리콘과, 텅스텐 실리사이드층과, TEOS(Tetra Ethyl Ortho Silicate) 산화막을 형성한다. TEOS 산화막을 덮도록 레지스트를 도포하고, 이 레지스트를 소정의 형상으로 패터닝하여 레지스트 패턴(469)을 형성한다. 레지스트 패턴(469)을 마스크로 하여 TEOS 산화막과 텅스텐 실리사이드층과 도핑된 폴리실리콘과 실리콘 산화막을 에칭함으로써, TEOS 산화막(411)과 컨트롤 게이트 전극(410)과 실리콘 산화막(409)을 형성한다. 그 후, 레지스트 패턴(469)을 제거한다.
도 33을 참조하면, 실리콘 기판(401) 전체를 레지스트로 덮고, 이 레지스트를 소정의 형상으로 패터닝하여 레지스트 패턴(470)을 형성한다. 레지스트 패턴(470)에 따라, ONO막(466), 도핑된 폴리실리콘(464), 실리콘 산화막(463)을 에칭함으로써, ONO막(408), 부유 게이트 전극(407), 실리콘 산화막(404)을 형성한다. 그 후, 레지스트 패턴(470)을 제거한다.
불순물 영역(413a, 413b), 포켓 영역(415), 측벽 산화막(412), 층간 절연막(416), 비트선(420), 층간 절연막(421), 알루미늄 배선(423), 실리콘 산화막(422), 스무스 코팅막(424), 알루미늄 배선(425)을 형성한다. 이에 의해, 도 30에 도시한 불휘발성 반도체 기억 장치가 완성된다.
상술한 바와 같은 불휘발성 반도체 기억 장치의 제조 방법에서는, 도 33에 도시한 바와 같이 부유 게이트 전극(407)과 컨트롤 게이트 전극(410)이 중첩된 메모리 게이트는 세로로 긴 형상(vertically-long shape)이 된다. 에칭 프로세스에 있어서, 최하층에 위치하는 부유 게이트 전극(407)의 에칭은 정밀도가 높은 치수 제어가 필요하게 되지만, 메모리 게이트 자체가 세로로 긴 형상이 되기 때문에, 치수 제어가 곤란하다고 하는 문제가 있었다. 또한, 서로 이웃하는 부유 게이트 전극(407) 사이에 에칭 잔사가 쌓이지 않도록 하는 것도 곤란하였다. 그 때문에, 정밀도있게 부유 게이트 전극(407)을 제조하는 것이 곤란하였다.
또한, 도 29에 도시한 단면은 부유 게이트 전극(407)의 채널 폭 방향의 단면인데, 불휘발성 반도체 기억 장치의 미세화에 수반하여, 서로 이웃하는 부유 게이트 전극(407)의 채널 폭 방향의 거리도 작아진다. 이로 인해, 채널 폭 방향의 거리가 작아지면, 예를 들면 기입 동작 등으로, 기입이 예정되어 있는 부유 게이트 전극의 이웃의 부유 게이트 전극까지 기입 동작이 이루어지는, 소위 디스터브 현상이 생기는 경우가 있다. 이 현상은 채널 폭 방향의 단면에 분리 산화막이 나타나지 않는 AND형 불휘발성 반도체 기억 장치에서 발생하기 쉽다.
그래서, 본 발명은 상기한 바와 같은 문제점을 해결하기 위해서 이루어진 것이다.
본 발명의 하나의 목적은 높은 정밀도로 부유 게이트 전극을 제조할 수 있는 불휘발성 반도체 기억 장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은 디스터브 현상을 효과적으로 방지할 수 있는 불휘발성 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 평면도.
도 2는 도 1의 Ⅱ-Ⅱ선을 따라 절취한 단면도.
도 3은 도 1의 Ⅲ-Ⅲ선을 따라 절취한 단면도.
도 4는 도 1∼3에 도시한 불휘발성 반도체 기억 장치의 제조 방법의 제1 공정을 도시하는 평면도.
도 5는 도 4의 V-V선을 따라 절취한 단면도.
도 6은 도 4의 Ⅵ-Ⅵ선을 따라 절취한 단면도.
도 7은 도 1∼3에 도시한 불휘발성 반도체 기억 장치의 제조 방법의 제2 공정을 도시하는 평면도.
도 8은 도 7의 VⅢ-VⅢ선을 따라 절취한 단면도.
도 9는 도 7의 IX-IX선을 따라 절취한 단면도.
도 10은 도 1∼3에 도시한 불휘발성 반도체 기억 장치의 제조 방법의 제3 공정을 도시하는 평면도.
도 11은 도 10의 ⅩⅠ-ⅩⅠ선을 따라 절취한 단면도.
도 12는 도 10의 ⅩⅡ-ⅩⅡ선을 따라 절취한 단면도.
도 13은 도 1∼3에 도시한 불휘발성 반도체 기억 장치의 제조 방법의 제4 공정을 도시하는 평면도.
도 14는 도 13의 ⅩⅣ-ⅩⅣ선을 따라 절취한 단면도.
도 15는 도 13의 ⅩⅤ-ⅩⅤ선을 따라 절취한 단면도.
도 16은 도 1∼3에서 도시한 불휘발성 반도체 기억 장치의 제조 방법의 제5 공정을 도시하는 단면도로, 도 2에 도시한 단면에 대응하는 도면.
도 17은 도 1∼3에 도시한 불휘발성 반도체 기억 장치의 제조 방법의 제5 공정을 도시하는 단면도로, 도 3에 도시한 단면에 대응하는 도면.
도 18은 도 1∼3에 도시한 불휘발성 반도체 기억 장치의 제조 방법의 제6 공정을 도시하는 평면도.
도 19는 도 18의 ⅩⅨ-ⅩⅨ선을 따라 절취한 단면도.
도 20은 도 18의 ⅩⅩ-ⅩⅩ선을 따라 절취한 단면도.
도 21은 도 1∼3에 도시한 불휘발성 반도체 기억 장치의 제조 방법의 제7 공정을 도시하는 평면도.
도 22는 도 21의 ⅩⅩⅡ-ⅩⅩⅡ선을 따라 절취한 단면도.
도 23은 도 21의 ⅩⅩⅢ-ⅩⅩⅢ선을 따라 절취한 단면도.
도 24는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 단면도.
도 25는 도 24에 도시한 불휘발성 반도체 기억 장치의 제조 방법을 도시하는 단면도.
도 26은 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치의 단면도.
도 27은 도 26에 도시한 불휘발성 반도체 기억 장치의 제조 방법을 도시하는단면도.
도 28은 종래의 불휘발성 반도체 기억 장치의 평면도.
도 29는 도 28의 ⅩⅩⅨ-ⅩⅩⅨ선을 따라 절취한 단면도.
도 30은 도 28의 ⅩⅩⅩ-ⅩⅩⅩ선을 따라 절취한 단면도.
도 31은 도 28의 ⅩⅩⅩⅠ-ⅩⅩⅩⅠ선을 따라 절취한 단면도.
도 32는 도 28∼31에 도시한 불휘발성 반도체 기억 장치의 제조 방법의 제1 공정을 도시하는 단면도.
도 33은 도 28∼31에 도시한 불휘발성 반도체 기억 장치의 제조 방법의 제2공정을 도시하는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 실리콘 기판
5, 42 : 층간 절연막
5f, 7f : 정상면
7 : 하부 도전층
8 : 상부 도전층
9 : 부유 게이트 전극
12 : 유전체막
13 : 컨트롤 게이트 전극
13s : 측벽
16 : 측벽 절연층
36 : 측벽 도전층
본 발명의 하나의 국면에 따른 불휘발성 반도체 기억 장치는, 반도체 기판과, 상기 반도체 기판 위에 게이트 절연막을 개재시켜 형성된 부유 게이트 전극을 구비한다. 부유 게이트 전극은 상기 게이트 절연막 상에 형성되며 채널 폭 방향으로 제1 폭을 갖는 하부 도전층과, 상기 하부 도전층 상에 형성되며 채널 폭 방향으로 제1 폭보다 큰 제2 폭을 갖는 상부 도전층을 포함한다.
이와 같이 구성된 불휘발성 반도체 기억 장치에서는, 게이트 절연막 상의 하부 도전층은, 채널 폭 방향으로, 상부 도전층의 제2 폭보다 작은 제1 폭을 갖는다. 그 때문에, 서로 이웃하는 부유 게이트 전극 사이의 거리가 하부 도전층의 부분에서 커진다. 그 결과, 하부 도전층과, 다른 불휘발성 트랜지스터의 부유 게이트 전극과의 사이가 확실하게 절연되게 되므로, 디스터브 현상을 방지할 수 있다.
또한, 바람직하게는 불휘발성 반도체 기억 장치는, 부유 게이트 전극 상에 유전체막을 개재시켜 형성된 컨트롤 게이트 전극을 더 구비한다.
또한, 바람직하게는 상기 컨트롤 게이트 전극은 상기 제2 폭보다 작은 제3 폭을 갖는다.
또한, 바람직하게는 불휘발성 반도체 기억 장치는, 컨트롤 게이트 전극의 측벽에 접촉하도록 상기 유전체막 상에 형성된 측벽 절연층을 더 구비한다. 측벽 절연층의 폭은 유전체막으로부터 멀어짐에 따라 작아진다. 이 경우, 컨트롤 게이트 전극의 측벽에 측벽 절연층이 형성되기 때문에, 컨트롤 게이트 전극을 확실하게 다른 도전층으로부터 절연할 수 있다.
또한, 바람직하게는 불휘발성 반도체 기억 장치는, 컨트롤 게이트 전극의 측벽에 접촉하도록 상기 유전체막 상에 형성된 측벽 도전층을 더 구비한다. 측벽 도전층의 폭은 상기 유전체막으로부터 멀어짐에 따라 작아진다. 이 경우, 컨트롤 게이트 전극의 측벽에 측벽 도전층이 접촉하기 때문에, 이 측벽 도전층도 컨트롤 게이트 전극으로서 기능한다. 그 결과, 컨트롤 게이트 전극의 단면적이 커져, 컨트롤 게이트 전극의 전기 저항을 작게 할 수 있다.
또한, 바람직하게는 불휘발성 반도체 기억 장치는, 반도체 기판 위에 형성된 제1 절연막을 더 구비한다. 제1 절연막의 정상면과 상기 하부 도전층의 정상면은 거의 동일 평면이다. 이 경우, 하부 도전층의 정상면과 제1 절연막의 정상면이 동일 평면이기 때문에, 그 위에 상부 도전층을 형성하기 쉽게 된다.
또한, 바람직하게는 상기 상부 도전층과 상기 하부 도전층은 동일한 재료로 구성된다. 이 경우, 하부 도전층과 상부 도전층과의 밀착성이 향상하여, 신뢰성이 높은 불휘발성 반도체 기억 장치를 제공할 수 있다.
본 발명의 기타 목적 및 특징은, 첨부 도면을 참조한 이하의 실시예를 통해 명백해질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
〈제1 실시예〉
도 1을 참조하면, 불휘발성 반도체 기억 장치는 반도체 기판 위에 형성된 부유 게이트 전극의 하부 도전층(7)과, 하부 도전층(7) 상에 형성된 부유 게이트 전극의 상부 도전층(8)과, 상부 도전층(8)과 동일한 방향으로 연장되는 컨트롤 게이트 전극(13)을 구비한다.
반도체 기판 상에는 소자가 형성되는 능동 영역(10)과, 능동 영역(10)을 서로 분리하는 분리 영역(20)이 형성되어 있다. 능동 영역(10) 및 분리 영역(20)은 서로 평행하게 연장되도록 형성되어 있다. 능동 영역(10)에는 서로 거리를 두고 소스 영역(24s)과 드레인 영역(24d)이 형성된다. 소스 영역(24s) 및 드레인 영역(24d)은 모두 불순물 영역으로 구성된다. 소스 영역(24s)과 드레인 영역(24d) 사이에, 부유 게이트 전극의 하부 도전층(7)이 형성된다. 하부 도전층(7)은 도핑된 폴리실리콘으로 구성되어 있으며, 도전성을 갖는다. 하부 도전층(7) 상에 부유 게이트 전극의 상부 도전층(8)이 형성되어 있다. 상부 도전층(8)은 소스영역(24s) 및 드레인 영역(24d)이 연장되는 방향과 직교하는 방향으로 연장되어, 하부 도전층(7)보다 넓은 평면적을 갖는다.
소스 영역(24s) 및 드레인 영역(24d)과 직교하는 방향으로 연장되도록 컨트롤 게이트 전극(13)이 형성되어 있다. 컨트롤 게이트 전극(13)의 양측에는 측벽 절연층(16)이 형성되어 있다.
분리 영역(20)에서는 실리콘 기판에 트렌치(1h)가 형성되어 있으며 트렌치(1h)에 분리 산화막(3)이 매립되어 있다. 부유 게이트 전극의 상부 도전층(8)은 홈(28h)에 의해 분리된다.
도 2를 참조하면, 불휘발성 반도체 기억 장치는 반도체 기판으로서의 실리콘 기판(1)과, 실리콘 기판(1) 위에 게이트 절연막(4)을 개재시켜 형성된 부유 게이트 전극(9)을 구비한다. 부유 게이트 전극(9)은 게이트 절연막(4) 상에 형성되어 채널 폭 방향으로 제1 폭 W1을 갖는 하부 도전층(7)과, 하부 도전층(7) 상에 형성되어 채널 폭 방향으로 제1 폭보다 큰 제2 폭 W2를 갖는 상부 도전층(8)을 포함한다. 또, 도 2에 도시한 단면은 채널 폭 방향의 단면이다.
불휘발성 반도체 기억 장치는, 부유 게이트 전극(9) 상에 유전체막(12)을 개재시켜 형성된 컨트롤 게이트 전극(13)을 더 구비한다. 컨트롤 게이트 전극(13)은 제2 폭 W2보다 작은 제3 폭 W3을 갖는다. 불휘발성 반도체 기억 장치는 컨트롤 게이트 전극(13)의 측벽(13s)에 접촉하도록 유전체막(12) 상에 형성된 측벽 절연층(16)을 더 구비한다. 측벽 절연층(16)의 폭은 유전체막(12)으로부터 멀어짐에 따라 작아진다.
불휘발성 반도체 기억 장치는 실리콘 기판(1) 상에 형성된 제1 절연막으로서의 층간 절연막(5)을 더 구비한다. 층간 절연막(5)의 정상면(5f)과, 하부 도전층(7)의 정상면(7f)은 거의 동일 평면이다. 상부 도전층(8)과 하부 도전층(7)은 동일한 재료로서의 도핑된 폴리실리콘으로 구성된다.
실리콘 기판(1)의 주 표면(1f) 상에는 실리콘 산화막으로 이루어지는 게이트 절연막(4)이 형성되어 있다. 게이트 절연막(4) 상에는 서로 거리를 두고 복수의 하부 도전층(7)이 형성되어 있다. 하부 도전층(7)과 게이트 절연막(4)과 접촉하도록 층간 절연막(5)이 형성되어 있다.
상부 도전층(8)은 하부 도전층(7)의 정상면(7f)과 층간 절연막(5)의 정상면(5f)에 형성된다. 상부 도전층(8)과 하부 도전층(7)이 부유 게이트 전극(9)을 구성하고 있다. 상부 도전층(8) 상에는 유전체막(12)이 형성된다. 유전체막(12)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막의 3층 구조로 구성된다.
컨트롤 게이트 전극(13)은 유전체막(12) 상에 형성되어 도면의 지면을 들어가는 방향으로 연장되도록 구성되어 있다. 컨트롤 게이트 전극(13)은 측벽(13s)을 포함한다. 컨트롤 게이트 전극(13) 상에 실리콘 산화막으로 이루어지는 마스크층(14)이 형성되어 있다. 컨트롤 게이트 전극(13)의 측벽에는 측벽 스페이서 형상의 측벽 절연층(16)이 형성되어 있다. 측벽 절연층(16)의 폭은 유전체막(12)으로부터 멀어짐에 따라 작아진다. 측벽 절연층(16)의 폭의 최대치는 W4이다. W2와, W3과, W4 사이에는 W2=W3+2W4의 관계가 있다. 컨트롤 게이트전극(13)을 덮도록 제2 절연막으로서의 제2 층간 절연막(41)이 형성되어 있다.
도 3을 참조하면, 채널 길이 방향의 단면에서는 실리콘 기판(1) 상에 능동 영역(10)과 분리 영역(20)이 교대로 형성되어 있다. 분리 영역(20)에서는 실리콘 기판의 표면에 트렌치(1h)가 형성된다. 이 트렌치(1h)를 매립하도록 분리 산화막(3)이 형성된다.
능동 영역(10) 상에서는 실리콘 기판(1)의 표면에 서로 거리를 두어 소스 영역(24s) 및 드레인 영역(24d)이 형성되어 있다. 소스 영역(24s) 및 드레인 영역(24d)은 불순물 영역으로 구성되고, 실리콘 기판(1)에 도핑되어 있는 불순물과 역도전형의 불순물이 도핑된다.
게이트 절연막(4)은 실리콘 기판(1)의 주 표면(1f) 상에 형성되어 있다. 게이트 절연막(4) 상에는 부유 게이트 전극(9)의 하부 도전층(7)이 형성되어 있다. 하부 도전층(7)은 소스 영역(24s)과 드레인 영역(24d) 사이에 형성된다. 소스 영역(24s) 및 드레인 영역(24d) 상에는 게이트 절연막(4)을 개재시켜 제1 층간 절연막(5)이 형성된다. 하부 도전층(7)의 정상면(7f)과 층간 절연막(5)의 정상면(5f) 상에 부유 게이트 전극(9)의 상부 도전층(8)이 형성되어 있다. 하부 도전층(7)은 제1 층간 절연막(5)의 개구(5h)에 형성된다. 상부 도전층(8)은 하부 도전층(7)과 전기적으로 접속되어 있다. 또한, 상부 도전층(8)에는 홈(28h)이 형성되어 있으며, 홈(28h)에 의해 인접하는 상부 도전층(8)은 서로 분리된다.
유전체막(12)은 상부 도전층(8)의 표면을 따라 형성되어 있다. 유전체막(12) 상에는 컨트롤 게이트 전극(13)이 일 방향으로 연장되도록 형성되어있다. 컨트롤 게이트 전극(13) 상에는 마스크층(14)이 형성되어 있다. 마스크층(14) 상에 층간 절연막(41)이 형성되어 있다.
다음으로, 도 1 내지 도 3에서 도시한 불휘발성 반도체 기억 장치의 제조 방법에 대하여 설명한다.
도 4∼도 6을 참조하면, 실리콘 기판(1)의 주 표면(1f) 상에 마스크층(도시 생략)을 형성하고, 이 마스크층을 마스크로 하여 실리콘 기판(1)을 에칭한다. 이에 의해, 실리콘 기판(1)에 트렌치(1h)를 형성한다. 트렌치(1h)를 매립하도록 실리콘 산화막으로 이루어지는 분리 산화막(3)을 형성한다.
실리콘 기판(1)의 주 표면(1f)에 열 산화에 의해 게이트 절연막(4)을 형성한다. 게이트 절연막(4) 상에 도핑된 폴리실리콘막, 유전체막 및 실리콘 질화막을 형성한다. 실리콘 질화막 상에 레지스트 패턴을 형성하고, 레지스트 패턴에 따라 실리콘 질화막, 유전체막 및 도핑된 폴리실리콘막을 에칭함으로써, 실리콘 질화막으로 이루어지는 마스크층(23), 실리콘 산화막(22) 및 띠 형상 도전층(25)을 형성한다. 마스크층(23) 및 띠 형상 도전층(25)을 마스크로 하여 화살표(42)로 표시하는 방향으로부터 실리콘 기판(1)의 표면에 불순물 이온을 주입한다. 이에 의해, 띠 형상 도전층(25)의 양측에 소스 영역(24s) 및 드레인 영역(24d)을 형성한다.
도 7∼도 9를 참조하여, 마스크층(23) 상에 레지스트 패턴(도시 생략)을 형성한다. 레지스트 패턴을 마스크로 하여 마스크층(23), 실리콘 산화막(22) 및 띠 형상 도전층(25)을 에칭한다. 이에 의해, 섬 형상의 하부 도전층(7)을 형성한다. 또, 하부 도전층(7)의 두께는 100㎚이다.
도 10∼도 12를 참조하여, 실리콘 산화막(22) 및 마스크층(23)을 제거한 후에 TEOS를 원료로 하여 실리콘 기판(1) 상에 두께가 500㎚인 실리콘 산화막을 형성한다. 이 실리콘 산화막을 CMP(화학적 기계적 연마법)에 의해 연마하여 층간 절연막(5)을 형성한다. 이에 의해, 하부 도전층(7)의 정상면(7f)을 노출시킨다. 이 때, 하부 도전층(7)의 정상면(7f)과 층간 절연막(5)의 정상면(5f)이 동일 평면이 된다.
도 13∼도 15를 참조하여, 제1 층간 절연막(5) 및 하부 도전층(7) 상에 두께가 약 150㎚인 도핑된 폴리실리콘막(28)을 형성한다. 도핑된 폴리실리콘막(28) 상에 레지스트 패턴(도시 생략)을 형성하고, 레지스트 패턴을 마스크로 하여 도핑된 폴리실리콘막(28)을 에칭한다. 이에 의해, 홈(28h)을 형성한다. 홈(28h)은 도 13에 도시한 바와 같이 소스 영역(24s) 및 드레인 영역(24d)과 평행하게 연장되도록 형성된다.
도 16 및 도 17을 참조하여, 도핑된 폴리실리콘막(28) 상에 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 이루어지는 유전체막(31)을 형성한다. 이 때, 유전체막(31)은 홈(28h)을 따르도록 형성된다. 유전체막(31) 상에 도핑된 폴리실리콘과 텅스텐 실리사이드의 2층 구조의 도전막(32)을 형성한다. 도전막(32) 상에 TEOS를 원료로 한 실리콘 산화막(33)을 형성한다.
도 18∼도 20을 참조하여, 실리콘 산화막(33) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴에 따라 실리콘 산화막(33)을 에칭한다. 이에 의해, 마스크층(14)을 형성한다. 마스크층(14)을 마스크로 하여 도전막(32)을 에칭한다. 이에의해, 컨트롤 게이트 전극(13)을 형성한다.
도 21∼도 23을 참조하여, 컨트롤 게이트 전극(13) 및 마스크층(14)을 덮도록 TEOS를 원료로 하여 실리콘 산화막을 형성한다. 실리콘 산화막을 전면 에치백함으로써 컨트롤 게이트 전극(13)의 측벽(13s)에 측벽 절연층(16)을 형성한다. 측벽 절연층(16)은 컨트롤 게이트 전극(13)과 동일한 방향으로 연장된다.
도 1 내지 도 3을 참조하여, 측벽 절연층(16) 및 마스크층(14)을 마스크로 하여 도핑된 폴리실리콘막(28)을 에칭한다. 이에 의해, 상부 도전층(8)을 구성한다. 컨트롤 게이트 전극(13)을 덮도록 제2 층간 절연막(41)을 형성한다. 이에 의해, 도 1 내지 도 3에 도시한 불휘발성 반도체 기억 장치가 완성한다.
이러한 불휘발성 반도체 기억 장치에서는, 우선 먼저 하부 도전층(7)을 형성하고, 그 후 상부 도전층(8) 및 컨트롤 게이트 전극(13)을 형성한다. 그 때문에, 하부 도전층(7)을 정밀도있게 형성할 수 있어, 부유 게이트 전극(9)의 정밀도가 향상한다. 또한, 하부 도전층(7)의 채널 폭 방향의 폭 W1은 상부 도전층(8)의 채널 폭 방향의 폭 W2보다 작다. 이에 의해, 서로 이웃하는 메모리 셀에 대하여 기입을 행하는 디스터브 현상의 발생을 방지할 수 있다.
〈제2 실시예〉
도 24는 도 2와 동일 방향의 단면으로, 채널 폭 방향의 단면이다. 도 24를 참조하면, 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치에서는 컨트롤 게이트 전극(13)의 측벽(13s)에 측벽 도전층(36)이 형성되어 있다는 점에서, 제1 실시예에 따른 불휘발성 반도체 기억 장치와 다르다. 측벽 도전층(36)은 도핑된폴리실리콘에 의해 형성된다. 또, 도 3에 도시한 단면에 대응하는 단면에서는 도 3과 마찬가지로 구성된다.
다음으로, 도 24에 도시한 불휘발성 반도체 기억 장치의 제조 방법에 대하여 설명한다. 또, 도 25에 도시한 단면은 도 22에 도시한 공정에 대응한다. 도 25를 참조하여, 컨트롤 게이트 전극(13)을 덮도록 도핑된 폴리실리콘막을 형성한다. 도핑된 폴리실리콘막을 전면 에치백함으로써 측벽 도전층(36)을 형성한다. 그 후, 제1 실시예와 마찬가지의 공정에 따라 도 24에 도시한 불휘발성 반도체 기억 장치가 완성된다.
이러한 제2 실시예에 따른 불휘발성 반도체 기억 장치에서는 우선, 제1 실시예에 따른 불휘발성 반도체 기억 장치와 마찬가지의 효과가 있다. 또한, 컨트롤 게이트 전극(13)의 측벽(13s)에 도전성의 도핑된 폴리실리콘으로 이루어지는 측벽 도전층(36)이 형성되기 때문에, 측벽 도전층(36)도 컨트롤 게이트 전극으로서 작용한다. 그 결과, 컨트롤 게이트 전극의 단면적이 커져, 전기 저항을 저하시킬 수 있다.
〈제3 실시예〉
도 26에 도시한 단면은 도 2에 도시한 단면에 대응하고, 채널 폭 방향의 단면이다. 도 26을 참조하면, 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치에서는 측벽 절연층(16)의 폭 W7이 제1 실시예에서의 측벽 절연층(16)의 폭 W4보다 크다. 이에 수반하여, 그 아래에 형성되는 상부 도전층(8)의 폭 W6도, 제1 실시예의 상부 도전층(8)의 폭 W2보다 크다.
다음으로, 도 26에 도시한 불휘발성 반도체 기억 장치의 제조 방법에 대하여 설명한다. 도 27을 참조하면, 제1 실시예의 도 22에 도시한 공정 이후에, 재차 측벽 절연층(16)을 덮도록 TEOS의 원료로서 실리콘 산화막을 형성한다. 이 실리콘 산화막을 전면 에치백함으로써 측벽 절연층(16)의 폭이 넓어진다. 그 후, 제1 실시예와 마찬가지로 공정을 진행시킴으로써, 도 26에 도시한 불휘발성 반도체 기억 장치가 완성된다.
이러한 제3 실시예에 따른 불휘발성 반도체 기억 장치에 있어서도, 제1 실시예에 따른 불휘발성 반도체 기억 장치와 마찬가지의 효과가 있다.
또한, 측벽 절연층의 폭을 크게 할 수 있기 때문에, 컨트롤 게이트 전극(13)을 사진 제판으로 형성할 때의 어긋남에 대한 여유를 크게 할 수 있다.
이상, 본 발명의 실시예에 대하여 설명하였지만, 여기서 나타낸 실시예는 여러가지 변형하는 것이 가능하다. 우선, 실시예에서 설명한 불휘발성 반도체 기억 장치는 EEPROM(electrically erasable programmable read-only memory), 플래시 메모리 등으로 사용할 수 있다. 또한, 컨트롤 게이트 전극(13) 및 부유 게이트 전극(9)을 구성하는 재료는 도전성 재료이면 다양하게 이용할 수 있다. 또한, 측벽 절연층(16)을 실리콘 질화막으로 구성하여도 된다.
본 발명에 따르면, 부유 게이트 전극이 정밀도있게 제조되는 불휘발성 반도체 기억 장치를 제공할 수 있다.
본 발명에 따르면, 부유 게이트 전극의 디스터브 현상을 방지할 수 있는 불휘발성 반도체 기억 장치를 제공할 수 있다.
또, 이번 개시된 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구의 범위에 의해 정의되며, 특허 청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 의도되어야 한다.

Claims (3)

  1. 반도체 기판과,
    상기 반도체 기판 위에 게이트 절연막을 개재시켜 형성된 부유 게이트 전극을 구비하고,
    상기 부유 게이트 전극은 상기 게이트 절연막 상에 형성되며 채널 폭 방향으로 제1 폭을 갖는 하부 도전층과, 상기 하부 도전층 상에 형성되며 채널 폭 방향으로 제1 폭보다 큰 제2 폭을 갖는 상부 도전층을 포함하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 부유 게이트 전극 상에 유전체막을 개재시켜 형성된 컨트롤 게이트 전극을 더 구비한 불휘발성 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 컨트롤 게이트 전극의 측벽에 접촉하도록 상기 유전체막 상에 형성된 측벽 도전층을 더 구비하고, 상기 측벽 도전층의 폭은 상기 유전체막으로부터 멀어짐에 따라 작아지는 불휘발성 반도체 기억 장치.
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