KR100453136B1 - 스플릿게이트형트랜지스터,스플릿게이트형트랜지스터의제조방법및불휘발성반도체메모리 - Google Patents

스플릿게이트형트랜지스터,스플릿게이트형트랜지스터의제조방법및불휘발성반도체메모리 Download PDF

Info

Publication number
KR100453136B1
KR100453136B1 KR1019970011195A KR19970011195A KR100453136B1 KR 100453136 B1 KR100453136 B1 KR 100453136B1 KR 1019970011195 A KR1019970011195 A KR 1019970011195A KR 19970011195 A KR19970011195 A KR 19970011195A KR 100453136 B1 KR100453136 B1 KR 100453136B1
Authority
KR
South Korea
Prior art keywords
gate electrode
film
insulating film
floating gate
conductive film
Prior art date
Application number
KR1019970011195A
Other languages
English (en)
Other versions
KR970067936A (ko
Inventor
가오루 다께다
다까유끼 가이다
Original Assignee
산요덴키가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 산요덴키가부시키가이샤 filed Critical 산요덴키가부시키가이샤
Publication of KR970067936A publication Critical patent/KR970067936A/ko
Application granted granted Critical
Publication of KR100453136B1 publication Critical patent/KR100453136B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/90—MOSFET type gate sidewall insulating spacer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 기판, 및 반도체 기판 상에 형성된 소스 영역 및 드레인 영역을 구비한 스플릿 게이트 트랜지스터가 개시되어 있다. 소스 영역과 드레인 영역 간에 채널 영역이 형성된다. 부동 게이트 전극이 채널 영역 상에 실질적으로 형성된다. 부동 게이트 전극은 단부면을 갖고 있다. 반도체 기판 상에 부동 게이트 전극과 중첩되도록 제어 게이트 전극이 제공된다. 제어 게이트 전극은 부동 게이트 전극의 단부면과 평평하게 형성된 단부면을 갖고 있다.

Description

스플릿 게이트형 트랜지스터, 스플릿 게이트형 트랜지스터의 제조 방법 및 불휘발성 반도체 메모리
본 발명은 스플릿 게이트형 트랜지스터들을 사용한 불휘발성 반도체 메모리 장치에 관한 것이다.
최근에, 강유전성 랜덤 액세스 메모리(FRAM), EPROM 및 EEPROM을 포함하는 불휘발성 반도체 메모리 장치들에 커다란 관심이 모아지고 있다. EPROM 및 EEPROM에 있어서, 전하들은 부유 게이트 전극에 데이타로서 저장되며 이러한 데이타는 전하들의 존재 유무에 따른 임계 전압의 변화를 제어 게이트 전극으로 검출함으로써 독출된다. EEPROM은 임의 수의 블록들로 분할된 메모리 셀 어레이로부터 전체 메모리 셀 어레이 내의 데이타를 집합적으로 소거하거나 또는 블록 단위로 부분적으로 소거할 수 있는 플래시 EEPROM을 포함한다.
플래시 EEPROM을 구성하는 다수의 메모리 셀(또는 메모리 트랜지스터)은 두 종류, 즉 적층 게이트형(stacked gate type) 및 스플릿 게이트형(split gate type)으로 분류된다. 적층 게이트형 메모리 셀들을 사용하는 플래시 EEPROM에서 각각의 메모리 셀은 그 자신의 온/오프 상태를 자가 선택할 수 없다. 데이타 소거시 부유 게이트 전극으로부터 전하들이 과다하게 유출되는 경우, 각각의 메모리 셀을 비도통 상태로 하기 위한 소정의 전압(예컨대 0 V)이 제어 게이트 전극에 인가될 때조차 채널 영역은 도통 상태로 된다. 결과적으로, 이 메모리 셀은 항상 도통 상태로 되어 저장 데이타의 독출이 불가능하게되는 소위 과잉 소거를 유발한다. 이러한 과잉 소거를 방지하기 위하여, 각각의 메모리 셀들의 소거 과정은 메모리 장치의 주변 회로에 의해, 또는 메모리 장치에 접속된 외부 회로에 의해 제어되어야 한다.
적층 게이트형 메모리 셀들의 과잉 소거를 방지하기 위한 하나의 해결책으로 스플릿 게이트형 메모리 셀들이 개발되어 왔다. 국제 특허 공보 제 WO92/18980호는 스플릿 게이트형 메모리 셀을 사용하는 플래시 EEPROM을 개시하고 있다.
도 10은 종래의 스플릿 게이트형 메모리 셀들을 사용하는 플래시 EEPROM의 메모리 셀 어레이 일부의 횡단면을 나타낸다. 메모리 셀 어레이(152)는 P형 단결정 실리콘 기판(2) 상에 형성된 다수의 스플릿 게이트형 메모리 셀(스플릿 게이트형 트랜지스터)(1)을 포함한다. 각 메모리 셀(1)은 소스 영역(3), 드레인 영역(4), 채널 영역(5), 부유 게이트 전극(7) 및 제어 게이트 전극(9)을 구비하고 있다.
P형 단결정 실리콘 기판(2) 상에 N형의 소스 영역(3)과 드레인 영역(4)이 형성되어 있다. 소스 영역(3)과 드레인 영역(4) 사이에 정의된 채널 영역(5) 상에 실리콘 산화막으로 이루어진 게이트 절연막(6)을 개재시켜 부유 게이트 전극(7)이 형성되어 있다. 부유 게이트 전극(7) 상에는 LOCOS(Local Oxidation on Silicon) 공정으로 형성된 절연막(19) 및 터널 절연막(8)을 개재시켜 제어 게이트 전극(9)이 형성되어 있다.
제어 게이트 전극(9)은 부유 게이트 전극(7) 위에 완전히 겹쳐져 있지 않다.기판(2) 위에서 게이트 전극들(7 및 9)을 볼 때, 부유 게이트 전극(7)의 거의 절반이 제어 게이트 전극(9)으로부터 옆으로 돌출되어 있다. 돌출부(7a)는 절연막(19)의 형성과 동시에 부유 게이트 전극(7)의 상부 양 단부에 형성된다.
제어 게이트 전극(9)의 일부는 절연막들(6 및 8)을 개재시켜 채널 영역(5) 상에 배치되어 선택 게이트(10)를 구성한다. 선택 게이트(10)는 소스 영역(3) 및 드레인 영역(4)과 함께 선택 트랜지스터(11)를 구성한다. 따라서, 스플릿 게이트형 메모리 셀(1)에서는 게이트 전극들(7 및 9) 및 영역들(3 및 4)로 구성된 트랜지스터가 선택 트랜지스터(11)에 직렬로 접속된다.
기판(2) 상의 점유 면적을 감소시키기 위하여, 2 개의 메모리 셀(1)(이후 이들을 구별하기 위해 "1a" 및 "1b"로 표시한다)은 소스 영역(3)을 공유하며, 이들의 부유 게이트 전극들(7) 및 제어 게이트 전극들(9)은 공통 소스 영역(3)에 관하여 대칭으로 배열되어 있다.
메모리 셀들(1)의 상부에는 보호막(12)이 형성되어 있다. 각 드레인 영역(4)은 콘택트홀(16) 내에서 드레인 전극(17)에 접속되어 있다. 절연막으로 이루어진 사이드 월 스페이서(18)가 콘택트홀(16)의 내벽 상에 형성되어 있다.
도 11은 스플릿 게이트형 메모리 셀들(1)을 사용한 플래시 EEPROM(151)의 일반적인 구조를 나타낸다. 메모리 셀 어레이(152)는 매트릭스 형태로 배열된 다수의 메모리 셀들(1)을 구비하고 있다. 한 행의 메모리 셀들(1)의 제어 게이트 전극들(9)은 행에 대응하는 단일 워드 라인(WLa, WLb, . . . 또는 WLz)을 형성한다. 한 열의 메모리 셀들(1)의 드레인 전극들(17)은 행에 대응하는 단일 비트라인(BLa, BLb, . . . 또는 BLz)을 형성한다.
각각의 홀수번째 워드 라인(WLa, . . . , WLm, . . . , WLy)에 접속된 각각의 메모리 셀들(1b)과 각각의 짝수번째 워드 라인(WLb, . . . , WLn, . . . , WLz)에 접속된 각각의 메모리 셀들(1a)은 다수의 소스 라인들(RSLa 내지 RSLm)을 구성하는 관련 소스 영역들(3)을 공유한다. 예컨대, 워드 라인(WLa)에 접속된 메모리셀들(1b) 및 워드 라인(WLb)에 접속된 메모리 셀들(1a)은 소스 라인(RSLa)을 구성하는 소스 영역들(3)을 공유한다. 각각의 소스 라인들(RSLa-RSLm)은 공통 소스라인(SL)에 접속되어 있다.
각각의 워드 라인들(WLa-WLz)은 행 복호기(153)에 접속되며, 각각의 비트 라인들(BLa-BLz)은 열 복호기(154)에 접속되어 있다. 외부에서 지정된 행 어드레스 및 열 어드레스는 어드레스 핀(155)에 공급된다. 어드레스 핀(155)은 행 어드레스 및 열 어드레스를 어드레스 버퍼(156)를 통해 어드레스 래치(157)로 전송한다.
어드레스 래치(157)는 래치된 행 어드레스 신호를 행 복호기(153)로, 래치된 열 어드레스 신호를 열 복호기(154)로 전송한다.
행 복호기(153)는 래치된 행 어드레스와 연관된 워드 라인들(WLa-WLz) 중 하나(예컨대 WLm)를 선택하며, 도 12에 도시된 각각의 동작 모드에 따라, 선택된 워드 라인(WLm)의 전위를 제어한다.
열 복호기(154)는 래치된 열 어드레스와 연관된 비트 라인들(BLa-BLz) 중 하나(예컨대 BLm)를 선택하며, 도 12에 도시된 각각의 동작 모드에 따라, 선택된 비트 라인(BLm)의 전위를 제어한다.
공통 소스 라인(SL)은 소스 라인 바이어스 회로(162)에 접속되며, 이 회로(162)는 도 12에 도시된 각각의 동작 모드에 따라 공통 소스 라인(SL)을 통해 각각의 소스 라인들(RSLa-RSLm)의 전위를 제어한다.
외부에서 지정된 데이타가 데이타 핀(158)에 공급되며, 이 데이타는 데이타 핀(158)을 통해 입력 버퍼(159)를 거쳐 열 복호기(154)로 전송된다. 데이타에 따라, 열 복호기(154)는 비트 라인들(BLa-BLz) 중 선택된 비트 라인의 전위를 제어한다.
임의의 메모리 셀(1)로부터 독출된 데이타는 비트 라인들(BLa-BLz) 중 연관된 비트 라인을 통해 열 복호기(154)에 공급된다. 그 다음, 이 데이타는 열 복호기(154)에서 다수의 감지 증폭기들(도시되지 않음)을 포함하는 감지 증폭기 그룹(160)으로 전송된다. 열 복호기(154)는 선택된 비트 라인(BLm)을 연관된 감지 증폭기에 접속시킨다. 감지 증폭기 그룹(160)에서 판별된 데이타는 데이타 핀(158)으로부터 출력 버퍼(161)를 통해 전송된다. 개별 회로들(153-162)의 동작은 제어 코어 회로(163)에 의해 제어된다.
이제, 플래시 EEPROM(151)의 각각의 동작 모드들(소거 모드, 기록 모드, 독출 모드 및 스탠바이 모드)이 도 12를 참조하여 설명될 것이다.
(a) 소거 모드
소거 모드에서는, 모든 소스 라인들(RSLa-RSLm) 및 비트 라인들(BLa-BLz)의 전위가 접지 레벨(= 0 V)로 유지된다. 14-15 V의 전압이 선택 워드 라인(WLm)에 인가되며 접지 레벨의 전압이 선택되지 않은 다른 워드 라인들(WLa-WLl 및 WLn-WLz)에 인가된다. 따라서, 선택 워드 라인(WLm)에 접속된 메모리 셀들(1)의 제어 게이트 전극들(9)의 전위는 14-15 V까지 상승한다.
소스 영역(3) 및 기판(2)과 부유 게이트 전극(7) 간의 정전 용량은 제어 게이트 전극(9)과 부유 게이트 전극(7) 간의 정전 용량보다 훨씬 더 크게 설정된다. 따라서, 제어 게이트 전극(9)의 전위가 14-15 V이고 드레인의 전위가 0 V일 때, 제어 게이트 전극(9)과 부유 게이트 전극(7) 간에는 큰 전기장이 형성된다. 결과적으로, 파울러-노드하임(Fowler-Nordheim; FN) 터널 전류가 양 게이트 전극 간에 흐르게 되어, 도 10의 화살표 A에 의해 지시된 바와 같이, 부유 게이트 전극(7) 내의 전자들이 제어 게이트 전극(9)을 향해 유출된다. 결과적으로, 메모리 셀들(1) 내에 저장된 데이타는 소거된다.
부유 게이트 전극(7) 내의 전자들이 제어 게이트 전극(9)을 향해 이동할 때, 전자들은 돌출부(7a)로부터 밖으로 점프한다. 이는 전자 이동을 용이하게 하여 부유 게이트 전극(7) 내의 전자들이 효율적으로 유출될 수 있게 한다. 이러한 소거는 선택된 워드 라인(WLm)에 접속된 모든 메모리 셀들(1)에서 수행된다.
(b) 기록 모드
기록 모드에서, 선택된 메모리 셀(1)의 드레인 영역(4)에 접속된 비트 라인(BLm)의 전위는 접지 레벨로 설정된다. 선택되지 않은 다른 비트 라인들(BLa-BLl 및 BLn-BLz)에는 4 V의 전압이 인가된다. 선택된 메모리 셀(1)의 제어 게이트 전극(9)에 접속된 워드 라인(WLm)에는 2 V의 전압이 인가되며, 선택되지 않은 다른 워드 라인들(WLa-WLl 및 WLn-WLz)에는 접지 레벨의 전압이 인가된다. 모든 소스 라인들(RSLa-RSLm)에는 12 V의 전압이 인가된다.
각 메모리 셀(1)의 선택 트랜지스터(11)의 임계 전압(Vth)은 0.5 V이다. 선택된 메모리 셀(1)에서, 드레인 영역(4) 내의 전자들은 P형에서 N형으로 도전성이 반전된 채널 영역(5) 안으로 이동한다. 따라서, 셀 전류는 소스 영역(3)으로부터 드레인 영역(4)을 향해 흐른다.
소스 영역(3)에는 12 V의 전압이 인가된다. 따라서, 부유 게이트 전극(7)의 전위는 소스 영역(3)과 부유 게이트 전극(7) 간의 용량 결합에 의해 상승하며, 이에 따라 채널 영역(5)과 부유 게이트 전극(7) 간에는 큰 전기장이 형성된다. 따라서, 채널 영역(5) 내의 전자들은 가속되어 고온 전자들(hot electrons)이 되며 이들은 도 10의 화살표 B에 의해 지시된 바와 같이 부유 게이트 전극(7)으로 공급된다. 결과적으로, 선택된 메모리 셀(1)의 부유 게이트 전극(7)에 전하들이 저장되어, 선택된 메모리 셀(1) 내에 1 비트 데이타가 기록 및 저장된다. 소거의 경우와는 달리, 이러한 기록 동작은 선택된 각 메모리 셀(1)에 대해 수행될 수 있다.
(c) 독출 모드
독출 모드에서, 선택된 메모리 셀(1)의 제어 게이트 전극(9)에 접속된 워드라인(WLm)에는 4 V의 전압이 인가되며, 선택되지 않은 다른 워드 라인들(WLa-WLl 및 WLn-WLz)에는 접지 레벨의 전압이 인가된다. 선택된 메모리 셀(1)의 드레인 영역(4)에 접속된 비트 라인(BLm)에는 2 V의 전압이 인가되며, 선택되지 않은 다른 비트 라인들(BLa-BLl 및 BLn-BLz)에는 접지 레벨의 전압이 인가된다.
일찌기 언급한 바와 같이, 데이타가 소거된 메모리 셀(1)의 부유 게이트 전극(7)으로부터 전자들이 유출된다. 또한, 전자들은 데이타가 기록된 메모리 셀(1)의 부유 게이트 전극(7) 안으로 공급된다. 따라서, 데이타가 소거된 메모리 셀(1)의 부유 게이트 전극(7) 바로 아래의 채널 영역(5)은 도통되거나 인에이블되며, 데이타가 기록된 메모리 셀(1)의 부유 게이트 전극(7) 바로 아래의 채널 영역(5)은 비도통되거나 디스에이블된다. 따라서, 제어 게이트 전극(9)에 4 V의 전압이 인가될 때 드레인 영역(4)으로부터 소스 영역(3)을 향해 흐르는 셀 전류는 데이타가 기록된 메모리 셀(1)보다 데이타가 소거된 메모리 셀(1)에 대해 더 크게 된다.
각 메모리 셀(1) 내에 흐르는 셀 전류의 레벨은 감지 증폭기 그룹(160) 내의 관련 감지 증폭기에 의해 판별되기 때문에 데이타가 소거된 메모리 셀(1) 내의 데이타 값이 독출될 수 있다. 예컨대, 데이타가 소거된 메모리 셀(1)의 데이타 값으로 1의 데이타 값이 독출되거나, 또는 데이타가 기록된 메모리 셀(1)의 데이타 값으로 0의 데이타 값이 독출된다. 이러한 방식으로, 각 메모리 셀(1)에는 소거 상태를 나타내는 1의 데이타 값 및 기록 상태를 나타내는 0의 데이타 값을 갖는 2진 데이타가 저장될 수 있다.
(d) 스탠바이 모드
스탠바이 모드에서는 공통 소스 라인(SL), 모든 워드 라인들(WLa-WLz) 및 모든 비트 라인들(BLa-BLz)에 접지 레벨의 전압이 인가된다. 이러한 스탠바이 모드에서는 모든 메모리 셀(1)에 대하여 어떠한 동작도 수행되지 않는다.
이와 같이 구성된 스플릿 게이트형 메모리 셀들을 사용하는 플래시 EEPROM에는 선택 트랜지스터(11)가 제공되기 때문에, 각 메모리 셀은 그 온/오프 상태를 자체적으로 선택할 수 있다. 즉, 각 메모리 셀(1)에 제공된 선택 트랜지스터(11)는 메모리 셀이 그 자신의 도통/비도통 상태를 선택할 수 있도록 한다.
데이타 소거시 부유 게이트 전극(7)으로부터 전하들이 과다하게 유출되는 경우에도 채널 영역(5)은 선택 게이트(10)에 의해 비도통 상태가 될 수 있다. 따라서, 과잉 소거가 발생하더라도 이는 문제가 되지 않는데, 그 이유는 메모리 셀들(1)의 도통/비도통 상태들이 선택 트랜지스터(11)에 의해 제어될 수 있기 때문이다.
미국 특허 제5,029,130호는 도 10에 도시된 스플릿 게이트형 메모리 셀(1)의 소스 영역(3)이 드레인 영역으로 바뀌고, 메모리 셀(1)의 드레인 영역(4)은 소스 영역으로 바뀐 또 하나의 플래시 EEPROM을 개시하고 있다. 도 13은 이렇게 변경된 메모리 셀들(21)을 사용한 플래시 EEPROM의 메모리 셀 어레이의 일부를 나타내는 단면도이다. 도 14는 메모리 셀들(21)을 사용하는 플래시 EEPROM(171)의 일반적인 구조를 나타낸다. 도 15는 각종 동작 모드들에 있어서 플래시 EEPROM(171)의 개별 영역들의 전압을 나타낸다.
도 13의 스플릿 게이트형 메모리 셀(21)과 도 10의 스플릿 게이트형 메모리 셀(1)의 차이는 도 13의 메모리 셀(21)의 소스 영역 및 드레인 영역이 도 10의 메모리 셀(1)에서는 각각 드레인 영역 및 소스 영역으로 된다는 것이다. 즉, 메모리 셀(21)의 소스 영역(3)은 메모리 셀(1)의 드레인 영역(4)이 되며, 메모리 셀(21)의 드레인 영역(4)은 메모리 셀(1)의 소스 영역(3)이 된다.
도 14의 플래시 EEPROM(171)과 도 11의 플래시 EEPROM(151)의 차이는 공통소스 라인(SL)이 접지되어 있다는 것이다. 따라서, 어느 동작 모드에서나 각 소스 라인들(RSLa-RSLm)의 전위는 공통 소스 라인(SL)을 통해 접지 레벨로 유지된다.
기록 모드에서는, 선택된 메모리 셀(21)의 드레인 영역(4)에 접속된 비트 라인(BLm)에 12 V가 인가되며, 선택되지 않은 다른 비트 라인들(BLa-BLl 및 BLn-BLz)은 접지 레벨로 설정된다.
도 13의 각 메모리 셀(21)에 대해 선택 트랜지스터(11)의 임계 전압(Vth)은 0.5 V이다. 따라서, 선택된 메모리 셀(21)에서는 소스 영역(3) 내의 전자들은 도전성이 반전된 채널 영역(5) 안으로 이동한다. 따라서, 셀 전류는 드레인 영역(4)으로부터 소스 영역(3)을 향해 흐른다.
드레인 영역(4)에 12 V가 인가될 때, 드레인 영역(4)과 부유 게이트 전극(7) 간의 용량 결합에 의해 부유 게이트 전극(7)의 전위가 상승하게 된다. 결과적으로, 채널 영역(5)과 부유 게이트 전극(7) 간에는 큰 전기장이 형성된다. 따라서, 채널 영역 내의 전자들은 가속되어 고온 전자가 되며 이들은 도 13의 화살표 B로 지시된 바와 같이 부유 게이트 전극(7)으로 공급된다. 결과적으로, 선택된 메모리 셀(21)의 부유 게이트 전극(7)에 전하들이 저장되어, 메모리 셀 내에 1 비트 데이타가 기록 및 저장된다.
최근에 반도체 메모리의 메모리 용량이 증가하고 있기 때문에, 전술한 스플릿 게이트형 메모리 셀들(1 및 21)의 추가적인 소형화가 요구되고 있다. 메모리 셀들의 소형화는 이들의 구조를 변경하지 않고 단지 개별 영역들의 크기를 감소시킴으로써 달성될 수 있다. 그러나, 이러한 방법은 현재 개발되고 있는 제조 장비들의가공 능력을 고려할 때 한계가 있다.
따라서, 본 발명의 주 목적은 특성 변화가 없는 고성능의 소형화된 스플릿 게이트형 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은 종래의 과잉 소거 문제가 없고 고집적화가 용이한 불휘발성 반도체 메모리를 제공하는 데 있다.
이러한 목적들을 달성하기 위하여, 본 발명에 따른 트랜지스터는 반도체 기판, 반도체 기판상에 형성된 소스 영역 및 드레인 영역을 포함한다. 채널 영역이 소스 영역과 드레인 영역 간에 형성된다. 부유 게이트 전극이 실질적으로 채널 영역 위에 형성된다. 부유 게이트 전극은 단부면을 갖고 있다. 제어 게이트 전극이 부유 게이트 전극과 겹치도록 반도체 기판 상에 제공된다. 제어 게이트 전극은 부유 게이트 전극과 평평하게 형성된 단부면을 갖고 있다.
상기 트랜지스터의 바람직한 제조 방법은 반도체 기판 상에 제1 도전막을 형성하는 단계; 상기 제1 도전막 상에 제2 도전막을 형성하는 단계; 상기 제2 도전막 상에 절연성을 가진 제3 막을 형성하는 단계; 제어 게이트 전극 형성용 에칭 마스크를 사용한 이방성 에칭으로 상기 제3 막을 패터닝하는 단계; 및 상기 제3 막을 에칭 마스크로 사용하는 이방성 에칭으로 상기 제1 및 제2 도전막들을 패터닝하여 상기 제2 도전막으로부터 제어 게이트 전극을, 상기 제1 도전막으로부터 부유 게이트 전극을 형성하는 단계를 포함한다.
불휘발성 반도체 메모리는 상기 방법으로 제조되는 트랜지스터들을 사용하여제조될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 플래시 EEPROM의 메모리 셀 어레이의 일부의 단면도.
도 2(a) 내지 2(d), 도 3(a) 내지 3(c), 도 4(a) 내지 4(c), 및 도 5(a) 내지 5(c)는 도 1의 메모리 셀 어레이의 제조 단계들을 설명하기 위한 개략적인 단면도.
도 6은 본 발명의 제2 실시예에 따른 메모리 셀 어레이의 개략적인 단면도.
도 7(a) 내지 7(c)는 도 6의 메모리 셀 어레이의 제조 단계들을 설명하기 위한 개략적인 단면도.
도 8은 본 발명의 또 다른 실시예에 따른 메모리 셀 어레이의 개략적인 단면도.
도 9는 본 발명의 또 다른 실시예에 따른 메모리 셀 어레이의 개략적인 단면도.
도 10은 종래 메모리 셀 어레이의 개략적인 단면도.
도 11은 종래 기술과 본 발명의 제1 및 제2 실시예들을 나타내는 블록 회로도.
도 12는 종래 기술과 본 발명의 제1 및 제2 실시예들의 동작 모드들을 설명하기 위한 도면.
도 13은 다른 종래 메모리 셀 어레이를 나타내는 개략적인 단면도.
도 14는 도 13의 메모리 셀 어레이의 블록 회로도.
도 15는 종래 기술 및 본 발명의 다른 실시예들의 동작 모드들을 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호 설명>
1, 1a, 1b, 21, 31, 31a, 31b : 메모리 셀
2 : 실리콘 기판
3 : 소스 영역
4 : 드레인 영역
5 : 채널 영역
6 : 게이트 절연막
7, 32 : 부유 게이트 전극
7a, 32a : 돌출부
8 : 터널 절연막
9 : 제어 게이트 전극
10 : 선택 게이트
11 : 선택 트랜지스터
12 : 보호막
13, 16 : 콘택트홀
14 : 소스 전극
15, 61, 62 : 사이드 월 스페이서
17 : 드레인 전극
18 : 사이드 월 스페이서
19 : 절연막
19a : 버즈빅
41, 43 : 도프트 폴리실리콘막
42 : 실리콘 질화막
44, 45 : 에칭 마스크
81, 151, 171 : EEPROM
152 : 메모리 셀 어레이
153 : 행 복호기
154 : 열 복호기
155 : 어드레스 핀
156 : 어드레스 버퍼
157 : 어드레스 래치
158 : 데이타 핀
159 : 입력 버퍼
160 : 감지 증폭기 그룹
161 : 출력 버퍼
162 : 소스 라인 바이어스 회로
163 : 제어 코어 회로
신규한 것으로 믿어지는 본 발명의 특징들은 첨부된 특허 청구 범위에서 상세하게 설명된다. 본 발명은 그 목적들 및 장점들과 더불어, 첨부된 도면들과 현재로서 바람직한 실시예들에 대한 아래의 설명을 참조하여 최상으로 이해될 수 있다.
이제, 본 발명의 제1 실시예가 도 1을 참조하여 설명될 것이다. 중복 설명을 피하기 위하여, 도 10에 도시된 종래 기술의 구성 요소들과 유사하거나 동일한 대응 구성 요소들은 유사하거나 동일한 참조 부호가 주어진다.
도 1은 제1 실시예에 따른 플래시 EEPROM의 메모리 셀 어레이의 일부를 나타내는 단면도이다. 도 1의 메모리 셀 어레이는 다음과 같은 점에서 도 10의 메모리 셀 어레이와 다르다.
다수의 스플릿 게이트형 메모리 셀들(스플릿 게이트형 트랜지스터들)(31)이 기판(2) 상에 배열되어 있다. 각 메모리 셀(31)은 소스 영역(3), 드레인 영역(4), 채널 영역(5), 부유 게이트 전극(32) 및 제어 게이트 전극(9)을 포함한다.
기판(2) 상의 점유 면적을 감소시키기 위하여, 2 개의 메모리 셀들(31)(이후 서로 구별하기 위해 "31a" 및 "31b"로 표시된다)은 소스 영역(3)을 공유하며, 이들의 부유 게이트 전극들(32) 및 제어 게이트 전극들(9)은 상기 공통 소스 영역(3)에 관하여 대칭으로 배열되어 있다.
부유 게이트 전극(32)은 도 10에 도시된 종래 메모리 셀(1)의 부유 게이트 전극(7)을 수직으로 양분하여 제어 게이트 전극(9)과 중첩된 부분만을 남김으로써얻어지는 그러한 구조를 갖고 있다. 따라서, 제어 게이트 전극(9)은 부유 게이트 전극(32)과 완전히 중첩되며, 콘택트홀(13)의 내벽을 구성하는 각 부분들(즉, 보호막(12), 제어 게이트 전극(9), 터널 절연막(8), 절연막(19), 부유 게이트 전극(32) 및 게이트 절연막(6))의 단부면들은 기판(2)의 두께 방향으로 서로 평행하게 형성되거나, 또는 자기 정합 방식(self-aligned manner)으로 형성된다. 선택 게이트(10)에 대한 제어 게이트 전극(9)의 대향 단부면은 부유 게이트 전극(32)의 단부면과 평평하게 된다.
절연막(19)의 형성과 동시에, 선택 게이트(10) 측부 상의 부유 게이트 전극(32)의 상부의 코너에 돌출부(32a)가 형성된다. 소스 영역(3)은 콘택트홀(13) 내에서 소스 전극(14)과 접속된다. 절연막으로 이루어진 사이드 월 스페이서(15)가 콘택트홀(13)의 내벽에 형성된다. 각각의 소스 라인들(RSLa-RSLm)이 소스 영역(3) 및 소스 전극(14)에 의해 형성된다.
이 실시예에 따라 스플릿 게이트형 메모리 셀들(31)을 사용하는 플래시 EEPROM(51)의 일반적인 구조는 도 11에 도시된 종래 기술의 구조와 동일하다. 각 동작 모드에 있어서, 이 실시예의 플래시 EEPROM(51)의 개별 영역들의 전위는 도12에 도시된 종래 기술의 전위와 동일하다.
이제, 이 실시예에 따른 메모리 셀들의 제조 방법이 도 2 내지 도 5를 참조하여 설명될 것이다.
단계 1에서(도 2(a) 및 2(b) 참조), 기판(2) 상에 열산화 공정으로 실리콘 산화막으로 이루어진 게이트 절연막(6)이 형성된다. 그 다음, 부유 게이트전극(32)용 도프트(doped) 폴리실리콘막(41)이 게이트 절연막(6) 상에 형성된다. 계속해서, 실리콘 질화막(42)이 CVD 공정으로 도프트 폴리실리콘막(41) 상에 형성된 후, 실리콘 질화막(42) 내에 하나의 개구가 형성된다. 실리콘 질화막(42)을 산화 마스크로 사용하여 도프트 폴리실리콘막(41)이 산화되어, 절연막(19)을 형성한다. 이때, 절연막(19)의 단부는 실리콘 질화막(42)의 단부 안으로 파고 들어가 버즈빅(bird's beak)(19a)을 형성한다.
단계 2에서(도 2(c) 및 2(d) 참조), 먼저 실리콘 질화막(42)이 제거된다. 그 다음, 절연막(19)을 에칭 마스크로 사용하는 이방성 에칭으로 도프트 폴리실리콘막(41)이 에칭된다. 이때, 절연막(19)의 단부에 버즈빅(19a)이 형성되어 있기 때문에, 도프트 폴리실리콘막(41)의 상부 에지 부분은 버즈빅(19a)의 형태를 따라 더욱 날카롭게 되어 돌출부(32a)를 형성한다. 도프트 폴리실리콘막(41)은 에칭된 후 소스 영역(3)을 공유하는 메모리 셀들(31a 및 31b)의 부유 게이트 전극들(32)에 접속된다.
단계 3에서(도 3(a) 참조), 열산화 공정 또는 LPCVD(Low Pressure Chemical Vapor Deposition) 공정, 또는 이 둘 모두를 사용하여 단계 2에 의해 형성된 소자의 전면 상에 실리콘 산화막으로 이루어진 터널 절연막(8)이 형성된다. 이때, 적층된 절연막들(6 및 8)이 일체화된다.
단계 4에서(도 3(b) 참조), 제어 게이트 전극을 형성하게 되는 도프트 폴리실리콘막(43)이 단계 3을 통해 얻어진 소자의 전면 상에 형성된다. 그 다음, 도프트 폴리실리콘막(43) 상에 CVD 공정으로 실리콘 산화막으로 이루어진 보호막(12)이형성된다.
도프트 폴리실리콘막들(41 및 43)은 아래의 기술들에 의해 형성된다는 점에 주의한다.
1. LPCVD 공정으로 폴리실리콘막을 형성할 때 불순물을 포함하는 가스를 혼입한다.
2. LPCVD 공정으로 언도프트(undoped) 폴리실리콘막을 형성한 후, 폴리실리콘막 상에 불순물 확산 소스층(예컨대 POCl3)을 형성하고 이 불순물 확산 소스층으로부터 폴리실리콘막 안으로 불순물을 확산시킨다.
3. LPCVD 공정으로 언도프트 폴리실리콘막을 형성한 후 폴리실리콘막 안으로 불순물 이온들을 주입한다.
단계 5에서(도 3(c) 참조), 상기 단계를 통해 얻어진 소자의 전면 상에 레지스트를 코팅한 후, 통상의 포토리소그래피 공정으로 제어 게이트 전극(9)을 형성하기 위한 에칭 마스크(44)를 형성한다.
단계 6에서(도 4(a) 참조), 에칭 마스크(44)를 사용한 이방성 에칭 공정으로 보호막(12)이 에칭된다.
단계 7에서(도 4(b) 참조), 단계 6을 통해 얻어진 소자의 전면 상에 레지스트를 코팅한 후, 통상의 포토리소그래피 공정으로 후에 콘택트홀(13)이 되는 노출 부분을 가진 형상의 에칭 마스크(45)가 형성된다.
단계 8에서(도 4(c) 참조), 에칭 마스크들(44 및 45)을 사용한 이방성 에칭공정으로 도프트 폴리실리콘막(43), 터널 절연막(8) 및 절연막(19)이 에칭된다.
단계 9에서(도 5(a) 참조), 에칭 마스크들(44 및 45)이 제거된다.
단계 10에서(도 5(b) 참조), 보호막(12)을 에칭 마스크로 사용하는 이방성 에칭 공정으로 도프트 폴리실리콘막들(43 및 41) 및 절연막들(8 및 6)이 에칭된다. 결과적으로, 잔여 도프트 폴리실리콘막(43)으로부터 제어 게이트 전극(9)이 형성되며, 잔여 도프트 폴리실리콘막(41)으로부터 부유 게이트 전극(32)이 형성된다. 이 단계 10에서, 콘택트홀들(13 및 16)이 형성된다. 콘택트홀(13)은 부유 게이트 전극(32), 제어 게이트 전극(9) 및 소스 영역(3)에 관하여 자기 정합 방식으로 형성된다.
단계 11에서(도 5(c) 참조), 상기 단계를 통해 얻어진 소자의 전면 상에 CVD 공정으로 실리콘 산화막이 형성된다. 그 다음, 에치백(etch-back) 공정으로 실리콘 산화막의 전면이 에치백되어 실리콘 산화막 스페이서들(15 및 18)이 형성된다.
결과적으로, 부유 게이트 전극(32)은 제어 게이트 전극(9)으로부터 전기적으로 분리된다. 후에 소스 영역(3)과 드레인 영역(4)이 되는 기판(2)의 표면이 콘택트홀들(13, 16)을 통해 노출된다.
단계 12에서(도 1 참조), 콘택트홀(13)의 바닥부에 노출된 기판(2)의 표면 안으로 이온 주입 공정에 의해 인 이온들(P+)이 주입되어 소스 영역(3)이 형성된다. 그 다음, 콘택트홀(16)의 바닥부에 노출된 기판(2)의 표면 안으로 비소 이온들(As+)이 주입되어 드레인 영역(4)이 형성된다. 그 결과, 콘택트홀들(13 및 16)의 내부를포함해 결과 소자의 전면 상에 PVD(Physical Vapor Deposition) 공정으로 알루미늄 합금막이 형성된 후, 이 알루미늄 합금막은 패터닝되어 소스 전극(14) 및 드레인 전극(17)이 형성된다.
이 실시예는 다음과 같은 장점들을 가진다. 스플릿 게이트형 메모리 셀들(1)과 같이, 스플릿 게이트형 메모리 셀들(31)은 선택 트랜지스터들(11)을 구비하여 각 메모리 셀(31)은 자기 선택 능력을 가진다. 따라서, 스플릿 게이트형 메모리 셀들(31)을 사용한 플래시 EEPROM(51)에서 과잉 소거가 발생하여도, 메모리 셀들(31)의 도통/비도통 상태들은 선택 트랜지스터들(11)에 의해 제어되기 때문에, 과잉 소거는 어떠한 문제도 일으키지 않게 된다.
도 1과 도 10의 비교로부터 명백하듯이, 이 실시예의 메모리 셀(31)의 부유 게이트 전극(32)의 폭은 종래 메모리 셀(1)의 부유 게이트 전극(7)의 폭의 절반이다. 따라서, 더욱 소형화된 스플릿 게이트형 메모리 셀들(31)을 얻는 것이 가능하게 된다. 예컨대, 도 10에서 두 인접 메모리 셀들(1a 및 1b)의 드레인 영역들(4)간의 폭(W2)은 2.4μm인 반면, 도 1에서 두 인접 메모리 셀들(31a 및 31b)의 드레인 영역들(4) 간의 폭(W1)은 1.8μm이다. 명백히, 인접 메모리 셀들(31)의 드레인 영역들(4) 간의 폭(W1)은 종래 메모리 셀들(1)의 드레인 영역들(4) 간의 폭(W2)의 75%까지 감소될 수 있다.
소스 영역(3)과 부유 게이트 전극(32) 간의 정전 용량은 제어 게이트 전극(9)과 부유 게이트 전극(32) 간의 정전 용량보다 훨씬 크게 설정된다. 따라서, 소거 모드에서 제어 게이트 전극(9)의 전위가 14-15 V이고, 드레인의 전위가 0 V일때, 제어 게이트 전극(9)과 부유 게이트 전극(32) 간에는 큰 전기장이 형성된다. 결과적으로, 양 게이트 전극들 사이에 FN 터널 전류가 흘러, 도 1의 화살표 A로 지시된 바와 같이, 부유 게이트 전극(32)의 전자들이 제어 게이트 전극(9)을 향해 유출됨으로써 메모리 셀(31) 내에 저장된 데이타가 소거된다. 이때, 부유 게이트 전극(32) 내의 전자들은 돌출부(32)로부터 점프하여 제어 게이트 전극(9)을 향해 이동한다. 이는 전자 이동을 용이하게 하여 부유 게이트 전극(32)으로부터 전자들의 효율적인 유출을 보장한다.
각 메모리 셀(31)의 선택 트랜지스터(11)의 임계 전압(Vth)은 0.5 V이다. 따라서, 기록 모드의 선택된 메모리 셀(31)에서, 드레인 영역(4)의 전자들은 도전성이 반전된 채널 영역(5) 안으로 이동한다. 따라서, 셀 전류는 소스 영역(3)으로부터 드레인 영역(4)을 향해 흐른다.
소스 영역(3)에 12 V의 전압이 인가될 때, 부유 게이트 전극(32)의 전위는 소스 영역(3)과 부유 게이트 전극(32) 간의 용량 결합에 의해 상승한다. 결과적으로, 채널 영역(5)과 부유 게이트 전극(32) 간에는 큰 전기장이 형성된다. 따라서, 채널 영역(5) 내의 전자들은 가속되어 고온 전자들이 되며 이들은 도 1의 화살표 B로 지시된 바와 같이 부유 게이트 전극(32)으로 공급된다. 결과적으로, 선택된 메모리 셀(31)의 부유 게이트 전극(32) 내에 전하들이 저장되어, 메모리 셀(31) 안에는 1 비트 데이타가 기록 및 저장된다.
전술한 설명으로부터 명백하듯이, 제어 게이트 전극(9)에 중첩된 부유 게이트 전극(32)의 일부만이 소거 모드 및 기록 모드에 사용된다. 제어 게이트 전극(9)에 중첩되지 않은 부유 게이트 전극(32)의 부분은 관련 메모리 셀(1)의 동작에 거의 기여하지 않는다. 이러한 점에서, 제어 게이트 전극(9)과 중첩되지 않는 부유 게이트 전극(32)의 부분을 제거하여도 각 동작 모드에서 부유 게이트 전극(32)의 성능은 영향을 받지 않는다.
콘택트홀(13)의 내벽 상에 부유 게이트 전극(32)의 단부면이 형성되며, 게이트 전극들(9 및 32)의 단부면들은 전술한 단계들(6, 8 및 10)을 통해 서로 평평하게 된다. 즉, 부유 게이트 전극(32)은 제어 게이트 전극(9)에 관하여 자기 정합 방식으로 형성된다. 따라서, 게이트 전극들(9 및 32) 간의 위치 편차가 감소되어 치수 정확도가 향상된다.
소스 영역(3)은 콘택트홀(13)을 통해 소스 전극(14)에 접속되며, 각각의 소스 라인들(RSLa-RSLm)은 소스 영역(3) 및 소스 전극(14)에 의해 형성된다. 따라서, 각 소스 라인이 소스 영역(3)만으로 형성된 경우와 비교해 볼 때, 알루미늄 합금막으로 이루어진 소스 전극(14)을 사용함으로써 각각의 소스 라인들(RSLa-RSLm)의 저항을 감소시키는 것이 가능하게 된다.
소스 라인들(RSLa-RSLm)의 전기적 저항이 큰 경우, 이러한 소스 라인들(RSLa-RSLm)에 접속된 메모리 셀들(1)의 특성들은 소스 라인들(RSLa-RSLm)에 의한 전압 강하로 인하여 변할 수 있다. 그러나, 이 실시예에 따르면, 소스 전극(14)의 제공으로 각각의 소스 라인들(RSLa-RSLm)의 저항이 감소하기 때문에, 소스 라인들의 전기적 저항에 의해 유발되는 메모리 셀들(1)의 특성 변화가 방지된다.
종래 기술에 따르면, 소스 영역(3)의 형성시 소스 영역(3)과 제어 게이트 전극(9) 간의 오정렬이 발생할 수 있다. 각각의 소스 라인들(RSLa-RSLm)이 소스 영역(3)에 의해서만 형성되는 경우에 그러한 오정렬이 발생하는 경우에는 홀수번째 워드 라인(WLa, . . . , WLm, . . . 또는 WLy)에 접속된 메모리 셀들(1b)의 결합비는 짝수번째 워드 라인(WLb, . . . , WLn, . . . 또는 WLz)에 접속된 메모리 셀들(1a)의 결합비와 다르게 된다. 결과적으로, 기록 모드에서 부유 게이트 전극(32)에 제공될 고온 전자들의 양은 메모리 셀들(1b와 1a) 간에 다르게 되어 특성 변화를 유발하게 된다.
그러나, 이 실시예에서 소스 전극(14)은 콘택트홀(13)에 채워진 알루미늄 합금으로 형성되기 때문에, 소스 영역(3)과 제어 게이트 전극(9) 간에 오정렬이 발생하지 않으며, 따라서 오정렬에 기인한 메모리 셀들(31b 및 31a)의 특성 변화도 발생하지 않게 된다. 따라서, 특성 변화를 감소시킨 고성능 메모리 셀들(31)을 얻는 것이 가능하게 된다.
이제, 본 발명의 제2실시예가 도면을 참조하여 설명될 것이다. 이 설명은 주로 제1 실시예와의 차이에 관하여 이루어질 것이다. 중복 설명을 피하기 위해, 도 1 내지 도 5, 도 11 및 도 12에 도시된 제1 실시예 및 종래 기술의 구성 요소들과 유사하거나 동일한 제2 실시예의 대응 구성 요소들은 유사하거나 동일한 참조 부호가 주어진다.
도 6은 제2 실시예에 따른 플래시 EEPROM의 메모리 셀 어레이의 일부를 나타내는 단면도로서, 이는 도 1의 메모리 셀 어레이와 다음과 같은 점에서 다르다.
스페이서(15)의 안쪽으로 콘택트홀(13)의 내벽의 각각의 부분들, 즉 보호막(12), 제어 게이트 전극(9), 터널 절연막(8) 및 절연막(19)의 단부면들에 접촉하는 방식으로 또 하나의 스페이서(61)가 제공된다. 따라서, 제어 게이트 전극(9)은 부유 게이트 전극(32)과 완전히 중첩되지 않으며, 부유 게이트 전극(32)은 기판(2) 위로부터 게이트 전극들(32 및 9)을 볼 때 내측 스페이서(61)의 두께 만큼 제어 게이트 전극(9)으로부터 돌출한다.
콘택트홀(16)의 내벽의 일부 상에, 즉 보호막(12) 및 제어 게이트 전극(9)의 단부면들 상에 추가 스페이서(62)가 제공된다.
이러한 메모리 셀 어레이는 제1 실시예에 사용된 것과 실질적으로 동일한 절차를 사용하여 제조된다. 이제, 도 2 내지 도 5 및 도 7을 참조하여 제조 방법이 설명될 것이다.
이 제조 방법에서 단계들 1 내지 9(도 5(a) 참조)는 제1 실시예의 단계들 1 내지 9와 동일하다. 단계 10에서(도 7(a) 참조), 선행 단계들을 통해 얻어진 소자의 전면 상에 실리콘 산화막이 CVD 공정으로 형성된다. 그 다음, 실리콘 산화막은 완전 에치백 공정으로 에치백되어 실리콘 산화막 스페이서들(61 및 62)을 형성한다.
단계 11에서(도 7(b) 참조), 보호막(12)과 스페이서들(61 및 62)을 에칭 마스크로 사용하는 이방성 에칭 공정으로 도프트 폴리실리콘막들(43 및 41) 및 절연막들(8 및 6)이 에칭된다. 결과적으로, 잔여 도프트 폴리실리콘막(43)으로부터 제어 게이트 전극(9)이 형성되며, 잔여 도프트 폴리실리콘막(41)으로부터 부유 게이트 전극(32)이 형성된다.
단계 12에서(도 7(c) 참조), 상기 단계를 통해 얻어진 소자의 전면 상에 실리콘 산화막이 CVD 공정으로 형성된다. 그 다음, 실리콘 산화막이 완전 에치백 공정으로 에치백되어 실리콘 산화막의 스페이서들(15 및 18)을 형성한다. 단계 13(도 1 참조)은 제1 실시예의 단계 12와 동일하다.
위로부터 명백하듯이, 이 실시예는 제1 실시예의 장점 외에 다음과 같은 장점들을 갖고 있다.
제어 게이트 전극(9)으로부터 돌출한 부유 게이트 전극(32) 부분의 길이는 추가된 스페이서(61)의 두께를 조절함으로써 조절될 수 있다. 스페이서(61)의 두께를 정확히 제어하기 위해서는 단계 10에서 실리콘 산화막의 두께 및 에치백 양을 정확히 제어하면 된다. 따라서, 스페이서(61)의 두께를 조절하는 것은 매우 쉽다.
두께 조절이 가능한 추가 스페이서(61)의 제공으로 부유 게이트 전극(32)의 돌출 길이가 바뀔 수 있으며, 따라서 부유 게이트 전극(32)에 저장될 수 있는 전하량이 제어될 수 있다.
제어 게이트 전극(9)과 부유 게이트 전극(32)의 결합비는 부유 게이트 전극(32)의 크기를 조절함으로써 조절될 수 있다. 이것은 반도체 메모리 설계의 자유도를 증가시킨다.
단계 11에서, 보호막(12) 및 내측 스페이서(61)를 에칭 마스크로 사용하여 도프트 폴리실리콘막(41)이 에칭될 때, 콘택트홀(13)의 내벽 상에 부유 게이트 전극의 단부면이 형성된다. 즉, 부유 게이트 전극(32)은 제어 게이트 전극(9)에 관하여 자기 정합 방식으로 형성된다. 따라서, 내측 스페이서(61)의 두께가 정확히 제어되는 경우, 게이트 전극들(9 및 32) 간의 위치 편차가 감소된다. 이것은 크기 정확도의 개선에 이바지한다.
제1 및 제2 실시예들은 아래와 같이 변형될 수 있다. 이러한 변형예에서, 전술한 바와 동일한 장점들이 얻어질 수 있다.
절연막들(6 및 8)은 실리콘 질화물과 같은 다른 물질로 된 절연막들로 대체될 수 있다. 각각의 절연막들(6 및 8)은 적층된 각종 절연막들로 구성된 절연막으로 대체될 수 있다.
게이트 전극들(32 및 9)을 위한 물질은 도프트 폴리실리콘과 다른 도전성 물질, 예컨대 실리사이드와 같이 고융점 금속을 포함하는 각종 금속들 중 하나로 대체될 수 있다. 부유 게이트 전극(32)의 에칭 속도와 다른 에칭 속도를 가진 물질이라면 어떠한 물질도 보호막(12)으로 사용될 수 있다.
부유 게이트 전극(32)을 위한 물질로 도프트 폴리실리콘이 사용되는 경우, 보호막을 위한 물질은 실리콘 질화물로 대체될 수 있다. 또한, 보호막(12)은 부유 게이트 전극(32)의 에칭 속도와 다른 에칭 속도를 가진 도전막으로 대체될 수 있다. 이 경우, 보호막은 소스 및 드레인 전극들(14 및 17)의 형성 전에 제어 게이트 전극(9)으로부터 소스 전극(14) 및 드레인 전극(17)을 전기적으로 분리하기 위하여 독립적으로 형성되어야 한다.
제2 실시예에서, 부유 게이트 전극(32)의 에칭 속도와 다른 에칭 속도를 갖는 한 어떠한 물질도 내측 스페이서(61)용으로 사용될 수 있다. 부유 게이트전극(32)용으로 도프트 폴리실리콘이 사용되는 경우, 내측 스페이서(61)를 위한 물질은 실리콘 질화물로 대체될 수 있다.
P형 단결정 실리콘 기판(2)은 P형 웰로 대체될 수 있다. 소스 영역(3)을 형성하기 위해 주입되는 인 이온들은 비소 이온들 또는 안티몬 이온들과 같은 다른 N형 불순물 이온들로 대체될 수 있다. 드레인 영역(4)을 형성하기 위해 주입되는 비소 이온들은 인 이온들 또는 안티몬 이온들과 같은 N형 불순물 이온들로 대체될 수 있다.
P형 단결정 실리콘 기판(2)은 N형 단결정 실리콘 기판 또는 N형 웰로 대체될 수 있는데, 이러한 경우에는 소스 영역(3) 및 드레인 영역(4)을 형성하기 위해 주입되는 불순물 이온들로서 붕소 이온 또는 인듐 이온들과 같은 P형 불순물 이온들이 사용될 수 있다.
제1 실시예에서, 스플릿 게이트형 메모리 셀(31)의 소스 영역(3)은 드레인 영역으로 변경될 수 있으며, 드레인 영역(4)은 소스 영역으로 변경될 수 있다. 도 8은 그러한 경우의 메모리 셀들(31)의 부분 단면도를 나타낸다. 위의 경우는 제2 실시예에도 적용될 수 있으며, 도 9는 그러한 경우의 메모리 셀들(31)의 부분 단면도를 나타낸다. 어느 경우에나 플래시 EEPROM(81)의 일반적인 구성은 도 14에 도시된 종래 기술의 구성과 동일하다. 어느 변형예에서나 각각의 동작 모드에서 플래시 EEPROM(81)의 개별 영역들의 전위는 도 15에 도시된 종래 기술의 전위와 동일하다.

Claims (7)

  1. 스플릿 게이트형 트랜지스터에 있어서,
    반도체 기판 상에 형성된 소스 영역 및 드레인 영역과,
    상기 소스 영역과 상기 드레인 영역 사이에 형성된 채널 영역과,
    상기 채널 영역 상에 형성된 부유 게이트 전극과,
    상기 부유 게이트 전극을 덮도록 형성된 제어 게이트 전극- 상기 제어 게이트 전극의 일부가 상기 채널 영역 상에 배치되어 선택 게이트를 구성하고 있음 - 과,
    상기 제어 게이트 전극의 상기 선택 게이트와는 반대측 단면에 형성된 절연 막으로 이루어지는 사이드 월 스페이서를 포함하고,
    상기 사이드 월 스페이서에 의해 상기 부유 게이트 전극의 단면이 규정되는 스플릿 게이트형 트랜지스터.
  2. 스플릿 게이트형 트랜지스터에 있어서,
    반도체 기판 상에 형성된 소스 영역 및 드레인 영역과,
    상기 소스 영역과 드레인 영역 사이에 형성된 채널 영역과,
    상기 채널 영역 상에 게이트 절연막을 사이에 두고 형성된 부유 게이트 전극과,
    터널 절연막을 사이에 두고 상기 부유 게이트 전극을 덮도록 형성된 제어 게이트 전극- 상기 제어 게이트 전극의 일부가 게이트 절연막 및 터널 절연막을 사이에 두고 채널 영역 상에 배치되는 선택 게이트를 구성하고 있음 -과,
    상기 제어 게이트 전극의 상기 선택 게이트와는 반대측 단면 및 터널 절연막의 단면에 형성된 절연막으로 이루어지는 사이드 월 스페이서를 포함하고,
    상기 사이드 월 스페이서에 의해, 상기 부유 게이트 전극의 단면 및 상기 게이트 절연막의 단면이 규정되는 스플릿 게이트형 트랜지스터.
  3. 제1항 또는 제2항에 있어서,
    상기 소스 영역과 접속되는 소스 전극을 포함하는 스플릿 게이트형 트랜지스터.
  4. 제1항 또는 제2항에 기재된 스플릿 게이트형 트랜지스터를 메모리 셀로서 이용하는 불휘발성 반도체 메모리.
  5. 스플릿 게이트형 트랜지스터의 제조 방법에 있어서,
    반도체 기판 상에 제1 도전막을 형성하는 단계와,
    상기 제1 도전막 상에 제2 도전막을 형성하는 단계와,
    상기 제2 도전막 상에 제3 막을 형성하는 단계와,
    제어 게이트 전극을 형성하기 위한 에칭용 마스크를 이용한 이방성 에칭에 의해, 상기 제3 막을 패터닝하는 단계와,
    상기 제3 막을 에칭용 마스크로서 이용한 이방성 에칭에 의해, 상기 제2 도전막을 에칭하는 단계와,
    상기 에칭된 제2 도전막의 단면에 절연막으로 이루어지는 사이드 월 스페이서를 형성하는 단계와,
    상기 제3 막 및 상기 사이드 월 스페이서를 에칭용 마스크로서 이용한 이방성 에칭에 의해, 상기 제2 도전막과 상기 제1 도전막을 패터닝함으로써, 상기 제2 도전막으로부터 제어 게이트 전극을 형성하고, 상기 제1 도전막으로부터 부유 게이트 전극을 형성하는 단계를 포함하는 스플릿 게이트형 트랜지스터의 제조 방법.
  6. 스플릿 게이트형 트랜지스터의 제조 방법에 있어서,
    반도체 기판 상에 게이트 절연막을 사이에 두고 제1 도전막을 형성하는 단계와,
    상기 제1 도전막 상에 터널 절연막을 사이에 두고 제2 도전막을 형성하는 단계와,
    상기 제2 도전막 상에 제3 막을 형성하는 단계와,
    제어 게이트 전극을 형성하기 위한 에칭용 마스크를 이용한 이방성 에칭에 의해, 상기 제3 막을 패터닝하는 단계와,
    상기 제3 막을 에칭용 마스크로서 이용한 이방성 에칭에 의해, 상기 제2 도전막과 상기 터널 절연막을 에칭하는 단계와,
    상기 에칭된 제2 절연막의 단면 및 터널 절연막의 단면에 절연막으로 이루어지는 사이드 월 스페이서를 형성하는 단계와,
    상기 제3 막 및 사이드 월 스페이서를 에칭용 마스크로서 이용한 이방성 에칭에 의해, 상기 제2 도전막, 터널 절연막, 제1 도전막 및 게이트 절연막을 패터닝 함으로써, 상기 제2 도전막으로부터 제어 게이트 전극을 형성하고, 상기 제1 도전막으로부터 부유 게이트 전극을 형성하는 단계를 포함하는 스플릿 게이트형 트랜지스터의 제조 방법.
  7. 제5항 또는 제6항에 기재된 스플릿 게이트형 트랜지스터의 제조 방법에 의해 제조된 스플릿 게이트형 트랜지스터를 메모리 셀로서 이용하는 불휘발성 반도체 메모리.
KR1019970011195A 1996-03-29 1997-03-28 스플릿게이트형트랜지스터,스플릿게이트형트랜지스터의제조방법및불휘발성반도체메모리 KR100453136B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP96077147 1996-03-29
JP96-077147 1996-03-29
JP7714796 1996-03-29
JP08258980A JP3081543B2 (ja) 1996-03-29 1996-09-30 スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ
JP96258980 1996-09-30
JP96-258980 1996-09-30

Publications (2)

Publication Number Publication Date
KR970067936A KR970067936A (ko) 1997-10-13
KR100453136B1 true KR100453136B1 (ko) 2004-12-31

Family

ID=26418244

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970011195A KR100453136B1 (ko) 1996-03-29 1997-03-28 스플릿게이트형트랜지스터,스플릿게이트형트랜지스터의제조방법및불휘발성반도체메모리

Country Status (4)

Country Link
US (1) US5939749A (ko)
JP (1) JP3081543B2 (ko)
KR (1) KR100453136B1 (ko)
TW (1) TW329521B (ko)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6155537A (en) * 1998-07-09 2000-12-05 Windbond Electronics Corp. Deep submicron MOS transistors with a self-aligned gate electrode
KR100339025B1 (ko) * 1998-10-27 2002-07-18 박종섭 플래쉬메모리셀의제조방법
US6177687B1 (en) * 1998-12-01 2001-01-23 Advanced Micro Devices Semiconductor device having gate electrode shared between two sets of active regions and fabrication thereof
US6323538B1 (en) * 1999-01-12 2001-11-27 Matsushita Electric Industrial Co., Ltd. Bipolar transistor and method for fabricating the same
JP3743486B2 (ja) 1999-06-23 2006-02-08 セイコーエプソン株式会社 不揮発性メモリトランジスタを含む半導体装置の製造方法
JP2001007227A (ja) 1999-06-23 2001-01-12 Seiko Epson Corp 不揮発性半導体記憶装置
US6522587B1 (en) 1999-06-23 2003-02-18 Seiko Epson Corporation Non-volatile semiconductor memory devices
JP2001060674A (ja) 1999-08-20 2001-03-06 Seiko Epson Corp 不揮発性メモリトランジスタを含む半導体装置
JP3587100B2 (ja) 1999-09-17 2004-11-10 セイコーエプソン株式会社 不揮発性メモリトランジスタを含む半導体装置の製造方法
US6525371B2 (en) * 1999-09-22 2003-02-25 International Business Machines Corporation Self-aligned non-volatile random access memory cell and process to make the same
US6329685B1 (en) * 1999-09-22 2001-12-11 Silicon Storage Technology, Inc. Self aligned method of forming a semiconductor memory array of floating gate memory cells and a memory array made thereby
DE60021041T2 (de) * 1999-10-13 2006-05-04 Rohm Co. Ltd. Nichtflüchtiger Speicher und Steuerungsverfahren dafür
US6297098B1 (en) * 1999-11-01 2001-10-02 Taiwan Semiconductor Manufacturing Company Tilt-angle ion implant to improve junction breakdown in flash memory application
WO2002015277A2 (en) 2000-08-14 2002-02-21 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
US6868015B2 (en) * 2000-09-20 2005-03-15 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with control gate spacer portions
US6727545B2 (en) * 2000-09-20 2004-04-27 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with low resistance source regions and high source coupling
KR100437470B1 (ko) * 2001-01-31 2004-06-23 삼성전자주식회사 플래쉬 메모리 셀을 갖는 반도체 장치 및 그 제조 방법
US6841813B2 (en) * 2001-08-13 2005-01-11 Matrix Semiconductor, Inc. TFT mask ROM and method for making same
JP4065671B2 (ja) * 2001-08-31 2008-03-26 シャープ株式会社 不揮発性半導体記憶装置、その製造方法及びその動作方法
KR100455379B1 (ko) * 2002-02-21 2004-11-06 삼성전자주식회사 플래시 메모리 장치의 제조방법
KR100634162B1 (ko) * 2002-05-15 2006-10-17 삼성전자주식회사 스플리트 게이트 메모리 장치 및 그 제조방법
US6858494B2 (en) * 2002-08-20 2005-02-22 Taiwan Semiconductor Manufacturing Company Structure and fabricating method with self-aligned bit line contact to word line in split gate flash
KR100509828B1 (ko) * 2002-09-19 2005-08-24 동부아남반도체 주식회사 스플리트형 플래시 메모리 셀의 게이트 전극 및 그 제조방법
US6855602B2 (en) * 2003-03-27 2005-02-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a box shaped polygate
KR100539247B1 (ko) * 2004-02-04 2005-12-27 삼성전자주식회사 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법
KR100594262B1 (ko) * 2004-03-05 2006-06-30 삼성전자주식회사 바이어스 회로, 이를 구비한 고체 촬상 소자 및 그 제조방법
KR100525005B1 (ko) * 2004-05-06 2005-10-31 삼성전자주식회사 스플릿 게이트형 플래쉬 메모리 소자 및 그 제조방법
US7315056B2 (en) * 2004-06-07 2008-01-01 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with program/erase and select gates
JP2006032950A (ja) * 2004-07-12 2006-02-02 Samsung Electronics Co Ltd メモリ素子及びその形成方法
KR100591768B1 (ko) * 2004-07-12 2006-06-26 삼성전자주식회사 메모리 소자들 및 그 형성 방법들
KR100654359B1 (ko) * 2005-08-25 2006-12-08 삼성전자주식회사 비휘발성 메모리 소자 제조 방법
JP4845110B2 (ja) 2006-08-17 2011-12-28 ルネサスエレクトロニクス株式会社 スプリットゲート型不揮発性メモリとその製造方法
US7641226B2 (en) * 2006-11-01 2010-01-05 Autoliv Development Ab Side airbag module with an internal guide fin
US8138524B2 (en) 2006-11-01 2012-03-20 Silicon Storage Technology, Inc. Self-aligned method of forming a semiconductor memory array of floating memory cells with source side erase, and a memory array made thereby
US7692972B1 (en) 2008-07-22 2010-04-06 Actel Corporation Split gate memory cell for programmable circuit device
CN104067392B (zh) * 2012-04-30 2016-10-26 惠普发展公司，有限责任合伙企业 包括小于沟道面积的活跃浮栅区面积的器件
US9627395B2 (en) 2015-02-11 2017-04-18 Sandisk Technologies Llc Enhanced channel mobility three-dimensional memory structure and method of making thereof
US9478495B1 (en) 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof
US10741451B2 (en) 2018-10-03 2020-08-11 Globalfoundries Inc. FinFET having insulating layers between gate and source/drain contacts
US11205590B2 (en) 2019-09-21 2021-12-21 International Business Machines Corporation Self-aligned contacts for MOL

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH023986A (ja) * 1988-01-25 1990-01-09 Catalyst Semiconductor Inc 高密度分割ゲート不揮発性メモリセルの製造方法
JPH07130889A (ja) * 1993-11-01 1995-05-19 Nec Corp 半導体記憶装置及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5776878A (en) * 1980-10-31 1982-05-14 Fujitsu Ltd Semiconductor memory device
US5029130A (en) * 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
JPH0434970A (ja) * 1990-05-30 1992-02-05 Hitachi Ltd 半導体集積回路装置
ATE168215T1 (de) * 1991-04-09 1998-07-15 Silicon Storage Tech Inc Elektrisch aenderbare einzel-transistor- halbleiterfestwertspeicheranordnung
US5461249A (en) * 1991-10-31 1995-10-24 Rohm Co., Ltd. Nonvolatile semiconductor memory device and manufacturing method therefor
US5231299A (en) * 1992-03-24 1993-07-27 International Business Machines Corporation Structure and fabrication method for EEPROM memory cell with selective channel implants
KR0125113B1 (ko) * 1993-02-02 1997-12-11 모리시타 요이찌 불휘발성 반도체 메모리 집적장치 및 그 제조방법
JP2950212B2 (ja) * 1995-08-25 1999-09-20 日本電気株式会社 不揮発性半導体記憶装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH023986A (ja) * 1988-01-25 1990-01-09 Catalyst Semiconductor Inc 高密度分割ゲート不揮発性メモリセルの製造方法
JPH07130889A (ja) * 1993-11-01 1995-05-19 Nec Corp 半導体記憶装置及びその製造方法

Also Published As

Publication number Publication date
JPH09321156A (ja) 1997-12-12
JP3081543B2 (ja) 2000-08-28
US5939749A (en) 1999-08-17
KR970067936A (ko) 1997-10-13
TW329521B (en) 1998-04-11

Similar Documents

Publication Publication Date Title
KR100453136B1 (ko) 스플릿게이트형트랜지스터,스플릿게이트형트랜지스터의제조방법및불휘발성반도체메모리
US6101128A (en) Nonvolatile semiconductor memory and driving method and fabrication method of the same
US6151249A (en) NAND-type EEPROM having bit lines and source lines commonly coupled through enhancement and depletion transistors
US5399891A (en) Floating gate or flash EPROM transistor array having contactless source and drain diffusions
US6285584B1 (en) Method to implement flash memory
KR100295565B1 (ko) 반도체장치및그제조방법
EP0663695A2 (en) Electrically erasable programmable non-volatile semiconductor memory device having select gates and small number of contact holes, and method of manufacturing the device
US7642606B2 (en) Semiconductor device having non-volatile memory and method of fabricating the same
EP0780902B1 (en) Nonvolatile semiconductor memory and method for fabricating the same
US20060071265A1 (en) Nonvolatile memory devices and methods of forming the same
KR100354800B1 (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
KR100460020B1 (ko) 트랜지스터,트랜지스터어레이및불휘발성반도체메모리
US7006378B1 (en) Array architecture and operation methods for a nonvolatile memory
US6914826B2 (en) Flash memory structure and operating method thereof
KR0159325B1 (ko) 불휘발성 반도체 기억장치
US20030047774A1 (en) Nonvolatile semiconductor memory device, fabricating method thereof and operation method thereof
US6566707B1 (en) Transistor, semiconductor memory and method of fabricating the same
US5397723A (en) Process for forming arrayed field effect transistors highly integrated on substrate
JPH0745797A (ja) 半導体記憶装置
KR100241523B1 (ko) 플래쉬 메모리 소자 및 이를 이용한 프로그램, 소거 및 독출방법
JP3173907B2 (ja) 不揮発性記憶素子およびその製造方法
USRE37199E1 (en) Method of making nonvolatile semiconductor memory
JPH07106447A (ja) 不揮発性半導体記憶装置およびその製造方法
JP3251699B2 (ja) 不揮発性記憶装置
KR100417029B1 (ko) 메모리 셀의 문턱 전압 편차가 작은 비휘발성 반도체메모리의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120927

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20130927

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140929

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee