KR20080114588A - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 기판-이 반도체 기판의 표면 위에는 반도체층이 형성되어 있으며, 상기 반도체 기판의 표층부의 적어도 1개소에는 절연재가 그 표면을 상기 반도체층에 의해 덮여져 부분적으로 형성되어 있음-과, 복수개의 메모리셀을 포함하며, 상기 복수개의 메모리셀은, 제1 절연막-이 제1 절연막은 상기 반도체층의 표면을 덮어 형성되어 있음-과, 복수의 전하 축적층-이들 각 전하 축적층은 상기 절연재의 위쪽에서 상기 제1 절연막 위에 부분적으로 형성되어 있음-과, 복수의 제2 절연막-이들 각 제2 절연막은 상기 각 전하 축적층 위에 형성되어 있음-과, 복수의 도전층-이들 각 도전층은 상기 각 제2 절연막 위에 형성되어 있음-과, 불순물 확산층-이 불순물 확산층은 적어도 상기 절연재의 위쪽에서 상기 반도체층 내에 부분적으로 또는 전면적으로 형성되어 있으며, 하단부의 적어도 일부가 상기 절연재의 상면에서 규정되어 있음-을 구비하는 불휘발성 반도체 기억 장치.
메모리셀, 불휘발성, 반도체 기억 장치, 반도체 기판, SOI 영역

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 출원은 일본국 특허 출원 2007-167997(2007년 6월 26일)에 기초한 것으로
서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것으로，특히 SOI(Silicon on Insulator) 구조를 부분적으로 포함하는 반도체 기판의 SOI 영역 위에 메모리셀을 갖는 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
예를 들면, 특허 공개 2006-073939호 공보에 개시되어 있는 바와 같은 일반적인 NAND 구조로 이루어지는 메모리셀부를 갖는 불휘발성 반도체 기억 장치에서는, 메모리셀의 치수의 미세화를 도모하는 것이 곤란하였다. 구체적으로는, 메모리셀의 채널 길이를 약 50㎚ 이하로 설정하면, 소위 단채널 효과에 의해 채널 전류의 온·오프비가 저하하여 메모리셀인 트랜지스터가 오동작을 일으키기 쉬워진다. 그렇게 하면, 불휘발성 반도체 기억 장치 전체의 신뢰성이나 성능, 혹은 품질 등이 저하된다. 또한, 불량품이 발생하기 쉬워지므로 수율이 저하하여 생산 효율도 저 하된다. 이 때문에, 지금까지의 불휘발성 반도체 기억 장치에서는, 메모리셀의 미세화를 도모함으로써 장치 전체의 고집적화를 도모하는 것이 곤란하였다.
본 발명의 목적은 SOI 구조를 부분적으로 포함하는 반도체 기판의 SOI 영역 위에 메모리셀을 갖는 불휘발성 반도체 기억 장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 일 양태에 따르면, 반도체 기판-이 반도체 기판의 표면 위에는 반도체층이 형성되어 있으며, 상기 반도체 기판의 표층부의 적어도 1개소에는 절연재가 그 표면을 상기 반도체층에 의해 덮여져 부분적으로 형성되어 있음-과, 복수개의 메모리셀을 포함하며, 상기 복수개의 메모리셀은, 제1 절연막-이 제1 절연막은 상기 반도체층의 표면을 덮어 형성되어 있음-과, 복수의 전하 축적층-이들 각 전하 축적층은 상기 절연재의 위쪽에서 상기 제1 절연막 위에 부분적으로 형성되어 있음-과, 복수의 제2 절연막-이들 각 제2 절연막은 상기 각 전하 축적층 위에 형성되어 있음-과, 복수의 도전층-이들 각 도전층은 상기 각 제2 절연막 위에 형성되어 있음-과, 불순물 확산층-이 불순물 확산층은 적어도 상기 절연재의 위쪽에서 상기 반도체층 내에 부분적으로 또는 전면적으로 형성되어 있으며, 하단부의 적어도 일부가 상기 절연재의 상면에서 규정되어 있음-을 구비하는 불휘발성 반도체 기억 장치를 제공한다.
본 발명의 다른 양태에 따르면, 반도체 기판의 표면으로부터 부분적으로 내려져 표층부에 형성된 적어도 1개의 오목부 내의 희생층을 형성하고, 이 희생층의 표면 및 상기 반도체 기판의 표면을 덮어 반도체층을 형성하는 공정과, 상기 반도체층의 표면을 덮어 제1 절연막 및 전하 축적층을 적층하여 형성하고, 상기 전하 축적층, 상기 제1 절연막, 상기 반도체층, 및 상기 희생층을 관통하여 상기 희생층보다도 하측의 상기 반도체 기판의 내부에 달하는 홈을 복수개 형성하는 공정과, 상기 반도체 기판의 내부로부터 상기 희생층을 선택적으로 제거하여 상기 각 홈에 연통하는 공동을 상기 반도체 기판의 내부에 형성하고, 상기 각 홈을 개재하여 상기 공동의 내부에 절연재를 형성하고 또한 이 절연재의 상면이 상기 제1 절연막의 상면보다도 높게 될 때까지 상기 각 홈의 내부에 상기 절연재를 형성하는 공정과,상기 각 홈의 내부에 형성된 상기 절연재의 표면 및 상기 전하 축적층의 표면을 덮어 제2 절연막 및 도전층을 적층하여 형성하고, 적어도 상기 공동 내에 형성된 상기 절연재의 위쪽의 상기 도전층, 상기 제2 절연막, 및 상기 전하 축적층을 상기 제1 절연막의 표면이 노출될 때까지 부분적으로 제거하여 상기 도전층, 상기 제2 절연막, 및 상기 축적층으로 이루어지는 적층 구조를 적어도 상기 절연재의 위쪽에서 상기 제1 절연막 상에 복수개 남기는 공정과, 상기 각 적층 구조를 마스크로 하여 적어도 상기 절연재의 위쪽의 상기 반도체층 내에 불순물을 부분적으로 공급하거나 상기 희생층을 제거하기에 앞서서 적어도 상기 반도체 내에 상기 불순물을 미리 전면적으로 공급함으로써 불순물 확산층을 형성하는 공정을 포함하는 불휘발성 반도체 기억 장치를 제공한다.
이하, 본 발명에 따른 각실시 형태를 도면을 참조하면서 설명한다.
<제1 실시 형태>
우선, 본 발명에 따른 제1 실시 형태에 대하여 도 1a∼도 9b를 참조하면서 설명한다. 본 실시 형태에서는, 내부에 절연층이 부분적으로 형성된 반도체 기판의 표면을 덮어 우수한 결정성을 갖는 반도체층을 형성함으로써, SOI(Silicon on Insulator) 구조를 부분적으로 갖는 부분 SOI 기판을 형성한다. 그리고, 이 부분 SOI 기판의 절연층의 위쪽의 반도체층에 메모리셀을 형성함으로써, 메모리셀의 미세화 및 오동작의 회피가 함께 도모된 불휘발성 반도체 기억 장치를 제조한다.
우선, 도 1a, 도 1b 및 도 1c에 도시한 바와 같이, 반도체 기판으로서의 p형 실리콘 결정 기판(1)의 표면을 덮어 실리콘 산화막(SiO2막; 2)을 형성한다. 계속해서, 도시는 생략하지만, 실리콘 산화막(2)의 표면을 덮어 레지스트막을 형성함과 함께, 이 레지스트 막을 후술하는 SOI 영역(4)을 노출하여 비 SOI 영역(5)을 덮는 패턴으로 패터닝한다. 계속해서, 패터닝된 레지스트막을 마스크로 하여 실리콘 산화막(2)을 부분적으로 제거하고, SOI 영역(4) 내의 실리콘 결정 기판(1)의 표면을 노출시킨다. 계속해서, 실리콘 결정 기판(1)의 표면 위로부터 레지스트막을 제거한 후, RIE(Reactive Ion Etching)법 등을 이용하여 실리콘 결정 기판(1)의 노출 영역을 실리콘 결정 기판(1)의 표면으로부터 약 50㎚ 정도 에칭하여 후퇴시킨다. 이것에 의해, 실리콘 결정의 노출 영역으로 이루어지는 깊이가 약 50㎚인 오목 부(3)가, SOI 영역(4) 내에서 실리콘 결정 기판(1)의 표층부의 일 개소에 형성된다.
또한，도 1a는, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 메모리셀의 형성 영역 부근을 그 위쪽으로 향해 도시한 평면도이다. 또한，도 1b는, 도 1a 내 파단선 A-A'를 따라 도시한 단면도이다. 구체적으로는，도 1b는, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 채널 길이 방향(비트선 방향)을 따라 도시한 단면도이다. 또한，도 1c는, 도 1a 내 파단선 B-B'를 따라 도시한 단면도이다. 구체적으로는，도 1c는, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 채널 폭방향(워드선 방향)을 따라 도시한 단면도이다. 이와 같은 도 1a, 도 1b, 및 도 1c 사이의 관계는, 후에 참조하는 도 2a, 도 2b 및 도 2c∼도 8a, 도 8b 및 도 8c 및 도 12a, 도 12b와 도 12c에서도 마찬가지로 한다.
또한，도 1a 및 도 1b에 도시한 바와 같이, 실리콘 결정 기판(1)의 표면 위의 영역 중 도 1a에서의 이점 쇄선 X-X' 및 도 1b에서의 이점 쇄선 Y-Y'의 우측의 오목부(3)가 형성된 영역이 후술하는 SOI 영역(4)으로 된다. 또한，도 1a에서의 이점 쇄선 X-X' 및 도 1b에서의 이점 쇄선 Y-Y'의 좌측 영역이 후술하는 비 SOI 영역(5)으로 된다. 그리고, SOI 영역(4)은, 메모리셀의 형성 영역의 주요부로 된다. 이들 도 1a 및 도 1b에서의 SOI 영역(4) 및 비 SOI 영역(5)의 정의는, 후에 참조하는 도 2a 및 도 2b∼도 32a 및 도 32b에서도 마찬가지로 한다.
다음으로，도 2b 및 도 2c에 도시한 바와 같이, 실리콘 결정 기판(1)의 표층부에 형성된 오목부(3)의 내부에, 후에 실리콘 결정 기판(1)의 내부에 공동을 형성 하기 위한 희생층(6)을 형성한다. 여기에서는, 희생층(6)을 형성하기 위해, 디클로로실란 및 게르마늄을 함유하는 원료 가스를 이용하여, 실리콘 결정을 기초(시드층)로 하는 에피택셜 성장법을 실행한다. 이것에 의해, 실리콘 산화막(2)의 표면 및 실리콘 결정 기판(1)의 노출 표면 중 오목부(3)를 구성하는 실리콘 결정 기판(1)의 노출 표면 위에, 희생층(6)으로 되는 실리콘 게르마늄 혼정층을 그 두께가 약 50㎚에 달할 때까지 선택적으로 에피택셜 성장시킨다. 이 결과, 오목부(3)는, 그 내부가 실리콘 게르마늄 혼정층(6)에서 충전된다. 이 후, 실리콘 결정 기판(1) 위에 남겨져 있는 실리콘 산화막(2)을 희불산 등을 이용하여 제거하여, 실리콘 결정 기판(1)의 표면을 노출시킨다.
본 발명자 들이 행한 실험에 의하면, 원료 가스 내의 디클로로실란과 게르마늄과의 유량비를 제어하여 실리콘 게르마늄 혼정층(6) 내의 게르마늄 원소의 농도를 대체로 40% 이하로 설정함으로써, 내부에 결정 결함이 거의 관측되지 않고, 또한 표면 평탄성이 우수한 실리콘 게르마늄 혼정층(6)을 형성할 수 있는 것을 알았다. 또한，실리콘 게르마늄 혼정층(6)은, 후에 공동으로 되는 영역을 실리콘 결정 기판(1)의 내부에 확보하기 위해서 일시적으로 오목부(3) 내에 매립하므로, 매립 스페이서층이라고도 불린다.
계속해서, 실리콘 산화막(2)이 제거된 실리콘 결정 기판(1) 위에, 후에 SOI층으로 되는 반도체층(7)을 형성한다. 여기에서는, 서로 재질이 다른 실리콘 결정 기판(1) 및 실리콘 게르마늄 혼정층(6) 위에 단일 재질로 이루어지는 반도체층(7)을 일괄하여 형성한다. 이를 위해, 실리콘 결정 기판(1) 및 실리콘 게르마늄 혼정 층(6)의 양자에 공통되는 원소를 함유하는 원료 가스를 이용함과 함께, 실리콘 결정 기판(1) 및 실리콘 게르마늄 혼정층(6)의 양자에 공통하는 재료를 기초로 하는 에피택셜 성장법을 실행한다. 구체적으로는, 실리콘 원소를 함유하는 실란이나 디클로로실란 등을 원료 가스로서 이용하여, 실리콘 결정을 기초로 하는 에피택셜 성장법을 실행한다.
이와 같은 방법에 의하면, 도 2a, 도 2b 및 도 2c에 도시한 바와 같이, 실리콘 결정 기판(1) 위와 실리콘 게르마늄 혼정층(6) 위에서 두께가 대략 동일한 단일 실리콘 결정층(7)을, 실리콘 결정 기판(1)의 노출 표면 및 실리콘 게르마늄 혼정층(6)의 표면의 양 표면 위에 일괄하여 형성할 수 있다. 실리콘 결정층(7)은, 그 두께가 약 50㎚에 달할 때까지, 실리콘 결정 기판(1)의 노출 표면 및 실리콘 게르마늄 혼정층(6)의 표면의 양 표면을 덮어 전면적으로 에피택셜 성장된다. 이때, 실리콘 결정층(7)은, 실리콘 결정 기판(1)에 일체화하면서 에피택셜 성장한다. 또한, 실리콘 결정층(7)은, 주로 세로 방향(두께 방향, 높이 방향)을 따라서 성장하는 에피택셜 성장법에 의해 형성된다. 이 결과, 내부에 결정 입계나 쌍정 등이 거의 관측되지 않아, 메모리셀의 기판으로서 매우 우수한 결정성을 갖는 실리콘 결정층(7)을 얻는 것이 가능하다.
다음으로，도 3b 및 도 3c에 도시한 바와 같이 실리콘 결정층(7)의 표면을 덮어 게이트 절연막(터널 절연막)으로 되는 제1 절연막(8)을 형성한다. 여기에서는, 열산화법 등에 의해, 제1 절연막(8)으로서의 실리콘 산화막(SiO2막)을, 그 막 두께가 약 7㎚ 정도에 달할 때까지 실리콘 결정층(7)의 표면 위에 전면적으로 성막한다. 계속해서, 실리콘 산화막(8)의 표면을 전면적으로 덮어 부유 게이트 전극으로 되는 전하 축적층(9)을 형성한다. 여기에서는，CVD(Chemical Vapor Deposition)법 등에 의해, 전하 축적층(9)으로서, 불순물인 인을 첨가한 다결정 실리콘층(Poly-Si층)을, 그 두께가 약 50㎚ 정도에 달할 때까지 실리콘 산화막(8)의 표면 위에 퇴적시킨다.
계속해서, 도시는 생략하지만, 인 도프 다결정 실리콘층(9)의 표면을 덮어 레지스트막을 형성함과 함께, 이 레지스트막을 후술하는 소자 분리 영역(13)의 패턴에 맞춰서 스트라이프 형상으로 패터닝한다. 계속해서, 도 3a 및 도 3c에 도시한 바와 같이 패터닝된 레지스트막을 마스크로 하여 인 도프 다결정 실리콘층(9), 실리콘 산화막(8), 실리콘 결정층(7), 실리콘 게르마늄 혼정층(6), 및 실리콘 결정 기판(1)을 RIE법 등에 의해 부분적으로 깎아 제거한다. 이것에 의해, 소자 분리 영역(13)을 형성하기 위한 소자 분리홈(10)을 복수개 형성한다. 이때, 각 소자 분리홈(10)의 저면이 실리콘 게르마늄 혼정층(6)의 하면보다도 깊은 위치까지 달하도록 각 소자 분리홈(10)의 깊이를 조절한다.
이 결과, 도 3c에 도시한 바와 같이, SOI 영역(4) 내에서는, 각 소자 분리홈(10)은, 인 도프 다결정 실리콘층(9), 실리콘 산화막(8), 실리콘 결정층(7) 및 실리콘 게르마늄 혼정층(6)을 관통하여, 실리콘 게르마늄 혼정층(6)의 하면보다도 하측의 실리콘 결정 기판(1)의 내부에 달한다. 그리고, 실리콘 게르마늄 혼정층(6)은, 실질적으로 그 측면을 각 소자 분리홈(10)의 내부에 대략 완전하게 노출 된 상태로 된다. 이것에 대하여, 비 SOI 영역(5) 내에서는, 각 소자 분리홈(10)은, 인 도프 다결정 실리콘층(9), 실리콘 산화막(8) 및 실리콘 결정층(7)을 관통하여 실리콘 게르마늄 혼정층(6)보다도 하측의 실리콘 결정 기판(1)의 내부에 도달한다. 각 소자 분리홈(10)을 형성한 후, 인 도프 다결정 실리콘층(9)의 위로부터 레지스트막을 제거하여, 인 도프 다결정 실리콘층(9)의 표면을 노출시킨다.
다음으로，도 4b 및 도 4c에 도시한 바와 같이, 각 소자 분리홈(10)이 형성된 실리콘 결정 기판(1)의 내부에 공동(11)을 형성한다. 여기에서는，실리콘 게르마늄 혼정층(6)의 측면이 노출된 각 소자 분리홈(10)의 내부에, 질산에 불산을 첨가한 약액 등을 공급하여 실리콘 게르마늄 혼정층(6)에 웨트 에칭 처리를 실시한다. 이것에 의해, 매립 스페이서층(희생층)으로서의 실리콘 게르마늄 혼정층(6)을 실리콘 결정 기판(1)의 내부로부터 선택적으로 제거하여, 각 소자 분리홈(10)에 연통하는 공동(11)을 실리콘 결정 기판(1)의 내부에 형성한다.
다만, 실리콘을 공통하여 함유하는 인 도프 다결정 실리콘층(9), 실리콘 산화막(8), 실리콘 결정층(7), 실리콘 게르마늄 혼정층(6) 및 실리콘 결정 기판(1) 중, 실리콘 산화막(8)의 에칭 레이트만이 다른 부재(9, 7, 6, 1)의 에칭 레이트에 비하여 작다. 또한, 인 도프 다결정 실리콘층(9)과 실리콘 게르마늄 혼정층(6)에서는 에칭 레이트에 큰 차가 없어, 인 도프 다결정 실리콘층(9)과 실리콘 게르마늄 혼정층(6) 사이의 에칭에 의한 가공 선택비가 작다. 이 때문에, 지금까지의 공정에 의해 형성된 상태에서 실리콘 게르마늄 혼정층(6)을 제거하는 웨트 에칭 처리를 행하면，실리콘 게르마늄 혼정층(6)뿐만 아니라 인 도프 다결정 실리콘층(9), 실리 콘 결정층(7) 및 실리콘 결정 기판(1)까지 깎이게 된다.
이와 같은 사태를 회피하기 위해, 본 실시 형태에서는, 도시는 생략하지만, 실리콘 게르마늄 혼정층(6)에 웨트 에칭 처리를 실시하기에 앞서서, 이온 주입법 등에 의해 인 도프 다결정 실리콘층(9) 내에 인을 더 도프하여 인 도프 다결정 실리콘층(9) 내의 인의 농도를 더 높여 둔다. 이것에 의해, 인이 첨가된 인 도프 실리콘층인 다결정 실리콘층(9)과, 인이 첨가되어 있지 않은 인 도프 실리콘층인 실리콘 게르마늄 혼정층(6) 사이의 에칭 선택성을 미리 충분히 높이고, 실리콘 게르마늄 혼정층(6)에 비하여 인 도프 다결정 실리콘층(9)이 보다 에칭되기 어려운 상태로 미리 설정해 둔다. 그와 함께，실리콘 게르마늄 혼정층(6)을 형성할 때에, 그 안의 게르마늄 원소의 농도를 대체로 10% 이상으로 설정해 둔다. 이것에 의해, 대략 전체가 실리콘 결정으로 되는 실리콘 결정층(7) 및 실리콘 결정 기판(1)과, 실리콘 결정과 게르마늄 결정이 혼재하는 실리콘 게르마늄 혼정층(6) 사이의 에칭 선택성을 미리 충분히 높이고, 실리콘 결정층(7) 및 실리콘 결정 기판(1)에 비하여 실리콘 게르마늄 혼정층(6)이 보다 에칭되기 쉬운 상태로 미리 설정해 둔다.
이와 같은 설정 아래, 전술한 약액에 의한 웨트 에칭 처리를 실행한다. 그렇게 하면, 고농도 인 도프 다결정 실리콘층(9), 실리콘 산화막(8), 실리콘 결정층(7), 실리콘 게르마늄 혼정층(6) 및 실리콘 결정 기판(1) 중，실리콘 게르마늄 혼정층(6)만을 선택적으로 에칭하여 제거할 수 있다. 이것에 의해，도 4b 및 도 4c에 도시한 바와 같이, 앞서 실리콘 결정 기판(1)의 내부에 형성된 오목부(3)에 대응하는 위치에 공동(11)을 형성할 수 있다. 또한, 전술한 바와 같이, 각 소자 분리홈(10)은, 그 내부에 실리콘 게르마늄 혼정층(6)의 측면이 대략 완전하게 노출된 상태로 되도록, 그들 깊이를 조절하여 형성되어 있다. 이것에 의해，실리콘 게르마늄 혼정층(6)을 실리콘 결정 기판(1)의 내부로부터 효율적으로 제거할 수 있다.
본 발명자 들이 검증한 결과에 의하면, 전술한 공정에 의해 형성된 공동(11)의 내부에는, 실리콘 게르마늄 혼정층(6)의 잔류물(잔사)은 거의 관측되지 않았다. 나아가서는, 후술하는 각 메모리셀(21)마다의 특성의 변동을 억제할 수 있는 것을 알았다. 또한，도 4a, 도 4b 및 도 4c에 도시한 바와 같이 실리콘 게르마늄 혼정층(6)에 대한 웨트 에칭 처리가 종료한 시점에서, 고농도 인 도프 다결정 실리콘층(9), 실리콘 산화막(8), 실리콘 결정층(7) 및 실리콘 결정 기판(1)은 거의 깎여져 있지 않다는 것을 알았다.
다음으로，도 5a, 도 5b 및 도 5c에 도시한 바와 같이, 각 소자 분리홈(10) 및 공동(11)의 내부에 매립 절연막으로 되는 절연재(12)를 형성한다. 여기에서는, 도포법 등을 이용하여, 각 소자 분리홈(10)을 경유하여 공동(11)의 내부에 절연재(12)를 매립한다. 또한, 이것과 병행하여, 절연재(12)의 상면이 고농도 인 도프 다결정 실리콘층(9)의 중간부에 달할 때까지 각 소자 분리홈(10)의 내부에 절연재(12)를 매립한다. 이때, 절연재(12)로서, 예를 들면 폴리실라잔 등의 유동성이 높은 절연성의 도포막을 각 소자 분리홈(10) 및 공동(11)의 내부에 도포함으로써, 각 소자 분리홈(10) 및 공동(11)의 내부에 보이드라 불리는 매립 불완전 영역이 형성되는 것을 회피할 수 있다.
도 5c에 도시한 바와 같이, 각 소자 분리홈(10)의 내부에 절연막(12)이 매립됨으로써, 서로 인접하는 각 메모리셀(21)끼리 전기적으로 분리하는 소자 분리 영역(13)이, 그 하단부를 공동(11) 내에 매립된 절연막(12)보다도 깊은 위치까지 달하여 실리콘 결정 기판(1)의 표층부에 형성된다. 또한，도 5b에 도시한 바와 같이, 공동(11)의 내부에 절연막(12)이 매립됨으로써, 실리콘 결정 기판(1)의 표층부 의 적어도 1개소에 절연막(12)이 부분적으로 형성되어 있음과 함께, 이 절연막(12) 위에 실리콘 결정층(7)이 형성된 실리콘 기판(14)이 형성된다. 즉, 절연막(12) 위에 실리콘 결정층(7)이 형성된 SOI 영역(4)과 절연막(12)이 형성되어 있지 않은 비 SOI 영역(5)이 1매의 실리콘 기판 내에 병존하는, 소위 부분 SOI기판(14)이 형성된다. 그리고, 실리콘 결정층(7) 중 SOI 영역(4) 내에 형성되어 있는 부분, 즉 매립 절연막(12) 위에 형성되어 있는 부분은 SOI층(7a)이라고도 불린다.
또한, 각 소자 분리홈(10)의 내부에 매립되는 절연막(12)의 비유전률이 낮아짐에 따라서, 서로 인접하는 각 메모리셀(21) 사이의 절연 내압이 향상한다. 따라서, 예를 들면 폴리실라잔을 이용하여 각 소자 분리홈(10) 및 공동(11)의 내부를 매립하는 경우에는, 도포된 후의 폴리실라잔막에 수증기 산화 처리를 실시하여, 막 내의 질소, 탄소, 및 수소 등의 불순물을 이탈 혹은 저감시키는 것이 바람직하다. 이것에 의해, 최종적으로 각 소자 분리홈(10) 및 공동(11)의 내부를 매립하는 절연막(12)을, 폴리실라잔막으로부터 보다 비유전률이 낮은 실리콘 산화막으로 변환시킬 수 있다.
또한, 각 소자 분리홈(10)을 형성할 때에는, 각 소자 분리홈(10)의 내면을 형성하는 인 도프 다결정 실리콘층(9), 실리콘 산화막(8), 실리콘 결정층(7), 실리콘 게르마늄 혼정층(6) 및 실리콘 결정 기판(1)의 표층부에 결정 결함이 생성되기 쉽다. 이 결정 결함을 수복하기 위해서는, 각 소자 분리홈(10) 및 공동(11)의 내부에 도포 절연막(12)을 매립하기 전 또는 매립한 후에, 인 도프 다결정 실리콘층(고농도 인 도프 다결정 실리콘층; 9), 실리콘 산화막(8), 실리콘 결정층(7), 실리콘 게르마늄 혼정층(6) 및 실리콘 결정 기판(1)의 표층부에 열산화 처리나 래디컬 산화 처리 등을 실시하면 된다. 또한, 매립 절연막(12)은, 전술한 단일의 도포 절연막으로 구성하는 것이 아니라, 도포 절연막에 CVD 절연막을 조합하여 구성하여도 무방하다. 이것에 의해, 매립 절연막(12)의 절연성을 보다 향상시킬 수 있다.
다음으로，도 6a, 도 6b 및 도 6c에 도시한 바와 같이, 각 소자 분리홈(10)의 내부에 매립된 절연막(12)의 표면 및 고농도 인 도프 다결정 실리콘층(9)의 표면을 덮어, 전극간 절연막으로 되는 제2 절연막(15)을 형성한다. 여기에서는，ALD(Atomic Layer Deposition)법 등을 이용하여, 제2 절연막(15)으로서의 산화 알루미늄막(알루미나막, Al2O3막)을 그 막 두께가 약 15㎚ 정도에 달할 때까지 매립 절연막(12) 및 고농도 인 도프 다결정 실리콘층(9)의 표면 위에 전면적으로 퇴적시킨다. 계속해서, 도시는 생략하지만, 알루미나막(15)의 표면을 덮어 레지스트 막을 형성함과 함께, 이 레지스트막을 후술하는 선택 게이트 트랜지스터(22)의 패턴에 맞춰서 슬릿 형상으로 패터닝한다. 계속해서, 도 6a 및 도 6b에 도시한 바와 같이, 패터닝된 레지스트막을 마스크로 하여 알루미나막(15)을 RIE법 등으로 깎음 으로써, 선택 게이트 트랜지스터의 형성 예정 영역에 알루미나막(15)을 관통시켜서 폭이 약 50㎚ 정도인 슬릿부(16)를 형성한다. 이것에 의해, 매립 절연막(12) 및 고농도 인 도프 다결정 실리콘층(9)의 표면을 부분적으로 노출시킨다. 슬릿부(16)를 형성한 후, 알루미나막(15) 위로부터 레지스트막을 제거하여 알루미나막(15)의 표면을 노출시킨다.
다음으로，도 7a, 도 7b 및 도 7c에 도시한 바와 같이, 슬릿부(16)가 형성된 알루미나막(15)의 표면을 덮어, 제어 게이트 전극으로 되는 도전층(17)을 형성한다. 여기에서는, 알루미나막(15)의 표면 위와 슬릿부(16)로부터 노출한 고농도 인 도프 다결정 실리콘층(9) 및 매립 절연막(12)의 표면 위에, 도전층(17)으로서의 텅스텐 실리사이드층을 스퍼터링법 등을 이용하여 퇴적시킨다. 이때, 도 7b에 도시한 바와 같이, 슬릿부(16)에서는, 텅스텐 실리사이드층(17)과 고농도 인 도프 다결정 실리콘층(9)이 전기적으로 접속된다. 계속해서, 도시는 생략하지만, 텅스텐 실리사이드층(17)의 표면을 덮어 레지스트막을 형성함과 함께, 이 레지스트막을 후술하는 메모리셀(21) 및 선택 게이트 트랜지스터(22)의 각각의 게이트 구조(18, 19)의 패턴에 맞춰서 스트라이프 형상으로 패터닝한다. 계속해서, 도 7a 및 도 7b에 도시한 바와 같이, 패터닝된 레지스트막을 마스크로 하여 텅스텐 실리사이드층(17), 알루미나막(15) 및 고농도 인 도프 다결정 실리콘층(9)을 실리콘 산화막(8) 및 매립 절연막(12)의 표면이 노출할 때까지 RIE법 등에 의해 부분적으로 깎아 제거한다.
이 결과, 도 7b에 도시한 바와 같이 제어 게이트 전극으로 되는 텅스텐 실리 사이드층(17)과 부유 게이트 전극으로 되는 고농도 인 도프 다결정 실리콘층(9) 사이에 전극간 절연막으로 되는 알루미나막(15)을 끼워서 이루어지는 적층 구조(18)가, 매립 절연막(12)의 위쪽에서 게이트 절연막(터널 절연막)으로 되는 실리콘 산화막(8)의 표면 위에 복수개 남겨진다. 즉, 제어 게이트 전극(17) 및 부유 게이트 전극(9)이 2층으로 적층된 구조로 이루어지는 메모리셀(21)의 2층 게이트 전극 구조(18)가 부분 SOI 기판(14)의 SOI 영역(4) 내에 복수개 형성된다.
또한, 텅스텐 실리사이드층(17)과 고농도 인 도프 다결정 실리콘층(9) 사이에 알루미나막(15)을 끼워서 이루어짐과 함께, 알루미나막(15)의 슬릿부(16)를 통하여 텅스텐 실리사이드층(17)과 고농도 인 도프 다결정 실리콘층(9)이 접속된 적층 구조(19)가, 매립 절연막(12)의 위쪽으로부터 떨어진 위치에서 실리콘 산화막(8)의 표면 위에 남겨진다. 즉, 고농도 인 도프 다결정 실리콘층(9) 위에 텅스텐 실리사이드층(17)이 적층된 구조로 이루어지는 게이트 전극을 갖는 선택 게이트 트랜지스터(22)의 적층 게이트 전극 구조(19)가 부분 SOI 기판(14)의 비 SOI 영역(5) 내에 형성된다. 이들 각 전극 구조(18, 19)를 형성한 후, 텅스텐 실리사이드층(17)의 표면 위으로부터 레지스트막을 제거한다. 또한, 텅스텐 실리사이드층(17)은 워드선으로서 기능한다.
다음으로，도 8b에 도시한 바와 같이 실리콘 결정층(7) 및 실리콘 결정 기판(1)의 내부에 불순물 확산층(20)을 형성한다. 여기에서는，2층 게이트 전극 구조(18) 및 적층 게이트 전극 구조(19)를 마스크로 하여 이온 주입법 및 열확산법 등을 조합하여 실행하고, 실리콘 결정층(7) 및 실리콘 결정 기판(1)의 내부에 n형 불순물을 부분적으로 주입하여 활성화시킨다. 이것에 의해, 매립 절연막(12)의 위쪽의 실리콘 결정층(7)의 내부 및 매립 절연막(12)의 옆쪽의 실리콘 결정 기판(1)의 표층부의 복수 개소에, 소스 확산층(20a) 및 드레인 확산층(20b)으로 되는 원하는 불순물 농도 분포를 갖는 n형 불순물 확산층(20)이 형성된다. 도 8b에 도시한 바와 같이, 이들 각 n형 불순물 확산층(20a, 20b) 중，SOI 영역(4) 내에 형성된 각 소스·드레인 확산층(20a, 20b)은, 그들 저면이나 하단부의 일부를 매립 절연막(12)의 상면에 의해 규정되어 있다. 즉, SOI 영역(4) 내의 각 소스·드레인 확산층(20a, 20b)은, 모두 매립 절연막(12)보다 상측의 실리콘 결정층(7) 내에 형성되어 있다.
지금까지의 공정에 의해, 터널 절연막(8), 2층 게이트 전극 구조(18) 및 소스·드레인 확산층(20a, 20b)으로 이루어지는 메모리셀로서의 플로팅 게이트형 트랜지스터(21)가, SOI 영역(4) 내에 복수개 형성된다. 그와 함께, 터널 절연막(8), 적층 게이트 전극 구조(19) 및 소스·드레인 확산층(20a, 20b)으로 이루어지는 선택 게이트 트랜지스터(22)가, 비 SOI 영역(4) 내에 형성된다. 이렇게, 본 실시 형태에서는，SOI 영역(4)이 메모리셀 형성 영역(메모리셀부)으로 된다. 또한, 각 메모리셀(21)은, SOI 구조 메모리셀이라고도 불린다.
다음으로，도 8a, 도 8b 및 도 8c에 도시한 바와 같이 예를 들면 CVD법에 의해, 터널 절연막(8), 2층 게이트 전극 구조(18) 및 적층 게이트 전극 구조(19)를 덮어 층간 절연막(23)을 형성한다. 계속해서, 도시는 생략하지만, 선택 게이트 트랜지스터(22)가 갖는 불순물 확산층(20a, 20b) 중 비 SOI 영역(5) 내에 형성되어 있는 불순물 확산층(20b)의 표면이 노출할 때까지, 그 위쪽의 층간 절연막(23) 및 터널 절연막(8)을 통상의 에칭 기술 등에 의해 파내려 가 개구시킨다. 계속해서, 그 개구부의 내부에 텅스텐 등의 도전체를 주지의 방법에 의해 매립하여 비트선 컨택트 플러그(24)를 형성한다. 또한, 도시는 생략하지만, 마찬가지의 공정에 의해, 소스선 컨택트 플러그를 SOI 기판(14) 위에 형성한다. 이 후, 도시하지 않은 비트선 등의 배선 형성 공정을 거침으로써，도 8a, 도 8b 및 도 8c에 도시한 구조를 갖는 본 실시 형태에 따른 불휘발성 반도체 기억 장치로서의 NAND형 플래시 메모리(25)가 완성된다. 또한, 통상의 NAND형 플래시 메모리에서는, 복수개의 메모리셀의 양측에 선택 게이트 트랜지스터가 각각 형성되어 있는 것이 보통이지만, 간편화를 위해, 본원의 도면에서는 각 메모리셀의 편측에만 선택 게이트 트랜지스터 부분을 표시하였다.
또한, 전술한 플래시 메모리(25)에서는, 서로 인접하는 각 메모리셀(21)의 각 소스·드레인 확산층(20a, 20b)이 각각 분리되어 있지만, 이것에는 한정되지 않는다. 예를 들면, 각 메모리셀(21)의 각 소스·드레인 확산층(20a, 20b)끼리가 일체화되어 연결되어도 무방하다. 이하, 각 메모리셀의 소스·드레인 확산층이 일체화되어 접속된 구조의 형성 방법에 대하여 간략히 설명한다.
우선, 도 9a에 도시한 바와 같이, 앞에서 도 1a, 도 1b 및 도 1c∼도 8a, 도 8b 및 도 8c를 참조하면서 설명한 공정에 의해, 복수개의 메모리셀(21) 및 선택 게이트 트랜지스터(22)를 형성한다. 계속해서, 부분 SOI 기판(14) 위에 층간 절연막(23)을 형성하기에 앞서서, 부분 SOI 기판(14)의 표층부에 대하여 열 확산 처리 를 더 실시한다. 이것에 의해，도 9a 내 실선 화살표로 나타낸 바와 같이, 각 소스·드레인 확산층(20a, 20b)으로부터 주로 실리콘 결정층(7)의 불순물이 주입되어 있지 않은 영역을 향해서 불순물을 확산시켜서, 서로 인접하는 각 소스·드레인 확산층(20a, 20b)끼리 실질적으로 일체화시킨다. 이 결과, 도 9b에 도시한 바와 같이, 매립 절연막(12)의 위쪽의 실리콘 결정층(7)의 내부에 전면적으로 n형 불순물 확산층(26)이 형성된다. 이때, n형 불순물 확산층(26) 중 각 소스·드레인 확산층(20a, 20b)에 상당하는 영역은 불순물 농도가 보다 진한 영역(고농도 불순물 확산 영역; 26a)으로 되고, 각 소스·드레인 확산층(20a, 20b)에 상당하지 않는 영역은 불순물 농도가 보다 연한 영역(저농도 불순물 확산 영역; 26b)으로 된다. 이 경우, 메모리셀은, 소위 디프레션형 트랜지스터(D형 트랜지스터)로서 기능한다.
지금까지의 공정에 의해, 터널 절연막(8) 및 2층 게이트 전극 구조(18)를 가짐과 함께 n형 불순물 확산층(26)을 공유하는, 메모리셀로서의 플로팅 게이트형 트랜지스터(27)가 SOI 영역(4) 내에 복수개 형성된다. 그와 함께, 터널 절연막(8), 적층 게이트 전극 구조(19) 및 n형 불순물 확산층(26로)으로 이루어지는 선택 게이트 트랜지스터(28)가 비 SOI 영역(4) 내에 형성된다. 이 후, 먼저 도 8a, 도 8b 및 도 8c를 참조하면서 설명한 바와 같이, 층간 절연막(23)이나 비트선 컨택트 플러그(24) 등을 부분 SOI 기판(14) 위에 형성한다. 이것에 의해，도 9b에 도시한 구조를 갖는, 전술한 NAND형 플래시 메모리(25)의 변형예인 NAND형 플래시 메모리(29)가 완성된다.
이상 설명한 바와 같이, 이 제1 실시 형태에서는, 각 메모리셀(21, 27)이나 각 선택 게이트 트랜지스터(22, 28)가 형성되는 실리콘 결정층(7)이 세로 방향(막 두께 방향)의 에피택셜 성장에 의해 형성된다. 이 때문에, 실리콘 결정층(7)은 결정 결함 등이 거의 관측되지 않는 우수한 결정성을 갖고 있다. 특히, 전술한 공정을 적용함으로써, 실리콘 결정 기판(1)의 표면 위뿐만 아니라 실리콘 게르마늄 혼정층(6)의 표면 위에서도, 결정 입계 등을 거의 포함하지 않는 SOI층(7a)의 형성이 가능하게 된다. 이와 같은 구조에 의하면, 가령 각 메모리셀(21, 27)을 미세화하여 고집적화를 도모한 경우에도, 각 메모리셀(21, 27)에 채널 전류가 흐르지 않도록 바이어스 설정한 "오프 상태"에서，SOI층(7a) 내를 그 표면을 따른 방향(가로 방향)으로 흐르도록 하는 오프 전류를 충분히 저감할 수 있다. 즉, 채널 전류의 온·오프비를 향상시킬 수 있다. 이 결과, 게이트 전압에 의한 각 메모리셀(21, 27)의 제어성을 향상시켜서, 미세화된 각 메모리셀(21, 27)의 오동작이 일어나기 어렵게 할 수 있다. 나아가서는, 각 NAND형 플래시 메모리(25, 29) 전체의 오동작을 회피할 수 있다.
또한, 전술한 바와 같이, 이 제1 실시 형태에서는, 각 선택 게이트 트랜지스터(22, 28)는 SOI 영역(4)이 아니라, 비 SOI 영역(5) 내에 형성된다. 이 비 SOI 영역(5)에서는, 실리콘 결정층(7)이 실리콘 결정 기판(1)을 기초로 하여 그 표면 위에 직접 세로 방향으로 에피택셜 성장되어 형성된다. 이 때문에, 비 SOI 영역(5) 내의 실리콘 결정층(7)은, SOI 영역(4) 내의 실리콘 결정층(7)인 SOI층(7a)에 비하여 결정성이 더 양호하다. 이와 같은 구조에 의하면, 가령 각 선택 게이트 트랜지스터(22, 28)를 미세화하여 고집적화를 도모한 경우에도, 각 선택 게이트 트 랜지스터(22, 28)에 접합 리크 전류가 발생할 우려를 충분히 저감할 수 있다. 이 결과, 데이터 판독 시를 비롯한 각종 동작 시에서의 각 NAND형 플래시 메모리(25, 29) 전체의 오동작을 회피할 수 있다.
또한, 이 제1 실시 형태에서는，실리콘 게르마늄 혼정층(6)에 에칭 처리를 실시하기에 앞서, 고농도 인 도프 다결정 실리콘층(9), 실리콘 산화막(8), 실리콘 결정층(7) 및 실리콘 결정 기판(1)에 비하여 실리콘 게르마늄 혼정층(6)을 미리 상대적으로 에칭되기 쉽게 해 둔다. 그와 함께，실리콘 게르마늄 혼정층(6)의 측면을 실질적으로 각 소자 분리홈(10)의 내부에 생략 완전하게 노출시켜 둔다. 이러한 방법에 의하면, 공동(11)의 내부에 실리콘 게르마늄 혼정층(6)의 잔류물(잔사)을 거의 남기지 않고, 실리콘 게르마늄 혼정층(6)을 실리콘 결정 기판(1)의 내부로부터 효율적으로 선택적으로 제거할 수 있다. 또한, 그 결과, 공동(11)의 내부에 매립되는 절연막(12)의 위쪽에 형성되는 각 메모리셀(21, 27)의 특성의 변동을 저감시킬 수 있다.
따라서, 이 제1 실시 형태에 의하면, 각 메모리셀(21, 27)이나 각 선택 게이트 트랜지스터(22, 28)를 미세화하여 고집적화를 도모함으로써, 각 NAND형 플래시 메모리(25, 29)의 고집적화 및 컴팩트화를 도모할 수 있다. 그와 함께, 미세화 및 고집적화가 도모된 각 메모리셀(21, 27)이나 각 선택 게이트 트랜지스터(22, 28)의 신뢰성이나 성능, 혹은 품질 등을 향상시킬 수 있다. 나아가서는, 고집적화 및 컴팩트화가 도모된 각 NAND형 플래시 메모리(25, 29)의 신뢰성이나 성능, 혹은 품질 등을 향상시킬 수 있다. 또한, 각 NAND형 플래시 메모리(25, 29)의 불량품 발생율 을 저감하여, 수율 및 생산 효율을 향상시킬 수 있다.
<제2 실시 형태>
다음으로, 본 발명에 따른 제2 실시 형태에 대하여 도 10a∼도 11b를 참조하면서 설명한다. 또한, 전술한 제1 실시 형태와 동일 부분에는 동일 부호를 붙이고, 그들의 상세한 설명을 생략한다. 본 실시 형태는, 주로 불휘발성 반도체 기억 장치의 비 SOI 영역의 구조가 제1 실시 형태의 불휘발성 반도체 기억 장치의 비 SOI 영역의 구조와 서로 다른 것뿐이고, 그 밖에는 제1 실시 형태와 대략 마찬가지이다.
우선, 도 10a에 도시한 바와 같이, 실리콘 결정 기판(1) 위에 실리콘 게르마늄 혼정층(31) 및 실리콘 결정층(32)을 형성한다. 단, 본 실시 형태에서는，실리콘 게르마늄 혼정층(31)의 에피택셜 성장에 걸리는 시간을, 제1 실시 형태의 실리콘게르마늄 혼정층(6)의 에피택셜 성장에 걸리는 시간보다도 길게 한다. 즉, 본 실시 형태에서는, 제1 실시 형태와 달리，실리콘 게르마늄 혼정층(31)을, 그 두께가 실리콘 결정 기판(1)에 형성된 오목부(에칭 후퇴부; 3)의 깊이보다도 두꺼워질 때까지 에피택셜 성장시킨다. 이것에 의해, 표면의 높이가 실리콘 결정 기판(1)의 표면보다도 높고, 오목부(3)로부터 돌출된 형상의 실리콘 게르마늄 혼정층(31)이 형성된다.
계속해서, 실리콘 결정층(32)을, 그 두께가 실리콘 결정 기판(1)의 표면 위와 실리콘 게르마늄 혼정층(31)의 표면 위에서 대략 균일하게 되도록, 실리콘 결정 기판(1) 및 실리콘 게르마늄 혼정층(31)의 표면을 덮어 세로 방향으로 에피택셜 성 장시킨다. 이것에 의해，SOI 영역(4) 내의 표면이 비 SOI 영역(5) 내의 표면보다도 높고, 또한, SOI 영역(4)과 비 SOI 영역(5)과의 경계부에 단차부를 갖는 실리콘 결정층(32)이 형성된다.
다음으로，도 10b에 도시한 바와 같이 게이트 절연막(실리콘 산화막; 33), 매립 절연막(34), 복수개의 메모리셀(35), 선택 게이트 트랜지스터(36), 층간 절연막(23) 및 비트선 컨택트 플러그(24) 등을 형성한다. 게이트 절연막(33)은, 그 기초인 실리콘 결정층(32)과 마찬가지로, 그 두께가 SOI 영역(4) 내와 비 SOI 영역(5) 내에서 대략 균일임과 함께 SOI 영역(4) 내의 표면이 비 SOI 영역(5) 내의 표면보다도 높고, 또한, SOI 영역(4)과 비 SOI 영역(5)의 경계부에 단차부를 갖고 있다. 또한, 실리콘 결정 기판(1)과 실리콘 결정층(32) 사이에 제1 실시 형태의 매립 절연막(12)보다도 후육 형상인 매립 절연막(34)이 형성됨으로써, SOI 영역(4) 내의 표면이 비 SOI 영역(5) 내의 표면보다도 높고, 또한, SOI 영역(4)과 비 SOI 영역(5)의 경계부에 단차부를 갖는 본 실시 형태의 부분 SOI 기판(37)이 형성된다.
또한，도 10b에 도시한 바와 같이, 본 실시 형태에서는, 제1 실시 형태와 달리, 부분 SOI 기판(37)의 SOI 영역(4)과 비 SOI 영역(5)의 경계부에 형성된 단차부(38)를 걸쳐서 선택 게이트 트랜지스터(36)를 형성한다. 이 때문에, 선택 게이트 트랜지스터(36)의 적층 게이트 전극 구조(39)는, 그 SOI 영역(4) 측이 비 SOI 영역(5) 측보다도 높은 현격한 차이 구조로 형성된다. 그와 함께, 각 메모리셀(35)의 소스 확산층(40a) 또는 드레인 확산층(40b)으로 되는 복수의 불순물 확산층(40)은, 선택 게이트 트랜지스터(36)와 이것에 인접하는 가장 비 SOI 영역(5) 근 처의 메모리셀(35) 사이에 형성되는 불순물 확산층(40)도 포함시켜서, 모두 매립 절연막(34) 위의 SOI층(32a) 내에 형성된다. 즉, 각 메모리셀(35)의 모든 소스·드레인 확산층(40a, 40b)은, 그들의 저면이 매립 절연막(34)의 상면에 의해 규정되어 있다. 또한, 선택 게이트 트랜지스터(36)가 갖는 2개의 불순물 확산층(40) 중 비트선 컨택트 플러그(24)가 접속되는 측의 불순물 확산층(40b)은, 제1 실시 형태의 선택 게이트 트랜지스터(22)가 갖는 비트선 컨택트 플러그(24)가 접속되는 측의 불순물 확산층(20b)과 마찬가지로，비 SOI 영역(5) 내에 형성된다.
이 후, 제1 실시 형태와 마찬가지로, 도시하지 않은 비트선 등의 배선 형성 공정을 거침으로써，도 10b에 도시한 구조를 갖는, 본 실시 형태에 따른 NAND형 플래시 메모리(41)가 완성된다. 이 NAND형 플래시 메모리(41)에서는, 전술한 바와 같이, 선택 게이트 트랜지스터(36)의 적층 게이트 전극 구조(39)가, SOI 영역(4)과 비 SOI 영역(5)과의 경계부의 단차부(38)를 걸쳐 높이가 다른 구조로 형성되어 있다. 즉, 저면이 평면 형상으로 형성되어 있는 제1 실시 형태의 선택 게이트 트랜지스터(22, 28)의 적층 게이트 전극 구조(19)와 달리, 본 실시 형태의 적층 게이트 전극 구조(39)는 그 저면이 경사 형상 또는 계단 형상으로 형성되어 있다. 이러한 구조에 의하면, 선택 게이트 트랜지스터(36)의 채널 길이 방향을 따른 적층 게이트 전극 구조(39)의 폭을 선택 게이트 트랜지스터(22, 28)의 채널 길이 방향을 따른 적층 게이트 전극 구조(19)의 폭과 동일한 크기로 설정한 경우에서도, 적층 게이트 전극 구조(39)의 저면의 채널 길이 방향을 따른 길이가 적층 게이트 전극 구조(19)의 저면의 채널 길이 방향을 따른 길이에 비하여 실질적으로 연장되어 있다.
따라서, NAND형 플래시 메모리(41)에서는, 선택 게이트 트랜지스터(36)의 채널 길이 방향을 따른 적층 게이트 전극 구조(39)의 폭을 확대하거나, 혹은 선택 게이트 트랜지스터(36)의 소스 확산층(40a)과 드레인 확산층(40b)의 간격을 넓히지 않고, 선택 게이트 트랜지스터(36)의 채널 길이를 실질적으로 연장시킬 수 있다. 이것에 의해, 선택 게이트 트랜지스터(36)를 미세화한 경우에도, 단채널 효과를 충분히 억제하여 선택 게이트 트랜지스터(36)의 오동작을 회피하는 것이 가능하게 된다.
다음으로, 본 실시 형태의 변형예에 대하여 설명한다. 우선, 도 11a에 도시한 바와 같이, 실리콘 결정 기판(1) 위에 매립 스페이서층(6) 및 실리콘 결정층(7)을 형성한다. 계속해서, 실리콘 결정층(7) 위에 게이트 절연막(실리콘 산화막; 51)을 형성한다. 단, 본 실시 형태에서는, 제1 실시 형태와 달리, 비 SOI 영역(5)에서의 막 두께가 SOI 영역(4)에서의 막 두께에 비하여 얇은 게이트 절연막(51)을 형성한다. 이와 같은 부분적으로 막 두께가 서로 다른 게이트 절연막(51)을 형성하는 방법은, 예를 들면 다음에 설명하는 2가지의 방법이 있다.
우선, 제1 방법은, 실리콘 결정 기판(1) 내의 매립 스페이서층(6)의 격자 상수를 실리콘 결정의 격자 상수보다도 크게 하는 방법이다. 매립 스페이서층(6)의 격자 상수를 실리콘 결정의 격자 상수보다도 크게 함으로써, 실리콘 결정 기판(1) 및 매립 스페이서층(6) 위에 형성된 실리콘 결정층(7) 중，SOI층으로 이루어지는 매립 스페이서층(6) 위의 실리콘 결정층(7a)의 표층부에 인장 응력을 부여한다. 이것에 의해, 매립 스페이서층(6) 위의 실리콘 결정층(7a)의 표면 위에서의 산화 속도를, 매립 스페이서층(6)이 형성되어 있지 않은 영역 위의 실리콘 결정층(7)의 표면 위에서의 산화 속도보다도 빠르게 한다. 즉, 매립 스페이서층(6) 위의 실리콘 결정층(7a)의 표면 위에서의 실리콘 산화막(51)의 성막 속도를, 매립 스페이서층(6)이 형성되어 있지 않은 영역 위의 실리콘 결정층(7)의 표면 위에서의 성막 속도보다도 빠르게 한다. 이 결과, 비 SOI 영역(5)에서의 막 두께가 SOI 영역(4)에서의 막 두께에 비하여 얇고, 또한, SOI 영역(4)과 비 SOI 영역(5)의 경계부에는 단차부를 갖는 실리콘 산화막(51)을, SOI 영역(4)과 비 SOI 영역(5)으로 개별적으로 구분하여 만들지 않고, 하나의 공정에서 용이하게 형성할 수 있다.
또한, 전술한 실리콘 게르마늄 혼정층은, 그 격자 상수가 실리콘 결정의 격자 상수보다도 크다. 따라서, 매립 스페이서층(6)으로서 실리콘 게르마늄 혼정층을 이용함으로써, 전술한 제1 방법을 용이하게 실행할 수 있다. 특히, 실리콘 게르마늄 혼정층 내의 게르마늄 농도를 높게 함으로써, 실리콘 결정층(7a)의 표층부에 의해 큰 인장 응력을 부여하여 실리콘 결정층(7a)의 표면 위에서의 실리콘 산화막(51)의 성막 속도를 보다 빠르게 할 수 있다.
다음으로, 제2 방법은, 실리콘 산화막(51)을 광 조사 가열에 의한 열산화법을 이용하여 형성하는 방법이다. 이 제2 방법에서는, 광 조사 가열에 의한 열산화법을 행할 때, 조사 광의 파장을, 실리콘 게르마늄 혼정층(6) 및 SOI층(7a)의 두께와 동등 정도이거나, 또는 수배 정도의 크기로 설정한다. 혹은, 매립 스페이서층으로서 실리콘 결정보다도 열 흡수율이 높은 재료를 이용한다. 이것에 의해，SOI 영역(4)의 광 흡수율을 높여, SOI 영역(4)에서의 실리콘 산화막(51)의 성막 속도 를, 비 SOI 영역(5)에서의 성막 속도보다도 빠르게 한다. 이 결과, 전술한 제1 방법과 마찬가지로，비 SOI 영역(5)에서의 막 두께가 SOI 영역(4)에서의 막 두께에 비하여 얇고, 또한, SOI 영역(4)과 비 SOI 영역(5)과의 경계부에는 단차부를 갖는 실리콘 산화막(51)을, SOI 영역(4)과 비 SOI 영역(5)에서 개별로 구별하여 만들지 않고, 하나의 공정에서 용이하게 형성할 수 있다.
계속해서, 도 11a에 도시한 바와 같이, 후육부(51a) 및 박육부(51b)로 이루어지는 게이트 절연막(51)의 표면 위에 전하 축적층(52)으로 되는 인 도프 다결정 실리콘층을 형성한다. 이때, 기초층이 되는 실리콘 산화막(51)의 후육부(51a)와 박육부(51b)의 막 두께 차를 보완(보전)하고, SOI 영역(4)과 비 SOI 영역(5)에서 표면의 높이가 변하지 않는 인 도프 다결정 실리콘층(52)을 형성한다.
다음으로，도 11b에 도시한 바와 같이, 매립 절연막(12), 복수개의 메모리셀(21), 선택 게이트 트랜지스터(53), 층간 절연막(23) 및 비트선 컨택트 플러그(24) 등을 형성한다. 이 후, 제1 실시 형태와 마찬가지로, 도시하지 않은 비트선 등의 배선 형성 공정을 거침으로써，도 11b에 도시한 구조를 갖는, 전술한 NAND형 플래시 메모리(41)의 변형예인 NAND형 플래시 메모리(54)가 완성된다. 이 NAND형 플래시 메모리(54)에서는, 전술한 바와 같이, 선택 게이트 트랜지스터(53)의 게이트 절연막(51b)이 각 메모리셀(21)의 게이트 절연막(51a)보다도 보다 얇게 형성되어 있다. 이와 같은 구조에 의하면, 각 메모리셀(21)의 신뢰성을 확보하면서, 선택 게이트 트랜지스터(53)의 구동력을 높여서 고속 동작이 가능하게 된다. 또한, 전술한 NAND형 플래시 메모리(54)의 제조 방법에 의하면, 신뢰성의 향상이 도 모된 각 메모리셀(21)과 고속화가 도모된 선택 게이트 트랜지스터(53)를, 각각 개별적으로 구별하여 만들지 않고 대략 동일한 공정으로 형성할 수 있다.
이상 설명한 바와 같이, 이 제2 실시 형태에 의하면, 전술한 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한, 각 메모리셀(21, 35)의 신뢰성을 확보하면서, 선택 게이트 트랜지스터(36, 53)의 동작 정밀도를 보다 향상시키거나, 혹은 선택 게이트 트랜지스터(36, 53)의 동작 속도를 보다 향상시킬 수 있다.
<제3 실시 형태>
다음으로, 본 발명에 따른 제3 실시 형태에 대하여 도 12a∼도 18b를 참조하면서 설명한다. 또한, 전술한 제1 및 제2 각 실시 형태와 동일 부분에는 동일 부호를 붙이고, 그들의 상세한 설명을 생략한다. 본 실시 형태에서는, 다수의 메모리셀을 비트선 방향을 따라 배열하여 SOI층 위에 형성한 경우 등, SOI층이 가로 방향을 따라 길게 연장되는 경우에서도, 충분한 기계적 강도가 확보되어 있음과 함께 우수한 결정성을 갖는 SOI층 및 그 형성 방법에 대하여 설명한다. 또한, 그와 같은 SOI층 위에 복수개의 SOI 구조 메모리셀이 형성되는 불휘발성 반도체 기억 장치 및 그 제조 방법에 대하여 설명한다. 또한, 본 실시 형태에서는, 제1 및 제2 각 실시 형태와 달리, 플로팅 게이트형 트랜지스터 대신에, 소위 MONOS형이라 불리는 트랜지스터를 이용하여 메모리셀을 구성한다.
우선, 도 12a, 도 12b 및 도 12c에 도시한 바와 같이, p형 실리콘 결정 기판(1)의 표면을 덮어 실리콘 산화막(61)을 형성한다. 계속해서, 도시는 생략하지만, 실리콘 산화막(61)의 표면을 덮어 레지스트막을 형성한 후, 이 레지스트막을 패터닝한다. 본 실시 형태에서는, 제1 및 제2 각 실시 형태와 달리, 예를 들면 폭이 약 20㎚ 정도인 스트라이프 형상의 패턴이 약 200㎚ 정도의 간격으로 SOI 영역(4) 내에 남겨짐과 함께 비 SOI 영역(5)을 덮는 패턴으로 레지스터막을 패터닝한다. 계속해서, 패터닝된 레지스트막을 마스크로 하여 실리콘 산화막(61)을 부분적으로 제거하여, 실리콘 결정 기판(1)의 표면 중 SOI 영역(4)의 일부를 노출시킨다. 이것에 의해，도 12a 및 도 12b에 도시한 바와 같이, SOI 영역(4) 내에서는 폭이 약 20㎚ 정도인 스트라이프 형상의 실리콘 산화막(61)이 약 200㎚ 정도의 간격으로 실리콘 결정 기판(1)의 표면 위에 남겨짐과 함께，비 SOI 영역(5) 내에서는 실리콘 산화막(61)이 실리콘 결정 기판(1)의 표면을 덮고 남겨진다. 이 후, 레지스트막은 실리콘 결정 기판(1)의 표면 위로부터 제거된다.
계속해서, 실리콘 산화막(61)으로부터 노출된 실리콘 결정 기판(1)의 노출 영역을, 실리콘 결정 기판(1)의 표면으로부터 약 50㎚ 정도 RIE법에 의해 에칭하여 후퇴시킨다. 이것에 의해, 폭이 약 200㎚임과 함께 깊이가 약 50㎚인 실리콘 결정의 노출 영역으로 이루어지는 오목부(62)가, 실리콘 결정 기판(1)의 표면으로부터 부분적으로 파내려 가져 SOI 영역(4)의 표층부의 복수 개소에 형성된다. 그와 함께, 서로 인접하는 각 오목부(62)의 사이에는, 실리콘 결정으로 이루어지는 높이가 약 50㎚ 정도인 스트라이프 형상의 볼록부(63)가 1개씩 형성된다. 이들 각 볼록부(63)끼리의 간격은 약 200㎚임과 함께, 각 볼록부(63)의 폭은 약 20㎚이다.
다음으로，도 13a에 도시한 바와 같이 각 오목부(62)의 내부에 매립 스페이서층으로 되는 두께가 약 50㎚인 실리콘 게르마늄 혼정층(64)을 에피택셜 성장법에 의해 선택적으로 형성한다. 이때, 디클로로실란 및 게르마늄을 함유하는 원료 가스를 이용함과 함께, 원료 가스에 함유되는 실리콘 원소와 게르마늄 원소의 조성비가 약 10:1∼3:1 정도가 되도록 원료 가스의 유량비를 제어한다. 각 오목부(62) 내를 실리콘 게르마늄 혼정층(64)에서 매립한 후, 실리콘 결정 기판(1) 위에 남겨져 있는 실리콘 산화막(2)을 제거하여 실리콘 결정 기판(1)의 표면을 노출시킨다. 계속해서, 도 14a 및 도 13b에 도시한 바와 같이, 실리콘 결정 기판(1) 및 실리콘 게르마늄 혼정층(6)의 양쪽 표면 위에 두께가 약 50㎚인 실리콘 결정층(7)을 에피택셜 성장법에 의해 형성한다.
또한，도 13a는, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 채널 길이 방향(비트선 방향)을 따라 도시한 단면도이다. 또한，도 13b는, 도 13a 내 파단선 C-C'를 따라 도시한 단면도이다. 구체적으로는，도 13b는, 본 실시 형태에 따른 불휘발성 반도체 기억 장치의 채널 폭 방향(워드 폭 방향)을 따라 도시한 단면도이다. 이와 같은 도 13a 및 도 13b 사이의 관계는, 후에 참조하는 도 14a 및 도 14b∼도 21a 및 도 21b, 도 23a 및 도 23b∼도 27a 및 도 27b와 도 30a 및 도 30b∼도 32a 및 도 32b에서도 마찬가지로 한다.
다음으로，도 14a 및 도 14b에 도시한 바와 같이 실리콘 결정층(7)의 표면 위에 막 두께가 약 4㎚ 정도인 실리콘 산화막(8)을 열산화법에 의해 전면적으로 형성한다. 계속해서, 실리콘 산화막(8)의 표면 위에 전하 축적층(65)을 형성한다. 본 실시 형태에서는, 제1 및 제2 각 실시 형태와 달리, 인 도프 다결정 실리콘층(9)이 아니라, 실리콘 질화막(SiN막)을 이용하여 전하 축적층(65)을 형성한다. 여기에서는, 막 두께가 약 5㎚ 정도인 실리콘 질화막(65)을 실리콘 산화막(8)의 표면 위에 CVD법에 의해 전면적으로 퇴적시킨다.
계속해서, 소자 분리 영역(13)의 패턴에 맞춰서 스트라이프 형상으로 패터닝한 도시하지 않은 레지스트막을 마스크로 하여, 실리콘 질화막(65), 실리콘 산화막(8), 실리콘 결정층(7), 실리콘 게르마늄 혼정층(6) 및 실리콘 결정 기판(1)을 RIE법에 의해 부분적으로 깎아 제거한다. 이것에 의해, 저면이 실리콘 게르마늄 혼정층(6)의 하측의 실리콘 결정 기판(1)의 내부에 달하는 소자 분리홈(10)이 SOI 영역(4) 내에 복수개 형성됨과 함께, 이들 각 소자 분리홈(10)의 내부에 실리콘 게르마늄 혼정층(6)의 측면이 실질적으로 대략 완전하게 노출된다. 레지스트막은 각 소자 분리홈(10)을 형성한 후에 제거된다. 또한, 본 실시 형태에서도, 제1 실시 형태와 마찬가지로, 각 소자 분리홈(10)은 실리콘 게르마늄 혼정층(6)을 관통하여 형성되지만, 그 구조는 도 14b에 도시한 단면도에는 나타나지 않는다.
다음으로，도 15a에 도시한 바와 같이, 각 소자 분리홈(10)을 통하여 실리콘 게르마늄 혼정층(6)에 웨트 에칭 처리를 실시하여, 실리콘 게르마늄 혼정층(6)을 실리콘 결정 기판(1)의 내부로부터 선택적으로 제거한다. 이것에 의해, 실리콘 결정 기판(1)의 내부의 각 오목부(62)에 대응하는 위치에 공동(66)을 형성한다. 또한, 제1 실시 형태와 마찬가지로，실리콘 게르마늄 혼정층(6)에 웨트 에칭 처리를 실시하기에 앞서, 실리콘 질화막(65), 실리콘 결정층(7) 및 실리콘 결정 기판(1)에는 실리콘 게르마늄 혼정층(6)에 비하여 에칭되기 어려워지는 처리를 미리 실시해 둔다. 또한, 본 실시 형태에서도, 제1 실시 형태와 마찬가지로, 각 공동(66)은 각 소자 분리홈(10)에 연통하여 형성되지만, 그 구조는 도 15b에 도시한 단면도에는 나타나지 않는다.
전술한 바와 같이, 각 공동(66)끼리의 사이에는, 실리콘 결정으로 이루어지는 스트라이프 형상의 볼록부(63)가 형성되어 있다. 이 때문에, 실리콘 게르마늄 혼정층(6)을 실리콘 결정 기판(1)의 내부로부터 제거하여도, 각 공동(66)의 위쪽에 형성되어 있는 실리콘 결정층(7), 실리콘 산화막(8) 및 실리콘 질화막(65)으로 이루어지는 적층 구조는 큰 기계적 응력을 받을 우려는 거의 없다. 따라서, SOI 영역(4)의 표면에 따른 방향(가로 방향)의 길이를 연장시켜 공동(66)의 수를 늘린 경우에도, 각 공동(66)의 위쪽의 적층 구조가 휘거나, 꺾일 우려는 거의 없다.
다음으로，도 16a 및 도 16b에 도시한 바와 같이, 각 소자 분리홈(10) 및 각 공동(66)의 내부에 폴리실라잔 등의 절연재(67)를 도포법에 의해 형성한다. 이 도포 절연막(67)은, 그 상면이 실리콘 질화막(65)의 중간부에 달할 때까지 각 소자 분리홈(10) 및 각 공동(66)의 내부에 매립된다. 이와 같이, 본 실시 형태에서는, 제1 및 제2 각 실시 형태와 달리, 매립 절연막(67)을 실리콘 결정 기판(1)의 표면을 따라 서로 이격시켜서 실리콘 결정 기판(1)의 표층부의 복수 개소에 형성한다. 도 16a에 도시한 바와 같이, 각 공동(66)의 내부에 절연막(67)이 매립됨으로써, 각 절연막(67) 위에 실리콘 결정층(7)이 형성된 SOI 영역(4)과 절연막(67)이 형성되어 있지 않은 비 SOI 영역(5)이 1매의 실리콘 기판 내에 병존하는 부분 SOI 기판(68)이 형성된다.
다음으로，도 17a 및 도 17b에 도시한 바와 같이, 매립 절연막(67)의 표면 및 실리콘 질화막(65)의 표면을 전면적으로 덮어 제2 절연막(69)을 형성한다. 본 실시 형태에서는, 제1 및 제2 각 실시 형태와 달리, 알루미나막(15)이 아니라, 실리콘 산화막(SiO2막)을 이용하여 제2 절연막(69)을 형성한다. 구체적으로는, 막 두께가 약 10㎚ 정도인 실리콘 산화막(69)을 매립 절연막(67) 및 실리콘 질화막(65)의 표면 위에 CVD법에 의해 전면적으로 퇴적시킨다. 계속해서, 실리콘 산화막(69)의 표면을 덮어, 제어 게이트 전극으로 되는 도전층(70)을 형성한다. 본 실시 형태에서는, 제1 및 제2 각 실시 형태와 달리, 실리콘 화합물인 텅스텐 실리사이드층(17)이 아니라, 단체의 금속인 텅스텐을 이용하여 도전층(70)을 형성한다. 구체적으로는, 실리콘 산화막(69)의 표면 위에, 두께가 약 50㎚ 정도인 텅스텐층(70)을 스퍼터링법에 의해 퇴적시킨다.
계속해서, 후술하는 메모리셀(74) 및 선택 게이트 트랜지스터(75)의 각각의 게이트 구조(71, 72)의 패턴에 맞춰서 스트라이프 형상으로 패터닝한 도시하지 않은 레지스트막을 마스크로 하여, 텅스텐층(70), 실리콘 산화막(69) 및 실리콘 질화막(65)을 실리콘 산화막(8) 및 매립 절연막(12)의 표면이 노출할 때까지 RIE법에 의해 부분적으로 깎아 제거한다. 이 결과, 도 17a에 도시한 바와 같이, 실리콘 결정층(7; SOI층(7a)) 위에 실리콘 산화막(8), 실리콘 질화막(65), 실리콘 산화막(69) 및 텅스텐층(금속층; 70)이 적층된, 소위 MONOS 구조로 이루어지는 메모리셀(74)의 게이트 전극 구조(71)가 부분 SOI기판(68)의 SOI 영역(4) 내에 복수개 형성된다. 또한, 동일하게 MONOS 구조로 이루어지는 선택 게이트 트랜지스터(75)의 게이트 전극 구조(72)가 부분 SOI 기판(68)의 비 SOI 영역(5) 내에 복수개 형성된다. 이 후, 레지스트막은 텅스텐층(70)의 표면 위로부터 제거된다. 본 실시 형태에서는, 텅스텐층(70)이 워드선으로서 기능한다.
계속해서, 제1 실시 형태의 변형예와 마찬가지의 공정에 의해, 고농도 불순물 확산 영역(73a)과 저농도 불순물 확산 영역(73b)이 실질적으로 일체화된 n형 불순물 확산층(73)을, SOI층(7a) 및 매립 절연막(67)의 옆쪽의 실리콘 결정 기판(1)의 표층부에 형성한다. 제1 실시 형태에서는 SOI층(7a)의 하측에 전면적으로 매립 절연막(12)이 형성되어 있었지만, 본 실시 형태에서는 SOI층(7a)의 하측의 복수 개소에 매립 절연막(67)이 서로 이격되어 형성되어 있다. 이 때문에, n형 불순물 확산층(73; 저농도 불순물 확산 영역(73b))은 각 매립 절연막(67) 사이의 실리콘 결정 기판(1)의 내부까지 달한다.
지금까지의 공정에 의해, 게이트 전극 구조(71)를 가짐과 함께 n형 불순물 확산층(73)을 공유하는, 메모리셀로서의 MONOS형 트랜지스터(74)가 SOI 영역(4) 내에 복수개 형성된다. 그와 함께, 적층 게이트 전극 구조(72) 및 n형 불순물 확산층(73)으로 이루어지는 MONOS형 선택 게이트 트랜지스터(75)가 비 SOI 영역(4) 내에 형성된다. 이 후, 층간 절연막(23)이나 비트선 컨택트 플러그(24) 등을 부분SOI 기판(68) 위에 형성한다. 이것에 의해，도 17a 및 도 17b에 도시한 구조를 갖는 본 실시 형태에 따른 NAND형의 불휘발성 메모리(76)가 완성된다.
또한, 전술한 불휘발성 메모리(76)에서는, 서로 인접하는 각 메모리셀(74)의 n형 불순물 확산층(73)이 일체화되어 있지만, 이것에는 한정되지 않는다. 예를 들 면, 제1 실시 형태의 NAND형 플래시 메모리(25)와 마찬가지로，n형 불순물 확산층(73)이 각 메모리셀(74)마다 분리되어 있어도 무방하다. 이 경우, 제1 실시 형태에서 도 9a 및 도 9b를 참조하면서 설명한 각 소스·드레인 확산층으로부터 그 주위의 불순물 비주입 영역을 향해 불순물을 확산시키는 열 확산 처리 공정을 생략 하면 된다. 이것에 의해，도 18a 및 도 18b에 도시한 바와 같이, SOI층(7a) 및 매립 절연막(67)의 옆쪽의 실리콘 결정 기판(1)의 표층부에는, 소스 확산층(77a)과 드레인 확산층(77b)이 서로 분리된 n형 불순물 확산층(77)이 남겨진다.
이 결과, 게이트 전극 구조(71) 및 소스·드레인 확산층(77a, 77b)으로 이루어지는 메모리셀로서의 MONOS형 트랜지스터(78)이 SOI 영역(4) 내에 복수개 형성된다. 그와 함께, 게이트 전극 구조(72) 및 소스·드레인 확산층(77a, 77b)으로 이루어지는 MONOS형 선택 게이트 트랜지스터(79)가 비 SOI 영역(5) 내에 형성된다. 이 후, 층간 절연막(23)이나 비트선 컨택트 플러그(24) 등을 부분 SOI 기판(68) 위에 형성한다. 이것에 의해，도 18a 및 도 18b에 도시한 구조를 갖는다, 전술한NAND형 플래시 메모리(76)의 변형예인 NAND형 불휘발성 메모리(80)가 완성된다.
이상 설명한 바와 같이, 이 제3 실시 형태에 의하면, 전술한 제1 및 제2 각실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한, 본 실시 형태에서는, 전술한 바와 같이, 실리콘 결정으로 이루어지는 스트라이프 형상의 볼록부(63)가 각 공동(66)끼리의 사이에 형성된다. 이와 같은 구조에 의하면, SOI 영역(4) 내에 형성하는 메모리셀(74, 78)의 수를 늘리기 위해서 SOI 영역(4)의 가로 방향의 길이를 연장하여도, 각 공동(66)의 위쪽의 SOI층(7a)을 포함하는 SOI 영역(4) 내의 적층 구조가 휘거나, 꺾이지 않을 정도로 적층 구조의 기계적 강도를 충분히 확보할 수 있다. 이것에 의해, 우수한 기계 강도와 우수한 결정성이 양립된 SOI 구조를 구비함과 함께, 메모리셀(74, 78)의 한층 더 미세화 및 고집적화가 도모된 메모리셀부를 실현할 수 있다.
또한, 본 실시 형태에서는, 플로팅 게이트형 트랜지스터(21, 27)로 구성된 제1 및 제2 각 실시 형태의 메모리셀과 달리, 메모리셀을 MONOS형 트랜지스터(74, 78)로 구성한다. 일반적으로, MONOS형 트랜지스터는 플로팅 게이트형 트랜지스터에 비하여 구조가 간단하고 컴팩트하다. 이 때문에, MONOS형 트랜지스터는 플로팅 게이트형 트랜지스터에 비하여 만들기 쉽다. 그와 함께，MONOS형 트랜지스터는 플로팅 게이트형 트랜지스터에 비하여 미세화나 고집적화를 도모하기 쉽고, 또한 다른 반도체 소자나 수동 부품 등과의 혼재화를 도모하기 쉽다. 또한，MONOS형 트랜지스터는 플로팅 게이트형 트랜지스터에 비하여 전하 축적층으로부터의 전하 누설 등의 문제점이 생기기 어려워, 신뢰성 및 내구성이 높다. 또한，MONOS형 트랜지스터는 플로팅 게이트형 트랜지스터에 비하여 동작 전압의 저전압화를 도모하기 쉬어, 전력의 절약화가 용이하다.
또한, 본 실시 형태의 선택 게이트 트랜지스터(75, 79)는, 메모리셀과 동일한 적층막 구조를 이용한 MONOS형 트랜지스터로 구성되기 때문에, 제조 공정을 간략화할 수 있어 저코스트화를 실현할 수 있다. 또한, 선택 게이트 트랜지스터의 고속화, 고신뢰화 등이 필요할 경우에는, 선택 게이트 트랜지스터의 게이트 절연막을 별도로 구분하여 만들어도 된다. 예를 들면, 먼저 도 16을 참조하면서 설명한 공정 후에, 도시하지 않은 레지스트 마스크 등을 이용하여 선택 게이트 트랜지스터 형성 영역의 실리콘 질화막(65), 실리콘 산화막(8)을 선택적으로 제거함으로써, 실리콘 산화막(69)으로 이루어지는 게이트 절연막을 갖는 선택 게이트 트랜지스터를 형성할 수 있다.
이렇게, 본 실시 형태에 의하면, 각 메모리셀(74, 78)의 특성의 변동, 오동작, 스페이스 점유율, 소비 전력, 불량품 발생율 및 제조 코스트 등을 보다 저감시킬 수 있다. 이 결과, NAND형 불휘발성 메모리(76, 80)의 성능, 품질, 신뢰성, 수명, 집적도, 수율, 생산 효율, 코스트 퍼포먼스 및 에너지 절약도 등을 보다 향상시킬 수 있다.
<제4 실시 형태>
다음으로, 본 발명에 따른 제4 실시 형태에 대하여 도 19a∼도 32b를 참조하면서 설명한다. 또한, 전술한 제1∼제3 각 실시 형태와 동일 부분에는 동일 부호를 붙이고, 그들의 상세한 설명을 생략한다. 본 실시 형태에서는, 메모리셀의 기입 동작이나 소거 동작에 수반하는 SOI층의 전위 변동을 경감하여 불휘발성 반도체 기억 장치의 오동작을 회피할 수 있는, SOI 구조 메모리셀 및 그 형성 방법에 대하여 설명한다.
우선, 도 19a 및 도 19b에 도시한 바와 같이 제1 실시 형태에서 도 1a, 도 lb 및 도 1c∼도 4a, 도 4b 및 도 4c를 참조하면서 설명한 공정과 마찬가지의 공정에 의해, 실리콘 결정 기판(1), 실리콘 결정층(7), 실리콘 산화막(8) 및 인 도프 다결정 실리콘층(9)의 내부에 복수개의 소자 분리홈(10) 및 공동(11)을 형성한다. 계속해서, 각 소자 분리홈(10)이나 공동(11)의 내부에 노출된 실리콘 결정 기판(1), 실리콘 결정층(7), 및 인 도프 다결정 실리콘층(9)의 각각의 표층부에 열질화 처리 혹은 래디컬 질화 처리를 실시한다. 이것에 의해, 각 소자 분리홈(10)이나 공동(11)의 내면을 구성하는 실리콘 결정 기판(1), 실리콘 결정층(7) 및 인 도프 다결정 실리콘층(9)의 각각의 표층부에 실리콘 질화막으로 이루어지는 계면층(91)을 형성한다.
다음으로，도 20a 및 도 20b에 도시한 바와 같이 제1 실시 형태에서 도 5a, 도 5b 및 도 5c를 참조하면서 설명한 공정과 마찬가지의 공정에 의해, 계면층(91)이 형성된 각 소자 분리홈(10)이나 공동(11)의 내부에 매립 절연막으로 되는 실리콘 산화막(12)을 매립한다. 이것에 의해, 실리콘 결정 기판(1)의 표층부의 적어도 1개소에 실리콘 산화막(12)이 부분적으로 형성되어 있음과 함께, 이 실리콘 산화막(12)과 실리콘 결정 기판(1) 및 실리콘 결정층(7)의 계면에 실리콘 질화막(91)이 형성된 부분 SOI 기판(92)이 형성된다. 계속해서, 제1 실시 형태에서 도 6a, 도 6b 및 도 6c를 참조하면서 설명한 공정과 마찬가지의 공정에 의해, 표면부에 제2 절연막(15)을 형성한다. 이때, 제2 절연막(15)의 형성에 앞서 웨트 에칭을 행함으로써, 도 20b에 도시한 바와 같이, 실리콘 질화막(91)의 노출부를 제거할 수 있다. 계속해서, 도 7a, 도 7b 및 도 7c∼도 9a, 도 9b 및 도 9c를 참조하면서 설명한 공정과 마찬가지의 공정에 의해, 부분 SOI 기판(92) 상의 SOI 영역(4) 내에 복수개의 메모리셀(27)을 형성함과 함께 비 SOI 영역(5) 내에 선택 게이트 트랜지스터(28)를 형성한다. 이 후, 층간 절연막(23)이나 비트선 컨택트 플러그(24) 등을 부분 SOI 기판(92) 위에 형성한다. 이것에 의해，도 20a 및 도 20b에 도시한 구조를 갖는 본 실시 형태에 따른 NAND형 플래시 메모리(93)가 완성된다.
또한，먼저 도 18a 및 도 18b를 참조하면서 설명한 제3 실시 형태의 NAND형 불휘발성 메모리(80)와 마찬가지로，NAND형 플래시 메모리(93)의 n형 불순물 확산층(26)은 각 메모리셀(27)마다 분리되어 있어도 무방하다. 이 경우, 전술한 바와 같이, 각 소스·드레인 확산층으로부터 그 주위의 불순물 비주입 영역을 향해서 불순물을 확산시키는 열 확산 처리 공정을 생략하면 된다. 이것에 의해，도 21a 및 도 21b에 도시한 구조를 갖는, 전술한 NAND형 플래시 메모리(93)의 제1 변형예인 NAND형 플래시 메모리(94)가 완성된다.
또한, 계면층은, 반드시 매립 절연막과 실리콘 결정 기판 및 실리콘 결정층의 계면 전체에 형성되어 있을 필요는 없다. 계면층은, 적어도 매립 절연막의 상면과 실리콘 결정층의 하면의 계면에 형성되어 있으면 충분하다. 이하, 이와 같은 구조로 이루어지는 부분 SOI 기판의 형성 방법, 및 그와 같은 부분 SOI 기판을 구비하는 NAND형 플래시 메모리의 제조 방법에 대하여 설명한다.
우선, 도 22a에 도시한 바와 같이, 실리콘 결정 기판(1)의 표면 위에, 예를 들면 열 산화법에 의해 매립 절연막으로 되는 막 두께가 약 50㎚ 정도인 실리콘 산화막(101)을 형성한다. 계속해서, 실리콘 산화막(101)의 표면 위에, 예를 들면 CVD법에 의해 계면층으로 이루어지는 막 두께가 약 2㎚ 정도인 실리콘 질화막(102)을 형성한다.
다음으로，도 22b에 도시한 바와 같이 도시하지 않은 레지스트막을 마스크로 하여, 비 SOI 영역(5) 내의 실리콘 질화막(102) 및 실리콘 산화막(101)을 실리콘 결정 기판(1)의 표면이 노출할 때까지 에칭하여 제거한다. 이것에 의해，비 SOI 영역(5) 내에 개구부(103)를 형성한다.
다음으로，도 22c에 도시한 바와 같이, 예를 들면 실리콘 결정 기판(1)의 표면을 따른 가로 방향의 에피택셜 성장법을 이용하여 실리콘 결정층(104)을 형성한다. 구체적으로는, 개구부(103)에 노출된 실리콘 결정 기판(1)의 표면을 기초(시드층)로 하여, 그 위쪽에서의 두께가 약 50㎚ 정도에 달함과 함께 실리콘 질화막(102)의 표면을 전면적으로 덮을 때까지 실리콘 결정층(104)을 에피택셜 성장시킨다. 실리콘 결정층(104) 중 실리콘 산화막(101) 및 실리콘 질화막(102)의 위쪽 부분이 SOI층(104a)으로 된다. 이제까지의 공정에 의해, 매립 절연막(101)의 상면과 실리콘 결정층(104)의 하면의 계면에, 계면층으로서의 실리콘 질화막(102)이 형성된 부분 SOI 기판(105)이 형성된다.
다음으로，도 22d에 도시한 바와 같이, 실리콘 결정층(104)의 표면 위에, 예를 들면 열산화법에 의해 터널 절연막으로 되는 막 두께가 약 7㎚ 정도인 실리콘 산화막(8)을 형성한다. 계속해서, 실리콘 산화막(8)의 표면 위에, 예를 들면 CVD법에 의해 부유 게이트 전극으로 되는 두께가 약 50㎚ 정도인 인 도프 실리콘 다결정층(9)을 형성한다. 이 후, 전술한 NAND형 플래시 메모리(93)의 제조 공정과 마찬가지의 제조 공정을 거침으로써，도 23a 및 도 23b에 도시한 구조를 갖는, NAND형 플래시 메모리(93)의 제2 변형예인 NAND형 플래시 메모리(106)가 완성된다.
또한，앞서 도 21a 및 도 21b를 참조하면서 설명한 NAND형 플래시 메모 리(94)와 마찬가지로，NAND형 플래시 메모리(106)의 n형 불순물 확산층(26)은 각 메모리셀(27)마다 분리되어 있어도 무방하다. 이 경우, NAND형 플래시 메모리(106)의 제조 공정으로부터 전술한 열 확산 처리 공정을 생략하면 된다. 이것에 의해，도 24a 및 도 24b에 도시한 구조를 갖는, 전술한 NAND형 플래시 메모리(93)의 제3 변형예인 NAND형 플래시 메모리(107)가 완성된다.
또한, 매립 절연막을 실리콘 결정 기판의 표면을 따라 서로 이격시켜서 실리콘 결정 기판의 표층부의 복수 개소에 형성하는 제3 실시 형태의 부분 SOI 구조에 본 실시 형태를 적용하여, 각 매립 절연막의 표면을 전면적으로 덮어 계면층을 형성하여도 무방하다.
예를 들면, 우선, 도 25a 및 도 25b에 도시한 바와 같이, 제3 실시 형태에서 도 12a, 도 12b, 및 도 12c∼도 15a 및 도 15b를 참조하면서 설명한 공정과 마찬가지의 공정에 의해, 실리콘 결정 기판(1), 실리콘 결정층(7), 실리콘 산화막(8) 및 전하 축적층(9)의 내부에 복수개의 소자 분리홈(10) 및 공동(66)을 형성한다. 단, 제3 실시 형태에서는 전하 축적층으로서 실리콘 질화막(65)을 형성하였지만, 여기에서는 전하 축적층으로서 인 도프 다결정 실리콘층(9)을 형성한다. 계속해서, 전술한 NAND형 플래시 메모리(93, 94)를 형성하는 공정과 마찬가지로, 각 소자 분리홈(10)이나 각 공동(66)의 내부에 노출된 실리콘 결정 기판(1), 실리콘 결정층(7),및 인 도프 다결정 실리콘층(9)의 각각의 표층부에 열 질화 처리 혹은 래디컬 질화 처리를 실시하여 실리콘 질화막으로 이루어지는 계면층(111)을 형성한다.
다음으로，도 26a 및 도 26b에 도시한 바와 같이, 제3 실시 형태에서 도 16a 및 도 16b를 참조하면서 설명한 공정과 마찬가지의 공정에 의해, 계면층(91)이 형성된 각 소자 분리홈(10)이나 각 공동(66)의 내부에 매립 절연막으로 되는 실리콘 산화막(67)을 매립한다. 이것에 의해, 실리콘 결정 기판(1)의 표층부의 복수 개소에 실리콘 산화막(67)이 서로 이격되어 부분적으로 형성되어 있음과 함께, 이들 각 실리콘 산화막(67)과 실리콘 결정 기판(1) 및 실리콘 결정층(7)의 계면에 실리콘 질화막(111)이 전면적으로 형성된 부분 SOI 기판(112)이 형성된다. 계속해서, 제3 실시 형태에서 도 17a 및 도 17b를 참조하면서 설명한 공정과 마찬가지의 공정에 의해, 부분 SOI 기판(112) 위의 SOI 영역(4) 내에 복수개의 메모리셀을 형성함과 함께 비 SOI 영역(5) 내에 선택 게이트 트랜지스터를 형성한다. 이때, 제2 절연막(15)의 형성에 앞서 웨트 에칭을 행함으로써, 도 26b에 도시한 바와 같이, 실리콘 질화막(111)의 노출부를 제거할 수 있다.
전술한 바와 같이, 여기에서는 전하 축적층으로서 인 도프 다결정 실리콘층(9)을 형성한다. 또한, 제2 절연막으로서 실리콘 산화막(69)이 아니라 알루미나막(15)을 형성함과 함께 제어 게이트 전극으로 되는 도전층으로서 텅스텐층(70)이 아니라 텅스텐 실리사이드층(17)을 형성한다. 이 때문에, 제3 실시 형태에서 형성한 MONOS형 메모리셀(74, 78) 및 선택 게이트 트랜지스터(75, 79) 대신에, 플로팅 게이트형 메모리셀(27) 및 선택 게이트 트랜지스터(28)가 형성된다. 이 후, 전술한 NAND형 플래시 메모리(93, 106)의 제조 공정과 마찬가지의 제조 공정을 거침으로써，도 26a 및 도 26b에 도시한 구조를 갖는, NAND형 플래시 메모리(93)의 제4 변형예인 NAND형 플래시 메모리(113)가 완성된다.
또한，앞서 도 21a 및 도 21b 및 도 24a 및 도 24b를 참조하면서 설명한 각NAND형 플래시 메모리(94, 107)와 마찬가지로，NAND형 플래시 메모리(113)의 n형 불순물 확산층(26)은 각 메모리셀(27)마다 분리되어 있어도 무방하다. 이 경우, NAND형 플래시 메모리(113)의 제조 공정으로부터 전술한 열확산 처리 공정을 생략 하면 된다. 이것에 의해，도 27a 및 도 27b에 도시한 구조를 갖는, 전술한 NAND형 플래시 메모리(93)의 제5 변형예인 NAND형 플래시 메모리(114)가 완성된다.
또한, 동일하게 매립 절연막을 실리콘 결정 기판의 표면을 따라 서로 이격시켜 실리콘 결정 기판의 표층부의 복수 개소에 형성하는 제3 실시 형태의 부분 SOI구조에 본 실시 형태를 적용하여, 각 매립 절연막의 상면만을 덮어 계면층을 형성하여도 무방하다.
예를 들면, 우선, 도 28a에 도시한 바와 같이, 제3 실시 형태에서 도 12a, 도 12b, 및 도 12c를 참조하면서 설명한 공정과 마찬가지의 공정에 의해, 실리콘 결정 기판(1)의 표면으로부터 부분적으로 파내려 가서 SOI 영역(4)의 표층부의 복수 개소에 오목부(62)를 형성함과 함께, 서로 인접하는 각 오목부(62)의 사이에 스트라이프 형상의 볼록부(63)를 1개씩 형성한다. 계속해서, 도 28b에 도시한 바와 같이, 각 오목부(62) 및 각 볼록부(63)가 형성된 실리콘 결정 기판(1)의 표면 위에, 예를 들면 CVD법에 의해 매립 절연막으로 되는 실리콘 산화막(121)을 형성한다. 계속해서, 도 28c에 도시한 바와 같이, 예를 들면 CMP법에 의해 실리콘 결정 기판(1)의 표면 위의 실리콘 산화막(121)을 연마하여 제거함으로써, 실리콘 산화막(121)을 각 오목부(62) 내에 매립한다.
다음으로，도 29a에 도시한 바와 같이, 각 오목부(62) 내에 매립된 실리콘 산화막(121)을, 예를 들면 RIE법에 의해 선택적으로 에칭하여 후퇴시킨다. 계속해서, 도 29b에 도시한 바와 같이, 실리콘 결정 기판(1)의 표면 및 상면을 실리콘 결정 기판(1)의 표면보다도 하측으로 내려진 실리콘 산화막(121)의 표면을 덮어, 예를 들면 CVD법에 의해 계면층으로 되는 실리콘 질화막(122)을 형성한다. 계속해서, 도 29c에 도시한 바와 같이 예를 들면 CMP법에 의해 실리콘 결정 기판(1)의 표면 위의 실리콘 질화막(122)을 연마하여 제거함으로써, 실리콘 산화막(122)을 각 오목부(62) 내에 매립한다. 이것에 의해, 매립 절연막으로 되는 실리콘 산화막(121)과 계면층으로 되는 실리콘 질화막(122)의 적층 구조가 각 오목부(62) 내에 형성된다.
다음으로，도 30a 및 도 30b에 도시한 바와 같이, 제3 실시 형태에서 도 13a 및 도 13b를 참조하면서 설명한 공정과 마찬가지로, 실리콘 결정 기판(1)의 표면을 기초로 하는 에피택셜 성장법에 의해, 실리콘 결정 기판(1) 및 실리콘 질화막(122)의 양쪽 표면 위에 실리콘 결정층(123)을 형성한다. 단, 여기에서는, 제3 실시 형태와 달리, 세로 방향의 에피택셜 성장법이 아니라 가로 방향의 에피택셜 성장법에 의해 실리콘 결정층(123)을 형성한다. 이것에 의해, 실리콘 결정 기판(1)의 표층부의 복수 개소에 절연막(121)이 서로 이격되어 부분적으로 형성되어 있음과 함께, 이들 각 매립 절연막(121)의 상면과 실리콘 결정 기판(1) 및 실리콘 결정층(123)의 계면에 실리콘 질화막(111)이 선택적으로 형성된 부분 SOI 기판(124)이 형성된다. 실리콘 결정층(123) 중 각 매립 절연막(121)의 위쪽 부분이 SOI층(123a)으로 된다. 이 후, 제3 실시 형태에서 도 14a, 도 14b 및 도 14c, 도 16a, 도 16b과 도 16c, 및 도 17a, 도 17b 및 도 17c를 참조하면서 설명한 공정과 마찬가지의 공정을 거침으로써，도 31a 및 도 31b에 도시한 구조를 갖는, 전술한 NAND형 플래시 메모리(93)의 제6 변형예인 NAND형 플래시 메모리(125)가 완성된다.
또한, 이 NAND형 플래시 메모리(125)에서는, 전술한 NAND형 플래시 메모리(113)와 마찬가지로, 전하 축적층, 제2 절연막 및 제어 게이트 전극으로 되는 도전층을, 각각 인 도프 다결정 실리콘층(9), 알루미나막(15) 및 텅스텐 실리사이드층(17)을 이용하여 형성한다. 따라서, 제3 실시 형태의 NAND형 불휘발성 메모리(76, 80)와 달리, 이 NAND형 플래시 메모리(125)의 SOI 영역(4) 내에는 플로팅 게이트형의 메모리셀(27)이 형성됨과 함께，비 SOI 영역(5) 내에는 메모리셀(27)과 대략 동일한 구조로 이루어지는 선택 게이트 트랜지스터(28)가 형성된다.
또한，앞서 도 21a 및 도 21b, 도 24a 및 도 24b와 도 27a 및 도 27b를 참조하면서 설명한 각 NAND형 플래시 메모리(94, 107, 114)와 마찬가지로，NAND형 플래시 메모리(125)의 n형 불순물 확산층(26)은 각 메모리셀(27)마다 분리되어 있어도 무방하다. 이 경우, NAND형 플래시 메모리(125)의 제조 공정으로부터 전술한 열 확산 처리 공정을 생략하면 된다. 이것에 의해，도 32a 및 도 32b에 도시한 구조를 갖는, 전술한 NAND형 플래시 메모리(93)의 제7 변형예인 NAND형 플래시 메모리(126)가 완성된다.
이상 설명한 바와 같이, 이 제4 실시 형태에 의하면, 전술한 제1∼제3 각 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한，NAND형 플래시 메모리(93, 106, 113, 125)에서는, 각 메모리셀(27)의 n형 불순물 확산층(26; 26a, 26b)이 접속되어 일체화되어 있다. 그와 함께，NAND형 플래시 메모리(93, 106, 113, 125)에서는, 적어도 실리콘 산화막으로 이루어지는 매립 절연막(12, 67, 101, 121)의 상면과 실리콘 결정층(7, 104, 123; SOI층(7a,104a,123a))의 하면의 계면에 실리콘 질화막으로 이루어지는 계면층(91, 102, 111, 122)이 형성되어 있다.
이와 같은 구조에 의하면, n형 불순물 확산층(26; 26a,26b) 내의 다수 캐리어인 전자의 밀도가 열평형 상태에서의 밀도보다도 증가하거나 감소한 경우에, 그 과잉 상태 또는 부족 상태의 전자 밀도를 신속하게 열 평형 상태 밀도로 복귀할 수 있다. 즉, 계면층(91, 102, 111, 122)은 캐리어의 생성 및 재결합 중심(generation-recombination center)로서의 기능을 갖고 있다. 따라서, 예를 들면 각 메모리셀(27)의 소거 동작을 행할 때에, 부유 게이트 전극(9)으로부터 SOI층(7a, 104a, 123a) 내에의 전자의 이송에 의한 n형 불순물 확산층(26; 26a, 26b) 내의 전자 밀도의 증가에 수반하는 전위 변동을 실질적으로 대부분 무시할 수 있다. 이와 같이, 적어도 매립 절연막(12, 67, 101, 121)의 상면과 SOI층(7a, 104a, 123a)의 하면의 계면에 계면층(91, 102, 111, 122)을 형성함으로써, SOI층(7a, 104a, 123a)의 캐리어 축적에 의한 각 메모리셀(27)의 특성 변동을 회피할 수 있다. 이 결과, NAND형 플래시 메모리(93, 106, 113, 125)의 오동작을 보다 효과적으로 회피할 수 있다.
또한，NAND형 플래시 메모리(94, 107, 114, 126)에서는, 각 메모리셀(21)의 n형 불순물 확산층(20; 20a,20b)이 서로 분리되어 있다. 그러나, 이와 같은 구조 에서도, 전술한 NAND형 플래시 메모리(93, 106, 113, 125)와 마찬가지의 효과를 얻을 수 있다. 예를 들면, 각 메모리셀(21)의 기입 동작을 행할 때에는, SOI층(7a, 104a, 123a)으로부터 부유 게이트 전극(9) 내에 전자가 이송된다. 그리고, 이와 대략 동시에, 홀이 부유 게이트 전극(9)으로부터 SOI층(7a, 104a, 123a) 내에 이송되어 SOI층(7a, 104a, 123a) 내의 전위가 변동한다. 이때, NAND형 플래시 메모리(94, 107, 114, 126)의 메모리셀(21)에서는, 전술한 메모리셀(27)과 마찬가지로, 계면층(91, 102, 111, 122)이 홀의 재결합 중심으로서 기능한다. 이것에 의해, 각 메모리셀(21)의 기입 동작 시의 SOI층(7a, 104a, 123a) 내의 전위 변동을 실질적으로 대부분 무시할 수 있다. 이 결과, NAND형 플래시 메모리(93, 106, 113, 125)와 마찬가지로，NAND형 플래시 메모리(94, 107, 114, 126)의 오동작을 보다 효과적으로 회피할 수 있다.
또한, 계면층(91, 102, 111, 122)은, NAND형 플래시 메모리(93, 94, 113, 114)와 같이, 반드시 매립 절연막(12, 67, 101, 121)의 표면을 전면적으로 덮어 형성될 필요는 없다. 계면층(91, 102, 111, 122)은, NAND형 플래시 메모리(106, 107, 125, 126)와 같이, 매립 절연막(12, 67, 101, 121)의 상면과 실리콘 결정층(7, 104, 123; SOI층(7a, 104a, 123a))의 하면의 계면에 형성되면 된다. 이러한 구조에서도, 계면층(91, 102, 111, 122)은 전술한 캐리어의 생성 및 재결합 중심으로서의 기능을 얻을 수 있다. 즉, NAND형 플래시 메모리(106, 107, 125, 126)는, NAND형 플래시 메모리(93, 94, 113, 114)와 마찬가지로 오동작이 일어나기 어렵게 되어 있다.
또한，도 23b, 도 24b, 도 31b 및 도 32b에 도시한 NAND형 플래시 메모리(106, 107, 125, 126)에서는，도 20b, 도 21b, 도 26b 및 도 27b에 도시한 NAND형 플래시 메모리(93, 94, 113, 114)와 달리, 매립 절연막(12, 101, 121)과 SOI층(104a, 123a)의 계면에 계면층이 형성되어 있지 않다. 즉, NAND형 플래시 메모리(106, 107, 125, 126)에서는, 터널 절연막(8) 바로 아래의 도시하지 않은 채널 영역에 계면층(102, 122)이 접하여 있지 않다. 이와 같은 구조에 의하면, 각 메모리셀(21, 27)의 임계치의 제어성을 높일 수 있으므로, 예를 들면 각 메모리셀(21, 27)에 판독 동작을 행하게 할 때의 채널 전류의 저하를 불러오기 어렵게 할 수 있다. 따라서, NAND형 플래시 메모리(106, 107, 125, 126) 및 이들 메모리셀 구조(21, 27)는, NAND형 플래시 메모리(93, 94, 113, 114) 및 이들 메모리셀 구조(21, 27)에 비하여 보다 고속 동작이 요구되는 환경에의 적용에 맞추어져 있다.
또한, 본 발명에 따른 불휘발성 반도체 기억 장치 및 그 제조 방법은, 전술한 제1∼제4 각 실시 형태에는 제약되지 않는다. 본 발명의 취지를 일탈하지 않는 범위에서, 그들의 구성, 혹은 제조 공정 등의 일부를 여러 가지 다양한 설정으로 변경하거나, 혹은 각종 설정을 적절하게, 적당하게 조합해서 이용하여 실시할 수 있다.
예를 들면, 제1 및 제3 각 실시 형태에서는, 실리콘 결정 기판(1)의 내부에 매립 스페이서층으로 되는 실리콘 게르마늄 혼정층(6, 64)을 일단 형성한다. 계속해서, 이 실리콘 게르마늄 혼정층(6, 64) 및 실리콘 결정 기판(1)을 기초로 하여 실리콘 결정층(7)을 에피택셜 성장시킨다. 계속해서, 실리콘 결정 기판(1)의 내부 로부터 실리콘 게르마늄 혼정층(6, 64)을 선택적으로 제거하여 공동(11, 66)을 형성한다. 이후, 공동(11, 66)의 내부에 실리콘 산화막(12, 67)을 매립함으로써 부분 SOI 구조(14, 68)를 형성한다. 그러나, 이와 같은 공정을 거쳐서 부분 SOI 구조(14, 68)를 형성하는 경우에서도, 매립 스페이서층(6, 64)의 재료는 실리콘 게르마늄 혼정층에는 한정되지 않는다. 매립 스페이서층(6, 64)은, 이것을 에피택셜 성장의 재료(시드층)로서 실리콘 결정층(7)이 에피택셜 성장할 수 있음과 함께, 실리콘 결정 기판(1)이나 실리콘 결정층(7; SOI층(7a))과 같이 실리콘 결정을 포함하는 다른 층과의 에칭 선택성을 확보할 수 있는 재료이면, 다른 재료를 이용하여 형성하여도 무방하다.
이러한 특징을 발휘할 수 있는 매립 스페이서층(6)의 재료와 이것을 시드층으로 하는 실리콘 결정층(7)의 재료의 조합으로서는, 후술하는 바와 같은 조합을 들 수 있다. 예를 들면, 매립 스페이서층(6)을 인 도프 실리콘에 의해 형성한 경우, 실리콘 결정층(7)은 불순물이 첨가되어 있지 않은 실리콘(언도프 실리콘)을 이용하여 형성하면 된다. 여기에서는, 이러한 재료의 조합을 (언도프)실리콘/인 도프 실리콘이라 표기한다. 그리고, 이와 마찬가지의 특징을 발휘할 수 있는 재료의 조합으로서는, 그 밖에 (언도프)실리콘/붕소 도프 실리콘, (언도프)실리콘 게르마늄/인 도프 실리콘 게르마늄, 혹은 (언도프)실리콘 게르마늄/붕소 도프 실리콘 게르마늄 등을 들 수 있다.
또한, 제1 실시 형태에서는, 실리콘 결정 기판(1), 실리콘 게르마늄 혼정층(6), 실리콘 결정층(7), 실리콘 산화막(8) 및 인 도프 다결정 실리콘층(9)으로 이루어지는 적층 구조 중 실리콘 게르마늄 혼정층(6)만을 선택적으로 에칭하여 제거하기에 앞서, 인 도프 다결정 실리콘층(9)에 인을 더욱 도프한다. 이것에 의해, 전하 축적층으로 되는 인 도프 다결정 실리콘층(9)에 대한 실리콘 게르마늄 혼정층(6)의 에칭 선택성을 미리 충분히 높여 둔다. 이 결과, 인 도프 다결정 실리콘층(9)을 에칭하지 않고, 실리콘 게르마늄 혼정층(6)만을 선택적으로 에칭할 수 있다. 그러나, 전하 축적층(9)을 에칭하지 않고 실리콘 게르마늄 혼정층(6)만을 선택적으로 에칭하는 방법은, 이것에는 한정되지 않는다.
예를 들면, 실리콘 게르마늄 혼정층(6)에 비하여 에칭되기 어려운, 불순물이 도프되어 있지 않은 언도프 실리콘층을 이용하여 전하 축적층을 형성하면 된다. 이 방법에 의하면, 언도프 실리콘층을 에칭하지 않고 실리콘 게르마늄 혼정층(6) 만을 선택적으로, 또한, 용이하게 에칭할 수 있다. 그리고, 실리콘 게르마늄 혼정층(6)을 제거하여 형성되는 공동(11) 내에 매립 절연막(12)을 형성한 후, 언도프 실리콘층이 부유 게이트 전극(9)으로서 기능하도록, 이온 주입법에 의해 언도프 실리콘층에 인을 도핑하면 된다. 이와 같은 방법에 의해서도, 제1 실시 형태의 NAND형 플래시 메모리(25, 29)를 제조할 수 있다.
또한, 제1∼제4 각 실시 형태에서는, 실리콘 결정층(7, 32, 104, 123; SOI층(7a, 32a,104a,123a)) 위에 복수개의 메모리셀(21, 27, 35, 74, 78)을 형성한 후에 실리콘 결정 기판(1)의 표층부 및 실리콘 결정층(7, 32, 104, 123) 내에 불순물을 주입하여 불순물 확산층(20, 26, 40, 73, 77)을 형성하였지만, 불순물 확산층을 형성하는 방법은 이것에는 한정되지 않는다. 예를 들면, 실리콘 결정 기판(1) 및 실리콘 결정층(7, 32, 123)의 내부로부터 실리콘 게르마늄 혼정층(6)을 제거하기에 앞서, 소위 스우 인플렌테이션을 이용하여 실리콘 결정 기판(1)의 표층부 및 실리콘 결정층(7, 32, 123)의 내부에 미리 전면적으로 불순물을 주입하여도 무방하다. 이것에 의해, 실리콘 결정 기판(1)의 표층부 및 실리콘 결정층(7, 32, 123)의 내부에 전면적으로 불순물 확산층이 형성된다.
이후, 제1∼제4 각 실시 형태와 마찬가지로, 각 메모리셀(21, 27, 35, 74, 78)의 게이트 전극 구조(18, 71)를 마스크로 하여 다시 실리콘 결정 기판(1)의 표층부 및 실리콘 결정층(7, 32, 123)의 내부에 불순물을 주입한다. 이것에 의해, NAND형 플래시 메모리(29, 76, 93, 106, 113, 125)의 각 메모리셀(27, 74)과 마찬가지로, 고농도 불순물 확산 영역(26a, 73a)과 저농도 불순물 확산 영역(26b, 73b)이 접속된 불순물 확산층(26, 73)을 공유하는 메모리셀(27, 74)을 형성할 수 있다.
또한, 제4 실시 형태에서는, 실리콘 산화막으로 이루어지는 매립 절연막(12, 67, 101, 121)에 실리콘 질화막으로 이루어지는 계면층(91, 102, 111, 122)을 조합하여 이용하는 경우를 도시하였지만, 매립 절연막과 계면층의 재료의 조합은 이것에 한정되지 않는다. 예를 들면, 실리콘 산질화막으로 이루어지는 매립 절연막에, 매립 절연막의 실리콘 산질화막보다도 질소 농도가 높은 고농도 실리콘산 질화막으로 이루어지는 계면층을 조합하여도 된다. 이 경우에도, 질소 농도가 높으면 높을수록, 캐리어의 생성/재결합 중심으로서의 효과가 보다 커지므로, SOI층의 전위 변동을 보다 저감시켜서, 불휘발성 반도체 기억 장치의 오동작을 회피하는 효과를 보다 높일 수 있다.
또한, 계면층의 재료는, 실리콘 질화막이나 실리콘 산질화막뿐만 아니라, 실리콘 탄화층이나 탄소를 함유하는 실리콘 산화층이어도 된다. 이 경우에도, 실리콘 질화막이나 실리콘 산질화막을 이용하여 계면층을 형성하는 경우와 마찬가지의 효과를 얻을 수 있다. 예를 들면, 절연막이 매립되는 소자 분리홈이나 공동을 형성한 후에, 소자 분리홈이나 공동의 내부에 노출한 실리콘 결정 기판이나 SOI층의 표면에, 고농도 실리콘 산질화막, 실리콘 탄화층, 혹은 탄소를 함유하는 실리콘 산화막 등으로 이루어지는 계면층을 형성하여도 무방하다. 혹은, 질소 및 탄소 중 적어도 하나를 함유하는 절연재를 매립 절연막으로서 소자 분리홈이나 공동의 내부에 매립한 후에 막 내의 질소나 탄소를 가열 처리 등으로 확산시켜서, 고농도 실리콘산 질화막, 실리콘 탄화층, 또는 탄소를 함유하는 실리콘 산화막으로 이루어지는 계면층을 형성하여도 무방하다. 이와 같이, 계면층은, 질소 및 탄소 중 적어도 하나를 함유하는 반도체 화합물의 층이면 된다.
또한, 제1, 제2 및 제4 각 실시 형태에서는, 인 도프 다결정 실리콘층에 의해 전하 축적층(9)을 형성함과 함께, 이 인 도프 다결정 실리콘층(9)을 부유 게이트 전극으로 하는 플로팅 게이트형 트랜지스터(21, 27, 35)를 이용하여 메모리셀을 구성하였다. 그러나, 메모리셀은 플로팅 게이트형 트랜지스터(21, 27, 35)에는 한정되지 않는다. 예를 들면, 제3 실시 형태에서 설명한 공정을 제1, 제2 및 제4 각 실시 형태에 적용함으로써, 각 플로팅 게이트형 트랜지스터(21, 27, 35) 대신에, 실리콘 질화막 등의 절연막을 전하 축적층으로 하는 MONOS형 트랜지스터(74, 78)를 이용하여 메모리셀을 구성하여도 무방하다. 혹은 반대로, 제1 실시 형태에서 설명 한 공정을 제3 실시 형태에 적용함으로써, 각 MONOS형 트랜지스터(74, 78) 대신에, 인 도프 다결정 실리콘층(9)을 부유 게이트 전극으로 하는 플로팅 게이트형 트랜지스터(21, 27, 35)를 이용하여 메모리셀을 구성하여도 무방하다. 또한, 각 MONOS형 트랜지스터(74, 78) 대신에, MONOS 구조의 금속층(M)을 실리콘층(S) 대신에, 소위 SONOS형 트랜지스터를 이용하여 메모리셀을 구성하여도 무방하다.
당 분야의 업자라면 부가적인 장점 및 변경들을 용이하게 생각해 낼 것이다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구 범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경이 가능하다.
도 1a, 도 1b 및 도 1c는, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시한 도면.
도 2a, 도 2b 및 도 2c는, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시한 도면.
도 3a, 도 3b 및 도 3c는, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시한 도면.
도 4a, 도 4b 및 도 4c는, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시한 도면.
도 5a, 도 5b 및 도 5c는, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시한 도면.
도 6a, 도 6b 및 도 6c는, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시한 도면.
도 7a, 도 7b 및 도 7c는, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시한 도면.
도 8a, 도 8b 및 도 8c는, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시한 도면.
도 9a 및 도 9b는, 제1 실시 형태에 따른 불휘발성 반도체 기억 장치의 변형예의 제조 공정을 도시한 단면도.
도 10a 및 도 10b는, 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 제 조 공정을 도시한 단면도.
도 11a 및 도 11b는, 제2 실시 형태에 따른 불휘발성 반도체 기억 장치의 변형예의 제조 공정을 도시한 단면도.
도 12a, 도 12b 및 도 12c는, 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시한 도면.
도 13a 및 도 13b는, 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시한 단면도.
도 14a 및 도 14b는, 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시한 단면도.
도 15a 및 도 15b는, 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시한 단면도.
도 16a 및 도 16b는, 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시한 단면도.
도 17a 및 도 17b는, 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시한 단면도.
도 18a 및 도 18b는, 제3 실시 형태에 따른 불휘발성 반도체 기억 장치의 변형 예를 도시한 도면.
도 19a 및 도 19b는, 제4 실시 형태에 따른 불휘발성 반도체 기억 장치의 제조 공정을 도시한 단면도.
도 20a 및 도 20b는, 제4 실시 형태에 따른 불휘발성 반도체 기억 장치의 제 조 공정을 도시한 단면도.
도 21a 및 도 21b는, 제4 실시 형태에 따른 불휘발성 반도체 기억 장치의 제1 변형예를 도시한 단면도.
도 22a, 도 22b, 도 22c 및 도 22d는, 제4 실시 형태에 따른 불휘발성 반도체 기억 장치의 제2 변형예의 제조 공정을 도시한 단면도.
도 23a 및 도 23b는, 제4 실시 형태에 따른 불휘발성 반도체 기억 장치의 제2 변형예의 제조 공정을 도시한 단면도.
도 24a 및 도 24b는, 제4 실시 형태에 따른 불휘발성 반도체 기억 장치의 제3 변형예를 도시한 단면도.
도 25a 및 도 25b는, 제4 실시 형태에 따른 불휘발성 반도체 기억 장치의 제4 변형예의 제조 공정을 도시한 단면도.
도 26a 및 도 26b는, 제4 실시 형태에 따른 불휘발성 반도체 기억 장치의 제4 변형예의 제조 공정을 도시한 단면도.
도 27a 및 도 27b는, 제4 실시 형태에 따른 불휘발성 반도체 기억 장치의 제5 변형예를 도시한 단면도.
도 28a, 도 28b 및 도 28c는, 제4 실시 형태에 따른 불휘발성 반도체 기억 장치의 제6 변형예의 제조 공정을 도시한 도면.
도 29a, 도 29b 및 도 29c는, 제4 실시 형태에 따른 불휘발성 반도체 기억 장치의 제6 변형예의 제조 공정을 도시한 도면.
도 30a 및 도 30b는, 제4 실시 형태에 따른 불휘발성 반도체 기억 장치의 제 6 변형예의 제조 공정을 도시한 도면.
도 31a 및 도 31b는, 제4 실시 형태에 따른 불휘발성 반도체 기억 장치의 제6의 변형예의 제조 공정을 도시한 도면.
도 32a 및 도 32b는, 제4 실시 형태에 따른 불휘발성 반도체 기억 장치의 제7 변형예를 도시한 단면도.

Claims (20)

  1. 반도체 기판-이 반도체 기판의 표면 위에는 반도체층이 형성되어 있으며, 상기 반도체 기판의 표층부의 적어도 1개소에는 절연재가 그 표면을 상기 반도체층에 의해 덮여져 부분적으로 형성되어 있음-과,
    복수개의 메모리셀
    을 포함하며,
    상기 복수개의 메모리셀은,
    제1 절연막-이 제1 절연막은 상기 반도체층의 표면을 덮어 형성되어 있음-과,
    복수의 전하 축적층-이들 각 전하 축적층은 상기 절연재의 위쪽에서 상기 제1 절연막 위에 부분적으로 형성되어 있음-과,
    복수의 제2 절연막-이들 각 제2 절연막은 상기 각 전하 축적층 위에 형성되어 있음-과,,
    복수의 도전층-이들 각 도전층은 상기 각 제2 절연막 위에 형성되어 있음-과,
    불순물 확산층-이 불순물 확산층은 적어도 상기 절연재의 위쪽에서 상기 반도체층 내에 부분적으로 또는 전면적으로 형성되어 있으며, 하단부의 적어도 일부가 상기 절연재의 상면에서 규정되어 있음-
    을 구비하는 불휘성 반도체 기억 장치.
  2. 제1항에 있어서,
    소자 분리 영역이, 그 하단부를 상기 절연재보다도 깊은 위치까지 달하여 상기 반도체층 및 상기 반도체 기판의 내부에 형성되어 있는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 각 메모리셀의 상기 각 불순물 확산층끼리 일체화되어 있는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 절연재가 상기 반도체 기판의 표면을 따라 복수 개소에 형성되어 있는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 절연재가 상기 반도체 기판의 표면을 따라 복수 개소에 형성되어 있으며, 상기 불순물 확산층의 하부의 일부가 상기 절연재끼리의 사이에서 상기 반도체 기판의 내부에 달하고 있는 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 각 메모리셀의 상기 각 불순물 확산층끼리가 일체화되어 있으며, 이 일체화된 불순물 확산층은 불순물 농도가 보다 진한 영역과 불순물 농도가 보다 연한 영역을 갖고 있는 불휘발성 반도체 기억 장치.
  7. 제1항에 있어서,
    반도체 화합물의 층을 더 포함하며,
    상기 반도체 화합물의 층은 질소 및 탄소 중 적어도 하나를 함유하고, 상기 반도체층 및 상기 반도체 기판과 상기 절연재의 계면 중 적어도 상기 절연재의 상면과 상기 반도체층의 계면에 형성되어 있는 불휘발성 반도체 기억 장치.
  8. 제1항에 있어서,
    반도체 화합물의 층을 더 포함하며,
    상기 반도체 화합물의 층은 질소 및 탄소 중 적어도 하나를 함유하고, 상기 절연재의 표면을 전면적으로 덮어 형성되어 있는 불휘발성 반도체 기억 장치.
  9. 제1항에 있어서,
    반도체 화합물의 층을 더 포함하며,
    상기 반도체 화합물의 층은 적어도 질소를 함유하고, 상기 절연재보다도 질소 농도가 높으며, 상기 반도체층 및 상기 반도체 기판과 상기 절연재의 계면 중 적어도 상기 절연재의 상면과 상기 반도체층의 계면에 형성되어 있는 불휘발성 반 도체 기억 장치.
  10. 제1항에 있어서,
    적어도 1개의 선택 게이트 트랜지스터를 더 포함하며,
    상기 적어도 1개의 선택 게이트 트랜지스터는
    상기 제1 절연막과,
    상기 각 전하 축적층과 동일한 재료로 이루어지는 층-이 층은 적어도 일부가 상기 절연재의 위쪽으로부터 떨어진 영역에서 상기 제1 절연막 위에 부분적으로 형성되어 있음-과,
    상기 제2 절연막과 동일한 재료로 이루어지는 층-이 층은 상기 각 전하 축적층과 동일한 재료로 이루어지는 층의 위에 형성되어 있음-과,
    상기 각 도전층과 동일한 재료로 이루어지는 층-이 층은 상기 각 제2 절연막과 동일한 재료로 이루어지는 층 위에 형성되어 있으며, 상기 각 제2 절연막과 동일한 재료로 이루어지는 층을 관통하여 상기 각 전하 축적층과 동일한 재료로 이루어지는 층에 접속되어 있음-과,
    선택 게이트 트랜지스터용 불순물 확산층-이 선택 게이트 트랜지스터용 불순물 확산물층은 적어도 일부가 상기 절연재의 위쪽으로부터 떨어진 영역에서 상기 반도체층 내에 형성되어 있으며, 하단부의 적어도 일부가 상기 절연재의 상면에서 규정되어 있음-
    을 더 구비하는 불휘발성 반도체 기억 장치.
  11. 제1항에 있어서,
    상기 절연재의 위쪽의 영역에서의 상면이 상기 절연재의 위쪽으로부터 떨어진 영역에서의 상면보다도 높으며, 상기 절연재의 위쪽의 영역과 상기 절연재의 위쪽으로부터 떨어진 영역의 경계부에 단차를 갖고 있는 불휘발성 반도체 기억 장치.
  12. 제1항에 있어서,
    상기 제1 절연막은, 상기 절연재의 위쪽 영역과 상기 절연재의 위쪽으로부터 떨어진 영역에서 두께가 동일한, 상기 절연재의 위쪽 영역에서의 상면이 상기 절연재의 위쪽으로부터 떨어진 영역에서의 상면보다도 높으며, 상기 절연재의 위쪽 영역과 상기 절연재의 위쪽으로부터 떨어진 영역의 경계부에 단차를 갖고 있는 불휘발성 반도체 기억 장치.
  13. 제1항에 있어서,
    적어도 1개의 선택 게이트 트랜지스터를 더 포함하며,
    상기 적어도 1개의 선택 게이트 트랜지스터
    상기 제1 절연막과,
    상기 각 전하 축적층과 동일한 재료로 이루어지는 층-이 층은 적어도 일부가 상기 절연재의 위쪽으로부터 떨어진 위치에서 상기 제1 절연막 위에 부분적으로 형성되어 있음-과,
    상기 각 제2 절연막과 동일한 재료로 이루어지는 층-이 층은 상기 각 전하 축적층과 동일한 재료로 이루어지는 층 위에 형성되어 있음-과,
    상기 각 도전층과 동일한 재료로 이루어지는 층-이 층은 상기 각 제2 절연막과 동일한 재료로 이루어지는 층 위에 형성되어 있으며, 상기 각 제2 절연막과 동일한 재료로 이루어지는 층을 관통하여 상기 각 전하 축적층과 동일한 재료로 이루어지는 층에 접속되어 있음-과,
    선택 게이트 트랜지스터용 불순물 확산층-이 선택 게이트 트랜지스터용 불순물 확산층은 적어도 일부가 상기 절연재의 위쪽으로부터 떨어진 영역에서 상기 반도체층 내에 형성되어 있으며, 하단부의 적어도 일부가 상기 절연재의 상면에서 규정되어 있음-
    을 더 구비하며,
    상기 선택 게이트 트랜지스터는, 상기 절연재의 위쪽 영역과 상기 절연재의 위쪽으로부터 떨어진 영역의 경계부에 형성된 단차부를 걸쳐 형성되어 있으며, 상기 절연재 위쪽의 영역에서의 부분이 상기 절연재 위쪽으로부터 떨어진 영역에서의 부분보다도 높게 형성되어 있고, 저부가 계단 형상으로 형성되어 있는
    불휘발성 반도체 기억 장치.
  14. 제1항에 있어서,
    상기 제1 절연막은, 상기 절연재의 위쪽으로부터 떨어진 영역에서의 막 두께가 상기 절연재의 위쪽 영역에서의 막 두께보다도 얇게 형성되어 있는 불휘발성 반 도체 기억 장치.
  15. 제1항에 있어서,
    적어도 1개의 선택 게이트 트랜지스터를 더 포함하며,
    상기 적어도 1개의 선택 게이트 트랜지스터는
    상기 제1 절연막-이 상기 제1 절연막은 상기 절연재의 위쪽으로부터 떨어진 영역에서의 막 두께가 상기 절연재의 위쪽 영역에서의 막 두께보다도 얇게 형성되어 있음-과,
    상기 각 전하 축적층과 동일한 재료로 이루어지는 층-이 층은 상기 절연재의 위쪽으로부터 떨어진 영역에서 상기 제1 절연막 위에 부분적으로 형성되어 있으며, 상기 절연재 위쪽 영역에 형성된 상기 각 메모리셀의 상기 각 전하 축적층보다도 두껍게 형성되어 있음-과,
    상기 각 제2 절연막과 동일한 재료로 이루어지는 층-이 층은 상기 각 전하 축적층과 동일한 재료로 이루어지는 층 위에 형성되어 있음-과,
    상기 각 도전층과 동일한 재료로 이루어지는 층-이층은 상기 각 제2 절연막과 동일한 재료로 이루어지는 층 위에 형성되어 있으며, 상기 각 제2 절연막과 동일한 재료로 이루어지는 층을 관통하여 상기 각 전하 축적층과 동일한 재료로 이루어지는 층에 접속되어 있음-과,
    선택 게이트 트랜지스터용 불순물 확산층-이 선택 트랜지스터용 불순물 확산물층은 적어도 일부가 상기 절연재의 위쪽으로부터 떨어진 위치에서 상기 반도체층 내에 형성되어 있으며, 하단부의 적어도 일부가 상기 절연재의 상면에서 규정되어 있음-
    을 구비하는 불휘발성 반도체 기억 장치.
  16. 제15항에 있어서,
    상기 각 전하 축적층과 동일한 재료로 이루어지는 층은, 상기 제1 절연막의 상기 절연재의 위쪽으로부터 떨어진 영역과 상기 절연재 위쪽의 영역의 막 두께 차를 보완하여, 그 상면이 상기 절연재 위쪽의 영역에 형성된 상기 각 메모리셀의 상기 각 전하 축적층의 상면과 동일한 높이에 형성되어 있는 불휘발성 반도체 기억 장치.
  17. 제1항에 있어서,
    상기 반도체 기판은 실리콘 기판이며,
    상기 반도체층은 실리콘 결정층이며,
    상기 제1 절연막은 실리콘 산화막이며,
    상기 각 전하 축적층은 다결정 실리콘층이며,
    상기 각 제2 절연막은 금속 산화물의 막이고,
    상기 각 도전층은 실리콘을 함유하는 금속 화합물의 층
    인 불휘발성 반도체 기억 장치.
  18. 제1항에 있어서,
    상기 반도체 기판은 실리콘 기판이며,
    상기 반도체층은 실리콘 결정층이며,
    상기 제1 절연막은 실리콘 산화막이며,
    상기 각 전하 축적층은 실리콘 및 질소를 함유하는 화합물의 막이며,
    상기 각 제2 절연막은 산화막이고,
    상기 각 도전층은 금속 단체로 이루어지는 층 또는 실리콘 단체로 이루어지는 층
    인 불휘발성 반도체 기억 장치.
  19. 반도체 기판의 표면으로부터 부분적으로 내려져 표층부에 형성된 적어도 1개의 오목부에 희생층을 형성하고, 이 희생층의 표면 및 상기 반도체 기판의 표면을 덮어 반도체층을 형성하는 공정과,
    상기 반도체층의 표면을 덮어 제1 절연막 및 전하 축적층을 적층하여 형성하며, 상기 전하 축적층, 상기 제1 절연막, 상기 반도체층, 및 상기 희생층을 관통하여 상기 희생층보다도 하측의 상기 반도체 기판의 내부에 달하는 홈을 복수개 형성하는 공정과,
    상기 반도체 기판의 내부로부터 상기 희생층을 선택적으로 제거하여 상기 각 홈에 연통하는 공동을 상기 반도체 기판의 내부에 형성하며, 상기 각 홈을 경유하여 상기 공동의 내부에 절연재를 형성하고 또한 이 절연재의 상면이 상기 제1 절연 재의 상면보다도 높아질 때까지 상기 각 홈의 내부에 상기 절연재를 형성하는 공정과,
    상기 각 홈의 내부에 형성된 상기 절연재의 표면 및 상기 전하 축적층의 표면을 덮어 제2 절연막 및 절연층을 적층하여 형성하며, 적어도 상기 공동 내에 형성된 상기 절연재의 위쪽의 상기 도전층, 상기 제2 절연막 및 상기 전하 축적층을 상기 제1 절연막의 표면이 노출될 때까지 부분적으로 제거하여 상기 도전층, 상기 제2 절연막, 및 상기 전하 축적층으로 이루어지는 적층 구조를 적어도 상기 절연재의 위쪽에서 상기 제1 절연막 위에 복수개 남기는 공정과,
    상기 각 적층 구조를 마스크로 하여 적어도 상기 절연재의 위쪽의 상기 반도체층 내에 불순물을 부분적으로 공급하거나 상기 희생층을 제거하기에 앞서 적어도 상기 반도체층 내에 상기 불순물을 미리 전면적으로 공급함으로써, 불순물 확산층을 형성하는 공정
    을 포함하는 불휘발성 반도체 기억장치의 제조 방법.
  20. 제19항에 있어서,
    상기 희생층을 제거하기에 앞서 미리 상기 전하 축적층을 상기 희생층보다도 에칭되기 어렵게 해 두거나, 혹은 상기 전하 축적층을 상기 희생층보다도 에칭되기 어려운 재료에 의해 형성하는 불휘발성 반도체 기억 장치의 제조 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009099598A (ja) * 2007-10-12 2009-05-07 Toshiba Corp 半導体装置及びその製造方法
JP2009295694A (ja) * 2008-06-03 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5364394B2 (ja) * 2009-02-16 2013-12-11 株式会社東芝 不揮発性半導体記憶装置
JP2010205944A (ja) * 2009-03-04 2010-09-16 Toshiba Corp 不揮発性半導体記憶装置
US9281073B2 (en) 2009-03-11 2016-03-08 Micron Technology, Inc. Methods of operating a memory device having a buried boosting plate
US8098529B2 (en) * 2009-03-11 2012-01-17 Micron Technology, Inc. Memory device having buried boosting plate and methods of operating the same
JP4987918B2 (ja) * 2009-08-27 2012-08-01 株式会社東芝 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
KR101209003B1 (ko) * 2010-10-14 2012-12-06 주식회사 유진테크 3차원 구조의 메모리 소자를 제조하는 방법 및 장치
KR101137928B1 (ko) * 2010-10-22 2012-05-09 에스케이하이닉스 주식회사 비휘발성 메모리 장치 제조 방법
US8900937B2 (en) * 2013-03-11 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device structure and methods of making same
US10685970B2 (en) * 2018-06-06 2020-06-16 Globalfoundries Singapore Pte. Ltd. Low cost multiple-time programmable cell on silicon on insulator technology and method for producing the same
JP2021044429A (ja) * 2019-09-12 2021-03-18 キオクシア株式会社 磁気記憶装置
JP2021129042A (ja) * 2020-02-14 2021-09-02 キオクシア株式会社 半導体装置およびその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04365377A (ja) * 1991-06-13 1992-12-17 Agency Of Ind Science & Technol 半導体装置
JP3959165B2 (ja) * 1997-11-27 2007-08-15 株式会社東芝 不揮発性半導体記憶装置
TW466755B (en) * 2000-12-08 2001-12-01 Macronix Int Co Ltd Manufacturing method of flash memory
US6963103B2 (en) * 2001-08-30 2005-11-08 Micron Technology, Inc. SRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators
TWI291049B (en) * 2003-02-25 2007-12-11 Toshiba Matsushita Display Tec Liquid crystal display device
JP3884397B2 (ja) * 2003-04-25 2007-02-21 株式会社東芝 不揮発性半導体記憶装置
US7176041B2 (en) * 2003-07-01 2007-02-13 Samsung Electronics Co., Ltd. PAA-based etchant, methods of using same, and resultant structures
JP4927321B2 (ja) * 2004-06-22 2012-05-09 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2006073939A (ja) 2004-09-06 2006-03-16 Toshiba Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
JP4498198B2 (ja) * 2005-04-12 2010-07-07 株式会社東芝 不揮発性半導体記憶装置
KR100735929B1 (ko) 2005-06-11 2007-07-06 삼성전자주식회사 낸드형 플래시 메모리 어레이 및 그 동작 방법
JP2006351881A (ja) * 2005-06-16 2006-12-28 Toshiba Corp 半導体記憶装置及び半導体記憶装置の製造方法
JP4661707B2 (ja) * 2005-10-03 2011-03-30 セイコーエプソン株式会社 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
KR100669353B1 (ko) * 2005-10-14 2007-01-16 삼성전자주식회사 비휘발성 기억소자 및 그 형성방법
JP4751169B2 (ja) * 2005-10-17 2011-08-17 株式会社東芝 半導体記憶装置及びその製造方法
JP2008078404A (ja) * 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
KR100764343B1 (ko) * 2006-09-22 2007-10-08 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조방법
JP4791949B2 (ja) * 2006-12-22 2011-10-12 株式会社東芝 不揮発性半導体メモリ

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JP4643617B2 (ja) 2011-03-02
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US20100171164A1 (en) 2010-07-08
KR101000700B1 (ko) 2010-12-10
US20090001442A1 (en) 2009-01-01

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