TW201830670A - 半導體裝置及其製造方法 - Google Patents

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Abstract

半導體裝置包括：閘極層疊結構，所述閘極層疊結構圍繞通道層；共同源極線，所述共同源極線填充彼此相鄰的所述閘極層疊結構之間的分離區域，並且具有包括第一凹部的上表面；以及支撐絕緣層，所述支撐絕緣層填充所述第一凹部，並且具有面向所述通道層的一部分的側壁。

Description

半導體裝置及其製造方法
本發明的各種實施方式總體上涉及半導體裝置及其製造方法，並且更具體地，涉及包括層疊結構的半導體裝置及其製造方法。
相關申請的交叉引用
本申請於35 U.S.C.§119(a)的規範下要求於2016年11月8日提交的韓國專利申請第10-2016-0148176號的優先權，將其全部內容通過引用結合於此。
半導體裝置可以包括存儲資料的記憶體單元。半導體裝置的記憶體單元可以按照三維來佈置以獲得更高的整合度。包括三維佈置的記憶體單元的三維半導體裝置可以包括圍繞通道層的層疊結構。層疊結構可以包括彼此交替層疊的層間絕緣層和導電圖案。可以增加層疊結構的高度以提高整合度。然而，在三維半導體裝置的製造處理期間可能會發生諸如層疊結構彎曲的結構變形。
根據實施方式，一種半導體裝置可以包括：閘極層疊結構，所述閘極層疊結構圍繞通道層；共同源極線，所述共同源極線填充彼此相 鄰的所述閘極層疊結構之間的分離區域，並且具有包括第一凹部的上表面；以及支撐絕緣層，所述支撐絕緣層填充所述第一凹部，並且具有面向所述通道層的一部分的側壁。
所述第一凹部可以在所述第一方向上彼此間隔開。
所述分離區域可以包括在所述第一方向上彼此交替佈置的並且彼此耦接的第一狹縫和第二狹縫。
根據實施方式，一種半導體裝置可以包括：閘極層疊結構；以及共同源極線，所述共同源極線具有面向所述閘極層疊結構的凹凸不平的側壁，並且被佈置在所述閘極層疊結構之間。每個凹凸不平的所述側壁均具有在第一方向上彼此交替的凹陷和突起。
根據實施方式，一種半導體裝置可以包括：閘極層疊結構；以及共同源極線，所述共同源極線被佈置在所述閘極層疊結構之間，並且具有面向所述閘極層疊結構的側壁，其中，凹陷和突起被形成在所述側壁、所述共同源極線的底表面和上表面上。
根據實施方式，一種製造半導體裝置的方法可以包括以下步驟：形成包括彼此交替層疊的第一材料層和第二材料層的層疊結構；形成穿過所述層疊結構的並且在第一方向上彼此間隔開的第一狹縫；用第三材料層填充每個所述第一狹縫的下部；用第四材料層填充每個所述第一狹縫的上部；當所述層疊結構被所述第三材料層和所述第四材料層支撐時，形成穿過所述第一材料層和所述第二材料層的並且在所述第一方向上與所述第一狹縫相鄰的第二狹縫；以及當所述第一材料層被所述第四材料層支撐時，通過所述第二狹縫去除所述第三材料層。
該方法亦可以包括以下步驟：當所述第二材料層包括具有不同於所述第一材料層的蝕刻速率的犧牲層時，當所述第一材料層被所述第四材料層支撐時，通過所述第二狹縫去除所述第二材料層；以及用閘極導電材料填充去除了所述第二材料層的區域。
當所述第二材料層包括閘極導電材料時，所述層疊結構可以通過所述第一狹縫和所述第二狹縫而被劃分成多個閘極層疊結構。
該方法亦可以包括以下步驟：在形成所述第三材料層和所述第四材料層之前，在每個所述第一狹縫的側壁上形成包括具有不同於所述第三材料層的蝕刻速率的材料的保護層。
該方法亦可以包括以下步驟：在所述第二狹縫的表面和去除了所述第三材料層的表面上形成側壁絕緣層；部分地蝕刻所述側壁絕緣層以對所述第二狹縫的底表面進行開口；以及在所述側壁絕緣層上形成共同源極線以填充所述第二狹縫和去除了所述第三材料層的區域。
1H‧‧‧第一高度
1H’‧‧‧第一高度
2H‧‧‧第二高度
2H’‧‧‧第二高度
101‧‧‧源極層
103‧‧‧材料層
105‧‧‧材料層
121‧‧‧保護層
125‧‧‧材料層
133‧‧‧支撐絕緣層
151‧‧‧側壁絕緣層
201‧‧‧源極層
221‧‧‧保護層
271‧‧‧絕緣層
233‧‧‧支撐絕緣層
251‧‧‧側壁絕緣層
301‧‧‧源極層
305‧‧‧犧牲源極層
307A~307B‧‧‧源極孔
309A~309B‧‧‧犧牲柱
313‧‧‧材料層
315‧‧‧材料層
321‧‧‧保護層
325‧‧‧材料層
333‧‧‧支撐絕緣層
341‧‧‧接觸源極層
343‧‧‧阻擋絕緣層
351‧‧‧側壁絕緣層
1100‧‧‧記憶體系統
1110‧‧‧控制器
1111‧‧‧靜態隨機存取記憶體(SRAM)
1112‧‧‧CPU
1113‧‧‧主機介面
1114‧‧‧錯誤校正碼(ECC)
1115‧‧‧記憶體介面
1120‧‧‧記憶體裝置
1200‧‧‧計算系統
1210‧‧‧記憶體系統
1211‧‧‧記憶體控制器
1212‧‧‧記憶體裝置
1220‧‧‧CPU
1230‧‧‧隨機存取記憶體(RAM)
1240‧‧‧使用者介面
1250‧‧‧數據機
1260‧‧‧系統匯流排
A-A’‧‧‧線
A1~A4‧‧‧行
B-B’‧‧‧線
B1~B4‧‧‧行
C-C’‧‧‧線
CA1~CA2‧‧‧凹部
CA3‧‧‧凹槽
CH‧‧‧通道層
CSL‧‧‧共同源極線
CP‧‧‧單元柱
CP_A‧‧‧第一組
CP_B‧‧‧第二組
CO‧‧‧芯絕緣層
D-D’‧‧‧線
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧第三方向
DSI‧‧‧汲極分離狹縫
DSL‧‧‧汲極選擇線
DP‧‧‧虛擬柱
E-E’‧‧‧線
F-F’‧‧‧線
G-G’‧‧‧線
GP1~GPn‧‧‧導電圖案
GST1~GST4‧‧‧閘極層疊結構
H-H’‧‧‧線
H‧‧‧通孔
ILD‧‧‧層間絕緣層
LP‧‧‧絕緣插塞
ML‧‧‧記憶體層
ML1~ML2‧‧‧多層記憶體層
OP1~OP2‧‧‧開口
P1‧‧‧第一部分
P2‧‧‧第二部分
PCP‧‧‧初級單元柱
SA‧‧‧分離區域
SI1~SI2‧‧‧狹縫
SRT‧‧‧源極層疊結構
SSL‧‧‧源極選擇線
STA‧‧‧層疊結構
STA1~STA4‧‧‧子層疊結構
UST1~UST2‧‧‧選擇層疊結構
WL‧‧‧字元線
圖1是例示根據本發明的實施方式的半導體裝置的閘極結構和分離閘極結構的結構的平面圖；圖2A、圖2B和圖2C分別是沿著圖1中的線“A-A’”、線“B-B’”和線“C-C’”截取的截面圖；圖3是例示根據本發明的實施方式的共同源極線的示意圖；圖4、圖5A、圖5B、圖5C、圖6A、圖6B、圖6C、圖7A、圖7B、圖7C、圖8、圖9A、圖9B、圖9C、圖10A、圖10B、圖10C、圖11A、圖11B以及圖11C是例示根據本發明的實施方式的半導體裝置的製造 方法的示意圖；圖12A、圖12B、圖13A以及圖13B是例示根據本發明的實施方式的半導體裝置的製造方法的截面圖；圖14是例示根據本發明的另一實施方式的半導體裝置的閘極結構和分離閘極結構的結構的平面圖；圖15A和圖15B分別是沿著圖14A中的線“D-D’”和線“E-E’”截取的截面圖；圖16是例示根據本發明的又一實施方式的半導體裝置的閘極結構和分離閘極結構的結構的平面圖；圖17A、圖17B和圖17C分別是沿著圖16中的線“F-F’”、線“G-G’”和線“H-H’”截取的截面圖；圖18A、圖18B、圖18C、圖19A、圖19B、圖19C、圖20A、圖20B、圖20C、圖21A、圖21B、圖21C、圖22A、圖22B、圖22C、圖23A、圖23B、圖23C、圖24A、圖24B、圖24C、圖25A、圖25B以及圖25C是例示根據本發明的實施方式的半導體裝置的製造方法的截面圖；圖26和圖27是例示本發明的其它實施方式的平面圖；圖28是例示根據本發明的實施方式的記憶體系統的區塊圖；以及圖29是例示根據本發明的實施方式的包括圖28中所示的記憶體系統的計算系統的區塊圖。
以下，將參照附圖詳細描述本發明的各種示例性實施方式。 各種修改和改變可以適用於所例示的示例性實施方式。此外，在不脫離本發明的精神和技術範圍的情況下，本發明所屬領域的技術人員在閱讀本公開之後可以設想包括其改變、等同物或替代的其它實施方式。
本發明的各種實施方式致力於具有增強的結構穩定性的改進的三維半導體記憶體裝置及其製造方法。
應當理解，儘管本文中的術語“第一”、“第二”、“第三”等可以用於描述各種元件，但是這些元件不受這些術語的限制。這些術語用於區分一個元件和另一個元件。因此，在不脫離本發明的精神和範圍的情況下，下面描述的第一元件也可以被稱為第二元件或第三元件。
附圖不一定按比例繪製，並且在一些情況下，可能會誇大比例，以更清楚地例示實施方式的各種元件。例如，在附圖中，與實際尺寸和間隔相比，可能會誇大元件的尺寸和元件之間的間隔，以便於例示。
亦應當理解，當元件被稱為“連接至”或“耦接至”另一元件時，其可以直接在另一元件上、連接至另一元件或耦接至另一元件，或者可以存在一個或更多個中間元件。此外，亦應當理解，當元件被稱為“位於”兩個元件“之間”時，其可以是這兩個元件之間的唯一元件，或者也可以存在一個或更多個中間元件。
當在本文中短語“...和...中的至少一個”與項目列表一起使用時，其是指來自列表的單個專案或清單中專案的任何組合。例如，“A、B和C中的至少一個”是指僅A、僅B、僅C或A、B和C的任何組合。
為便於描述，在本文中可以使用諸如“下面”、“下方”、“下部”、“上方”、“上部”等的空間相對術語來描述如附圖中所例示 的一個元件或特徵與另一個元件或特徵的關係。應當理解，空間相對術語旨在包括除了附圖中所示的方向之外的裝置在製造、使用或操作中的不同方向。例如，如果附圖中的裝置被翻轉，則被描述為位於其它元件或特徵“下方”或“下面”元件將位於其它元件或特徵“上方”。該裝置可以以另外的方式定向(旋轉90度或在其它方向)，並且相應地解釋本文使用的空間相對敘述語。
本文使用的術語僅用於描述特定實施方式的目的，而不是旨在限制本發明。如本文所使用的，除非上下文另有明確指示，否則單數形式也旨在包括複數形式。亦應當理解，當在本說明書中使用術語“包括”、“包括有”，“包含”和“包含有”時，這些術語指定存在所述元件，並且不排除存在或添加一個或更多個其它元件。如本文所使用的，術語“和/或”包括一個或更多個相關所列專案的任何和所有組合。
除非另有定義，否則鑒於本公開的包括本文使用的技術和科學術語的所有術語具有與本發明所屬領域的普通技術人員通常理解的含義相同的含義。亦應當理解，諸如通用字典中所定義的術語應被解釋為具有與其在本公開的上下文和相關技術中的含義一致的含義，並且除非本文另有明確定義，否則不應被解釋為理想化或過於正式的意義。
在下面的描述中，闡述了許多特定細節以提供對本發明的透徹理解。可以在沒有這些特定細節中的一些或全部的情況下實踐本發明。在其它情況下，沒有詳細描述公知的處理結構和/或處理，以避免不必要地使本發明模糊不清。
亦應注意，在一些情況下，如相關領域的技術人員顯而易見 的，除非另有明確指示，否則結合一個實施方式描述的元件(也稱為特徵)可以單獨使用或與另一實施方式的其它元件組合使用。
以下，將參照附圖詳細描述本發明的各種實施方式。
圖1是例示根據本發明的實施方式的半導體裝置的閘極結構和分離閘極結構的結構的平面圖。圖1是沿著閘極結構的頂表面上彼此相交的第一方向D1和第二方向D2延伸的平面截取的平面圖。
參照圖1，半導體裝置可以包括由分離區域SA分離的閘極層疊結構GST1至GST4。每個分離區域SA被置於兩個連續的閘極層疊結構之間並且沿著第一方向D1延伸。每個分離區域與兩個連續的閘極層疊結構相鄰。多個單元柱CP可以穿過閘極層疊結構GST1至GST4中的每一個。每個分離區域SA均可以包括沿著第一方向D1交替佈置的第一狹縫SI1和第二狹縫SI2。
第一狹縫SI1可以在第一方向D1上彼此間隔開。每個第二狹縫SI2中可以在第一方向D1上與相鄰的第一狹縫SI1耦接。從頂部看，第一狹縫SI1和第二狹縫SI2可以具有沿著D1方向延伸的細長的矩形形狀。在D1方向上，第二狹縫SI2可以長於第一狹縫SI1。在D2方向上，第二狹縫SI2可以寬於第一狹縫。第一狹縫SI1和第二狹縫SI2可以具有沿著D1方向延伸的公同對稱軸。
共同源極線CSL可以填充每個分離區域SA。共同源極線CSL可以沿著第一方向D1延伸。共同源極線CSL可以被劃分成佈置在第一狹縫SI1中的第一部分P1(參見圖2C)和佈置在第二狹縫SI2中的第二部分P2。將參照圖2A至圖3來更詳細地描述共同源極線CSL的結構。
共同源極線CSL可以通過保護層121或側壁絕緣層151與閘極層疊結構GST1至GST4分離。保護層121可以被形成在每個第一狹縫SI1的側壁上。側壁絕緣層151可以被形成在每個第二狹縫SI2的側壁上。
共同源極線CSL可以包括填充有支撐絕緣層133的第一凹部。第一凹部可以被佈置在第一狹縫SI1中並且在第一方向D1上彼此間隔開。將參照圖3更詳細地描述第一凹部的結構。
側壁絕緣層151可以沿著共同源極線CSL和支撐絕緣層133之間的邊界延伸。
穿過閘極層疊結構GST1至GST4中的每一個的單元柱CP可以在第一方向D1和第二方向D2上按照矩陣形式來佈置。在第一方向D1上成行佈置的單元柱CP可以形成行。單元柱CP可以被分成多個行。為了增大單元柱CP的佈置密度，單元柱CP的行可以按照鋸齒形圖案來佈置。
圖2A至2C分別是沿著圖1的“A-A’”、“B-B’”和“C-C’”截取的截面圖。更具體地，圖2A是沿著圖1中的線“A-A’”截取的截面圖。圖2B是沿著圖1中的線“B-B’”截取的截面圖。圖2C是沿著圖1中的線“C-C’”截取的截面圖。
參照圖2A和圖2B，閘極層疊結構GST1和GST2中的每一個均可以包括沿著第三方向D3交替層疊的導電圖案GP1至GPn和層間絕緣層ILD。第三方向D3可以與第一方向D1和第二方向D2垂直相交。閘極層疊結構GST1和GST2中的每一個可以圍繞單元柱CP。
單元柱CP中的每一個可以均包括通道層CH。每個單元柱CP亦可以包括圍繞通道層CH的多層記憶體層ML。每個單元柱CP亦可以 包括被通道層CH包圍的芯絕緣層CO。更具體地，芯絕緣層CO可以沿著單元柱CP中心延伸，該芯絕緣層CO的最下面的表面與源極層101直接接觸，並且其最上面的表面與最上面的導電圖案GPn(DSL)的上表面基本上位於同一水平高度。通道層CH可以圍繞芯絕緣層CO的側壁，並且亦延伸到填充與最上面的層間絕緣層ILD位於同一水平高度的單元柱CP內的除了被多層記憶體層ML佔據的區域之外的空間的芯絕緣層CO的頂表面上方。多層記憶體層ML沿著單元柱CP的內側壁的整個長度共形地延伸。
被閘極層疊結構GST1和GST2圍繞的每個通道層CH可以接觸佈置在閘極層疊結構GST1和GST2下方的源極層101。源極層101可以是沉積在半導體基板(未示出)上的源極導電層或半導體層。例如，源極層101可以是沉積在半導體基板上的摻雜矽層。在另一示例中，源極層101可以通過從半導體基板的表面將雜質注入到預定深度來形成。
多層記憶體層ML可以包括穿隧絕緣層、資料存儲層和第一阻擋絕緣層。多層記憶體層ML可以沿著通道層CH與閘極層疊結構GST1和GST2中的每一個之間的介面延伸。穿隧絕緣層可以包括能夠隧穿電荷的氧化矽層。資料存儲層可以包括能夠俘獲電荷的氮化矽層。第一阻擋絕緣層可以包括能夠阻擋電荷的氧化矽層。
芯絕緣層CO可以填充通道層CH的中心區域。
導電圖案GP1至GPn可以用作源極選擇線SSL、字元線WL和汲極選擇線DSL。源極選擇線SSL可以被配置為源極選擇電晶體的閘極，字元線WL可以被配置為記憶體單元的閘極，並且汲極選擇線DSL可以被配置為汲極選擇電晶體的閘極。
最下面的導電圖案GP1可以用作源極選擇線SSL。然而，除了導電圖案GP1之外，導電圖案GP2(即下一個最下面的導電圖案)也可以用作源極選擇線SSL。儘管圖2A和圖2B中未示出，但根據設計，兩個以上的最下面的導電圖案也可以用作源極選擇線SSL。
最上面的導電圖案GPn可以用作汲極選擇線DSL。除了最上面的導電圖案GPn之外，下一個最上面的導電圖案GPn-1也可以用作汲極選擇線DSL。儘管圖2A和圖2B中未示出，但兩個以上的最上面的導電圖案也可以用作汲極選擇線DSL。
汲極選擇線DSL與源極選擇線SSL之間的導電圖案(例如，導電圖案CP3至CPn-2)可用作字元線WL。
閘極層疊結構GST1和GST2中的每一個可以具有限定在第一高度1H與第二高度2H之的高度。相鄰的閘極層疊結構GST1與GST2之間的分離區域SA可以延伸到源極層101中。
如圖2A所示，分離區域SA的第一狹縫SI1可以填充有共同源極線CSL的第一部分P1和支撐絕緣層133。共同源極線CSL的第一部分P1可以填充第一狹縫SI1的下部。支撐絕緣層133可以填充第一狹縫SI1中被限定為共同源極線CSL的第一凹部的上部。當製造半導體裝置時，支撐絕緣層133可以用作支撐體。為了穩定地支撐閘極層疊結構GST1和GST2，支撐絕緣層133可以從第二高度2H延伸至第一高度1H與第二高度2H之間的位置，並且可以被形成在保護層121上。
例如，支撐絕緣層133可以延伸至與一條字元線WL對應的深度。然而，佈置有支撐絕緣層133的底表面的位置可以不限於圖2A中所 示的高度，並且支撐絕緣層133可以位於第一狹縫SI1中的各種高度處。支撐絕緣層133可以具有面向通道層CH的部分的側壁。
共同源極線CSL的第一部分P1和支撐絕緣層133可以被形成在保護層121上。保護層121可以沿著第一狹縫SI1的側壁和底表面延伸。共同源極線CSL的第一部分P1可以被側壁絕緣層151圍繞。側壁絕緣層151可以在共同源極線CSL的第一部分P1與支撐絕緣層133之間以及共同源極線CSL的第一部分P1與保護層121之間延伸。
如圖2B所示，分離區域SA的第二狹縫SI2可以填充有共同源極線CSL的第二部分P2。共同源極線CSL的第二部分P2可以沿著第三方向D3延伸以填充第二狹縫SI2，使得在第三方向上第二部分P2可以長於第一部分P1。更具體地，共同源極線CSL的第二部分P2可以從第二狹縫SI2的底表面延伸至第二高度2H。儘管圖2B中未示出，但共同源極線CSL可以延伸至高於第二高度2H。
側壁絕緣層151可以沿著第二狹縫SI2的側壁延伸。共同源極線CSL的第二部分P2可以通過側壁絕緣層151與閘極層疊結構GST1和GST2絕緣。第二部分P2可以延伸到源極層101中。共同源極線CSL的第二部分P2的底表面可以接觸源極層101。
參照圖2C，分離區域SA可以填充有包括在第一方向D1上彼此交替的第一部分P1和第二部分P2的共同源極線CSL。共同源極線CSL中的每個第一部分P1可以被佈置在源極層101與支撐絕緣層133之間。共同源極線CSL的每個第一部分P1可以通過保護層121和側壁絕緣層151而與源極層101間隔開，並且可以通過絕緣層151而與支撐絕緣層133間隔 開。共同源極線CSL中的每個第二部分P2可以接觸源極層101並且延伸以面向支撐絕緣層133的側壁。
因此，共同源極線CSL的第二部分P2可以沿著第三方向D3延伸，使得在第三方向D3上第二部分P2可以長於第一部分P1。
包括絕緣材料的保護層121和側壁絕緣層151可以佈置在每個第一部分P1與源極層101之間。側壁絕緣層151可以沿著支撐絕緣層133的側壁和底表面延伸。
如圖2A和圖2C中所示的共同源極線CSL的第一部分P1可以被佈置在第一狹縫SI1中並且可以低於通道層CH和閘極層疊結構GST1和GST2。如圖2B和圖2C中所示的共同源極線CSL的第二部分P2可以被佈置在第二狹縫SI2中，並且具有高於或等於通道層CH和閘極層疊結構GST1和GST2的頂表面的頂表面。圖11B等示出了具有高於通道層CH和閘極層疊結構GST1和GST2的頂表面的頂表面的第二部分P2。
形成第一狹縫SI1的處理可以與形成第二狹縫SI2的處理不同。保護層121可以保留在第一狹縫SI1中，並且可以不保留在第二狹縫SI2中。每個第一狹縫SI1在第二方向D2上的寬度可以與每個第二狹縫SI2在第二方向D2上的寬度不同。共同源極線CSL可以具有面向通道層CH或閘極層疊結構GST1和GST2的側壁。
圖3是例示根據本發明的實施方式的公同源極線的示意圖。
參照圖3，共同源極線CSL可以具有包括在第一方向D1上彼此間隔開的第一凹部CA1的上表面和包括在第一方向D1上彼此間隔開的第二凹部CA2的底表面。第二凹部CA2可以與第一凹部CA1交疊。
每個第一凹部CA1可以被填充有如圖2C所示的側壁絕緣層151和支撐絕緣層133。每個第二凹部CA2可以被填充有如圖2C所示的保護層121和側壁絕緣層151。
另外，根據實施方式，第二方向D2上的共同源極線CSL可以具有凹陷和突起的凹凸不平的側壁。共同源極線CSL的側壁的凹陷和突起可以在第一方向D1上彼此交替。第一凹部CA1可以被形成在共同源極線CSL的上表面上，並且第二凹部CA2可以被形成在共同源極線CSL的底表面上。因此，凹陷和突起可以被形成在共同源極線CSL的側壁、上表面和底表面上。
圖4至圖11C是例示根據本發明的實施方式的半導體裝置的製造方法的示意圖。
圖4至圖5C是例示形成第一狹縫的處理的平面圖和截面圖。更具體地，圖4是平面圖，圖5A是沿著圖4中的線“A-A’”截取的截面圖，圖5B是沿著圖4中的線“B-B’”截取的截面圖，以及圖5C是沿著圖4中的線“C-C’”截取的截面圖。
參照圖4至圖5C，可以按照可以通過層疊結構STA形成第一狹縫SI1的方式來形成層疊結構STA。如圖5A至圖5C所示，第一材料層103和第二材料層105可以交替層疊在源極層101上方以形成層疊結構STA。
第一材料層103和第二材料層105可以包括彼此不同的材料。第一材料層103可以包括用於層間絕緣層的絕緣材料。第二材料層105可以包括具有不同於第一材料層103的蝕刻速率的犧牲材料。例如，第一 材料層103可以包括氧化矽層，第二材料層105可以包括氮化物層。更具體地，第二材料層105可以包括氮化矽層。
隨後，可以通過蝕刻第一材料層103和第二材料層105來形成單元柱CP，使得單元柱CP可以穿過第一材料層103和第二材料層105。形成單元柱CP的處理可以包括蝕刻第一材料層103和第二材料層105以形成通道孔，在每個通道孔的表面上形成多層記憶體層ML，去除形成在每個通道孔的底部上的多層記憶體層ML，使得多層記憶體層ML可以保留在每個通道孔的側壁上，以及在多層記憶體層ML上形成通道層CH。
形成通道孔的處理可以包括通過利用光刻處理而在層疊結構STA上方形成遮罩圖案(未例示)，通過將遮罩圖案用作蝕刻屏障而對第一材料層103和第二材料層105進行蝕刻，以及去除遮罩圖案。
可以通過在每個通道孔的側壁上依次層疊第一阻擋絕緣層、資料存儲層和穿隧絕緣層來形成多層記憶體層ML。通道層CH可以圍繞芯絕緣層CO。形成芯絕緣層CO和通道層CH的處理可以包括在每個通道孔中的多層記憶體層ML上形成第一半導體層，填充通過第一半導體層與芯絕緣層CO開口的每個通道孔的中心區域，部分地蝕刻芯絕緣層CO的上部，以及填充芯絕緣層CO與第二半導體層一起蝕刻的區域。第二半導體層可以接觸第一半導體層並且包括具有比第一半導體層高的濃度的雜質。第一半導體層可以摻雜雜質或可以不摻雜雜質。第一半導體層和第二半導體層可以形成通道層CH並且包括矽層。
隨後，可以蝕刻單元柱CP穿過的第一材料層103和第二材料層105，以形成穿過第一材料層103和第二材料層105的第一狹縫SI1。 第一狹縫SI1可以延伸到源極層101中。為了執行用於形成第一狹縫SI1的蝕刻處理，可以通過光刻處理而在層疊結構STA的頂表面上形成用作蝕刻屏障的遮罩圖案(未例示)。然後，可以在形成第一狹縫SI1之後去除遮罩圖案。
參照圖4，第一狹縫SI1可以在第一方向D1和第二方向D2上彼此間隔開。在第一方向D1上成行佈置的第一狹縫SI1可以被佈置在相鄰的單元柱行之間。第一狹縫SI1可以在第二方向D2上彼此相鄰，並且多個單元柱行被置於其間。第一狹縫SI1可以在第二方向D2上按照鋸齒形圖案來佈置。每個第一狹縫SI1可以按照沿著第一方向D1延伸的棒狀來形成。
圖6A至圖6C是例示形成第三材料層的處理的橫截面圖。
參照圖6A至圖6C，可以在穿過層疊結構STA的第一狹縫SI1的表面上方形成保護層121。保護層121可以延伸至堆疊結構STA的上表面以覆蓋單元柱CP。
保護層121可以包括具有不同於將在後續處理中形成的第三材料層125的蝕刻速率的材料。保護層121可以包括絕緣材料。例如，保護層121可以包括氧化物層。
隨後，第三材料層125可以被形成在保護層121上。第三材料層125可以完全填充第一狹縫SI1。第三材料層125也可以延伸以覆蓋層疊結構STA的上表面。第三材料層125可以包括具有不同於第一材料層103的蝕刻速率的材料。第三材料層125可以包括氮化物，或者可以包括與第二材料層105相同的材料。更具體地，第三材料層125可以包括氮化矽層。
圖7A至圖7C是例示第三材料層蝕刻處理和第四材料層形 成處理的截面圖。
參照圖7A至圖7C，可以蝕刻第三材料層125的一部分以在每個第一狹縫SI1的上部開口。可以控制蝕刻處理，使得可以保留第三材料層125並填充每個第一狹縫SI1的下部。當蝕刻第三材料層125時，覆蓋層疊結構STA的上表面的保護層121可以被蝕刻預定厚度。當蝕刻第三材料層125時，保護層121可以保護第二材料層105，以不暴露第二材料層105。
隨後，可以用支撐絕緣層133來填充去除第三材料層125的區域。支撐絕緣層133可以被形成為完全填充每個第一狹縫SI1的上部。支撐絕緣層133可以包括第四材料層。第四材料層可以延伸以覆蓋層疊結構STA的上表面。第四材料層可以包括具有不同於第二材料層105和第三材料層125的蝕刻速率的材料。例如，第四材料層可以包括氧化物層。
通過執行上述處理，層疊結構STA可以被填充每個第一狹縫SI1的第三材料層125和第四材料層(即，支撐絕緣層133)支撐。
圖8至圖9C是例示形成第二狹縫的處理的平面圖和截面圖。更具體地，圖8是平面圖，圖9A是沿著圖8中的線“A-A’”截取的截面圖，圖9B是沿著圖8中的線“B-B’”截取的截面圖，以及圖9C是沿著圖8中的線“C-C’”截取的截面圖。
參照圖8至圖9C，第二狹縫SI2可以在第一方向D1上穿過相鄰的第一狹縫SI1之間的第一材料層103和第二材料層105。第二狹縫SI2可以耦接至第一狹縫SI1。第二狹縫SI2可以沿著D1方向延伸以與第一狹縫SI1部分交疊。第二材料層105和第三材料層125可以通過每個第二狹縫SI2的側壁而暴露出來。
當形成第二狹縫SI2時，可以去除與第二狹縫SI2交疊的保護層121、第三材料層125和第四材料層133的一些部分。形成第二狹縫SI2的處理可以包括通過光刻處理在層疊結構STA上形成遮罩圖案(未例示)，通過將遮罩圖案用作蝕刻屏障來蝕刻層疊結構STA，以及去除遮罩圖案。
第一材料層103和第二材料層105可以通過第二狹縫SI2分離成多個子層疊結構STA1至STA4。
圖10A至圖10C是例示形成第一開口和第二開口的處理的截面圖。
參照圖10A至圖10C，當第一材料層103被第四材料層(即，支撐絕緣層133)支撐時，可以通過第二狹縫SI2來去除第二材料層(圖9A和圖9B中的105)和第三材料層(圖9A和圖9C中的125)。因此，可以在去除第二材料層的區域中形成第一開口OP1，可以在去除第三材料層的第一狹縫SI1中形成第二開口OP2。
第一開口OP1可以被形成在第一材料層103之間，並且第二開口OP2可以被形成在支撐絕緣層133下方。由於第二材料層和第三材料層具有相同的材料，可以簡化用於去除第二材料層和第三材料層的蝕刻處理。
當形成第一開口OP1和第二開口OP2時，可以不去除並保留第一材料層103、保護層121和具有不同於第二材料層和第三材料層的蝕刻速率的第四材料層(即，支撐絕緣層133)。
剩餘的支撐絕緣層133可以支撐第一材料層103的一些上層。因此，即使當由於大量的第一材料層103和沿著第三方向D3形成的第 一開口OP1而導致子層疊結構(圖8中的STA1至STA4)的縱橫比增大時，子層疊結構可以被支撐絕緣層133支撐。因此，支撐絕緣層133可以防止子層疊結構彎曲。
保護層121可以在形成第三材料層和第四材料層之前形成，並且可以保留在去除第三材料層之後。保護層121可以支撐第一材料層103，使得可以維持第一材料層103之間的第一開口OP1的形狀。因此，當形成第一開口OP1時，保護層121可以防止第一材料層103彎曲。
圖11A至圖11C是例示導電圖案形成處理和共同源極線形成處理的截面圖。
參照圖11A至圖11C，可以在參照圖10A和圖10B所述的每個第一開口OP1中形成導電圖案GP1至GPn。為了形成導電圖案GP1至GPn，當第一材料層103被第四材料層(即，支撐絕緣層133)支撐時，每個第一開口OP1可以通過第二狹縫SI2來填充閘極導電材料。
儘管圖11A至圖11C中未示出，但在形成導電圖案GP1至GPn之前，亦可以在如圖10A和10B中所示的第一開口OP1、第二開口OP2、第二狹縫SI2和支撐絕緣層133的表面上方形成第二阻擋絕緣層。導電圖案GP1至GPn可以被形成在第一開口OP1的第二阻擋絕緣層上。
導電圖案GP1至GPn可以包括多晶矽、金屬和金屬矽化物層中的至少一個。當導電圖案GP1至GPn包括金屬時，可以使用諸如鎢的低電阻金屬。當導電圖案GP1至GPn包括金屬時，可以在形成導電圖案GP1至GPn之前在如圖10A和10B中所示的第一開口OP1的表面上方形成阻擋金屬層(未例示)。
形成導電圖案GP1至GPn的處理可以包括去除形成在第一狹縫SI1和第二狹縫SI2中的閘極導電材料。
在形成導電圖案GP1至GPn之後，可以在第二開口OP2的表面和第二狹縫SI2的表面上形成側壁絕緣層151。側壁絕緣層151可以沿著支撐絕緣層133的上表面延伸。
在形成側壁絕緣層151之後，可以部分去除側壁絕緣層151以對第二狹縫SI2的底表面進行開口，使得可以暴露源極層101。
隨後，可以形成共同源極線CSL以完全填充第二開口OP2和第二狹縫SI2。共同源極線CSL可以包括導電材料並且接觸佈置在第二狹縫SI2的底表面下方的源極層101。
圖11A和圖11B中所示的第一材料層103可以與參照圖2A和2B所述的層間絕緣層ILD對應。
在圖4至圖11B中，形成在源極層101上的層疊結構STA的第二材料層105可以包括犧牲絕緣材料。然而，本發明不限於此。
圖12A至圖13B是例示根據本發明的實施方式的製造半導體裝置的方法的截面圖。圖12A至圖13B例示了形成在源極層上的層疊結構的第二材料層包括閘極導電材料。
圖12A和圖12B是例示分離閘極層疊結構的處理的截面圖。圖12A是沿著圖1中的線“A-A’”截取的截面圖。圖12B是沿著圖1中的線“B-B’”截取的截面圖。由於沿著圖1中的線“C-C’”截取的截面圖與圖9中的截面圖相同，所以省略該截面圖。
參照圖12A和圖12B，第一材料層103和包括閘極導電材料 的第二材料層可以交替層疊以形成層疊結構STA。層疊結構STA可以被形成在源極層101上。源極層101和第一材料層103可以包括與參照圖5A至圖5C所述的材料相同的材料。
隨後，單元柱CP可以通過層疊結構STA來形成，並且接觸層疊結構STA下方的源極層101。單元柱CP可以通過參照圖5A至圖5C所述的處理來形成。每個單元柱CP均可以包括參照圖5A至圖5C所述的多層記憶體層ML、通道層CH和芯絕緣層CO。
隨後，可以利用參照圖5A至圖5C所述的處理形成第一狹縫SI1。第一狹縫SI1的平面佈置可以與參照圖4所述的平面佈置相同。
隨後，可以利用參照圖6A至圖6C所述的處理形成保護層121和第三材料層125。第一材料層103和包括閘極導電材料的第二材料層可以具有與第三材料層125不同的蝕刻速率。因此，可以省略形成保護層121的處理。隨後，通過利用參照圖7A至圖7C所述的處理，當第三材料層125保留在第一狹縫SI1的下部中時，第一狹縫SI1的上部可以填充有第四材料層。第四材料層可以是支撐絕緣層133。
隨後，可以利用參照圖8至圖9C所述的處理來形成第二狹縫SI2。第二狹縫SI2的平面佈置與參照圖8描述的平面佈置相同。
層疊結構STA可以通過耦接第一狹縫SI1和第二狹縫SI2而被分成多個閘極層疊結構GST1和GST2。閘極層疊結構GST1和GST2中的每一個的第一材料層103可以與參照圖2A和圖2B所述的層間絕緣層ILD對應，並且第二材料層可以與導電圖案GP1至GPn對應。
閘極層疊結構GST1和GST2可以被填充每個第一狹縫SI1 的下部的第三材料層125和填充每個第一狹縫SI1的上部的支撐絕緣層133支撐。因此，即使當閘極層疊結構GST1和GST2的縱橫比增大時，也可以通過第三材料層125和支撐絕緣層133來確保閘極層疊結構GST1和GST2的結構穩定性。
圖13A和圖13B是例示去除第三材料層125的處理的截面圖。圖13A是沿著圖1中的線“A-A’”截取的截面圖。圖13B是沿著圖1中的線“B-B’”截取的截面圖。由於沿著圖1中的線“C-C’”截取的截面圖與圖10C中的截面圖相同，所以省略該截面圖。
參照圖13A和圖13B，在第一材料層103和第二材料層(即，導電圖案GP1至GPn)被第四材料層(即，支撐絕緣層133)支撐的同時，可以通過第二狹縫SI2去除第三材料層(圖12A中的125)。因此，可以在通過其去除第三材料層的第一狹縫SI1中形成開口OP。開口OP可以與參照圖10A至圖10C所述的第二開口OP2對應。即使當形成開口OP時，也可以由支撐絕緣層133支撐閘極層疊結構GST1和GST2的上部。因此，可以防止閘極層疊結構GST1和GST2彎曲。
隨後，可以利用與參照圖11A至圖11C所述的處理相同的處理形成側壁絕緣層和共同源極線。可以按照與參照圖11A至圖11C所述的方式基本相同的方式來形成側壁絕緣層和共同源極線的結構。
圖14是例示根據本發明的另一實施方式的半導體裝置的閘極層疊結構和分離閘極層疊結構的結構的平面圖。圖14是沿著閘極層疊結構的頂表面上的沿著第一方向D1和第二方向D2延伸的平面截取的平面圖。
參照圖14，半導體裝置可以包括由分離區域SA分離的閘極 層疊結構GST1至GST4。每個分離區域SA可以包括具有與參照圖1所述的結構相同的結構的第一狹縫SI1和第二狹縫SI2。
共同源極線CSL可以填充每個分離區域SA。共同源極線CSL可以具有與參照圖1所述的結構相同的結構。
共同源極線CSL可以通過保護層221或側壁絕緣層251而與閘極層疊結構GST1至GST4分離。保護層221和側壁絕緣層251可以具有與參照圖1所述的結構相同的結構。
共同源極線CSL可以包括填充有支撐絕緣層233的第一凹部。
穿過每個閘極層疊結構GST1至GST4的單元柱CP可以在第一方向D1和第二方向D2上按照矩陣形式來佈置。單元柱CP可以被劃分為穿過閘極層疊結構GST1至GST4的第一組CP_A和第二組CP_B。第一組CP_A的單元柱CP可以包括多個行A1至A4。第二組CP_B的單元柱CP可以包括與第一組CP_A的儲存格柱CP對稱的多個行B1至B4。例如，如圖14所示，第一組CP_A的單元柱CP可以包括第一行A1至第四行A4，第二組CP_B的單元柱CP可以包括第一行B1至第四行B4。然而，本發明不限於此。例如，第一組CP_A的單元柱CP可以包括四行或更多行單元柱，第二組CP_B的單元柱CP可以包括四行或更多行單元柱。
汲極分離狹縫DSI可以穿過閘極層疊結構GST1至GST4的上部層疊結構。汲極分離狹縫DSI可以沿著第一方向D1延伸。汲極分離狹縫DSI可以被佈置在第一組CP_A的單元柱CP與第二組CP_B的單元柱CP之間。
根據實施方式，半導體裝置亦可以包括穿過閘極層疊結構GST1至GST4的虛擬柱DP。虛擬柱DP可以沿著第一方向D1成行佈置在第一組CP_A的單元柱CP與第二組CP_B的單元柱CP之間。換句話說，虛擬柱DP可以沿著汲極分離狹縫DSI佈置，並且可以與汲極分離狹縫DSI交疊。
如圖14中所示的沿著第二方向D2截取的單元柱CP和分離區域SA的截面圖與圖2A和圖2B中所例示的截面圖相同。沿著第一方向D1截取的分離區域SA的截面圖與圖2C中所例示的截面圖相同。
圖15A和圖15B分別是沿著圖14中的線“D-D’”和線“E-E’”截取的截面圖。
參照圖15A和圖15B，閘極層疊結構GST2可以包括在第三方向D3上交替層疊的導電圖案GP1至GPn和層間絕緣層ILD。第三方向D3可以與第一方向D1和第二方向D2垂直相交。閘極層疊結構GST2可以圍繞第一組CP_A和第二組CP_B的單元柱CP和虛擬柱DP。在第三方向D3上，汲極分離狹縫DSI中與虛擬柱DP交疊的第一部分的深度可以不同於汲極分離狹縫DSI中與虛擬柱DP不交疊的第二部分的深度。
第一組CP_A和第二組CP_B中的每個單元柱CP可以均包括通道層CH。第一組CP_A和第二組CP_B中的每個單元柱CP亦可以包括圍繞通道層CH的多層記憶體層ML。第一組CP_A和第二組CP_B中的每個單元柱CP亦可以包括被通道層CH包圍的芯絕緣層CO。
通道層CH可以接觸佈置在閘極層疊結構GST2下方的源極層201。源極層201可以是半導體基板。源極層201可以與參照圖2A和圖 2B所述的源極層101基本相同。
多層記憶體層ML和芯絕緣層CO可以與參照圖2A和圖2B所述的的多層記憶體層ML和芯絕緣層CO相同。
虛擬柱DP可以具有與第一組CP_A和第二組CP_B的單元柱CP基本相同的結構。虛擬柱DP可以穿過第一組CP_A的單元柱CP與第二組CP_B的單元柱CP之間的閘極層疊結構GST2。
如參照圖2A和圖2B所述，導電圖案GP1至GPn可以被配置為源極選擇線SSL、字元線WL和汲極選擇線DSL1和DSL2。
汲極分離狹縫DSI可以被佈置在第一組CP_A的單元柱CP與第二組CP_B的單元柱CP之間，並且與虛擬柱DP交疊。汲極分離狹縫DSI可以將閘極層疊結構GST2的上部層疊結構分成第一選擇層疊結構UST1和第二選擇層疊結構UST2。汲極選擇線DSL1和DSL2可以被分成包括在第一選擇層疊結構UST1中的第一組CP_A的汲極選擇線DSL1和包括在第二選擇層疊結構UST2中的第二組CP_B的汲極選擇線DSL2。汲極分離狹縫DSI可以填充有絕緣層271。
圖16是例示根據本發明的實施方式的半導體裝置的閘極層疊結構和分離閘極層疊結構的結構的平面圖。圖16是沿著閘極層疊結構的最上面表面上的彼此相交的在第一和第二方向D1和D2延伸的平面截取的平面圖。
參照圖16，半導體裝置可以包括由分離區域SA分離的閘極層疊結構GST1至GST4。每個分離區域SA可以具有與圖1中所述的結構基本相同的結構。單元柱CP可以穿過閘極層疊結構GST1至GST4。每個分 離區域SA可以包括沿第一方向D1交替佈置的第一狹縫SI1和第二狹縫SI2。
第一狹縫SI1和第二狹縫SI2可以具有與參照圖1所述的結構基本相同的結構。
共同源極線CSL可以填充分離區域SA。共同源極線CSL可以沿第一方向D1延伸。共同源極線CSL可以被分成佈置在第一狹縫SI1中的第一部分(圖17A和17C中的P1，未例示)和佈置在第二狹縫SI2中的第二部分P2。將參照17A至圖17C更詳細地描述共同源極線CSL的結構。將參照圖3所示的共同源極線CSL的三維結構。
共同源極線CSL可以通過保護層321或側壁絕緣層351而與閘極層疊結構GST1至GST4間隔開。保護層321可以被形成在每個第一狹縫SI1的側壁上。側壁絕緣層351可以被形成在每個第二狹縫SI2的側壁上。側壁絕緣層351可以被佈置成與第二阻擋絕緣層343相鄰。
共同源極線CSL可以包括填充有支撐絕緣層333的第一凹部。第一凹部可以填充第一狹縫SI1並且在第一方向D1上彼此間隔開。第一凹部的佈置可以與參照圖3所述的佈置相同。
側壁絕緣層351可以沿著共同源極線CSL和支撐絕緣層333之間的邊界延伸。通過閘極層疊結構GST1至GST4的單元柱CP的佈置可以與參照圖1所述的佈置基本相同。
絕緣插塞LP可以沿著分離區域SA延伸的方向佈置。絕緣插塞LP可以被佈置成以便不抑制共源極線CSL的第二部分P2與佈置在其下方的源極層(圖17A至圖17C中的301和341，未示出)之間的接觸。更具體地，絕緣插塞LP可以與第一狹縫SI1交疊。將參照圖17A至圖17C更 詳細地描述絕緣插塞LP和源極層301和341的結構。
圖17A至圖17C分別是沿著圖16中的線“F-F’”、線“G-G’”和線“H-H’”截取的截面圖。更具體地，圖17A是沿圖16中的線“F-F’”截取的截面圖，圖17B是沿圖16中的線“G-G’”截取的截面圖，以及圖17C是沿圖16中的線“H-H’”截取的截面圖。
參照圖17A和圖17B，閘極層疊結構GST1和GST2中的每一個均可以包括在第三方向D3上交替層疊的導電圖案GP1至GPn和層間絕緣層ILD。第三方向D3可以與第一方向D1和第二方向D2垂直相交。閘極層疊結構GST1和GST2中的每一個可圍繞單元柱CP。
每個單元柱CP均可以包括通道層CH。每個單元柱CP亦可以包括圍繞通道層CH的第一多層記憶體層ML1和第二多層記憶體層ML2。每個單元柱CP亦可以包括被通道層CH圍繞的芯絕緣層CO。
被閘極層疊結構GST1和GST2圍繞的每個通道層CH可以與佈置在閘極層疊結構GST1和GST2下方的源極層301和341接觸。每個通道層CH可以延伸到源極層301和341中。
源極層301和341可以包括接觸通道層CH的側壁的接觸源極層341和佈置在接觸源極層341下方的基部源極層301。接觸源極層341和基部源極層301可以包括金屬層和摻雜矽層中的至少一個。例如，接觸源極層341和基部源極層301中的每一個均可以包括摻雜矽層。在實施方式中，基部源極層301可以具有包括金屬層和摻雜矽層的層疊結構，並且接觸源極層341可以包括摻雜矽層。接觸源極層341可以被形成為完全掩埋基部源極層301與閘極層疊結構GST1和GST2中的每一個之間的源極區域。 此外，如圖17A至圖17C所示，接觸源極層341可以從通道層CH和基部源極層301的側壁生長。接觸源極層341可以包括凹槽CA3，該凹槽CA3包括至少一種絕緣材料。例如，接觸源極層341的凹槽CA3可以填充有被第二阻擋絕緣層343圍繞的側壁絕緣層351。然而，在另一實施方式中，氣隙可以被限定在接觸源極層341的凹槽CA3中。
第一多層記憶體層ML1可以沿著每個單元柱CP的除了進入到接觸源極層341和基部源極層301的單元柱CP的長度之外的整個長度形成在每個通道層CH與閘極層疊結構GST1和GST2中的每一個之間。通道層CH沿著每個單元柱CP的包括進入到接觸源極層341和基部源極層301的單元柱CP的長度的整個長度延伸，並圍繞芯絕緣層CO。第二多層記憶體層ML2可以被形成在圍繞部分進入到基部源極層301的芯絕緣層CO的底部的每個通道層CH的一部分與基部源極層301之間。因此，接觸源極層341可以被佈置在第一多層記憶體層ML1與第二多層記憶體層ML2之間，以將第一多層記憶體層ML1和第二多層記憶體層ML2分離。
第一多層記憶體層ML1和第二多層記憶體層ML2中的每一個均可以包括穿隧絕緣層、資料存儲層和第一阻擋絕緣層。穿隧絕緣層可以包括能夠隧穿電荷的氧化矽層。資料存儲層可以包括能夠俘獲電荷的氮化矽層。第一阻擋絕緣層可以包括能夠阻擋電荷的氧化矽層。芯絕緣層CO可以被形成為填充由每個單元柱CP內部的通道層CH限定的中心區域，中心區域從與可以用作汲極選擇線DSL的最上面的導電層GPn的頂表面基本上位於同一高度的頂表面延伸至基部源極層301內部的底表面。更具體地，如圖17A所示，在實施方式中，芯絕緣層CO的底表面可以至少稍微低於 基部源極層301的頂表面，並且可以不穿透基部源極層301。
導電圖案GP1至GPn可以被配置為如參照圖1所述的源極選擇線SSL、字元線WL和汲極選擇線DSL。導電圖案GP1至GPn中的每一個均可以被第二阻擋絕緣層343圍繞。
如圖17B更好地所示，第二阻擋絕緣層343也可以沿著面向共同源極線CSL的第二部分P2的每個層間絕緣層ILD的側壁延伸。側壁絕緣層351被設置在共同源極線CSL的第二部分P2與每個層間絕緣層ILD的側壁和面向共同源極線CSL的第二部分P2的導電圖案GP1至GPn中的每一個的側壁之間。
當接觸源極層341具有凹槽CA3時，第二阻擋絕緣層343可以沿著接觸源極層341的凹槽CA3的表面延伸。第二阻擋絕緣層343可以包括具有比第一多層記憶體層ML1和第二多層記憶體層ML2的第一阻擋絕緣層高的介電常數的材料。例如，第二阻擋絕緣層343可以包括金屬氧化物層，並且更具體地，可以包括氧化鋁層。
閘極層疊結構GST1和GST2中的每一個可以具有限定在第一高度1H’與第二高度2H’之間的高度。分離區域SA可以被佈置在相鄰的閘極層疊結構GST1與GST2之間。
如圖17A所示，分離區域SA的第一狹縫SI1可以填充有共同源極線CSL的第一部分P1和支撐絕緣層333。更具體地，共同源極線CSL的第一部分P1可以填充第一狹縫SI1的下部。支撐絕緣層333可以填充被限定為共同源極線CSL的第一凹部CA1的第一狹縫SI1的上部。支撐絕緣層333可以在製造半導體裝置期間用作支撐體。為了穩定地支撐閘極層疊 結構GST1和GST2，支撐絕緣層333可以延伸至第一高度1H’與第二高度2H’之間的位置，例如，從第二高度2H’到一個導電圖案GPn-1的高度。因此，支撐絕緣層333可以具有面向通道層CH的部分的側壁。
共同源極線CSL的第一部分P1和支撐絕緣層333可以被形成在保護層321上。保護層321可以沿著第一狹縫SI1的側壁和底表面延伸。共同源極線CSL的第一部分P1可以被側壁絕緣層351圍繞。側壁絕緣層351可以在共同源極線CSL的第一部分P1與支撐絕緣層333之間以及共同源極線CSL的第一部分P1與保護層321之間延伸。第二阻擋絕緣層343可以圍繞共同源極線CSL的第一部分P1。特別地，第二阻擋絕緣層343可以圍繞側壁絕緣層351的外壁。
保護層321可以延伸以穿過共同源極線CSL的第一部分P1下方的接觸源極層341。下面要描述的第二源極孔307B可以通過接觸源極層341來形成，並且延伸到基部源極層301中。每個第二源極孔307B均可以填充有保護層321。以下，填充每個第二源極孔307B的保護層321的一部分被稱為絕緣插塞LP。絕緣插塞LP可以與共同源極線CSL的第一凹部CA1和第一部分P1交疊。絕緣插塞LP可以穿過接觸源極層341。絕緣插塞LP可以延伸到基部源極層301中。
如圖17B所示，分離區域SA的第二狹縫SI2可以填充有共同源極線CSL的第二部分P2。共同源極線CSL的第二部分P2可以沿著第三方向D3延伸以填充第二狹縫SI2，使得在第三方向D3上第二部分P2可以長於第一部分P1。更具體地，共同源極線CSL的第二部分P2可以從第二狹縫SI2的底表面延伸至第二高度2H’。儘管圖17B中未示出，但共同 源極線CSL可以延伸至高於第二高度2H’。
側壁絕緣層351可以沿著第二狹縫SI2的側壁延伸。共同源極線CSL的第二部分P2可以通過側壁絕緣層351而與閘極層疊結構GST1和GST2絕緣。共同源極線CSL的第二部分P2的底表面可以與接觸源極層341接觸。
參照圖17C，分離區域SA可以填充有包括在第一方向D1上交替佈置的第一部分P1和第二部分P2的共同源極線CSL。共同源極線CSL的每個第一部分P1可以被佈置在源極層301和341與支撐絕緣層333之間，並且通過第二阻擋絕緣層343、保護層321和側壁絕緣層351而與源極層301和341間隔開。共同源極線CSL的每個第二部分P2可以延伸以與源極層301和341當中的接觸源極層341接觸，並且延伸以面向支撐絕緣層333的側壁。
支撐絕緣層333可以填充第一凹部CA1並被第二阻擋絕緣層343和側壁絕緣層351圍繞。
絕緣插塞LP可以與第一凹部CA1和第一部分P1交疊，以便不抑制第二部分P2與接觸源極層341之間的接觸。絕緣插塞LP可以穿過接觸源極層341。如參照圖17A所述，絕緣插塞LP可以是保護層321的一部分。分離區域SA中的保護層321可以被第二阻擋絕緣層343和側壁絕緣層351圍繞。
如上所述，在第三方向D3上共同源極線CSL的第一部分P1可以短於第二部分P2。
包括絕緣材料的第二阻擋絕緣層343、保護層321和側壁絕 緣層351可以被佈置在每個第一部分P1與源極層301和341之間。
圖18A至圖25C是例示根據本發明的實施方式的半導體裝置的製造方法的截面圖。更具體地，圖18A至25A是沿圖16中的線“F-F’”截取的截面圖。圖18B至圖25B是沿圖16中的線“G-G’”截取的截面圖。圖18C至圖25C是沿圖16中的線“H-H’”截取的截面圖。
圖18A至18C是例示形成源極層疊結構、形成犧牲柱、形成層疊結構以及形成通孔的處理的截面圖。
參照圖18A至圖18C，形成源極層疊結構SRT的處理可以包括形成基部源極層301以及在基部源極層301上形成犧牲源極層305。可以在形成犧牲源極層305之前形成源極保護層303。基部源極層301可以包括導電層。犧牲源極層305可以包括具有不同於形成層疊結構STA的第一材料層313和第二材料層315的蝕刻速率的材料。例如，犧牲源極層305可以包括矽層。源極保護層303可以包括具有不同於犧牲源極層305的蝕刻速率的材料。例如，源極保護層303可以包括氧化物層。
在形成源極層疊結構SRT之後，可以蝕刻源極層疊結構SRT以形成第一源極孔307A和第二源極孔307B。第一源極孔307A和第二源極孔307B可以穿過犧牲源極層305並且延伸到基部源極層301中。用於形成第一源極孔307A和第二源極孔307B的蝕刻處理可以包括通過光刻處理而在源極層疊結構SRT的上部上形成遮罩圖案(未例示)，通過將遮罩圖案用作蝕刻屏障的蝕刻處理蝕刻源極層疊結構SRT，以及去除遮罩圖案。可以鑒於要在後續處理期間形成的通孔H的位置來設計形成第一源極孔307A的位置。更具體地，第一源極孔307A可以被形成在第一源極孔307A可以與 通孔H交疊的位置處。可以鑒於要在後續處理期間形成的第一狹縫的位置來設計第二源極孔307B的位置。更具體地，第二源極孔307B可以被形成在第二源極孔307B與第一狹縫交疊的位置處。
隨後，可以形成填充第一源極孔307A的第一犧牲柱309A和填充第二源極孔307B的第二犧牲柱309B。形成第一犧牲柱309A和第二犧牲柱309B的處理可以包括在源極層疊結構SRT上形成犧牲層以完全填充第一源極孔307A和第二源極孔307B，並對犧牲層進行平整以暴露源極層疊結構SRT的上表面。犧牲層可以包括具有不同於基部源極層301、源極保護層303和犧牲源極層305的蝕刻速率的材料。例如，犧牲層可以包括氮化鈦層。
隨後，層疊結構STA可以包括彼此交替層疊的第一材料層313和第二材料層315。第一材料層313和第二材料層315可以包括與參照圖5A至圖5C所述的第一材料層和第二材料層或參照圖12A和圖12B所述的第一材料層和第二材料層相同的材料。以下，為了便於說明，例示了如圖5A至圖5C所述的包括層間絕緣層和犧牲材料層第一材料313層和第二材料層315。
隨後，可以蝕刻第一材料層313和第二材料層315以形成通孔H。通孔H可以穿過層疊結構STA以暴露第一犧牲柱309A。形成通孔H的處理可以包括通過光刻處理而在層疊結構STA的上部上形成遮罩圖案(未例示)，通過利用將遮罩圖案用作蝕刻屏障的蝕刻處理來蝕刻層疊結構STA，以及去除遮罩圖案。
圖19A至圖19C是例示形成初級單元柱的處理和形成第一 狹縫的處理的的截面圖。
參照圖19A至圖19C，可以去除通過通孔(圖18A和圖18B中的H)而暴露的第一犧牲柱(圖18A和圖18B中的309A)，以對通過通孔與第一源極孔(圖18A和圖18B中的307A)之間的連接而限定的通道孔進行開口。隨後，可以在通道孔中形成初級單元柱PCP。
形成初級單元柱PCP的處理可以包括在每個通道孔的表面上方形成多層記憶體層ML，並在多層記憶體層ML上形成通道層CH。多層記憶體層ML和通道層CH可以沿著每個通道孔的側壁和底表面延伸。多層記憶體層ML可以通過依次層疊第一阻擋絕緣層、資料存儲層和穿隧絕緣層來形成。通道層CH可以圍繞芯絕緣層CO。為了形成圍繞芯絕緣層CO的通道層CH，可以在每個通道孔中的多層記憶體層ML上形成第一半導體層，通過第一半導體層開口的每個通道孔的中心區域可以填充有芯絕緣層CO，可以部分地蝕刻芯絕緣層CO的上部，並且蝕刻芯絕緣層CO的部分可以填充有第二半導體層。第二半導體層可以接觸第一半導體層並且包括具有比第一半導體層高的濃度的雜質。第一半導體層可以摻雜雜質或可以不摻雜雜質。第一半導體層和第二半導體層中的每一個可以形成通道層CH並且包括矽層。
隨後，可以形成穿過第一材料層313和第二材料層315的第一狹縫SI1。第一狹縫SI1可以與第二犧牲柱309B交疊。第二犧牲柱309B可以被第一狹縫SI1暴露。形成第一狹縫SI1的處理可以包括通過光刻處理而在層疊結構STA的上部形成遮罩圖案(未例示)，通過將遮罩圖案用作蝕刻屏障的蝕刻處理來蝕刻層疊結構STA，並去除遮罩圖案。第一狹縫SI1 可以在參照圖16所述的第一方向D1和第二方向D2上彼此間隔開。
圖20A至圖20C是例示形成填充第一狹縫和第二源極孔的材料層的處理的截面圖。
參照圖20A至圖20C，可以在第一狹縫SI1的表面上形成保護層321。保護層321可以延伸至層疊結構STA的上表面以覆蓋初級單元柱PCP。保護層321可以延伸以填充第二源極孔307B。
形成保護層321的處理可以包括通過第一狹縫SI1去除第二源極孔307B中的第二犧牲柱309B以暴露第二源極孔307B，並且沉積保護層321以填充第二源極孔307B。第二源極孔307B中的保護層321可以被定義為絕緣插塞LP。
保護層321可以包括具有不同於要在後續處理期間形成的第三材料層325的蝕刻速率的材料。保護層321可以包括絕緣材料。例如，保護層321可以包括氧化物層。
隨後，第三材料層325可以被形成在保護層321上。第三材料層325可以填充第一狹縫SI1的下部。填充第一狹縫SI1的下部的第三材料層325可以通過參照圖6A至圖6C所述的處理和參照圖7A至圖7C所述的處理來形成。
隨後，可以形成支撐絕緣層333以填充第一狹縫SI1的上部。形成支撐絕緣層333的處理可以與參照圖7A至圖7C所述的形成第四材料層的處理基本相同。
層疊結構STA可以被填充第一狹縫SI1的第三材料層325和第四材料層(即，支撐絕緣層333)支撐。
圖21A至圖21C是例示形成第二狹縫的處理的截面圖。
參照圖21A至圖21C，可以形成穿過第一材料層313和第二材料層315的第二狹縫SI2。第二狹縫SI2可以如參照圖16所述的沿著第一方向D1佈置在相鄰的第一狹縫SI1之間。第二狹縫SI2可以耦接至第一狹縫SI1。第二材料層315和第三材料層325可以通過第二狹縫SI2的側壁而暴露出來。
形成第二狹縫SI2的蝕刻處理可以與參照圖9A至圖9C所述的蝕刻處理相同。
圖22A至圖22C是例示對源極區域進行開口的處理的截面圖。
參照圖22A至圖22C，當層疊結構STA由絕緣插塞LP支撐時，可以通過第二狹縫SI2去除犧牲源極層(圖21A至圖21C中的305)。因此，形成在通道層CH的側壁上的多層記憶體層(圖21A和圖21B中的ML)可以被部分地暴露，並且源極區域SR可以被部分地開口。可以通過第二狹縫SI2去除由於去除犧牲源極層而暴露的多層記憶體層的一部分。因此，通道層CH的側壁可能會被源極區域SR暴露。源極區域SR可以將多層記憶體層劃分成第一多層記憶體層ML1和第二多層記憶體層ML2。因此，可以限定包括第一多層記憶體層ML1、第二多層記憶體層ML2、通道層CH和芯絕緣層CO的單元柱CP。
雖然去除了犧牲源極層，但是源極保護層(圖21A至圖21C中的303)可以防止基部源極層301的損失。可以通過用於去除多層記憶體層的蝕刻處理來去除源極保護層。可以完全去除源極保護層以暴露基部源 極層301。
源極區域SR可以被限定在層疊結構STA與基部源極層301之間，並且暴露通道層CH的側壁和基部源極層301的上表面。
圖23A至圖23C是例示形成接觸源極層的處理的截面圖。
參照圖23A至圖23C，可以通過第二狹縫SI2在層疊結構STA與基部源極層301之間開口的源極區域(圖22A和圖22B中的SR)中形成接觸源極層341。接觸源極層341可以接觸基部源極層301和通道層CH的側壁。
接觸源極層341可以通過將基部源極層301和通道層CH用作種子(seed)的生長方法或通過用於塗覆配置為接觸源極層341的導電層的塗覆方法來形成。
接觸源極層341可以被形成為完全填充層疊結構STA與基部源極層301之間的源極區域。如圖23A至圖23C所示，接觸源極層341可以具有距離基極源極層301的上表面和通道層CH的側壁的預定厚度，並且包括形成在其上的凹槽CA3。
如上所述，可以通過如圖18A至圖23C中所示的依次形成源極層疊結構SRT、形成第一源極孔307A和第二源極孔307B、形成第一犧牲柱309A和第二犧牲柱309B、對源極區域SR進行開口、以及形成接觸源極層341來形成接觸通道層CH的源極層301和341。由於通道層CH的側壁在形成接觸源極層341之前被源極區域暴露，所以接觸源極層341可以接觸通過源極區域而暴露的通道層CH的側壁。
圖24A至圖24C是例示形成第一開口和第二開口的處理的 截面圖。
參照圖24A至圖24C，當第一材料層313被第四材料層(即，支撐絕緣層333)支撐時，可以通過第二狹縫SI2去除第二材料層(圖23A和圖23B中的315)和第三材料層(圖23A中的325)。因此，可以在去除第二材料層的區域中形成第一開口OP1，並且可以在去除第三材料層的第一狹縫SI1中形成第二開口OP2。形成第一開口OP1和第二開口OP2的處理可以與參照圖10A至圖10C所述的處理基本相同。
圖25A至圖25C是例示形成導電圖案的處理和形成共同源極線的處理的截面圖。
參照圖25A至圖25C，可以在如參照圖24A和圖24B所述的第一開口OP1中形成導電圖案GP1至GPn。為了形成導電圖案GP1至GPn，當第一材料層313被第四材料層(即，支撐絕緣層333)支撐時，第一開口OP1可以通過第二狹縫SI2而填充有閘極導電材料。
在形成導電圖案GP1至GPn之前，亦可以在如圖24A和圖24B所示的第一開口OP1的表面上形成第二阻擋絕緣層343。可以在第二阻擋絕緣層343上形成導電圖案GP1至GPn。第二阻擋絕緣層343可以沿著第二狹縫SI2的表面、支撐絕緣層333的上表面、絕緣插塞LP的表面、接觸源極層341的表面以及第二開口OP2的表面延伸。
可以利用參照圖11A至圖11C所述的處理形成導電圖案GP1至GPn。
在形成導電圖案GP1至GPn之後，可以在第二開口OP2的表面和第二狹縫SI2的表面上形成側壁絕緣層351。側壁絕緣層351可以沿 著支撐絕緣層333的上表面延伸。側壁絕緣層351可以被形成在第二阻擋絕緣層343上。如圖24A和圖24B所示，當凹槽CA3被限定在接觸源極層341的表面上時，側壁絕緣層351可以被形成為完全填充接觸源極層341的凹槽CA3。在形成側壁絕緣層351之後，可以部分地去除側壁絕緣層351和第二阻擋絕緣層343以對第二狹縫SI2的底表面進行開口，使得可以暴露接觸源極層341。
隨後，可以形成共同源極線CSL以完全填充第二開口OP2和第二狹縫SI2。共同源極線CSL可以包括導電材料並且可以通過第二狹縫SI2的底表面接觸佈置在層疊結構下方的源極層(具體地，接觸源極層341)。
如圖25A和圖25B所示的第一材料層313可以與圖16中所示的層間絕緣層ILD對應。
圖26和圖27是例示本發明的各種修改示例的平面圖。更具體地，圖26和圖27是沿著閘極層疊結構的頂表面上的在第一方向D1和第二方向D2上延伸的平面截取的平面圖。
參照圖26和圖27，半導體裝置可以包括通過分離區域SA而彼此間隔開的閘極層疊結構GST1至GST4。單元柱CP可以通過閘極層疊結構GST1至GST4中的每一個來形成。每個分離區域SA可以包括在第一方向D1上彼此交替佈置的第一狹縫SI1和第二狹縫SI2。
第一狹縫SI1和第二狹縫SI2可以具有與參照圖1所述的結構相同的結構。
共同源極線CSL可以具有與參照圖16所述的結構基本相同的結構。
共同源極線CSL可以通過保護層321或側壁絕緣層351而與閘極層疊結構GST1至GST4間隔開。保護層321可以被形成在第一狹縫SI1的側壁上。側壁絕緣層351可以被形成在每個第二狹縫SI2的側壁上。側壁絕緣層351可以被佈置成與第二阻擋絕緣層343相鄰。
共同源極線CSL可以包括填充有支撐絕緣層333的第一凹部。第一凹部可以被佈置在第一狹縫SI1中，並且在第一方向D1上彼此間隔開。第一凹部的佈置可以與參照圖3所述的佈置相同。
側壁絕緣層351可以沿著共同源極線CSL與支撐絕緣層333之間的邊界延伸。穿過閘極層疊結構GST1至GST4的單元柱CP可以具有與參照圖1所述的佈置相同的佈置。
絕緣插塞LP可以沿著分離區域SA延伸的方向佈置。絕緣插塞LP可以與參照圖16所述的第一狹縫SI1交疊。
參照圖26，絕緣插塞LP可以被形成為橢圓形。然而，絕緣插塞LP可以具有各種截面形狀。
參照圖27，單元柱CP可以被劃分成穿過閘極層疊結構GST1至GST4的第一組CP_A和第二組CP_B。第一組CP_A的單元柱CP可以包括多個行A1至A4，並且第二組CP_B的單元柱CP可以包括與第一組CP_A的單元柱CP對稱的多個行B1至B4。
汲極分離狹縫DSI可以穿過閘極層疊結構GST1至GST4中的每一個的上部層疊結構。汲極分離狹縫DSI可以沿著第一方向D1延伸。汲極分離狹縫DSI可以被佈置在第一組CP_A的單元柱CP與第二組CP_B的單元柱CP之間。
根據實施方式，半導體裝置亦可以包括穿過閘極層疊結構GST1至GST4的虛擬柱DP。虛擬柱DP可以沿著第一方向D1成行佈置在第一組CP_A的單元柱CP與第二組CP_B的單元柱CP之間。換句話說，虛擬柱DP在與汲極分離狹縫DSI交疊的同時可以沿著汲極分離狹縫DSI佈置。
如圖26和圖27所示的單元柱CP和分離區域SA在第二方向D2上的截面可以與圖17A和圖17B所示的截面相同。分離區域SA在第一方向D1上的截面可以與圖17C所示的截面相同。
圖1至圖27示出了與源極層接觸的共同源極線被佈置在第一狹縫和第二狹縫中的示例，並且單元柱包括直線型通道層。然而，本發明不限於此。例如，本發明也可以應用於每個單元柱包括具有包含U或W形狀的各種形狀的通道層的結構。第一狹縫和第二狹縫可以僅包括絕緣材料。
根據實施方式，可以在閘極層疊結構之間的分離區域中形成支撐絕緣層，從而可以減少諸如閘極層疊結構彎曲的結構變形。
圖28是例示根據本發明的實施方式的記憶體系統1100的區塊圖。
參照圖28，記憶體系統1100可以包括控制器1110和記憶體裝置1120。記憶體裝置1120可以包括圖1至圖3所示的結構、圖14所示的結構、圖15A至圖15C所示的結構、圖16所示的結構、圖17A至圖17C所示的結構以及圖26和圖27所示的結構中的至少一種結構。
記憶體裝置1120可以是包括多個快閃記憶體晶片的多晶片 封裝。根據實施方式，可以減小形成晶片的導電圖案的電阻，而不會增大晶片尺寸，並且可以避免不同導電圖案之間的橋接缺陷。
記憶體控制器1110可以被配置為控制記憶體裝置1120，並且包括靜態隨機存取記憶體(SRAM)1111、CPU 1112、主機介面1113，錯誤校正碼(ECC)1114和記憶體介面1115。SRAM 1111可以用作CPU 1112的操作記憶體，CPU 1112可以執行用於記憶體控制器1110的資料交換的控制操作，主機介面1113可以包括與主機接觸的資料交換協定。此外，ECC 1114可以檢測並糾正從記憶體裝置1120讀取的資料中所包括的錯誤，並且記憶體介面1115可以執行與記憶體裝置1120的連接。此外，記憶體控制器1110亦可以包括用於存儲代碼資料的唯讀記憶體(ROM)，該代碼資料用於與主機進行連接。
上述記憶體系統1100可以是組合了記憶體裝置1120和控制器1100的固態硬碟(SSD)的記憶卡。例如，當記憶體系統1100為SSD時，記憶體控制器1110可以通過諸如通用序列匯流排(universal serial bus，USB)、多媒體卡(multimedia card，MMC)、周邊元件連接-快速(peripheral component interconnection-express，PCI-E)、串列先進技術附件(serial advanced technology attachment，SATA)、並行先進技術附件(parallel advanced technology attachment，PATA)、小型電腦小介面(small computer small interface，SCSI)、加強型小硬碟介面(enhanced small disk interface，ESDI)、整合驅動電子(integrated drive electronics，IDE)等的各種介面協定中的一種來與外部源(例如，主機)進行通信。
圖29是例示根據本發明的實施方式的包括參照圖28所示的 記憶體系統的計算系統1200的區塊圖。
參照圖29，根據本發明的實施方式的計算系統1200可以包括電連接至系統匯流排1260的CPU 1220、隨機存取記憶體(RAM)1230、使用者介面1240、數據機1250、記憶體系統1210等。此外，當計算系統1200為移動裝置時，亦可以包括用於向計算系統1200提供工作電壓的電池，並且亦可以包括應用晶片組、相機影像處理器(CIS)、移動DRAM等。
記憶體系統1210可以包括記憶體裝置1212和記憶體控制器1211。記憶體裝置1212和記憶體控制器1211可以與參照圖28所述的記憶體裝置1120和記憶體控制器1110對應。
對本領域技術人員而言，將顯而易見的是，在不脫離本發明的精神或範圍的情況下，可以對本發明的上述示例性實施方式進行各種修改。因此，本發明旨在涵蓋所有的這種修改，只要它們落入所附請求項及其等同物的範圍內即可。

Claims (29)

  1. 一種半導體裝置，該半導體裝置包括：閘極層疊結構，所述閘極層疊結構圍繞通道層；共同源極線，所述共同源極線填充彼此相鄰的所述閘極層疊結構之間的分離區域，並且具有包括第一凹部的上表面；以及支撐絕緣層，所述支撐絕緣層填充所述第一凹部，並且具有面向所述通道層的一部分的側壁。
  2. 根據請求項1所述的半導體裝置，其中，所述分離區域和所述共同源極線沿著第一方向延伸。
  3. 根據請求項2所述的半導體裝置，其中，所述第一凹部在所述第一方向上彼此間隔開。
  4. 根據請求項2所述的半導體裝置，其中，所述分離區域包括在所述第一方向上彼此交替佈置並且彼此耦接的第一狹縫和第二狹縫。
  5. 根據請求項4所述的半導體裝置，其中，所述共同源極線包括：第一部分，所述第一部分被佈置在所述第一狹縫中的所述支撐絕緣層下方；以及第二部分，所述第二部分被佈置在所述第二狹縫中，並且沿著垂直於所述第一方向的第三方向延伸以長於所述第一部分。
  6. 根據請求項1所述的半導體裝置，其中，所述共同源極線包括底表面，所述底表面包括與所述第一凹部交疊的第二凹部。
  7. 根據請求項1所述的半導體裝置，該半導體裝置亦包括：源極層，所述源極層被佈置在所述閘極層疊結構下方以接觸所述通道 層。
  8. 根據請求項7所述的半導體裝置，其中，所述共同源極線包括：第一部分，所述第一部分被佈置在所述源極層與所述支撐絕緣層之間，並且與所述源極層間隔開；以及第二部分，所述第二部分接觸所述源極層並且延伸以面向所述支撐絕緣層的所述側壁。
  9. 根據請求項8所述的半導體裝置，該半導體裝置亦包括：至少一層絕緣層，所述至少一層絕緣層被佈置在所述第一部分與所述源極層之間。
  10. 根據請求項7所述的半導體裝置，其中，每個所述通道層都延伸到所述源極層中，所述源極層包括接觸所述通道層的側壁的接觸源極層以及佈置在所述接觸源極層下方的基部源極層，並且所述半導體裝置亦包括絕緣插塞，所述絕緣插塞穿過所述接觸源極層，並且與所述第一凹部交疊。
  11. 一種半導體裝置，該半導體裝置包括：閘極層疊結構；以及共同源極線，所述共同源極線具有面向所述閘極層疊結構的凹凸不平的側壁，並且被佈置在所述閘極層疊結構之間。
  12. 根據請求項11所述的半導體裝置，其中，每個凹凸不平的所述側壁均具有在第一方向上彼此交替的凹陷和突起。
  13. 根據請求項12所述的半導體裝置，其中，所述共同源極線包括：上表面，所述上表面包括在所述第一方向上彼此間隔開的第一凹部； 以及底表面，所述底表面包括在所述第一方向上彼此間隔開並且與所述第一凹部交疊的第二凹部。
  14. 根據請求項12所述的半導體裝置，該半導體裝置亦包括：第一狹縫，所述第一狹縫沿著所述第一方向被佈置在所述閘極層疊結構之間，並且所述第一狹縫具有填充有所述共同源極線的下部；以及支撐絕緣層，所述支撐絕緣層被設置在所述共同源極線上以填充所述第一狹縫的上部。
  15. 根據請求項14所述的半導體裝置，該半導體裝置亦包括：第二狹縫，所述第二狹縫在所述第一方向上與所述第一狹縫相鄰，位於所述閘極層疊結構之間，並且填充有所述共同源極線。
  16. 根據請求項11所述的半導體裝置，其中，每個所述閘極層疊結構均圍繞通道層，所述共同源極線的一部分高於所述閘極層疊結構和所述通道層，並且所述共同源極線的剩餘部分低於所述閘極層疊結構和所述通道層。
  17. 一種半導體裝置，該半導體裝置包括：閘極層疊結構；以及共同源極線，所述共同源極線被佈置在所述閘極層疊結構之間，並且具有面向所述閘極層疊結構的側壁，其中，在所述共同源極線的所述側壁、底表面和上表面上形成有凹陷和突起。
  18. 一種製造半導體裝置的方法，該方法包括以下步驟： 形成包括彼此交替地層疊的第一材料層和第二材料層的層疊結構；形成穿過所述層疊結構並且在第一方向上彼此間隔開的第一狹縫；用第三材料層填充每個所述第一狹縫的下部；用第四材料層填充每個所述第一狹縫的上部；當所述層疊結構被所述第三材料層和所述第四材料層支撐時，形成穿過所述第一材料層和所述第二材料層並且在所述第一方向上與所述第一狹縫相鄰的第二狹縫；以及當所述第一材料層被所述第四材料層支撐時，通過所述第二狹縫去除所述第三材料層。
  19. 根據請求項18所述的方法，當所述第二材料層包括具有不同於所述第一材料層的蝕刻速率的犧牲材料時，該方法亦包括以下步驟：當所述第一材料層被所述第四材料層支撐時，通過所述第二狹縫去除所述第二材料層；以及用閘極導電材料填充去除了所述第二材料層的區域。
  20. 根據請求項18所述的方法，其中，當所述第二材料層包括閘極導電材料時，所述層疊結構通過所述第一狹縫和所述第二狹縫而被劃分成多個閘極層疊結構。
  21. 根據請求項18所述的方法，在形成所述第三材料層和所述第四材料層之前，該方法亦包括以下步驟：在每個所述第一狹縫的側壁上形成包括具有不同於所述第三材料層的蝕刻速率的材料的保護層。
  22. 根據請求項18所述的方法，其中，所述第四材料層具有不同於所 述第三材料層的蝕刻速率。
  23. 根據請求項18所述的方法，該方法亦包括以下步驟：在所述第二狹縫的表面和去除了所述第三材料層的表面上形成側壁絕緣層；部分地蝕刻所述側壁絕緣層以對所述第二狹縫的底表面進行開口；以及在所述側壁絕緣層上形成共同源極線以填充所述第二狹縫以及去除了所述第三材料層的區域。
  24. 根據請求項23所述的方法，其中，所述共同源極線被延伸以接觸佈置在所述層疊結構下方的源極層。
  25. 根據請求項24所述的方法，其中，形成所述源極層的步驟包括以下步驟：形成包括基部源極層和佈置在所述基部源極層上方的犧牲源極層的源極層疊結構；形成穿過所述犧牲源極層並延伸到所述基部源極層中的第一源極孔和第二源極孔；形成填充所述第一源極孔的第一犧牲柱和填充所述第二源極孔的第二犧牲柱；通過經由所述第二狹縫去除所述犧牲源極層來對源極區域進行開口；以及通過所述第二狹縫在所述源極區域中形成接觸所述基部源極層的接觸源極層。
  26. 根據請求項25所述的方法，其中，所述第一犧牲柱和所述第二犧牲柱是在形成所述層疊結構之前形成的，該方法亦包括以下步驟：形成穿過所述層疊結構的通孔以暴露所述第一犧牲柱；通過所述通孔去除所述第一犧牲柱以對耦接至所述通孔和所述第一源極孔的通道孔進行開口；在每個所述通道孔的表面上形成多層記憶體層；以及在所述多層記憶體層上形成通道層。
  27. 根據請求項26所述的方法，在形成所述接觸源極層之前，該方法亦包括以下步驟：通過所述第二狹縫部分地去除所述多層記憶體層以通過所述源極區域暴露所述通道層的側壁，其中，所述接觸源極層接觸所述通道層的通過所述源極區域暴露的所述側壁。
  28. 根據請求項25所述的方法，在形成所述第三材料層和所述第四材料層之前，該方法亦包括以下步驟：通過所述第一狹縫去除所述第二犧牲柱，以對所述第二源極孔進行開口；以及用絕緣插塞填充所述第二源極孔。
  29. 根據請求項25所述的方法，其中，所述第二犧牲柱與所述第一狹縫交疊。
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