KR20120019888A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자는 기판 상에 형성된 파이프 채널층과, 파이프 채널층과 파이프 채널층 상부에 위치한 비트 라인을 연결하기 위해 이들 사이에 형성된 제1 수직 채널층과, 파이프 채널층과 파이프 채널층 상부에 위치한 소스 라인을 연결하기 위해 이들 사이에 형성된 제2 수직 채널층과, 제1 수직 채널층, 제2 수직 채널층 및 파이프 채널층을 감싸도록 형성된 전하 저장막을 포함하는 다층막과, 다층막을 감싸도록 형성된 절연성 베리어막과, 절연성 베리어막과 다층막이 형성된 제1 수직 채널층이 관통하도록 형성된 다수의 제1 도전층들, 및 절연성 베리어막과 다층막이 피복된 제2 수직 채널층이 관통하도록 형성된 다수의 제2 도전층들을 포함한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor substrate and method of manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 불휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
NAND 플래시 메모리 소자는 대표적인 불휘발성 메모리 소자이다. NAND 플래시 메모리 소자의 메모리 어레이는 다수의 메모리 블록들을 포함하고, 각각의 메모리 블록은 다수의 메모리 스트링들을 포함한다. 메모리 스트링은 비트라인과 소스 라인 사이에 연결된다. 구체적으로, 메모리 스트링은 드레인이 비트라인과 연결되는 드레인 셀렉트 트랜지스터, 소스가 소스 라인과 연결되는 소스 셀렉트 트랜지스터, 셀렉트 트랜지스터들(드레인 셀렉트 트랜지스터 및 소스 셀렉트 트랜지스터) 사이에 직렬로 연결된 다수의 메모리 셀들을 포함한다.
일반적으로 메모리 스트링은 기판 상에 2차원 구조로 형성된다. 집적도를 높이기 위해서는 셀 사이즈가 작아져야 하지만, 물리적 특성상 셀 사이즈를 줄이는 것은 한계가 있다. 이러한 이유로, 기판에 메모리 스트링이 수직으로 형성되는 3차원 구조의 메모리 스트링이 제안되고 있다.
메모리 스트링을 기판에 수직으로 형성하기 위하여 워드라인용 도전층이나 셀렉트 라인(드레인 셀렉트 라인 또는 소스 셀렉트 라인)용 도전막이 기판 상에서 일정한 높이마다 형성되며, 도전층들들의 사이에는 절연층이 형성된다. 메모리 스트링의 채널을 형성하기 위한 층(이하, 수직 채널층)은 도전층들과 절연층들을 관통하여 기판에 수직 방향으로 형성된다. 수직 채널층의 표면에는 전하 저장막과 절연막을 포함하는 다층막이 형성된다. 이로 인해 수직 채널층과 도전층 사이에 다층막이 형성된다.
이렇게, 3차원 구조의 메모리 스트링은 2차원 구조의 스트링과 제조 방법이 완전히 다르다. 3차원 구조의 메모리 스트링은 새로운 방법으로 형성되기 때문에, 메모리 스트링의 구조적 신뢰성이 높지 않다.
본 발명의 실시예는 3차원 구조의 메모리 스트링의 구조적 안정성과 제조 공정의 신뢰성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명의 다른 실시예에 따른반도체 소자는 기판 상에 형성된 파이프 채널층과, 파이프 채널층과 파이프 채널층 상부에 위치한 비트 라인을 연결하기 위해 이들 사이에 형성된 제1 수직 채널층과, 파이프 채널층과 파이프 채널층 상부에 위치한 소스 라인을 연결하기 위해 이들 사이에 형성된 제2 수직 채널층과, 제1 수직 채널층, 제2 수직 채널층 및 파이프 채널층을 감싸도록 형성된 전하 저장막을 포함하는 다층막과, 다층막을 손상으로부터 보호하기 위해 다층막을 감싸도록 형성된 절연성 베리어막과, 절연성 베리어막과 다층막이 피복된 제1 수직 채널층이 관통하도록 형성된 다수의 제1 도전층들, 및 절연성 베리어막과 다층막이 피복된 제2 수직 채널층이 관통하도록 형성된 다수의 제2 도전층들을 포함한다.
본 발명의 다른 실시예에 따른반도체 소자는 기판 상에 형성된 파이프 채널층과, 파이프 채널층과 파이프 채널층 상부에 위치한 비트 라인을 연결하기 위해 이들 사이에 형성된 제1 수직 채널층과, 파이프 채널층과 파이프 채널층 상부에 위치한 소스 라인을 연결하기 위해 이들 사이에 형성된 제2 수직 채널층과, 제1 수직 채널층, 제2 수직 채널층 및 파이프 채널층을 감싸도록 형성된 전하 저장막을 포함하는 다층막과, 다층막이 피복된 제1 수직 채널층이 관통하도록 형성된 다수의 제1 도전층들과, 다층막이 피복된 제2 수직 채널층이 관통하도록 형성된 다수의 제2 도전층들과, 제1 및 제2 도전층들의 상부와 하부에 각각 형성된 절연층들, 및 다층막을 손상으로부터 보호하기 하기 위해 절연층들 중 최하부 절연층의 하면에 형성된 절연성 베리어막을 포함한다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 희생층 패턴이 형성된 기판이 제공되는 단계와, 희생층 패턴을 포함한 기판 상에 절연층 및 도전층을 교대로 형성하여 복수의 절연층들 및 복수의 도전층들을 형성하는 단계와, 복수의 절연층들 및 복수의 도전층들을 식각하여 희생층 패턴을 노출시키는 채널홀들을 각각 형성하는 단계와, 채널홀들을 통해 희생층 패턴을 제거하는 단계와, 희생층 패턴이 제거된 영역의 전체 표면과 채널홀들의 내면에 절연성 베리어막을 형성하는 단계와, 절연성 베리어막의 표면에 전하 저장막을 포함하는 다층막을 형성하는 단계와, 희생층 패턴이 제거된 영역과 채널홀들을 채널층을 채우는 단계, 및 채널홀들 사이의 절연층들 및 도전층들을 식각하여 트렌치를 형성하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 희생층 패턴이 형성된 기판이 제공되는 단계와, 기판 상에 절연성 베리어막을 형성하는 단계와, 절연성 베리어막 상에 절연층 및 도전층을 교대로 형성하여 복수의 절연층들 및 복수의 도전층들을 형성하는 단계와, 복수의 절연층들 및 복수의 도전층들을 식각하여 희생층 패턴 상에 형성된 절연성 베리어막을 노출시키는 채널홀들을 각각 형성하는 단계와, 채널홀들을 통해 절연성 베리어막의 노출된 부분 및 희생층 패턴을 제거하는 단계와, 희생층 패턴이 제거된 영역의 전체 표면과 채널홀들의 내면에 전하 저장막을 포함하는 다층막을 형성하는 단계와, 희생층 패턴이 제거된 영역과 채널홀들을 채널층을 채우는 단계, 및 채널홀들 사이의 절연층들 및 도전층들을 식각하여 트렌치를 형성하는 단계를 포함한다.
본 발명의 실시예는 3차원 구조의 메모리 스트링의 구조적 안정성과 제조 공정의 신뢰성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
도 1a는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 회로도이다.
도 1b는 도 1a의 회로를 구현한 반도체 소자의 구조를 설명하기 위한 사시도이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도 1b에 도시된 사시도를 X-X방향으로 절취한 상태를 도시한 단면도들이다.
도 3a 내지 도 3b는 도 2b에서 트렌치를 형성할 때 최하부 절연층의 과도 식각에 의해 발생되는 문제점을 설명하기 위한 단면도들이다.
도 3c는 도 3b에서 발생되는 문제점을 보여주기 위한 반도체 소자의 단면 사진이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 구조를 설명하기 위한 사시도이다.
도 5a 내지 도 5g는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도 4에 도시된 사시도를 X-X방향으로 절취한 상태를 도시한 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 소자의 구조를 설명하기 위한 사시도이다.
도 7a 내지 도 7g는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도 6에 도시된 사시도를 X-X방향으로 절취한 상태를 도시한 단면도들이다.
도 8은 도 7a 내지 도 7g에 설명한 방법에 의해 제조된 반도체 소자의 단면을 보여주기 위한 단면 사진이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 회로도이다.
도 1a를 참조하면, 대표적인 불휘발성 메모리 소자인 NAND 플래시 메모리 소자의 일반적인 메모리 스트링은 드레인이 비트라인(BL)과 연결되는 드레인 셀렉트 트랜지스터(DST), 소스가 소스 라인(SL)과 연결되는 소스 셀렉트 트랜지스터(SST), 셀렉트 트랜지스터들(드레인 셀렉트 트랜지스터 및 소스 셀렉트 트랜지스터) 사이에 직렬로 연결된 다수의 메모리 셀들(Co~Cn)을 포함한다.
3차원 구조의 메모리 스트링의 중간에 위치하는 한쌍의 메모리 셀들(Ck, Ck+1) 사이에 파이프 트랜지스터(PTr)가 연결된다. 따라서, 셀 스트링에 포함된 메모리 셀들(Co~Cn) 중 일부 메모리 셀들(C0~Ck)은 소스 셀렉트 트랜지스터(SST)와 파이프 트랜지스터(PTr) 사이에 직렬로 연결되어 제1 메모리 그룹을 구성하고, 나머지 메모리 셀들(Ck+1~Cn)은 드레인 셀렉트 트랜지스터(DST)와 파이프 트랜지스터(PTr) 사이에 직렬로 연결되어 제2 메모리 그룹을 구성한다.
파이프 트랜지스터(PTr)는 기판에 형성된다. 드레인 셀렉트 트랜지스터(DST)와 제1 메모리 그룹의 메모리 셀들(C0~Ck)은 기판으로부터 수직 방향으로 비트라인(BL)과 파이프 트랜지스터(PTr) 사이에 직렬로 배열된다. 소스 셀렉트 트랜지스터(SST)와 제2 메모리 그룹의 메모리 셀들(Ck+1~Cn)은 기판으로부터 수직 방향으로 소스 라인(SL)과 파이프 트랜지스터(PTr) 사이에 직렬로 배열된다. 제1 메모리 그룹의 메모리 셀들(C0~Ck)과 제2 메모리 그룹의 메모리 셀들(Ck+1~Cn)의 수는 동일한 것이 바람직하다. 메모리 셀들(Co~Cn)에 수직으로 배열됨에 따라 메모리 셀들(Co~Cn)의 채널 방향은 기판과 수직 방향이 된다. 그리고 메모리 스트링의 메모리 셀들(Co~Cn)이 제1 및 제2 메모리 그룹들로 나누어짐에 따라, 하나의 스트링에는 기판으로부터 수직한 2개의 수직 채널층을 포함하게 된다.
여기서, 파이프 트랜지스터(PTr)는 제1 메모리 그룹의 메모리 셀들(C0~Ck)의 채널 영역과 제2 메모리 그룹의 메모리 셀들(Ck+1~Cn)의 채널 영역을 전기적으로 연결시켜주는 동작을 수행한다. 3차원 메모리 스트링을 포함하는 반도체 소자의 구조를 보다 구체적으로 설명하면 다음과 같다.
도 1b는 도 1a의 회로를 구현한 반도체 소자의 구조의 사시도이다.
도 1b를 참조하면, 기판(200) 상에 도전층으로 이루어진 파이프 게이트 도전층(204)이 형성된다. 기판(200)과 파이프 게이트 도전층(204)을 격리시키기 위하여 기판(200)과 파이프 게이트 도전층(204) 사이에는 절연막(202)이 형성된다. 파이프 게이트 도전층(204)은 수직 채널층들(230A, 230B)을 전기적으로 연결하기 위한 파이프 트랜지스터의 게이트로 사용된다. 파이프 게이트 도전층(204)의 소정 영역에는 트렌치가 형성되고, 파이프 게이트 도전층(204)의 트렌치에는 도전층으로 이루어진 파이프 채널층(230C)이 형성된다.
파이프 게이트 도전층(204)이 형성된 기판(200) 상에 일정한 높이마다 도전층으로 이루어진 한쌍의 워드라인들(WL0~WLn)이 다층으로 배치된다. 각층에 배치된 한쌍의 워드라인들 중 제1 수직 채널층(230A)이 관통하도록 형성된 워드라인들(WL0~WLk)은 제1 워드라인 그룹이 되고, 제2 수직 채널층(230B)이 관통하도록 형성된 워드라인들(WLk+1~WLn)은 제2 워드라인 그룹이 된다.
최상부에 배치된 워드라인들(WL0, WLn)의 상부에는 도전층으로 이루어진 드레인 셀렉트 라인(212d, DSL)과 소스 셀렉트 라인(212d, SSL)이 동일층에 배치된다. 소스 셀렉트 라인(212d, SSL)은 제1 워드라인 그룹의 최상부 워드라인(WL0) 상에 배치되고, 드레인 셀렉트 라인(212d, DSL)은 제2 워드라인 그룹의 최상부 워드라인(WLn) 상에 배치된다.
셀렉트 라인들(212d, DSL, SSL) 상부에는 비트라인(240)과 소스 라인(234)이 배치된다. 비트라인(240)과 소스 라인(234)은 서로 다른 층에 배치될 수 있으며, 비트라인(240)이 소스 라인(234)보다 높은 층에 배치될 수 있다. 워드라인들(WL0~WLn), 셀렉트 라인들(212d, DSL, SSL), 비트라인(240) 및 소스 라인(234)의 사이에는 절연막(미도시)이 형성되어, 라인들을 서로 격리시킨다.
소스 라인(234)과 파이프 채널층(230C)의 사이에는 이들을 연결시키기 위하여 소스 셀렉트 라인(212d, SSL)과 제1 워드라인 그룹의 워드라인들(WL0~WLk)을 관통하도록 형성된 제1 수직 채널층(230A)이 구비된다. 그리고, 비트라인(240)과 파이프 채널층(230C)의 사이에는 이들을 연결시키기 위하여 드레인 셀렉트 라인(212d, DSL)과 제2 워드라인 그룹의 워드라인들(WLk-1~WLn)을 관통하도록 형성된 제2 수직 채널층(230B)이 구비된다. 파이프 게이트 도전층(204)에 인가되는 전압에 따라 파이프 채널층(230C)에 채널이 형성되면 제1 및 제2 수직 채널층들(230A, 230B)을 전기적으로 연결된다.
한편, 비트라인(240)이 소스 라인(234)보다 높은 층에 배치되는 경우, 제2 수직 채널층(230B)을 비트라인(240)과 연결시키기 위하여 제2 수직 채널층(230B)과 비트라인(240) 사이에 비트라인 콘택 플러그(238)가 더 구비될 수 있다. 이로써, 제1 및 제2 수직 채널층들(230A, 230B)의 연장 방향은 기판(200)으로부터 수직 방향이 된다. 제1 및 제2 수직 채널층들(230A, 230B)과 파이프 채널층(230C)은 동일한 물질로 이루어지며, 동시에 형성될 수 있다. 구체적인 것은 후술하기로 한다.
다층막(도 2d의 228 참조)은 제1 및 제2 수직 채널층들(230A, 230B)과 파이프 채널층(230C)을 둘러싸도록 형성된다. 이로써, 수직 채널층들(230A, 230B) 및 워드라인들(WL0~WLn)의 계면과 파이프 채널층(230C) 및 파이프 게이트 도전층(204)의 계면에 다층막이 형성된다. 다층막은 절연막/전하저장막/절연막의 적층 구조(도 2d의 228 참조)로 이루어질 수 있다.
상기의 구조에서 소스 셀렉트 라인용 도전층(212d)에 의해 다층막이 형성된 제1 수직 채널층(230A)이 둘러싸인 부분은 소스 셀렉트 트랜지스터(SST)가 되고, 드레인 셀렉트 라인용 도전층(212d)에 의해 제2 수직 채널층(230B)이 둘러싸인 부분이 드레인 셀렉트 트랜지스터(DST)가 된다. 각각의 워드라인들(WL0~WLn)에 의해 다층막이 형성된 제1 및 제2 수직 채널층들(230A, 230B)이 각각 둘러싸인 부분이 메모리 셀들(C0~Cn)이 된다. 이로써, 소스 셀렉트 트랜지스터(SST)와 제1 메모리 그룹의 메모리 셀들(C0~Ck)은 소스 라인(234)과 기판(200) 사이에 수직으로 배열되고, 드레인 셀렉트 트랜지스터(DST)와 제2 메모리 그룹의 메모리 셀들(Cn~Ck+1)은 비트라인(240)과 기판(200) 사이에 수직으로 배열된다.
이하, 상기의 구조로 이루어진 반도체 소자의 제조 방법을 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조 공정을 설명하기 위하여 기판을 비트라인 방향으로 절취한 단면도들이다.
도 2a를 참조하면, 기판(200) 상에 절연막(202)을 형성한다. 절연막(202) 상에는 파이프 게이트를 형성하기 위한 제1 도전층(204)을 형성한다. 절연막(202)은 파이프 게이트 도전층(204)과 기판(200)을 격리시키기 위한 파이프 게이트 절연막으로 사용하기 위해 형성된다.
파이프 게이트 도전층(204)의 일부분을 식각하여 트렌치(206)를 형성한다. 그리고, 트렌치(206)를 희생막(208)으로 채운다. 희생막(208)은 질화막으로 형성할 수 있다.
이어서, 희생막(208)을 포함한 전체 구조 상에 절연층과 도전층을 교대로 형성하여 다수의 절연층들(210a~210e)과 다수의 도전층들(212a~212d)을 형성한다. 여기서, 도전층보다 절연막이 먼저 형성되며, 절연층들(210a~210e)은 실리콘 산화막으로 형성하고, 도전층들(212a~212d)은 폴리실리콘막으로 형성할 수 있다.
한편, 도전층들(212a~212d)은 편의상 4개의 층만 도시되었으나, 셀렉트 라인들의 수와 워드라인들의 수를 합한 값의 절반에 해당하는 수만큼 형성되는 것이 바람직하다. 여기서, 최상부의 도전층(212d)은 셀렉트 라인들(드레인 셀렉트 라인 및 소스 셀렉트 라인)을 형성하기 위해 사용되고, 나머지 도전층들(212a~212C)은 워드라인들을 형성하기 위해 사용된다.
계속해서, 희생막(208)의 양단부가 각각 노출되도록 절연층들(210a~210e)과 도전층들(212a~212d)을 식각하여 채널홀들(214a, 214b)을 형성한다. 채널홀들(214, 214b)은 수직 채널층들이 형성될 영역들을 정의하기 위해 형성되며, 후속 공정에서 채널홀들(214a, 214b) 내부에 각각 제1 및 제2 수직 채널층이 형성된다.
도 2b를 참조하면, 도전층들(212a~212d)을 분리하여 각층마다 한쌍의 워드라인들을 형성하기 위해, 절연층들(210b~210e) 및 도전층들(212a~212d)의 일부분을 식각하여 트렌치(216)를 형성한다. 트렌치(216)는 라인 형태로 형성되며, 비트라인 방향과 교차하는 방향으로 형성된다. 또한, 트렌치(216)는 제1 및 제2 수직 채널층이 형성될 영역을 정의하는 채널홀들(214a, 214b) 사이에 형성된다.
한편, 트렌치(216) 형성 시 희생막(208)이 노출되지 않도록 최하부의 도전층(212a)까지만 식각하고 최하부의 절연층(212a)은 식각하지 않는다.
이로써, 도전층들(212a~212d)은 제1 채널홀(214a)이 형성된 도전층들과 제2 채널홀(214b)이 형성된 도전층들로 구분된다. 제1 채널홀(214a)이 형성된 도전층들은 소스 셀렉트 라인(도 2의 SSL)과 전체 워드라인들 중 절반에 해당하는 워드라인들(도 2의 WL0~WLk)을 형성하기 위해 사용되고, 제2 채널홀(214b)이 형성된 도전층들은 드레인 셀렉트 라인(도 2의 DSL)과 전체 워드라인들 중 나머지 절반에 해당하는 워드라인들(도 2의 WLk+1~WLn)을 형성하기 위해 사용된다.
도 2c를 참조하면, 희생막을 제거한다. 이로써, 파이프 게이트 도전층(204)의 트렌치(206)에 스페이스(218)가 형성된다. 희생막이 질화막으로 형성된 경우, 인산(phosphoric acid) 용액으로 제거할 수 있다.
도 2d를 참조하면, 제1 및 제2 채널홀들(214a, 214b)의 측벽과 파이프 게이트 도전층(204)의 트렌치(206)의 내면 전체에 절연막(222, 226)과 전하 저장막(224)을 포함하는 다층막(228)을 형성한다. 이어서, 제1 및 제2 채널홀들(214a, 214b)과 파이프 게이트 도전층(204)의 트렌치(206)의 내부를 도전층(230a, 230b, 230c)으로 채운다.
이로써, 제1 채널홀(214a) 내부의 도전층에 의해 제1 수직 채널층(230a)이 형성되고, 제2 채널홀(214b) 내부의 도전층에 의해 제2 수직 채널층(230b)이 형성되고, 파이프 게이트 도전층(204)의 트렌치(206) 내부의 도전층에 의해 파이프 채널층(230c)이 형성된다.
한편, 다층막(228) 및 도전층(230a~230c)을 형성하는 과정에서 트렌치(216)도 다층막과 도전층에 의해 채워질 수 있다. 트렌치(216)에 도전층이 형성되더라도 수직 채널층(230a, 230b)이나 파이프 채널층(230c)과 격리되어야 한다.
도 3a 내지 도 3b는 도 2b에서 트렌치를 형성할 때 최하부 절연층의 과도 식각에 의해 발생되는 문제점을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 트렌치(216)를 형성하기 위해서는 절연층들(210b~210e)과 도전층들(212a~212d)이 식각되어야 하고, 최하부의 절연층(210a)은 잔류되어야 한다. 하지만, 최하부의 도전층(212a)을 식각하는 과정에서 도전층(212a)이 완전히 식각되지 않으면 도전층(212a)이 분리되지 않는 문제점이 발생될 수 있다. 이를 방지하기 위하여, 최하부의 도전층(212a)을 식각할 때 목표 식각 두께를 최하부의 도전층(212a)의 두께보다 충분히 두껍게 설정하여 식각 공정을 진행한다. 이 경우, 최하부의 절연층(210a)까지 제거되어, 트렌치(216)를 통해 희생막(208)이 노출될 수 있다.
도 3b를 참조하면, 희생막을 제거한 후, 도 2d에서와 같이 제1 및 제2 채널홀(214a, 214b) 및 트렌치(206) 내부에 다층막(228) 및 도전층(230a~230c)을 형성한다. 이때, 트렌치(216)에도 도전층(230d)이 형성되며, 최하부의 절연층(210a)이 제거된 상태이기 때문에, 트렌치(216) 하부(A)에서 트렌치(216)에 형성된 도전층(230d)과 파이프 채널층(230c)이 연결되는 문제점이 발생될 수 있다.
도 3c는 도 3b에서 설명하는 문제점을 보여주기 위해 반도체 소자의 단면 사진이다.
도 3c를 참조하면, 트렌치 하부(A)에서 트렌치에 형성된 도전층과 파이프 채널층이 연결되는 것을 확인할 수 있다.
이러한 문제점이 발생되는 것을 방지할 수 있는 다른 실시예를 설명하면 다음과 같다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자의 구조를 설명하기 위한 사시도이다.
도 4를 참조하면, 도 1b에서 설명한 구조에서 다층막을 손상으로부터 보호하기 위한 절연성 베리어막(520)을 더 포함한다. 구체적으로 예를 들면, 절연성 베리어막(520)은 식각 공정에서 발생할 수 있는 식각 손상으로부터 다층막을 보호하기 위해 형성된다. 그 외에 불순물의 침투에 의한 손상으로부터도 다층막은 절연성 베리어막(520)에 의해 보호될 수 있다. 이를 위해, 수직 채널층들(530A, 530B) 및 파이프 채널층(530C)의 표면에는 전하 저장막을 포함하는 다층막(도 5d의 528 참조)이 형성되며, 절연성 베리어막(520)은 다층막을 감싸도록 형성된다. 한편, 절연성 베리어막(520)은 다층막에 포함된 전하 저장막의 전자(또는 전하)가 워드라인용 도전층으로 이동하는 것을 방지하는 블로팅 절연막의 기능을 수행하거나 다층막에 포함된 블로킹 절연막의 기능을 보다 더 보완해주는 기능을 수행할 수도 있다.
절연성 베리어막(520)은 트렌치(도 2b의 216 참조)를 형성하기 위해 절연층들(210a~210e)과 절연층들 사이의 도전층들(212a~212d)을 식각할 때 다층막이 식각되거나 파이프 채널층(230C)이 노출되는 것을 방지하기 위하여 형성된다. 따라서, 절연성 베리어막(520)은 도전층(212a)이나 도전층(212a)과 기판(200) 사이에 형성된 절연막(210a)을 식각하기 위한 식각제(식각 가스 또는 식각액)에 의해 식각되지 않는 물질로 형성되는 것이 바람직하다. 보다 더 바람직하게는, 다층막에 포함된 막들보다 유전상수값이 더 큰 고유전절연막으로 형성하는 것이 바람직하다. 예를 들어, 절연성 베리어막(520)은 Al2O3막 또는 HfO2막으로 형성할 수 있다.
상기와 같이 절연성 베리어막(520)을 포함하는 반도체 소자의 제조 방법을 설명하면 다음과 같다.
도 5a 내지 도 5g는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도 4에 도시된 사시도를 X-X방향으로 절취한 상태를 도시한 단면도들이다.
도 5a를 참조하면, 기판(500) 상에 절연막(502)을 형성한다. 절연막(502) 상에는 파이프 게이트를 형성하기 위한 도전층(502)을 형성한다. 파이프 게이트 도전층(502)의 일부분을 식각하여 트렌치(506)를 형성한다. 그리고, 트렌치(506)를 희생막(508)으로 채운다. 희생막(508)은 질화막으로 형성할 수 있다.
이어서, 희생막(508)을 포함한 전체 구조 상에 절연층과 도전층을 교대로 형성하여 다수의 절연층들(510a~510e)과 다수의 도전층들(512a~512d)을 형성한다. 여기서, 도전층보다 절연막이 먼저 형성되며, 절연층들(510a~510e)은 실리콘 산화막으로 형성하고, 도전층들(512a~512d)은 폴리실리콘막으로 형성할 수 있다.
한편, 도전층들(512a~512d)은 편의상 4개의 층만 도시되었으나, 셀렉트 라인들의 수와 워드라인들의 수를 합한 값의 절반에 해당하는 수만큼 형성되는 것이 바람직하다. 여기서, 최상부의 도전층(512d)은 셀렉트 라인들(드레인 셀렉트 라인 및 소스 셀렉트 라인)을 형성하기 위해 사용되고, 나머지 도전층들(512a~512c)은 워드라인들을 형성하기 위해 사용된다.
계속해서, 희생막(508)의 서로 다른 영역이 각각 노출되도록 절연층들(510a~510e)과 도전층들(512a~512d)을 식각하여 채널홀들(514a, 514b)을 형성한다. 채널홀들(514a, 514b)은 수직 채널층들이 형성될 영역들을 정의하기 위해 형성되며, 후속 공정에서 채널홀들(514a, 514b) 내부에 각각 제1 및 제2 수직 채널층이 형성된다.
도 5b를 참조하면, 희생막을 제거한다. 이로써, 파이프 게이트 도전층(504)의 트렌치(506)에 스페이스(518)가 형성된다. 희생막이 질화막으로 형성된 경우, 인산(phosphoric acid) 용액으로 제거할 수 있다.
도 5c를 참조하면, 제1 및 제2 채널홀들(514a, 514b)의 측벽과 파이프 게이트 도전층(504)의 트렌치(506)의 내면 전체에 절연성 베리어막(520)을 형성한다. 이로써, 트렌치(506)가 형성된 영역에서 최하부 절연층(210a)의 노출된 저면에도 절연성 베리어막(520)이 형성된다.
절연성 베리어막(520)은 도전층들(512a~512d)이나 도전층들(512a~512d)을 격리하는 절연층들(510a~510e)을 식각하기 위한 식각제에 의해 도전층이나 절연막보다 덜 식각되는 물질(바람직하게는, 식각되지 않는 물질)로 형성한다. 예를 들어, 절연성 베리어막(520)은 질화막으로 형성할 수 있다. 한편, 절연성 베리어막(520)은 후속 공정에서 형성되는 다층막의 유전상수 값보다 더 큰 유전상수 값을 갖는 절연막으로 형성되는 것이 바람직하다. 예로써, 절연성 베리어막(520)은 Al2O3막 또는 HfO2막으로 형성할 수 있다.
도 5d를 참조하면, 절연성 베리어막(520)의 표면에 절연막(522, 526) 및 전하 저장막(524)을 포함하는 다층막(528)을 형성한다. 예를 들어, 다층막(528)은 산화막/질화막/산화막의 적층 구조로 형성할 수 있다. 여기서, 질화막은 전하 저장막(524)으로 사용하기 위해 형성된다. 첫 번째 산화막(522)은 전하 저장막(524)에서 정공이나 전자가 도전층들(512a~512d)로 이동하는 것을 방지하기 위한 블로킹 절연막으로 사용하기 위해 형성된다. 두 번째 산화막(526)은 일반적인 플래시 메모리 셀의 터널 절연막으로 사용하기 위해 형성된다.
상기에서, 절연성 베리어막(520)이 고유전 절연막(Al2O3막 또는 HfO2막)으로 형성되면 절연성 베리어막(520)을 블로킹 절연막으로 사용할 수 있다. 따라서, 다층막(528)에서 첫 번째 산화막(522)은 생략할 수 있다. 이 경우, 전하 저장막으로 사용되는 질화막(524)은 절연막(526) 및 절연성 베리어막(520)의 사이에 위치하게 된다.
도 5e를 참조하면, 제1 및 제2 채널홀들(514a, 514b)과 파이프 게이트 도전층(504)의 트렌치(506)의 내부를 도전층(530a, 530b, 530c)으로 채운다. 구체적으로 설명하면, 제1 및 제2 채널홀들(514a, 514b)을 포함한 전체 구조 상에 도전층을 형성한다. 이어서, 화학적 기계적 연마 공정, 에치백 공정 또는 두 공정을 모두 실시하여 절연층들(510a~510e) 중 최상부 절연층(510d)의 상부에 형성된 도전층, 다층막 및 절연성 베리어막을 제거한다. 이로써, 제1 및 제2 채널홀들(514a, 514b)과 파이프 게이트 도전층(504)의 트렌치(506)의 내부가 도전층(530a, 530b, 530c)으로 채워진다. 또한, 절연성 베리어막(520) 및 다층막(528)도 제1 및 제2 채널홀들(514a, 514b) 및 파이프 게이트 도전층(504)의 트렌치(518) 내에만 잔류된다. 다시 말해, 제1 및 제2 채널홀들(514a, 514b)과 파이프 게이트 도전층(504)의 트렌치(506) 내에서, 도전층(530a, 530b, 530c)은 다층막(528)으로 감싸지고, 다층막(528)은 절연성 베리어막(520)으로 감싸진다.
도전층(530a, 530b, 530c)은 폴리실리콘층으로 형성할 수 있다. 이로써, 제1 채널홀(514a) 내부의 도전층에 의해 제1 수직 채널층(530a)이 형성되고, 제2 채널홀(514b) 내부의 도전층에 의해 제2 수직 채널층(530b)이 형성되고, 파이프 게이트 도전층(504)의 트렌치(506) 내부의 도전층에 의해 파이프 채널층(530c)이 형성된다.
도 5f를 참조하면, 각층에 형성된 도전층들(512a~512d)을 분리하여 한쌍의 워드라인들을 정의하기 위해, 절연층들(510a~510e) 및 도전층들(512a~512d)의 일부분을 식각하여 트렌치(516)를 형성한다. 트렌치(516)는 제1 및 제2 수직 채널층(530a, 530b) 사이에서 라인 형태로 형성되며, 비트라인 방향과 교차하는 방향으로 형성된다.
이로써, 도전층들(512a~512d)은 제1 채널홀(514a)이 형성된 도전층들과 제2 채널홀(514b)이 형성된 도전층들로 구분된다. 제1 채널홀(514a)이 형성된 도전층들은 소스 셀렉트 라인(도 4의 SSL)과 전체 워드라인들 중 절반에 해당하는 워드라인들(도 4의 WL0~WLk)을 형성하기 위해 사용되고, 제2 채널홀(514b)이 형성된 도전층들은 드레인 셀렉트 라인(도 4의 DSL)과 전체 워드라인들 중 나머지 절반에 해당하는 워드라인들(도 4의 WLk+1~WLn)을 형성하기 위해 사용된다.
상기에서, 파이프 채널층(530c)이 형성된 후에 트렌치(516)가 형성되기 때문에 트렌치(516)에는 도전층이 형성되지 않는다. 따라서, 트렌치(516)를 형성하기 위한 식각 공정 시 최하부의 절연층(510a)이 함께 식각되더라도, 파이프 채널층(530c)이 다른 도전층과 연결되는 것을 방지할 수 있다. 또한, 다층막(528)과 절연성 베리어막(520)이 트렌치(506)의 스페이스(518)에서 노출되는 최하부 절연층(510a)의 하부 표면에도 형성되기 때문에, 트렌치(516)는 트렌치(506)의 스페이스(518)와 연결되지 않고 적어도 절연성 베리어막(520)에 의해 격리된다. 이로써, 파이프 채널층(530c)이 트렌치(516)를 통해 노출되는 것을 방지할 수 있으며, 트렌치(516)를 형성하기 위한 식각 공정 시 파이프 채널층(530c)이 손상되는 것을 방지할 수 있다.
도 5g를 참조하면, 트렌치를 절연막(531)으로 채운다. 이어서, 전체 구조 상에 층간 절연막(532)을 형성한 후, 평탄화 공정을 실시할 수 있다. 절연막(531)과 층간 절연막(532)은 동일한 물질로 형성하는 것이 바람직하다. 층간 절연막(532)으로 트렌치까지 채울 수도 있으며, 이 경우 절연막(531)은 생략할 수 있다.
계속해서, 제1 수직 채널층(530A)이 노출되도록 층간 절연막(532)의 일부를 식각하여 트렌치를 형성하고, 트렌치 내부를 도전층(534)으로 채운다. 트렌치 내부에 형성된 도전층(534)은 소스 라인(도 4의 SL)으로 사용된다.
도전층(534)을 형성한 후, 전체 구조 상에 층간 절연막(536)을 형성한다. 그리고, 제2 수직 채널층(530B)이 노출되도록 층간 절연막들(532, 536)을 식각하여 콘택홀을 형성한다. 이어서, 콘택홀 내에는 콘택 플러그(538)를 형성한다. 층간 절연막(536) 상에는 콘택 플러그(538)와 연결되는 금속 배선(540)을 형성한다. 금속 배선(540)은 비트 라인(도 4의 BL)으로 사용된다.
이로써, 3차원 구조의 메모리 스트링이 제조된다.
한편, 절연성 베리어막을 다층막의 상면에 형성하여 트렌치를 형성하기 위한 식각 공정 시 다층막을 보호하고 파이프 채널층의 노출을 방지할 수 있는 다른 실시예를 설명하면 다음과 같다.
도 6은 본 발명의 다른 실시예에 따른 반도체 소자의 구조를 설명하기 위한 사시도이다.
도 6을 참조하면, 도 1b에서 설명한 구조에서 절연성 베리어막(720)이 더 포함된다. 수직 채널층들(720A, 720B) 및 파이프 채널층(720C)의 표면에 전하 저장막을 포함하는 다층막(도 7의 728 참조)이 형성된다. 그리고, 각각의 도전층(712a~712d)의 상부와 하부에는 절연층들(도 7a의 710a~710e 참조)이 형성된다. 절연성 베리어막(720)은 절연층들중 최하부 절연층(710a)의 저면에 형성된다. 다시 말해, 절연성 베리어막(720)은 다층막의 전체 표면 중 도전층(712a)을 향하는 표면에 형성된다. 또한, 절연성 베리어막(720)은 파이프 게이트 도전층(604)의 상부(즉, 상부 표면)에도 형성될 수 있다.
이러한 절연성 베리어막(720)은 트렌치(도 7b의 716 참조)를 형성하기 위해 절연층들(710a~710e)과 절연층들 사이의 도전층들(712a~712d)을 식각할 때 다층막이 식각되거나 파이프 채널층(730C)이 노출되는 것을 방지하기 위하여 형성된다. 따라서, 절연성 베리어막(720)은 도전층(712a)이나 도전층(712a)과 기판(700) 사이에 형성된 절연막(710a)을 식각하기 위한 식각제(식각 가스 또는 식각액)에 의해 식각되지 않는 물질로 형성되는 것이 바람직하다. 예를 들어, 절연성 베리어막(720)은 질화막으로 형성할 수 있다. 보다 더 바람직하게는, 다층막에 포함된 막들보다 유전상수값이 더 큰 고유전절연막으로 형성하는 것이 바람직하다. 예를 들어, 절연성 베리어막(520)은 Al2O3막 또는 HfO2막으로 형성할 수 있다.
상기와 같이 절연성 베리어막(720)을 포함하는 반도체 소자의 제조 방법을 설명하면 다음과 같다.
도 7a 내지 도 7g는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도 6에 도시된 사시도를 X-X방향으로 절취한 상태를 도시한 단면도들이다.
도 7a 내지 도 7f는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 공정을 설명하기 위하여 기판이 비트라인 방향으로 절취된 상태를 보여주는 단면도들이다.
도 7a를 참조하면, 기판(700) 상에 절연막(702)을 형성한다. 절연막(702) 상에는 파이프 게이트를 형성하기 위한 제1 도전층(702)을 형성한다. 파이프 게이트 도전층(702)의 일부분을 식각하여 트렌치(706)를 형성한다. 그리고, 트렌치(706)를 희생막(708)으로 채운다.
이어서, 희생막(708)을 포함한 전체 구조 상에 절연성 베리어막(720)을 형성한다. 그리고, 절연성 베리어막(720) 상에 절연층과 도전층을 교대로 형성하여 다수의 절연층들(710a~710e)과 다수의 도전층들(712a~712d)을 형성한다.
여기서, 절연성 베리어막(720)은 질화막으로 형성할 수 있다. 또한, 절연성 베리어막(720)은 도전층들(712a~712d)이나 도전층들(712a~712d)을 격리하는 절연층들(710a~710e)을 식각하기 위한 식각제에 의해 도전층이나 절연막보다 덜 식각되고, 다층막(728)에 포함된 전하 저장막(724)이나 절연막(722, 726)의 유전상수 값보다 더 큰 유전상수 값을 갖는 절연막으로 형성할 수 있다. 예로써, 절연성 베리어막(720)은 Al2O3막 또는 HfO2막과 같은 고유전 절연막으로 형성할 수 있다. 절연성 베리어막(720)을 질화막으로 형성하는 경우와 고유전 절연막으로 형성하는 경우의 장점은 후술하기로 한다.
도 7b를 참조하면, 희생막(708)의 서로 다른 영역들이 각각 노출되도록 절연층들(710a~710e), 도전층들(712a~712d) 및 절연성 베리어막(720)의 일부를 식각하여 채널홀들(714a, 714b)을 형성한다. 채널홀들(714, 714b)은 수직 채널층들이 형성될 영역들을 정의하기 위해 형성된다.
도 7c를 참조하면, 희생막을 제거한다. 이로써, 파이프 게이트 도전층(704)의 트렌치(706)에 스페이스(718)가 형성된다. 절연성 베리어막(720)이 질화막으로 형성된 경우, 절연성 베리어막(720)과 희생막을 한번의 식각 공정으로 제거할 수 있는 장점이 있다. 하지만, 최하부 절연층(710a) 하부의 절연성 베리어막(720)이 과도하게 식각되면, 최하부 절연층(710a)과 파이프 게이트 도전층(704)의 사이에서 공간이 형성되어 식각 부산물이 잔류할 수 있다. 하지만, 절연성 베리어막(720)을 고유전 절연막으로 형성할 경우 식각 부산물에 의한 문제를 최소화할 수 있다. 따라서, 식각 부산물이 문제가 될 경우, 절연성 베리어막(720)을 고유전 절연막으로 형성할 수 있다.
도 7d를 참조하면, 제1 및 제2 채널홀들(714a, 714b)의 측벽과 파이프 게이트 도전층(704)의 트렌치(706)의 내면을 포함한 전체 구조 상에 절연막(722, 726)과 전하 저장막(724)을 포함하는 다층막(728)을 형성한다. 예를 들어, 다층막(728)은 산화막/질화막/산화막의 적층 구조로 형성할 수 있다.
도 7e를 참조하면, 제1 및 제2 채널홀들(714a, 714b)과 파이프 게이트 도전층(704)의 트렌치(706)의 내부가 채워지도록 전체 구조 상에 도전층을 형성한다. 이어서, 화학적 기계적 연마 공정, 에치백 공정 또는 두 공정을 모두 실시하여 절연층들(710a~710e) 중 최상부 절연층(710e)의 상부에 형성된 도전층 및 다층막을 제거한다.
이로써, 제1 및 제2 채널홀들(714a, 714b)과 파이프 게이트 도전층(704)의 트렌치(706)의 내부가 도전층(730a, 730b, 730c)으로 채워진다. 또한, 다층막(728)도 제1 및 제2 채널홀들(714a, 714b) 및 파이프 게이트 도전층(704)의 트렌치(718) 내에만 잔류된다. 다시 말해, 제1 및 제2 채널홀들(714a, 714b)과 파이프 게이트 도전층(704)의 트렌치(706) 내에서, 도전층(730a, 730b, 730c)은 다층막(728)으로 감싸진다. 최하부 절연층(710a)의 하부에는 절연성 베리어막(720)이 잔류하고, 잔류하는 절연성 베리어막(720)에 의해 상부로 향하는 다층막(728)의 표면이 보호된다.
제1 채널홀(714a) 내부의 도전층에 의해 제1 수직 채널층(730a)이 형성되고, 제2 채널홀(714b) 내부의 도전층에 의해 제2 수직 채널층(730b)이 형성되고, 파이프 게이트 도전층(704)의 트렌치(706) 내부의 도전층에 의해 파이프 채널층(730c)이 형성된다.
도 7f를 참조하면, 각층에 형성된 도전층들(712a~712d)을 분리하여 한쌍의 워드라인들을 정의하기 위해, 절연층들(710a~710e) 및 도전층들(712a~712d)의 일부분을 식각하여 트렌치(716)를 형성한다. 트렌치(716)를 제1 및 제2 수직 채널층(730a, 730b) 사이에서 라인 형태로 형성되며, 비트라인 방향과 교차하는 방향으로 형성된다.
상기에서, 파이프 채널층(730c)이 형성된 후에 트렌치(716)가 형성되기 때문에 트렌치(716)에는 도전층이 형성되지 않는다. 따라서, 트렌치(716)를 형성하기 위한 식각 공정 시 파이프 채널층(730c)이 노출되더라도, 파이프 채널층(730c)이 다른 도전층과 연결되는 것을 방지할 수 있다. 또한, 트렌치(716)를 형성하기 위해 식각 공정을 실시하더라도, 절연성 베리어막(720)에 의해 파이프 채널층(730c)이 노출되는 것을 방지할 수 있다. 따라서, 파이프 채널층(730c)에 식각 손상이 발생되는 것을 방지할 수 있다.
도 7g를 참조하면, 트렌치를 절연막(731)으로 채운다. 이어서, 전체 구조 상에 층간 절연막(732)을 형성한 후, 평탄화 공정을 실시할 수 있다. 절연막(731)과 층간 절연막(732)은 동일한 물질로 형성하는 것이 바람직하다. 층간 절연막(732)으로 트렌치까지 채울 수도 있으며, 이 경우 절연막(731)은 생략할 수 있다.
계속해서, 제1 수직 채널층(730A)이 노출되도록 층간 절연막(732)의 일부를 식각하여 트렌치를 형성하고, 트렌치 내부를 도전층(734)으로 채운다. 트렌치 내부에 형성된 도전층(734)은 소스 라인(도 6의 SL)으로 사용된다.
도전층(734)을 형성한 후, 전체 구조 상에 층간 절연막(736)을 형성한다. 그리고, 제2 수직 채널층(530B)이 노출되도록 층간 절연막들(732, 736)을 식각하여 콘택홀을 형성한다. 이어서, 콘택홀 내에는 콘택 플러그(738)를 형성한다. 층간 절연막(736) 상에는 콘택 플러그(738)와 연결되는 금속 배선(740)을 형성한다. 금속 배선(740)은 비트 라인(도 6의 BL)으로 사용된다.
이로써, 3차원 구조의 메모리 스트링이 제조된다.
상기의 실시예들에서 공통점은 절연성 베리어막이 최하부 절연층의 하부 표면에 형성되어 파이프 채널층과 최하부 절연층 사이에 위치하는 것이다.
도 8은 도 7a 내지 도 7g에 설명한 방법에 의해 제조된 반도체 소자의 단면을 보여주기 위한 단면 사진이다.
도 8을 참조하면, 파이프 채널층(PC)이 양단부(C1, C2)에서는 수직 채널층들과 연결되지만, 트렌치가 형성된 영역(B)에서는 파이프 채널층(PC)이 노출되지 않아 다른 도전층과 연결되는 것을 방지할 수 있다.
200, 500, 600 : 기판 202, 502, 602 : 파이프 게이트 절연막
204, 504, 604 : 파이프 게이트 도전층
206, 506, 606 : 트렌치 208, 508, 608 : 희생층 패턴
210a~210d, 510a~510d, 610a~610e : 절연층
212a~212c, 512a~512c, 612a~612d : 도전층
214a, 214b, 514a, 514b, 614a, 614b : 채널홀
216, 516, 616 : 트렌치
218, 518, 618 : 스페이스 520, 620 : 절연성 베리어막
222 : 절연막 224, 524, 624 : 전하 저장막
226, 526, 626 : 절연막 228, 528, 628 : 다층막
230a~230c, 530a~530c, 630a~630c : 도전층

Claims (21)

  1. 기판 상에 형성된 파이프 채널층;
    상기 파이프 채널층과 상기 파이프 채널층 상부에 위치한 비트 라인을 연결하기 위해 이들 사이에 형성된 제1 수직 채널층;
    상기 파이프 채널층과 상기 파이프 채널층 상부에 위치한 소스 라인을 연결하기 위해 이들 사이에 형성된 제2 수직 채널층;
    상기 제1 수직 채널층, 제2 수직 채널층 및 상기 파이프 채널층을 감싸도록 형성된 전하 저장막을 포함하는 다층막;
    상기 다층막을 감싸도록 형성된 절연성 베리어막;
    상기 절연성 베리어막과 상기 다층막이 피복된 상기 제1 수직 채널층이 관통하도록 형성된 다수의 제1 도전층들; 및
    상기 절연성 베리어막과 상기 다층막이 피복된 상기 제2 수직 채널층이 관통하도록 형성된 다수의 제2 도전층들을 포함하는 반도체 소자.
  2. 기판 상에 형성된 파이프 채널층;
    상기 파이프 채널층과 상기 파이프 채널층 상부에 위치한 비트 라인을 연결하기 위해 이들 사이에 형성된 제1 수직 채널층;
    상기 파이프 채널층과 상기 파이프 채널층 상부에 위치한 소스 라인을 연결하기 위해 이들 사이에 형성된 제2 수직 채널층;
    상기 제1 수직 채널층, 제2 수직 채널층 및 상기 파이프 채널층을 감싸도록 형성된 전하 저장막을 포함하는 다층막;
    상기 다층막이 피복된 상기 제1 수직 채널층이 관통하도록 형성된 다수의 제1 도전층들;
    상기 다층막이 피복된 상기 제2 수직 채널층이 관통하도록 형성된 다수의 제2 도전층들;
    상기 제1 및 제2 도전층들의 상부와 하부에 각각 형성된 절연층들; 및
    상기 절연층들 중 최하부 절연층의 하면에 형성된 절연성 베리어막을 포함하는 반도체 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 기판 상에 형성되는 절연막;
    상기 절연막 상에 형성되는 파이프 게이트 도전층; 및
    상기 파이프 게이트 도전층에 형성된 트렌치를 더 포함하며,
    상기 파이프 채널층은 상기 트렌치 내에 형성되는 반도체 소자.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 다층막은,
    상기 제1 수직 채널층, 제2 수직 채널층들 및 상기 파이프 채널층을 감싸도록 형성된 터널 절연막;
    상기 터널 절연막을 감싸도록 형성된 상기 전하 저장막; 및
    상기 전하 저장막을 감싸도록 형성된 블로킹 절연막을 포함하는 반도체 소자.
  5. 제 1 항에 있어서, 상기 다층막은,
    상기 제1 수직 채널층, 제2 수직 채널층들 및 상기 파이프 채널층을 감싸도록 형성된 터널 절연막; 및
    상기 터널 절연막과 상기 절연성 베리어막 사이에 형성된 상기 전하 저장막을 포함하는 반도체 소자.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 절연성 베리어막은 상기 다층막에 포함된 상기 전하 저장막의 유전상수 값보다 더 큰 유전상수 값을 갖는 절연막으로 형성되는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 절연성 베리어막은 Al2O3막 또는 HfO2막으로 이루어지는 반도체 소자.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 절연성 베리어막은 상기 제1 도전층, 상기 제2 도전층 또는 상기 절연층을 식각하기 위한 식각제에 의해 상기 제1 도전층, 상기 제2 도전층 또는 상기 절연층보다 덜 식각되는 물질로 형성되는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 절연성 베리어막은 질화막으로 형성되는 반도체 소자.
  10. 제 8 항에 있어서,
    상기 절연성 베리어막은 Al2O3막 또는 HfO2막으로 이루어지는 반도체 소자.
  11. 희생층 패턴이 형성된 기판이 제공되는 단계;
    상기 희생층 패턴을 포함한 상기 기판 상에 절연층 및 도전층을 교대로 형성하여 복수의 절연층들 및 복수의 도전층들을 형성하는 단계;
    상기 복수의 절연층들 및 상기 복수의 도전층들을 식각하여 상기 희생층 패턴을 노출시키는 채널홀들을 각각 형성하는 단계;
    상기 채널홀들을 통해 상기 희생층 패턴을 제거하는 단계;
    상기 희생층 패턴이 제거된 영역의 전체 표면과 상기 채널홀들의 내면에 절연성 베리어막을 형성하는 단계;
    상기 절연성 베리어막의 표면에 전하 저장막을 포함하는 다층막을 형성하는 단계;
    상기 희생층 패턴이 제거된 영역과 상기 채널홀들에 채널층을 형성하는 단계; 및
    상기 채널홀들 사이의 상기 절연층들 및 상기 도전층들을 식각하여 트렌치를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  12. 희생층 패턴이 형성된 기판이 제공되는 단계;
    상기 기판 상에 절연성 베리어막을 형성하는 단계;
    상기 절연성 베리어막 상에 절연층 및 도전층을 교대로 형성하여 복수의 절연층들 및 복수의 도전층들을 형성하는 단계;
    상기 복수의 절연층들 및 상기 복수의 도전층들을 식각하여 상기 희생층 패턴 상에 형성된 상기 절연성 베리어막을 노출시키는 채널홀들을 각각 형성하는 단계;
    상기 채널홀들을 통해 상기 절연성 베리어막의 노출된 부분 및 상기 희생층 패턴을 제거하는 단계;
    상기 희생층 패턴이 제거된 영역의 전체 표면과 상기 채널홀들의 내면에 전하 저장막을 포함하는 다층막을 형성하는 단계;
    상기 희생층 패턴이 제거된 영역과 상기 채널홀들에 채널층을 형성하는 단계; 및
    상기 채널홀들 사이의 상기 절연층들 및 상기 도전층들을 식각하여 트렌치를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  13. 제 11 항 또는 제 12 항에 있어서, 상기 희생층 패턴이 형성된 기판이 제공되는 단계는,
    상기 기판 상에 파이프 게이트 절연막을 형성하는 단계;
    상기 파이프 게이트 절연막 상에 파이프 게이트 도전층을 형성하는 단계;
    상기 파이프 게이트 도전층에 트렌치를 형성하는 단계; 및
    상기 파이프 게이트 도전층의 상기 트렌치에 상기 희생층 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  14. 제 11 항 또는 제 12 항에 있어서,
    상기 채널층은 폴리실리콘으로 형성되는 반도체 소자의 제조 방법.
  15. 제 11 항에 있어서,
    상기 다층막은 터널 절연막 및 상기 전하 저장막의 적층 구조로 형성되는 반도체 소자의 제조 방법.
  16. 제 11 항 또는 제 12 항에 있어서,
    상기 다층막은 터널 절연막, 상기 전하 저장막 및 블로킹 절연막의 적층 구조로 형성되는 반도체 소자의 제조 방법.
  17. 제 11 항 또는 제 12 항에 있어서,
    상기 절연성 베리어막은 상기 다층막에 포함되는 상기 전하 저장막의 유전상수 값보다 더 큰 유전상수 값을 갖는 절연막으로 형성되는 반도체 소자의 제조 방법.
  18. 제 17 항에 있어서,
    상기 절연성 베리어막은 Al2O3막 또는 HfO2막으로 이루어지는 반도체 소자.
  19. 제 11 항 또는 제 12 항에 있어서,
    상기 절연성 베리어막은 상기 도전층 또는 상기 절연층을 식각하기 위한 식각제에 의해 상기 도전층이나 상기 절연층보다 덜 식각되는 물질로 형성되는 반도체 소자.
  20. 제 19 항에 있어서,
    상기 절연성 베리어막은 질화막으로 형성되는 반도체 소자.
  21. 제 20 항에 있어서,
    상기 절연성 베리어막은 Al2O3막 또는 HfO2막으로 이루어지는 반도체 소자.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140041123A (ko) * 2012-09-27 2014-04-04 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20140141044A (ko) * 2013-05-31 2014-12-10 에스케이하이닉스 주식회사 비휘발성 메모리 장치

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101756227B1 (ko) * 2010-08-13 2017-07-10 삼성전자 주식회사 수직 채널 패턴을 포함하는 반도체 소자
KR20130045622A (ko) * 2011-10-26 2013-05-06 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20130072663A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20130127807A (ko) * 2012-05-15 2013-11-25 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20130136249A (ko) 2012-06-04 2013-12-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10367001B2 (en) 2012-06-04 2019-07-30 SK Hynix Inc. 3D semiconductor memory device
USRE49831E1 (en) 2012-06-04 2024-02-06 SK Hynix Inc. 3D semiconductor memory device
US9093369B2 (en) * 2012-06-07 2015-07-28 Samsung Electronics Co., Ltd. Three-dimensional resistive random access memory devices, methods of operating the same, and methods of fabricating the same
KR20130139610A (ko) * 2012-06-13 2013-12-23 에스케이하이닉스 주식회사 반도체 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20140018515A (ko) * 2012-08-02 2014-02-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20140022204A (ko) * 2012-08-13 2014-02-24 에스케이하이닉스 주식회사 비휘발성 메모리 장치의 제조 방법
KR20140062636A (ko) 2012-11-14 2014-05-26 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102037847B1 (ko) 2013-01-02 2019-10-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102108879B1 (ko) 2013-03-14 2020-05-11 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20150037165A (ko) * 2013-09-30 2015-04-08 에스케이하이닉스 주식회사 반도체 메모리 소자
US20150115344A1 (en) * 2013-10-29 2015-04-30 Macronix International Co., Ltd. Three dimensional stacked semiconductor structure and method for manufacturing the same
CN104617098B (zh) * 2013-11-05 2018-04-13 旺宏电子股份有限公司 三维叠层半导体结构及其制造方法
KR102120725B1 (ko) * 2014-01-14 2020-06-10 에스케이하이닉스 주식회사 반도체 장치
CN104392962B (zh) * 2014-04-28 2017-06-13 中国科学院微电子研究所 三维半导体器件制造方法
KR20160011027A (ko) * 2014-07-21 2016-01-29 에스케이하이닉스 주식회사 반도체 장치
US9362302B1 (en) * 2015-01-28 2016-06-07 Macronix International Co., Ltd. Source line formation in 3D vertical channel and memory
US9425299B1 (en) * 2015-06-08 2016-08-23 Sandisk Technologies Llc Three-dimensional memory device having a heterostructure quantum well channel
US9941295B2 (en) 2015-06-08 2018-04-10 Sandisk Technologies Llc Method of making a three-dimensional memory device having a heterostructure quantum well channel
KR102378821B1 (ko) 2015-08-10 2022-03-28 삼성전자주식회사 반도체 장치
US9721963B1 (en) 2016-04-08 2017-08-01 Sandisk Technologies Llc Three-dimensional memory device having a transition metal dichalcogenide channel
US9818801B1 (en) 2016-10-14 2017-11-14 Sandisk Technologies Llc Resistive three-dimensional memory device with heterostructure semiconductor local bit line and method of making thereof
KR102443047B1 (ko) * 2017-11-16 2022-09-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 방법 및 그에 의해 제조된 장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7332768B2 (en) * 2001-04-27 2008-02-19 Interuniversitair Microelektronica Centrum (Imec) Non-volatile memory devices
KR101025762B1 (ko) * 2006-09-27 2011-04-04 삼성전자주식회사 블로킹 산화막을 구비하는 플래쉬 메모리 소자의 제조 방법
JP2008160004A (ja) * 2006-12-26 2008-07-10 Toshiba Corp 半導体記憶装置及びその製造方法
JP2010080561A (ja) * 2008-09-25 2010-04-08 Toshiba Corp 不揮発性半導体記憶装置
JP2010118530A (ja) * 2008-11-13 2010-05-27 Toshiba Corp 不揮発性半導体記憶装置
JP5380190B2 (ja) * 2009-07-21 2014-01-08 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101549858B1 (ko) * 2009-07-31 2015-09-03 삼성전자주식회사 수직 채널 구조의 플래쉬 메모리 소자
KR101045073B1 (ko) * 2009-08-07 2011-06-29 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
KR101137929B1 (ko) * 2010-05-31 2012-05-09 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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