JPH0945880A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0945880A JPH0945880A JP8171360A JP17136096A JPH0945880A JP H0945880 A JPH0945880 A JP H0945880A JP 8171360 A JP8171360 A JP 8171360A JP 17136096 A JP17136096 A JP 17136096A JP H0945880 A JPH0945880 A JP H0945880A
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- mwli
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- semiconductor memory
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Abstract
(57)【要約】
【課題】配線間のブリッジによる歩留りの低下を防止す
る。 【解決手段】セルアレイ領域上に平行に配置された複数
の配線を有する半導体メモリ装置において、前記複数の
配線は、前記セルアレイ領域上に交互に配置された電源
線及び接地線と、各電源線の両側に配置された主ワ−ド
ラインと、各主ワ−ドラインとその最近の接地線との間
に配置されて、対応する主ワ−ドラインにより制御され
る複数のブロックワ−ドラインとを備える。動作待機状
態においては、主ワ−ドラインとその最近のブロックワ
−ドラインとの間に関してのみ、互いに異なる電圧が供
給されるため、ブリッジによる待機電流の不良が低減
し、半導体メモリ装置の歩留りが向上する。
る。 【解決手段】セルアレイ領域上に平行に配置された複数
の配線を有する半導体メモリ装置において、前記複数の
配線は、前記セルアレイ領域上に交互に配置された電源
線及び接地線と、各電源線の両側に配置された主ワ−ド
ラインと、各主ワ−ドラインとその最近の接地線との間
に配置されて、対応する主ワ−ドラインにより制御され
る複数のブロックワ−ドラインとを備える。動作待機状
態においては、主ワ−ドラインとその最近のブロックワ
−ドラインとの間に関してのみ、互いに異なる電圧が供
給されるため、ブリッジによる待機電流の不良が低減
し、半導体メモリ装置の歩留りが向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、特に歩留りを改善するように配置されたワ−ド
ライン、接地線及び電源線を有する半導体メモリ装置に
関する。
に係り、特に歩留りを改善するように配置されたワ−ド
ライン、接地線及び電源線を有する半導体メモリ装置に
関する。
【０００２】
【従来の技術】半導体メモリ装置の高集積化に伴って、
配線の間隔及び幅が非常に狭まり、これにより微細パタ
−ンの形成技術に対する関心が高まっている。このよう
な微細パタ−ンの形成技術は、セルアレイ部、周辺部、
故障したセルを置換するための冗長なセルアレイ部より
構成される半導体メモリ装置において、歩留りに直接的
な影響を与えるため極めて重要である。例えば、互いに
隣接した配線間において、パタ−ンの不良または導電性
の汚染粒子によりブリッジが発生すると、この２つの配
線に対して互いに異なる電圧が与えられる場合に半導体
メモリ装置の誤動作を誘発する。
配線の間隔及び幅が非常に狭まり、これにより微細パタ
−ンの形成技術に対する関心が高まっている。このよう
な微細パタ−ンの形成技術は、セルアレイ部、周辺部、
故障したセルを置換するための冗長なセルアレイ部より
構成される半導体メモリ装置において、歩留りに直接的
な影響を与えるため極めて重要である。例えば、互いに
隣接した配線間において、パタ−ンの不良または導電性
の汚染粒子によりブリッジが発生すると、この２つの配
線に対して互いに異なる電圧が与えられる場合に半導体
メモリ装置の誤動作を誘発する。
【０００３】このブリッジがセルアレイ部の配線（例え
ば、ワ−ドライン、電源線又は接地線）部分に形成され
る場合には、動作しないセルが生じる場合もある。この
場合、一般に動作しないセルを冗長なセルと入れ替える
ことにより、セルの誤動作に関する問題点を解決するこ
とができる。しかしながら、冗長なセルで置換えた半導
体メモリ装置においても、動作待機状態の場合に、依然
としてセルアレイ部に形成されたブリッジによる漏れ電
流が存在する。したがって、半導体メモリ装置は、待機
電流の増加により不良品になることがある。以下に具体
例を示す。
ば、ワ−ドライン、電源線又は接地線）部分に形成され
る場合には、動作しないセルが生じる場合もある。この
場合、一般に動作しないセルを冗長なセルと入れ替える
ことにより、セルの誤動作に関する問題点を解決するこ
とができる。しかしながら、冗長なセルで置換えた半導
体メモリ装置においても、動作待機状態の場合に、依然
としてセルアレイ部に形成されたブリッジによる漏れ電
流が存在する。したがって、半導体メモリ装置は、待機
電流の増加により不良品になることがある。以下に具体
例を示す。
【０００４】図１は、一般的な半導体メモリ装置のデコ
−ダ及びワ−ドラインの一部を示したブロック図であ
る。
−ダ及びワ−ドラインの一部を示したブロック図であ
る。
【０００５】図１において、参照番号１は、例えば、半
導体メモリ装置（例えば、ＳＲＡＭ）のロ−アドレスパ
ッド（不図示）及びロ−アドレスバッファ（不図示）を
通して外部から入力されるアドレス信号に基づいて、複
数の出力線のうち特定の出力線のみを選択してアクティ
ブにするロ−プリデコ−ダ（Ｘ pre-decoder）、３
は、ロ−プリデコ−ダ１の複数の出力線の状態に応じ
て、対応する領域のセル群を選択する機能を有する複数
の主ワ−ドライン（ＭＷＬi） 、５は、各々の主ワ−ド
ライン３と連結されて、これにより制御される複数のブ
ロックワ−ドライン（ＢＷＬi） を示す。１つの主ワ−
ドライン３は、一般に、複数（例えば、４つ）のブロッ
クワ−ドライン５を制御する。
導体メモリ装置（例えば、ＳＲＡＭ）のロ−アドレスパ
ッド（不図示）及びロ−アドレスバッファ（不図示）を
通して外部から入力されるアドレス信号に基づいて、複
数の出力線のうち特定の出力線のみを選択してアクティ
ブにするロ−プリデコ−ダ（Ｘ pre-decoder）、３
は、ロ−プリデコ−ダ１の複数の出力線の状態に応じ
て、対応する領域のセル群を選択する機能を有する複数
の主ワ−ドライン（ＭＷＬi） 、５は、各々の主ワ−ド
ライン３と連結されて、これにより制御される複数のブ
ロックワ−ドライン（ＢＷＬi） を示す。１つの主ワ−
ドライン３は、一般に、複数（例えば、４つ）のブロッ
クワ−ドライン５を制御する。
【０００６】図２は、図１における主ワ−ドライン（Ｍ
ＷＬi）３、ブロックワ−ドライン（ＢＷＬi）５、接地
線Ｖｓｓ及び電源線Ｖｃｃを従来技術に基づいて配置し
たセルアレイ領域の一部を示す平面配置図である。
ＷＬi）３、ブロックワ−ドライン（ＢＷＬi）５、接地
線Ｖｓｓ及び電源線Ｖｃｃを従来技術に基づいて配置し
たセルアレイ領域の一部を示す平面配置図である。
【０００７】図２において、参照符号Ｖｓｓ及びＶｃｃ
は、夫々セルに電源を供給するために交互に配置された
接地線及び電源線、ＭＷＬi は、電源線Ｖｃｃとその最
近の１つの接地線Ｖｓｓとの間の中央部に配置されたｉ
番目の主ワ−ドライン、ＭＷＬi+1 は、電源線Ｖｃｃと
その最近の他の接地線Ｖｓｓとの間の中央部に配置され
たｉ＋１番目の主ワ−ドライン、ＢＷＬ０乃至ＢＷＬ３
は、対応する主ワ−ドライン（ＭＷＬi またはＭＷＬi+
1 ）により制御され、その両側に振り分けて配置された
複数のブロックワ−ドラインを示す。
は、夫々セルに電源を供給するために交互に配置された
接地線及び電源線、ＭＷＬi は、電源線Ｖｃｃとその最
近の１つの接地線Ｖｓｓとの間の中央部に配置されたｉ
番目の主ワ−ドライン、ＭＷＬi+1 は、電源線Ｖｃｃと
その最近の他の接地線Ｖｓｓとの間の中央部に配置され
たｉ＋１番目の主ワ−ドライン、ＢＷＬ０乃至ＢＷＬ３
は、対応する主ワ−ドライン（ＭＷＬi またはＭＷＬi+
1 ）により制御され、その両側に振り分けて配置された
複数のブロックワ−ドラインを示す。
【０００８】例えば、半導体メモリ装置が動作状態、即
ち、チップイネ−ブル状態（chip enable mode）であ
り、ｉ番目の主ワ−ドラインＭＷＬi が選択された場合
を想定すると、主ワ−ドラインＭＷＬi には論理“０”
に相当する電圧（即ち、接地電圧Ｖｓｓと同一電圧であ
る０Ｖの電圧）が供給され、主ワ−ドラインＭＷＬiの
両側に配置された複数のブロックワ−ドライン（ＢＷＬ
０〜ＢＷＬ３）には、論理“１”に相当する電圧（即
ち、電源線Ｖｃｃと同一電圧）が供給される。この場
合、選択されない主ワ−ドラインＭＷＬi+1には、論理
“１”に相当する電圧が供給され、その両側に配置さ
れ、主ワ−ドラインＭＷＬi+1 により制御される複数の
ブロックワ−ドライン（ＢＷＬ０〜ＢＷＬ３）には論理
“０”に相当する電圧が供給される。
ち、チップイネ−ブル状態（chip enable mode）であ
り、ｉ番目の主ワ−ドラインＭＷＬi が選択された場合
を想定すると、主ワ−ドラインＭＷＬi には論理“０”
に相当する電圧（即ち、接地電圧Ｖｓｓと同一電圧であ
る０Ｖの電圧）が供給され、主ワ−ドラインＭＷＬiの
両側に配置された複数のブロックワ−ドライン（ＢＷＬ
０〜ＢＷＬ３）には、論理“１”に相当する電圧（即
ち、電源線Ｖｃｃと同一電圧）が供給される。この場
合、選択されない主ワ−ドラインＭＷＬi+1には、論理
“１”に相当する電圧が供給され、その両側に配置さ
れ、主ワ−ドラインＭＷＬi+1 により制御される複数の
ブロックワ−ドライン（ＢＷＬ０〜ＢＷＬ３）には論理
“０”に相当する電圧が供給される。
【０００９】一方、半導体メモリ装置が動作待機状態に
ある場合は、全ての主ワ−ドライン（ＭＷＬi 及びＭＷ
Ｌi+1 ）に論理“１”に相当する電圧が供給され、該主
ワ−ドラインにより制御される全てのブロックワ−ドラ
イン（ＢＷＬ０〜ＢＷＬ３）に論理“０”に相当する電
圧が供給される。
ある場合は、全ての主ワ−ドライン（ＭＷＬi 及びＭＷ
Ｌi+1 ）に論理“１”に相当する電圧が供給され、該主
ワ−ドラインにより制御される全てのブロックワ−ドラ
イン（ＢＷＬ０〜ＢＷＬ３）に論理“０”に相当する電
圧が供給される。
【００１０】上記の従来技術においては、半導体メモリ
装置が動作状態にある場合に、互いに異なる電圧が供給
された二つの配線間の領域、例えば、接地線Ｖｓｓとそ
れに隣接して配置されたブロックワ−ドライン（ＢＷＬ
３又はＢＷＬ０）との間の領域、電源線Ｖｃｃとそれに
隣接して配置されたブロックワ−ドライン（ＢＷＬ３又
はＢＷＬ０）との間の領域、主ラインワ−ド（ＭＷＬi
またはＭＷＬi+1 ）とそれに隣接して配置されたブロッ
クワ−ドライン（ＢＷＬ１又はＢＷＬ２）との間の領域
のうち、少なくとも１つの領域にブリッジが形成された
場合に、そのブリッジにより漏れ電流が発生して一部の
セルが誤動作する。この場合、一般に誤動作する一部の
セルを冗長なセルで置換することにより、セルの誤動作
に関する問題を解決することができる。
装置が動作状態にある場合に、互いに異なる電圧が供給
された二つの配線間の領域、例えば、接地線Ｖｓｓとそ
れに隣接して配置されたブロックワ−ドライン（ＢＷＬ
３又はＢＷＬ０）との間の領域、電源線Ｖｃｃとそれに
隣接して配置されたブロックワ−ドライン（ＢＷＬ３又
はＢＷＬ０）との間の領域、主ラインワ−ド（ＭＷＬi
またはＭＷＬi+1 ）とそれに隣接して配置されたブロッ
クワ−ドライン（ＢＷＬ１又はＢＷＬ２）との間の領域
のうち、少なくとも１つの領域にブリッジが形成された
場合に、そのブリッジにより漏れ電流が発生して一部の
セルが誤動作する。この場合、一般に誤動作する一部の
セルを冗長なセルで置換することにより、セルの誤動作
に関する問題を解決することができる。
【００１１】しかしながら、セルアレイ領域上の特定領
域、即ち主ワ−ドライン（ＭＷＬi又はＭＷＬi+1 ）と
それに隣接して配置されたブロックワ−ドライン（ＢＷ
Ｌ１又はＢＷＬ２）と間の領域、または電源線Ｖｃｃと
それに隣接して配置されたブロックワ−ドライン（ＢＷ
Ｌ３又はＢＷＬ０）との間の領域の少なくとも１つの領
域にブリッジが形成された場合には、冗長なセルによる
置換により、セルの誤動作に関する問題を解決できると
しても、冗長なセルで置換した半導体メモリ装置が動作
待機状態にある場合には漏れ電流が発生する。これは、
半導体メモリ装置が動作待機状態にある場合に、上記の
特定領域において、隣接して配置された２つの配線に互
いに異なる電圧が供給されるからである。このような漏
れ電流により待機電流が所定のレベルを越えると、半導
体メモリ装置は不良品となる。従って、上記の構成の半
導体メモリ装置においては、歩留まりが大幅に低下する
という問題がある。
域、即ち主ワ−ドライン（ＭＷＬi又はＭＷＬi+1 ）と
それに隣接して配置されたブロックワ−ドライン（ＢＷ
Ｌ１又はＢＷＬ２）と間の領域、または電源線Ｖｃｃと
それに隣接して配置されたブロックワ−ドライン（ＢＷ
Ｌ３又はＢＷＬ０）との間の領域の少なくとも１つの領
域にブリッジが形成された場合には、冗長なセルによる
置換により、セルの誤動作に関する問題を解決できると
しても、冗長なセルで置換した半導体メモリ装置が動作
待機状態にある場合には漏れ電流が発生する。これは、
半導体メモリ装置が動作待機状態にある場合に、上記の
特定領域において、隣接して配置された２つの配線に互
いに異なる電圧が供給されるからである。このような漏
れ電流により待機電流が所定のレベルを越えると、半導
体メモリ装置は不良品となる。従って、上記の構成の半
導体メモリ装置においては、歩留まりが大幅に低下する
という問題がある。
【００１２】
【発明が解決しようとする課題】本発明は、上記問題点
に鑑みてなされたものであり、その目的は、セルアレイ
領域の上部の配線間に形成されるブリッジによる歩留り
の低下を防止することにある。
に鑑みてなされたものであり、その目的は、セルアレイ
領域の上部の配線間に形成されるブリッジによる歩留り
の低下を防止することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る半導体メモリ装置は、セルアレイ領域
上に相互に平行になるように配列された複数の配線を有
する半導体メモリ装置において、前記複数の配線は、前
記セルアレイ領域上に交互に配置された電源線及び接地
線と、その各電源線の両側に配置された主ワ−ドライン
と、主ワ−ドラインと接地線との間に配置され、主ワ−
ドラインにより制御される複数のブロックワ−ドライン
とを備える。
め、本発明に係る半導体メモリ装置は、セルアレイ領域
上に相互に平行になるように配列された複数の配線を有
する半導体メモリ装置において、前記複数の配線は、前
記セルアレイ領域上に交互に配置された電源線及び接地
線と、その各電源線の両側に配置された主ワ−ドライン
と、主ワ−ドラインと接地線との間に配置され、主ワ−
ドラインにより制御される複数のブロックワ−ドライン
とを備える。
【００１４】
【発明の実施の形態】以下、添付図面に基づき本発明の
実施の形態を詳細に説明する。
実施の形態を詳細に説明する。
【００１５】図３は、図１に示す主ワ−ドラインＭＷＬ
及びブロックワ−ドラインＢＷＬと、接地線Ｖｓｓ及び
電源線Ｖｃｃを本発明に基づいて配置したセルアレイ領
域の一部を示す平面配置図である。なお、同図において
は、ビットライン、コンタクト、拡散層等は、図面を簡
単にするために省略してあるが、これらは通常の技術に
基づいて設計すれば良い。
及びブロックワ−ドラインＢＷＬと、接地線Ｖｓｓ及び
電源線Ｖｃｃを本発明に基づいて配置したセルアレイ領
域の一部を示す平面配置図である。なお、同図において
は、ビットライン、コンタクト、拡散層等は、図面を簡
単にするために省略してあるが、これらは通常の技術に
基づいて設計すれば良い。
【００１６】図３において、参照符号Ｖｃｃ及びＶｓｓ
は、それぞれセルに電源を供給するために交互に配置さ
れた電源線及び接地線、ＭＷＬi 及びＭＷＬi+1 は、対
応する領域のセルを選択するために電源線Ｖｃｃと一定
間隔を隔てて、その両側に配置されたｉ番目の主ワ−ド
ライン及びｉ＋１番目の主ワ−ドライン、ＢＷＬｉ０〜
ＢＷＬｉ３は、ｉ番目の主ワ−ドラインＭＷＬi とその
最近の接地線Ｖｓｓとの間において一定間隔で配置され
て、主ワ−ドラインＭＷＬi により制御される複数のブ
ロックワ−ドライン、ＢＷＬｊ０〜ＢＷＬｊ３は、ｉ＋
１番目の主ワ−ドラインＭＷＬi+1 とその最近の接地線
Ｖｓｓとの間において一定間隔で配置されて、主ワ−ド
ラインＭＷＬi+1 により制御される複数のブロックワ−
ドラインを示す。なお、参照符号ａは、主ワ−ドライン
（ＭＷＬi 又はＭＷＬi+1 ）とその最近のブロックワ−
ドライン（ＢＷＬｉ３又はＢＷＬｊ０）との間隔を示
す。
は、それぞれセルに電源を供給するために交互に配置さ
れた電源線及び接地線、ＭＷＬi 及びＭＷＬi+1 は、対
応する領域のセルを選択するために電源線Ｖｃｃと一定
間隔を隔てて、その両側に配置されたｉ番目の主ワ−ド
ライン及びｉ＋１番目の主ワ−ドライン、ＢＷＬｉ０〜
ＢＷＬｉ３は、ｉ番目の主ワ−ドラインＭＷＬi とその
最近の接地線Ｖｓｓとの間において一定間隔で配置され
て、主ワ−ドラインＭＷＬi により制御される複数のブ
ロックワ−ドライン、ＢＷＬｊ０〜ＢＷＬｊ３は、ｉ＋
１番目の主ワ−ドラインＭＷＬi+1 とその最近の接地線
Ｖｓｓとの間において一定間隔で配置されて、主ワ−ド
ラインＭＷＬi+1 により制御される複数のブロックワ−
ドラインを示す。なお、参照符号ａは、主ワ−ドライン
（ＭＷＬi 又はＭＷＬi+1 ）とその最近のブロックワ−
ドライン（ＢＷＬｉ３又はＢＷＬｊ０）との間隔を示
す。
【００１７】参照符号ＢＷＬｈ２及びＢＷＬｈ３は、ｉ
−１番目の主ワ−ドラインＭＷＬi-1 （不図示）とその
最近の接地線Ｖｓｓとの間に配置されて、主ワ−ドライ
ンＭＷＬi-1 により制御される複数のブロックワ−ドラ
インの一部のブロックワ−ドラインを示し、ＢＷＬｋ０
及びＢＷＬｋ１は、ｉ＋２番目の主ワ−ドラインＭＷＬ
i+2 （不図示）とその最近の接地線Ｖｓｓとの間に配置
されて、主ワ−ドラインＭＷＬi+2 により制御される複
数のブロックワ−ドラインの一部のワ−ドラインを示
す。
−１番目の主ワ−ドラインＭＷＬi-1 （不図示）とその
最近の接地線Ｖｓｓとの間に配置されて、主ワ−ドライ
ンＭＷＬi-1 により制御される複数のブロックワ−ドラ
インの一部のブロックワ−ドラインを示し、ＢＷＬｋ０
及びＢＷＬｋ１は、ｉ＋２番目の主ワ−ドラインＭＷＬ
i+2 （不図示）とその最近の接地線Ｖｓｓとの間に配置
されて、主ワ−ドラインＭＷＬi+2 により制御される複
数のブロックワ−ドラインの一部のワ−ドラインを示
す。
【００１８】半導体メモリ装置が動作状態であり、主ワ
−ドラインＭＷＬi が選択された場合においては、主ワ
−ドラインＭＷＬi には論理“０”に相当する電圧が供
給され、主ワ−ドラインＭＷＬi により制御される複数
のブロックワ−ドライン（ＢＷＬｉ０〜ＢＷＬｉ３）に
は論理“１”に相当する電圧が供給される。この場合、
選択されていない主ワ−ドライン（ＭＷＬi-1 ，ＭＷＬ
i+1 ，ＭＷＬi+2 ）には論理“１”に相当する電圧が供
給され、これにより制御される複数のブロックワ−ドラ
イン（ＢＷＬｊ０〜ＢＷＬｊ３，ＢＷＬｋ２，ＢＷＬｋ
３，ＢＷＬｈ２及びＢＷＬｈ３）には論理“０”に相当
する電圧が供給される。
−ドラインＭＷＬi が選択された場合においては、主ワ
−ドラインＭＷＬi には論理“０”に相当する電圧が供
給され、主ワ−ドラインＭＷＬi により制御される複数
のブロックワ−ドライン（ＢＷＬｉ０〜ＢＷＬｉ３）に
は論理“１”に相当する電圧が供給される。この場合、
選択されていない主ワ−ドライン（ＭＷＬi-1 ，ＭＷＬ
i+1 ，ＭＷＬi+2 ）には論理“１”に相当する電圧が供
給され、これにより制御される複数のブロックワ−ドラ
イン（ＢＷＬｊ０〜ＢＷＬｊ３，ＢＷＬｋ２，ＢＷＬｋ
３，ＢＷＬｈ２及びＢＷＬｈ３）には論理“０”に相当
する電圧が供給される。
【００１９】互いに異なる電圧が供給された２つの配線
間の領域、例えば、電源線Ｖｃｃとそれに隣接して配置
された主ワ−ドライン（例えば、ＭＷＬi，ＭＷＬi+1
）との間の領域、主ワ−ドライン（例えば、ＭＷＬi
，ＭＷＬi+1 ）とそれに隣接して配置されたブロック
ワ−ドライン（例えば、ＢＷＬｉ３，ＢＷＬｊ０）との
間の領域、接地線Ｖｓｓとそれに隣接して配置されたブ
ロックワ−ドライン（例えば、ＢＷＬｈ３，ＢＷＬｉ
０，ＢＷＬｊ３，ＢＷＬｋ０）との間の領域のいずれか
にブリッジが形成された場合には、そのブリッジにより
誤動作し得るセルを冗長セルで置換することにより、セ
ルの誤動作に関する問題点を解決することができる。
間の領域、例えば、電源線Ｖｃｃとそれに隣接して配置
された主ワ−ドライン（例えば、ＭＷＬi，ＭＷＬi+1
）との間の領域、主ワ−ドライン（例えば、ＭＷＬi
，ＭＷＬi+1 ）とそれに隣接して配置されたブロック
ワ−ドライン（例えば、ＢＷＬｉ３，ＢＷＬｊ０）との
間の領域、接地線Ｖｓｓとそれに隣接して配置されたブ
ロックワ−ドライン（例えば、ＢＷＬｈ３，ＢＷＬｉ
０，ＢＷＬｊ３，ＢＷＬｋ０）との間の領域のいずれか
にブリッジが形成された場合には、そのブリッジにより
誤動作し得るセルを冗長セルで置換することにより、セ
ルの誤動作に関する問題点を解決することができる。
【００２０】一方、半導体メモリ装置が動作待機状態で
ある場合は、全ての主ワ−ドライン（例えば、ＭＷＬi-
1 ，ＭＷＬi ，ＭＷＬi+1，ＭＷＬi+2 ）に論理“１”
に相当する電圧が供給され、主ワードラインにより制御
される全てのブロックワ−ドライン（例えば、ＢＷＬｉ
０〜ＢＷＬｉ３，ＢＷＬｊ０〜ＢＷＬｊ３，ＢＷＬｋ
２，ＢＷＬｋ３，ＢＷＬｈ２，ＢＷＬｈ３）に論理
“０”に相当する電圧が供給される。
ある場合は、全ての主ワ−ドライン（例えば、ＭＷＬi-
1 ，ＭＷＬi ，ＭＷＬi+1，ＭＷＬi+2 ）に論理“１”
に相当する電圧が供給され、主ワードラインにより制御
される全てのブロックワ−ドライン（例えば、ＢＷＬｉ
０〜ＢＷＬｉ３，ＢＷＬｊ０〜ＢＷＬｊ３，ＢＷＬｋ
２，ＢＷＬｋ３，ＢＷＬｈ２，ＢＷＬｈ３）に論理
“０”に相当する電圧が供給される。
【００２１】従って、間隔ａ（図３参照）を隔てて隣接
する２つの配線、すなわち、主ワ−ドラインとその最近
のブロックワ−ドラインとの間に関してのみ、互いに異
なる電圧が供給される。その結果、動作待機状態におい
ては、間隔ａを隔てて隣接する配線間にブリッジが形成
された場合にのみ漏れ電流が発生する。なお、このよう
な場合には、冗長セルによるセルの置換を行っても待機
電流が大きいために半導体メモリ装置は、不良品とな
る。
する２つの配線、すなわち、主ワ−ドラインとその最近
のブロックワ−ドラインとの間に関してのみ、互いに異
なる電圧が供給される。その結果、動作待機状態におい
ては、間隔ａを隔てて隣接する配線間にブリッジが形成
された場合にのみ漏れ電流が発生する。なお、このよう
な場合には、冗長セルによるセルの置換を行っても待機
電流が大きいために半導体メモリ装置は、不良品とな
る。
【００２２】しかしながら、隣接する２つの配線間に汚
染粒子又はパタ−ン不良によるブリッジが形成される場
合、ブリッジによる漏れ電流による不良品が発生する確
率は、従来技術に係る半導体メモリ装置に比べて著しく
低減される。これは、動作待機状態において、互いに異
なる電圧が供給されるような隣接する２つの配線数が少
ないからである。
染粒子又はパタ−ン不良によるブリッジが形成される場
合、ブリッジによる漏れ電流による不良品が発生する確
率は、従来技術に係る半導体メモリ装置に比べて著しく
低減される。これは、動作待機状態において、互いに異
なる電圧が供給されるような隣接する２つの配線数が少
ないからである。
【００２３】そらに、間隔ａを他の配線間の間隔より広
く形成することにより、不良品の発生する確率をさらに
低減することができ、その結果、半導体メモリ装置の歩
留りをさらに改善することができる。これは、間隔ａを
さらに広く形成することにより、主ワ−ドラインとその
最近に配置されたブロックワ−ドラインとの間にブリッ
ジが形成される確率がさらに小さくなるからである。
く形成することにより、不良品の発生する確率をさらに
低減することができ、その結果、半導体メモリ装置の歩
留りをさらに改善することができる。これは、間隔ａを
さらに広く形成することにより、主ワ−ドラインとその
最近に配置されたブロックワ−ドラインとの間にブリッ
ジが形成される確率がさらに小さくなるからである。
【００２４】特定の配線間の間隔を広くすることによる
歩留りの改善は、従来技術に適用した場合、間隔を広く
すべき配線が多数存在するために、結果としてセルアレ
イの大規模な増大を招き現実的ではない。しかし、本実
施の形態においては、間隔を広くすべき配線が少ないた
め、上記のような間隔ａの拡大が有効である。
歩留りの改善は、従来技術に適用した場合、間隔を広く
すべき配線が多数存在するために、結果としてセルアレ
イの大規模な増大を招き現実的ではない。しかし、本実
施の形態においては、間隔を広くすべき配線が少ないた
め、上記のような間隔ａの拡大が有効である。
【００２５】本発明は、上記の実施の形態に限定され
ず、本発明の技術的思想の範囲内において様々な変形が
可能である。
ず、本発明の技術的思想の範囲内において様々な変形が
可能である。
【００２６】
【発明の効果】本発明に拠れば、セルアレイ領域の上部
の配線間に形成されるブリッジによる歩留りの低下を防
止することができる。
の配線間に形成されるブリッジによる歩留りの低下を防
止することができる。
【００２７】具体的には、主ワ−ドラインにより制御さ
れる複数のブロックワ−ドラインを、主ワ−ドラインと
その最近の接地線との間に配置することにより、配線間
に形成されるブリッジによる待機電流の不良を著しく低
減し、半導体メモリ装置の歩留りを大幅に改善すること
ができる。
れる複数のブロックワ−ドラインを、主ワ−ドラインと
その最近の接地線との間に配置することにより、配線間
に形成されるブリッジによる待機電流の不良を著しく低
減し、半導体メモリ装置の歩留りを大幅に改善すること
ができる。
【００２８】また、主ワ−ドラインとその最近に配置さ
れたブロックワ−ドラインとの間隔を他の配線間の間隔
よりさらに広く形成することにより、半導体メモリ装置
の歩留りをさらに改善することができる。
れたブロックワ−ドラインとの間隔を他の配線間の間隔
よりさらに広く形成することにより、半導体メモリ装置
の歩留りをさらに改善することができる。
【００２９】
【図１】半導体メモリ装置における一般的なデコ−ダ及
びワ−ドラインの構成の一部を示すブロック図である。
びワ−ドラインの構成の一部を示すブロック図である。
【図２】図１に示す主ワ−ドライン及びブロックワ−ド
ラインと、接地線及び電源線を従来技術に基づいて配置
したセルアレイ領域の一部を示した配置図である。
ラインと、接地線及び電源線を従来技術に基づいて配置
したセルアレイ領域の一部を示した配置図である。
【図３】図１に示す主ワ−ドライン及びブロックワ−ド
ラインと、接地線及び電源線を本発明に基づいて配置し
たセルアレイ領域の一部を示す平面配置図である。
ラインと、接地線及び電源線を本発明に基づいて配置し
たセルアレイ領域の一部を示す平面配置図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４７１ ４９１
Claims (2)
- 【請求項１】 セルアレイ領域上に平行に配置された複
数の配線を有する半導体メモリ装置において、前記複数
の配線は、 セルアレイ領域上に交互に配置された電源線及び接地線
と、 各電源線の両側に配置された主ワ−ドラインと、 主ワ−ドラインとその最近の接地線との間に配置され
て、当該主ワ−ドラインにより制御される複数のブロッ
クワ−ドラインと、 を含むことを特徴とする半導体メモリ装置。 - 【請求項２】 前記複数の配線において、主ワ−ドライ
ンとその最近のブロックワ−ドラインとの間隔は、他の
配線間の間隔より広いことを特徴とする請求項１に記載
の半導体メモリ装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95-22941 | 1995-07-28 | ||
| KR1019950022941A KR0183725B1 (ko) | 1995-07-28 | 1995-07-28 | 수율개선을 위하여 배치된 워드라인을 갖는 반도체 기억장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945880A true JPH0945880A (ja) | 1997-02-14 |
| JP3576316B2 JP3576316B2 (ja) | 2004-10-13 |
Family
ID=19422086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17136096A Expired - Fee Related JP3576316B2 (ja) | 1995-07-28 | 1996-07-01 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5763908A (ja) |
| JP (1) | JP3576316B2 (ja) |
| KR (1) | KR0183725B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100507379B1 (ko) * | 2002-07-05 | 2005-08-09 | 주식회사 하이닉스반도체 | 워드라인 구동 회로 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100269297B1 (ko) * | 1997-04-25 | 2000-12-01 | 윤종용 | 파워라인들과제어라인들을구비하는집적회로 |
| JP3178427B2 (ja) * | 1998-08-18 | 2001-06-18 | 日本電気株式会社 | 半導体記憶装置 |
| US6992603B2 (en) * | 2004-03-31 | 2006-01-31 | Intel Corporation | Single-stage and multi-stage low power interconnect architectures |
| US7046578B2 (en) * | 2004-08-23 | 2006-05-16 | Micron Technology, Inc. | Method and apparatus for memory device wordline |
Family Cites Families (1)
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|---|---|---|---|---|
| US5432730A (en) * | 1993-12-20 | 1995-07-11 | Waferscale Integration, Inc. | Electrically programmable read only memory array |
-
1995
- 1995-07-28 KR KR1019950022941A patent/KR0183725B1/ko not_active IP Right Cessation
-
1996
- 1996-07-01 JP JP17136096A patent/JP3576316B2/ja not_active Expired - Fee Related
- 1996-07-29 US US08/687,925 patent/US5763908A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100507379B1 (ko) * | 2002-07-05 | 2005-08-09 | 주식회사 하이닉스반도체 | 워드라인 구동 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3576316B2 (ja) | 2004-10-13 |
| KR0183725B1 (ko) | 1999-04-15 |
| KR970008173A (ko) | 1997-02-24 |
| US5763908A (en) | 1998-06-09 |
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