JPH1079439A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1079439A JPH1079439A JP8234564A JP23456496A JPH1079439A JP H1079439 A JPH1079439 A JP H1079439A JP 8234564 A JP8234564 A JP 8234564A JP 23456496 A JP23456496 A JP 23456496A JP H1079439 A JPH1079439 A JP H1079439A
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Abstract
(57)【要約】
【課題】半導体装置のメモリセルに関し、低電位側電源
配線と前記低電位側電源配線に隣合うビット線配線の短
絡を防ぐことで待機時電流不良を防止し、歩留まりの向
上を図る。 【解決手段】ビット線配線と同一配線層で形成される低
電位側電源配線ＡＳｋと、前記低電位側電源配線に隣合
うビット線配線ＡＢ２ｉの間隔を、隣合うビット線配線
の間隔に比べて大きくする。また前記低電位側電源配線
に隣合うビット線配線の間に、電気的に半導体装置に接
続しない、ビット線配線と同一配線層のダミー配線ＤＭ
を設ける。 【効果】低電位側電源配線と前記低電位側電源配線に隣
合うビット線配線の間隔を隣合うビット線配線の間隔に
比べて大きくすることで、前記間隔にパーティクル等の
ゴミによる配線間の短絡を低減させることができる。
配線と前記低電位側電源配線に隣合うビット線配線の短
絡を防ぐことで待機時電流不良を防止し、歩留まりの向
上を図る。 【解決手段】ビット線配線と同一配線層で形成される低
電位側電源配線ＡＳｋと、前記低電位側電源配線に隣合
うビット線配線ＡＢ２ｉの間隔を、隣合うビット線配線
の間隔に比べて大きくする。また前記低電位側電源配線
に隣合うビット線配線の間に、電気的に半導体装置に接
続しない、ビット線配線と同一配線層のダミー配線ＤＭ
を設ける。 【効果】低電位側電源配線と前記低電位側電源配線に隣
合うビット線配線の間隔を隣合うビット線配線の間隔に
比べて大きくすることで、前記間隔にパーティクル等の
ゴミによる配線間の短絡を低減させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置におけ
るビット線配線と、メモリセルに低電位側電位を供給す
る低電位側電源配線の配置配線技術に関する。
るビット線配線と、メモリセルに低電位側電位を供給す
る低電位側電源配線の配置配線技術に関する。
【０００２】
【従来の技術】図５に、一例として従来用いられている
ｍ×ｎビットの構成を持つメモリセル部の回路図を示
す。１は高電位側電源、ＭＣｉｊ（１≦ｉ≦ｎ，１≦ｊ
≦ｍ）はフリップフロップを用いたメモリセルを示す。
Ｑｉ（１≦ｉ≦２ｎ）はＮチャネルＭＯＳトランジスタ
でビット線負荷トランジスタ、Ｎｉ（１≦ｉ≦２ｎ）は
ＮチャネルＭＯＳトランジスタでビット線を選択するビ
ット線選択トランジスタを示す。Ｘｊ（１≦ｊ≦ｍ）は
行選択信号、Ｙｉ（１≦ｉ≦ｎ）は列選択信号、ＤＢと
／ＤＢはデ−タバス、Ｂｉと／Ｂｉ（１≦ｉ≦ｎ）はｉ
列目のメモリセルが接続されるビット線を示す。なお、
文中の「／」は負論理を示している。２はＤＢの入出力
端子、３は／ＤＢの入出力端子を示している。４はメモ
リセルに低電位側電位を供給する低電位側電源を示し、
各々のメモリセルの低電位側電位に接続されている。
ｍ×ｎビットの構成を持つメモリセル部の回路図を示
す。１は高電位側電源、ＭＣｉｊ（１≦ｉ≦ｎ，１≦ｊ
≦ｍ）はフリップフロップを用いたメモリセルを示す。
Ｑｉ（１≦ｉ≦２ｎ）はＮチャネルＭＯＳトランジスタ
でビット線負荷トランジスタ、Ｎｉ（１≦ｉ≦２ｎ）は
ＮチャネルＭＯＳトランジスタでビット線を選択するビ
ット線選択トランジスタを示す。Ｘｊ（１≦ｊ≦ｍ）は
行選択信号、Ｙｉ（１≦ｉ≦ｎ）は列選択信号、ＤＢと
／ＤＢはデ−タバス、Ｂｉと／Ｂｉ（１≦ｉ≦ｎ）はｉ
列目のメモリセルが接続されるビット線を示す。なお、
文中の「／」は負論理を示している。２はＤＢの入出力
端子、３は／ＤＢの入出力端子を示している。４はメモ
リセルに低電位側電位を供給する低電位側電源を示し、
各々のメモリセルの低電位側電位に接続されている。
【０００３】読み出し時において、行アドレスの組み合
わせにより、行選択信号Ｘ１〜Ｘｍのいずれか一つが選
択され、その選択行に接続されるメモリセルが活性化
し、それぞれが接続されているビット線にメモリセルの
情報を伝達する。一方、列アドレスの組み合わせにより
列選択信号Ｙ１〜Ｙｎのいずれか一つが選択され、ゲー
トに前記選択信号が接続されているビット線選択トラン
ジスタが導通し、選択された列情報がデ−タバスに出力
される。
わせにより、行選択信号Ｘ１〜Ｘｍのいずれか一つが選
択され、その選択行に接続されるメモリセルが活性化
し、それぞれが接続されているビット線にメモリセルの
情報を伝達する。一方、列アドレスの組み合わせにより
列選択信号Ｙ１〜Ｙｎのいずれか一つが選択され、ゲー
トに前記選択信号が接続されているビット線選択トラン
ジスタが導通し、選択された列情報がデ−タバスに出力
される。
【０００４】書き込み時において、読み出し時と同様に
行選択信号，列選択信号により選択されたメモリセルに
デ−タバスの信号が書き込まれる。
行選択信号，列選択信号により選択されたメモリセルに
デ−タバスの信号が書き込まれる。
【０００５】待機時は、行選択信号，列選択信号は非活
性状態になり、メモリセル部以外の電流経路が全て遮断
されるので、高電位側電源から半導体装置に流れる電流
の大きさはフリップフロップで構成されるメモリセル内
に流れる電流となる。たとえば、高電位側電位を５．５
Ｖ、低電位側電位を０．０Ｖ、周囲温度を２５度にした
場合、待機電流は数μＡとなる。
性状態になり、メモリセル部以外の電流経路が全て遮断
されるので、高電位側電源から半導体装置に流れる電流
の大きさはフリップフロップで構成されるメモリセル内
に流れる電流となる。たとえば、高電位側電位を５．５
Ｖ、低電位側電位を０．０Ｖ、周囲温度を２５度にした
場合、待機電流は数μＡとなる。
【０００６】図６は図５のｊ行ｉ列のメモリセルを中心
にしたメモリセル部のビット線配線とメモリセルに低電
位側電位を供給する低電位側電源配線の平面図である。
にしたメモリセル部のビット線配線とメモリセルに低電
位側電位を供給する低電位側電源配線の平面図である。
【０００７】ＭＣＡはメモリセル１個の構成範囲を表
し、ＭＣｉｊはｊ行ｉ列のメモリセルの名前を示してい
る。ＡＢ２ｉ−１，ＡＢ２ｉ（１≦ｉ≦ｎ）はｉ列目の
メモリセルが接続されるビット線配線を示す。ＡＳｋは
ｋ本目の、メモリセルに低電位側電位を供給する、ビッ
ト線配線と同一配線層の低電位側電源配線を示す。前記
低電位側電源配線はメモリセル動作の安定化を図るため
に、ビット線配線数本毎に設けられている。
し、ＭＣｉｊはｊ行ｉ列のメモリセルの名前を示してい
る。ＡＢ２ｉ−１，ＡＢ２ｉ（１≦ｉ≦ｎ）はｉ列目の
メモリセルが接続されるビット線配線を示す。ＡＳｋは
ｋ本目の、メモリセルに低電位側電位を供給する、ビッ
ト線配線と同一配線層の低電位側電源配線を示す。前記
低電位側電源配線はメモリセル動作の安定化を図るため
に、ビット線配線数本毎に設けられている。
【０００８】Ｃ１は、ビット線配線層より下層の配線層
の低電位側電源配線ＰＳとメモリセルの低電位側電源端
子を接続するコンタクトであり、Ｃ２は、ビット線配線
と同一配線層の低電位側電源配線と、ビット線配線層よ
り下層の配線層の低電位側電源配線ＰＳを接続するコン
タクトである。
の低電位側電源配線ＰＳとメモリセルの低電位側電源端
子を接続するコンタクトであり、Ｃ２は、ビット線配線
と同一配線層の低電位側電源配線と、ビット線配線層よ
り下層の配線層の低電位側電源配線ＰＳを接続するコン
タクトである。
【０００９】以下で、低電位側電源配線の配線層を指定
しない場合は、ビット線配線と同一配線層であるとし、
低電位側電源配線は８ビット毎に設けられるものとす
る。
しない場合は、ビット線配線と同一配線層であるとし、
低電位側電源配線は８ビット毎に設けられるものとす
る。
【００１０】一般的にメモリセルを有する半導体装置に
おいては、集積度を高めるために可能な限り配線間ルー
ルを最小にする手法が用いられる。この最小ルールはマ
スクずれや装置能力を考慮して設定されるものである。
図においても隣合うビット線配線たとえばＡＢ２ｉ−１
とＡＢ２ｉの間隔と、同じ配線層を用いる低電位側電源
配線ＡＳｋとそれに隣合うビット線配線ＡＢ２ｉの間隔
は最小ルールを用いているため、等しくなっている。
おいては、集積度を高めるために可能な限り配線間ルー
ルを最小にする手法が用いられる。この最小ルールはマ
スクずれや装置能力を考慮して設定されるものである。
図においても隣合うビット線配線たとえばＡＢ２ｉ−１
とＡＢ２ｉの間隔と、同じ配線層を用いる低電位側電源
配線ＡＳｋとそれに隣合うビット線配線ＡＢ２ｉの間隔
は最小ルールを用いているため、等しくなっている。
【００１１】
【発明が解決しようとする課題】メモリ容量の大容量化
により１つの集積回路に含まれる素子数が増大すると、
集積回路内に欠陥が生じる確率が高くなり歩留まりが低
下する。この問題を解決するために、集積回路内にあら
かじめ予備の行または列を何本か用意しておき、欠陥に
相当するアドレスが選択された時、代わりに予備行また
は列選択することによって欠陥を含みながらも良品とし
て使用できる冗長回路技術が用いられている。
により１つの集積回路に含まれる素子数が増大すると、
集積回路内に欠陥が生じる確率が高くなり歩留まりが低
下する。この問題を解決するために、集積回路内にあら
かじめ予備の行または列を何本か用意しておき、欠陥に
相当するアドレスが選択された時、代わりに予備行また
は列選択することによって欠陥を含みながらも良品とし
て使用できる冗長回路技術が用いられている。
【００１２】一般的な冗長手段は、あらかじめ不良アド
レス記憶回路に記憶した不良アドレスとビット線及びワ
ード線を選択するアドレスと比較し、同一である場合は
所定の予備の行または列を選択させる構成を取る。単一
ビットの不良は予備の行または列の何れかを選択するこ
とで救済することができる。ワード線に欠陥がある場合
には予備の行を用い、ビット線に欠陥がある場合には予
備の列を用いることで同様に救済することができる。例
えば、ビット線配線形成過程で発生するパーティクルは
隣接するビット線間をショートさせてしまう。この場合
不良ビットとなるビット線を選択するアドレスをヒュー
ズに記憶させ、入力されるアドレスと比較し、不良ビッ
トのアドレスである場合、所定の予備の列を選択する。
この結果、欠陥を有する半導体装置を救済することがで
きる。
レス記憶回路に記憶した不良アドレスとビット線及びワ
ード線を選択するアドレスと比較し、同一である場合は
所定の予備の行または列を選択させる構成を取る。単一
ビットの不良は予備の行または列の何れかを選択するこ
とで救済することができる。ワード線に欠陥がある場合
には予備の行を用い、ビット線に欠陥がある場合には予
備の列を用いることで同様に救済することができる。例
えば、ビット線配線形成過程で発生するパーティクルは
隣接するビット線間をショートさせてしまう。この場合
不良ビットとなるビット線を選択するアドレスをヒュー
ズに記憶させ、入力されるアドレスと比較し、不良ビッ
トのアドレスである場合、所定の予備の列を選択する。
この結果、欠陥を有する半導体装置を救済することがで
きる。
【００１３】前記したようにビット線間をショートする
ようなパーティクルが発生する時、予備のメモリセル列
を設定する冗長回路技術は歩留りの向上に有効な技術と
なっている。
ようなパーティクルが発生する時、予備のメモリセル列
を設定する冗長回路技術は歩留りの向上に有効な技術と
なっている。
【００１４】仮に、図７に示すような隣合うビット線配
線の間隔と同程度の大きさのパ−ティクルＰが、ビット
線配線と同一配線層の低電位側電源配線ＡＳｋと、それ
に隣合うビット線配線ＡＢ２ｉの間に存在して、前記の
両配線が電気的に接続された場合、ビット線ＡＢ２ｉに
接続されているビット線負荷トランジスタは、常時電流
が流れるようにゲートを制御され、片端が高電位側電
源、もう一方の他端が低電位側電源に接続されているた
め、待機電流は、半導体装置内の全メモリセルに流れる
電流とビット線ＡＢ２ｉに接続されているビット線負荷
トランジスタに流れる電流の和となり、待機電流の大き
さは、ビット線負荷トランジスタの電流能力により数十
から数千μＡの電流値になる。
線の間隔と同程度の大きさのパ−ティクルＰが、ビット
線配線と同一配線層の低電位側電源配線ＡＳｋと、それ
に隣合うビット線配線ＡＢ２ｉの間に存在して、前記の
両配線が電気的に接続された場合、ビット線ＡＢ２ｉに
接続されているビット線負荷トランジスタは、常時電流
が流れるようにゲートを制御され、片端が高電位側電
源、もう一方の他端が低電位側電源に接続されているた
め、待機電流は、半導体装置内の全メモリセルに流れる
電流とビット線ＡＢ２ｉに接続されているビット線負荷
トランジスタに流れる電流の和となり、待機電流の大き
さは、ビット線負荷トランジスタの電流能力により数十
から数千μＡの電流値になる。
【００１５】このように、図７のような欠陥が生じた場
合、冗長回路の構成上、ビット線配線と低電位電源が接
続されて生じる待機時電流の不良は救済できない。前記
した予備の列を使用した冗長手段を用いた場合、低電位
側電源配線と短絡したビット線を選択せず、予備の列を
使用するは可能であるが、この半導体装置は待機時電流
不良となり、歩留まりを低下させるという問題点を有す
る。
合、冗長回路の構成上、ビット線配線と低電位電源が接
続されて生じる待機時電流の不良は救済できない。前記
した予備の列を使用した冗長手段を用いた場合、低電位
側電源配線と短絡したビット線を選択せず、予備の列を
使用するは可能であるが、この半導体装置は待機時電流
不良となり、歩留まりを低下させるという問題点を有す
る。
【００１６】次に、予備ビット線配線が、低電位側電源
配線の両側に存在するメモリセル構成を持つメモリセル
部の平面図を図８に示す。ＡＳｌはｌ本目の低電位側電
源配線、ＡＰ１〜４は予備ビット線配線、ＭＣＳは予備
ビット線に接続されるメモリセル１個の構成範囲を示
す。その他の記号と名称は図６と同意である。
配線の両側に存在するメモリセル構成を持つメモリセル
部の平面図を図８に示す。ＡＳｌはｌ本目の低電位側電
源配線、ＡＰ１〜４は予備ビット線配線、ＭＣＳは予備
ビット線に接続されるメモリセル１個の構成範囲を示
す。その他の記号と名称は図６と同意である。
【００１７】図において、隣合うビット線配線たとえば
ＡＰ１とＡＰ２の間隔と、低電位側電源配線ＡＳｌとそ
れに隣合うビット線配線ＡＰ２の間隔は等しい。
ＡＰ１とＡＰ２の間隔と、低電位側電源配線ＡＳｌとそ
れに隣合うビット線配線ＡＰ２の間隔は等しい。
【００１８】図７と同様な隣合うビット線配線の間隔と
同程度の大きさのビット線配線形成過程で生ずるパ−テ
ィクルが、低電位側電源配線ＡＳｌと前記低電位側電源
配線に隣合う予備ビット線配線ＡＰ２を短絡させている
場合、すなわち、図７の低電位側電源配線ＡＳｋがＡＳ
ｌに、低電位側電源配線に隣合うビット線配線ＡＢ２ｉ
をＡＰ２に置き換えた場合、予備ビット線ＡＰ２は常時
低電位に固定されるために、この予備ビット線を使用し
た半導体装置が不良になるばかりでなく、待機時でも、
ビット線ＡＰ２に接続されているビット線負荷トランジ
スタは、常時電流が流れるようにゲートを制御され、片
端が高電位側電源、もう一方の他端が低電位側電源に接
続されているため、待機電流不良となり、歩留まりを低
下させるという問題を有する。
同程度の大きさのビット線配線形成過程で生ずるパ−テ
ィクルが、低電位側電源配線ＡＳｌと前記低電位側電源
配線に隣合う予備ビット線配線ＡＰ２を短絡させている
場合、すなわち、図７の低電位側電源配線ＡＳｋがＡＳ
ｌに、低電位側電源配線に隣合うビット線配線ＡＢ２ｉ
をＡＰ２に置き換えた場合、予備ビット線ＡＰ２は常時
低電位に固定されるために、この予備ビット線を使用し
た半導体装置が不良になるばかりでなく、待機時でも、
ビット線ＡＰ２に接続されているビット線負荷トランジ
スタは、常時電流が流れるようにゲートを制御され、片
端が高電位側電源、もう一方の他端が低電位側電源に接
続されているため、待機電流不良となり、歩留まりを低
下させるという問題を有する。
【００１９】そこで本発明の目的は、ビット線配線形成
過程で生ずるパ−ティクルに起因する、低電位側電源配
線と、前記低電位側電源配線に隣合うビット線配線の短
絡を防止して歩留まりを向上させることのできる半導体
装置を提供することである。
過程で生ずるパ−ティクルに起因する、低電位側電源配
線と、前記低電位側電源配線に隣合うビット線配線の短
絡を防止して歩留まりを向上させることのできる半導体
装置を提供することである。
【００２０】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のビット線配線と、前記ビット線配線に常時高
電位側電位を供給するビット線負荷トランジスタと、メ
モリセルに低電位側電位を供給する低電位側電源配線が
前記ビット線配線と同一配線層で形成されている半導体
装置において、前記低電位側電源配線と前記低電位側電
源配線に隣合うビット線配線の間隔を、隣合うビット線
配線の間隔に比べて大きくすること、また、複数のビッ
ト線配線と、メモリセルに低電位側電位を供給する低電
位側電源配線が前記ビット線配線と同一配線層に形成さ
れている半導体装置において、前記低電位側電源配線と
前記低電位側電源配線に隣合うビット線配線の間に、電
気的に半導体装置に接続しない、ビット線配線と同一配
線層の配線を単数または複数設けたことを特徴とする。
は、複数のビット線配線と、前記ビット線配線に常時高
電位側電位を供給するビット線負荷トランジスタと、メ
モリセルに低電位側電位を供給する低電位側電源配線が
前記ビット線配線と同一配線層で形成されている半導体
装置において、前記低電位側電源配線と前記低電位側電
源配線に隣合うビット線配線の間隔を、隣合うビット線
配線の間隔に比べて大きくすること、また、複数のビッ
ト線配線と、メモリセルに低電位側電位を供給する低電
位側電源配線が前記ビット線配線と同一配線層に形成さ
れている半導体装置において、前記低電位側電源配線と
前記低電位側電源配線に隣合うビット線配線の間に、電
気的に半導体装置に接続しない、ビット線配線と同一配
線層の配線を単数または複数設けたことを特徴とする。
【００２１】
【作用】本発明の上記構成によれば、低電位側電源配線
と、前記低電位側電源配線に隣合うビット線配線の間隔
を広くすることで、ビット線配線形成過程で生じるパー
ティクルで起因する低電位側電源配線と前記低電位側電
源配線に隣合うビット線配線の短絡を防止して、歩留ま
りの低下を防ぐ。
と、前記低電位側電源配線に隣合うビット線配線の間隔
を広くすることで、ビット線配線形成過程で生じるパー
ティクルで起因する低電位側電源配線と前記低電位側電
源配線に隣合うビット線配線の短絡を防止して、歩留ま
りの低下を防ぐ。
【００２２】
【発明の実施の形態】本発明の、低電位側電源配線と前
記低電位側電源配線に隣合うビット線配線の間隔を、隣
合うビット線配線の間隔に比べて大きくする一実施例示
すメモリセル部の平面図を図１に示す。図において、記
号と名称は図６と同じであるが、ビット線配線ＡＢ２ｉ
と低電位側電源配線ＡＳｋの間隔が、図６に比べて大き
くしてある。
記低電位側電源配線に隣合うビット線配線の間隔を、隣
合うビット線配線の間隔に比べて大きくする一実施例示
すメモリセル部の平面図を図１に示す。図において、記
号と名称は図６と同じであるが、ビット線配線ＡＢ２ｉ
と低電位側電源配線ＡＳｋの間隔が、図６に比べて大き
くしてある。
【００２３】図７に示したパ−ティクル、すなわち、ビ
ット線配線形成過程で生じ、隣合うビット線配線の間隔
と同程度の大きさのパ−ティクルが、低電位側電源配線
と前記低電位側電源配線に隣合うビット線配線の間に存
在するときの平面図を図３に示す。
ット線配線形成過程で生じ、隣合うビット線配線の間隔
と同程度の大きさのパ−ティクルが、低電位側電源配線
と前記低電位側電源配線に隣合うビット線配線の間に存
在するときの平面図を図３に示す。
【００２４】ビット線配線ＡＢ２ｉと低電位側電源配線
ＡＳｋの間隔が、隣合うビット線配線間隔より大きいた
め、いずれのパ−ティクルＰ１〜Ｐ３でも低電位側電源
配線ＡＳｋとビット線配線ＡＢ２ｉは接続されない、す
なわち、前記低電位側電源配線と前記ビット線配線の短
絡が防止され、半導体装置の歩留まりが向上する。
ＡＳｋの間隔が、隣合うビット線配線間隔より大きいた
め、いずれのパ−ティクルＰ１〜Ｐ３でも低電位側電源
配線ＡＳｋとビット線配線ＡＢ２ｉは接続されない、す
なわち、前記低電位側電源配線と前記ビット線配線の短
絡が防止され、半導体装置の歩留まりが向上する。
【００２５】次に、本発明の、低電位側電源配線と、前
記低電位側電源配線に隣合うビット線配線の間に、電気
的に半導体装置に接続しない、ビット線配線と同一配線
層の配線を設けた一実施例を示すメモリセル部の平面図
を図２に示す。
記低電位側電源配線に隣合うビット線配線の間に、電気
的に半導体装置に接続しない、ビット線配線と同一配線
層の配線を設けた一実施例を示すメモリセル部の平面図
を図２に示す。
【００２６】図において、ＤＭはビット線配線ＡＢ２ｉ
と低電位側電源配線ＡＳｋの間に、電気的に半導体装置
に接続しない、ビット線配線と同一配線層の配線（以
下、ダミ−配線と呼ぶ）を示しており、その他の記号と
名称は図６と同じである。
と低電位側電源配線ＡＳｋの間に、電気的に半導体装置
に接続しない、ビット線配線と同一配線層の配線（以
下、ダミ−配線と呼ぶ）を示しており、その他の記号と
名称は図６と同じである。
【００２７】図７に示したパ−ティクル、すなわち、ビ
ット線配線形成過程で生じ隣合うビット線配線の間隔と
同程度の大きさのパ−ティクルが、低電位側電源配線と
前記低電位側電源配線に隣合うビット線配線の間に存在
するときの平面図を図４に示す。
ット線配線形成過程で生じ隣合うビット線配線の間隔と
同程度の大きさのパ−ティクルが、低電位側電源配線と
前記低電位側電源配線に隣合うビット線配線の間に存在
するときの平面図を図４に示す。
【００２８】パ−ティクルＰ５，Ｐ６により、ダミ−配
線とダミ−配線及び低電位側電源配線ＡＳｋとダミ−配
線ＤＭが接続されるが、ダミ−配線ＤＭには電圧が印加
されていないため各々の配線間には電流が流れない。低
電位側電源配線ＡＳｋとビット線配線ＡＢ２ｉの短絡に
よる待機時電流不良を救済することができる。
線とダミ−配線及び低電位側電源配線ＡＳｋとダミ−配
線ＤＭが接続されるが、ダミ−配線ＤＭには電圧が印加
されていないため各々の配線間には電流が流れない。低
電位側電源配線ＡＳｋとビット線配線ＡＢ２ｉの短絡に
よる待機時電流不良を救済することができる。
【００２９】本発明の一実施例では図２及び図４に示す
ようにダミー配線ＤＭは細かく分けている。パ−ティク
ルＰ４によりビット線ＡＢ２ｉとダミ−配線ＤＭとが接
続されるが、ダミ−配線ＤＭの配線容量はダミ−配線を
細かく分けているため、ダミー配線を細かく分けない場
合に比べ、配線容量が無視できるほど小さく、アクセス
タイムの遅延が発生しないことにより、従来の冗長回路
を用いなくても半導体装置の歩留まりが向上する。
ようにダミー配線ＤＭは細かく分けている。パ−ティク
ルＰ４によりビット線ＡＢ２ｉとダミ−配線ＤＭとが接
続されるが、ダミ−配線ＤＭの配線容量はダミ−配線を
細かく分けているため、ダミー配線を細かく分けない場
合に比べ、配線容量が無視できるほど小さく、アクセス
タイムの遅延が発生しないことにより、従来の冗長回路
を用いなくても半導体装置の歩留まりが向上する。
【００３０】次に前記低電位側配線に隣合うビット線配
線を予備ビット線配線とした場合の実施例を示す。この
場合、予備ビット線と低電位側電源配線の短絡が防止さ
れるので、この予備ビット線を用いて半導体装置内の欠
陥を救済して、歩留まりを向上させることができる。そ
れぞれのビット線は等間隔で配置されているため、パー
ティクルの大きさをビット線間と同程度と仮定した場
合、ビット線の救済は相補のビット線対をもつ１ビット
ラインと、それぞれ異なるビット間（２ビットライン）
の二つのパターンが仮定でき、これらの生じる確率はほ
ぼ等しいものといえる。従ってリペアビット線対を２ビ
ットライン分設けることで救済効率を高めることができ
る。この結果、２ビットラインまで救済できるパーティ
クルの大きさは前記低電位側電源配線と前記低電位側電
源配線に隣合うビット線配線の間隔をａとし、前記隣合
うビット線配線の間隔をｂ、ビット線幅をｃとした時
に、 ａ×３＋ｃ×２ の関係で表すことができる。すなわちこれ以上大きなパ
ーティクルが生じた場合、３ビット以上のビット線対が
不良ビットとなる可能性が高くなるため、従来の２ビッ
ト分の予備ビット線を有する冗長回路では救済できな
い。従って低電位側電源配線に隣合うビット線配線の間
隔ａは、 ｂ ＜ ａ ＜ ａ×３＋ｃ×２ の関係を満たすことにより、大きな効果を生じることが
分かる。
線を予備ビット線配線とした場合の実施例を示す。この
場合、予備ビット線と低電位側電源配線の短絡が防止さ
れるので、この予備ビット線を用いて半導体装置内の欠
陥を救済して、歩留まりを向上させることができる。そ
れぞれのビット線は等間隔で配置されているため、パー
ティクルの大きさをビット線間と同程度と仮定した場
合、ビット線の救済は相補のビット線対をもつ１ビット
ラインと、それぞれ異なるビット間（２ビットライン）
の二つのパターンが仮定でき、これらの生じる確率はほ
ぼ等しいものといえる。従ってリペアビット線対を２ビ
ットライン分設けることで救済効率を高めることができ
る。この結果、２ビットラインまで救済できるパーティ
クルの大きさは前記低電位側電源配線と前記低電位側電
源配線に隣合うビット線配線の間隔をａとし、前記隣合
うビット線配線の間隔をｂ、ビット線幅をｃとした時
に、 ａ×３＋ｃ×２ の関係で表すことができる。すなわちこれ以上大きなパ
ーティクルが生じた場合、３ビット以上のビット線対が
不良ビットとなる可能性が高くなるため、従来の２ビッ
ト分の予備ビット線を有する冗長回路では救済できな
い。従って低電位側電源配線に隣合うビット線配線の間
隔ａは、 ｂ ＜ ａ ＜ ａ×３＋ｃ×２ の関係を満たすことにより、大きな効果を生じることが
分かる。
【００３１】このように上記実施例によれば、ビット線
配線形成過程で生じるパ−ティクルによる、低電位側電
源配線と前記低電位側電源配線に隣合うビット線配線の
短絡を防止して、歩留りを向上させることができる。
配線形成過程で生じるパ−ティクルによる、低電位側電
源配線と前記低電位側電源配線に隣合うビット線配線の
短絡を防止して、歩留りを向上させることができる。
【００３２】また、低電位側電源配線と前記低電位側電
源配線に隣合う予備ビット線配線の短絡を防止して、こ
の予備ビット線を用いて半導体装置内の欠陥を救済する
ことで、歩留まりを向上させることができその効果は大
きい。また低電位側電源配線の両側に予備ビット線配線
が配置されている場合についても同様にできることはも
ちろんである。
源配線に隣合う予備ビット線配線の短絡を防止して、こ
の予備ビット線を用いて半導体装置内の欠陥を救済する
ことで、歩留まりを向上させることができその効果は大
きい。また低電位側電源配線の両側に予備ビット線配線
が配置されている場合についても同様にできることはも
ちろんである。
【００３３】
【発明の効果】以上説明してきたように、低電位側電源
配線と前記低電位側電源配線に隣合うビット線配線の間
隔ａを隣合うビット線配線の間隔に比べて大きくするこ
とで、前記間隔にパーティクル等のゴミによる配線間の
短絡を低減させることができる。この結果、従来の冗長
回路方式では救済できない低電位側電位配線とビット線
間の短絡による待機時電流不良の出現確率を低減するこ
とができ、歩留りを向上させることができる。
配線と前記低電位側電源配線に隣合うビット線配線の間
隔ａを隣合うビット線配線の間隔に比べて大きくするこ
とで、前記間隔にパーティクル等のゴミによる配線間の
短絡を低減させることができる。この結果、従来の冗長
回路方式では救済できない低電位側電位配線とビット線
間の短絡による待機時電流不良の出現確率を低減するこ
とができ、歩留りを向上させることができる。
【００３４】また前記構成において、前記低電位側電源
配線に隣合うビット線配線を予備ビット線配線とするこ
とで、予備ビット線と低電位側電源配線との短絡を低減
させることができるため、隣合うビット線配線間に短絡
が生じた場合においても、従来の冗長回路方式を用いて
救済することが可能となる。また、低電位側電源配線と
短絡した予備ビット線を誤って使用する可能性を低減さ
せることができるため、検査工程を効率的に行うことが
できる。
配線に隣合うビット線配線を予備ビット線配線とするこ
とで、予備ビット線と低電位側電源配線との短絡を低減
させることができるため、隣合うビット線配線間に短絡
が生じた場合においても、従来の冗長回路方式を用いて
救済することが可能となる。また、低電位側電源配線と
短絡した予備ビット線を誤って使用する可能性を低減さ
せることができるため、検査工程を効率的に行うことが
できる。
【００３５】また、前記低電位側電源配線と前記低電位
側電源配線に隣合うビット線配線の間に、電気的に半導
体装置に接続しない、ビット線配線と同一配線層のダミ
ー配線を単数または複数設けることでも、前記した待機
時電流不良の出現確率を低減することができ、同様の効
果が期待できる。
側電源配線に隣合うビット線配線の間に、電気的に半導
体装置に接続しない、ビット線配線と同一配線層のダミ
ー配線を単数または複数設けることでも、前記した待機
時電流不良の出現確率を低減することができ、同様の効
果が期待できる。
【００３６】また、前記ダミー配線を複数に分割される
単数または複数の配線とすることで、ビット線とダミー
配線が短絡してもダミ−配線の配線容量はダミー配線を
細かく分けない場合に比べ配線容量が無視できるほど小
さいので、アクセスタイムの遅延が発生しないことによ
り従来の冗長回路を用いなくても半導体装置の歩留まり
向上させることができる。
単数または複数の配線とすることで、ビット線とダミー
配線が短絡してもダミ−配線の配線容量はダミー配線を
細かく分けない場合に比べ配線容量が無視できるほど小
さいので、アクセスタイムの遅延が発生しないことによ
り従来の冗長回路を用いなくても半導体装置の歩留まり
向上させることができる。
【図１】本発明の半導体装置の一実施例を示すメモリセ
ル部の平面図。
ル部の平面図。
【図２】本発明の半導体装置の一実施例を示すメモリセ
ル部の平面図。
ル部の平面図。
【図３】本発明の半導体装置の他の実施例を示す平面
図。
図。
【図４】本発明の半導体装置の他の実施例を示す平面
図。
図。
【図５】従来の半導体装置のメモリセル部の回路図。
【図６】従来の半導体装置のメモリセル部の平面図。
【図７】従来の半導体装置の一実施例を示す平面図。
【図８】従来の半導体装置のメモリセル部の平面図。
１ 高電位側電源 ２ ＤＢの入出力端子 ３ ／ＤＢの入出力端子 ４ 低電位側電源 Ｑ ＮチャネルＭＯＳトランジスタで構成
されるビット線負荷トランジスタ ＭＣ メモリセル Ｘ 行選択信号 Ｎ ＮチャネルＭＯＳトランジスタで構成
されるビット線選択トランジスタ Ｙ 列選択信号 Ｂ，／Ｂ ビット線 ＤＢ，／ＤＢ データバス ＡＢ ビット線配線 ＡＳ ビット線配線と同一配線層の低電位側
電源配線 ＰＳ ビット線配線層より下層の配線層の低
電位側電源配線 Ｃ１ ＰＳとメモリセルの低電位電源端子を
接続するコンタクト Ｃ２ ビット線配線と同一配線層の低電位側
電源配線とＰＳを接続するコンタクト ＭＣＡ メモリセル１個の構成範囲 ＭＣＳ 予備ビット線に接続されるメモリセル
の構成範囲 ＤＭ ダミ−配線 Ｐ，Ｐ１−Ｐ６ パーティクル ＡＰ１−ＡＰ４ 予備ビット線配線
されるビット線負荷トランジスタ ＭＣ メモリセル Ｘ 行選択信号 Ｎ ＮチャネルＭＯＳトランジスタで構成
されるビット線選択トランジスタ Ｙ 列選択信号 Ｂ，／Ｂ ビット線 ＤＢ，／ＤＢ データバス ＡＢ ビット線配線 ＡＳ ビット線配線と同一配線層の低電位側
電源配線 ＰＳ ビット線配線層より下層の配線層の低
電位側電源配線 Ｃ１ ＰＳとメモリセルの低電位電源端子を
接続するコンタクト Ｃ２ ビット線配線と同一配線層の低電位側
電源配線とＰＳを接続するコンタクト ＭＣＡ メモリセル１個の構成範囲 ＭＣＳ 予備ビット線に接続されるメモリセル
の構成範囲 ＤＭ ダミ−配線 Ｐ，Ｐ１−Ｐ６ パーティクル ＡＰ１−ＡＰ４ 予備ビット線配線
Claims (4)
- 【請求項１】複数のビット線配線と、前記ビット線配線
に常時高電位側電位を供給するビット線負荷トランジス
タと、メモリセルに低電位側電位を供給する低電位側電
源配線が前記ビット線配線と同一配線層で形成されてい
る半導体装置において、前記低電位側電源配線と前記低
電位側電源配線に隣合うビット線配線の間隔を、隣合う
ビット線配線の間隔に比べて大きくすることを特徴とす
る半導体装置。 - 【請求項２】請求項１記載の前記低電位側電源配線に隣
合うビット線配線を予備ビット線配線とすることを特徴
とする半導体装置。 - 【請求項３】請求項１記載の前記低電位側電源配線と前
記低電位側電源配線に隣合うビット線配線の間に、電気
的に半導体装置に接続しない、ビット線配線と同一配線
層の配線を単数または複数設けたことを特徴とする半導
体装置。 - 【請求項４】請求項３記載の電気的に半導体装置に接続
しない配線は、複数に分割される単数または複数の配線
より成ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8234564A JPH1079439A (ja) | 1996-09-04 | 1996-09-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8234564A JPH1079439A (ja) | 1996-09-04 | 1996-09-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1079439A true JPH1079439A (ja) | 1998-03-24 |
Family
ID=16972999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8234564A Withdrawn JPH1079439A (ja) | 1996-09-04 | 1996-09-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1079439A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011040633A (ja) * | 2009-08-13 | 2011-02-24 | Toshiba Corp | 半導体記憶装置 |
| KR20150043143A (ko) * | 2013-10-14 | 2015-04-22 | 삼성디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치 |
| US10388712B2 (en) | 2014-10-27 | 2019-08-20 | Samsung Display Co., Ltd. | Organic light emitting diode display device for reducing defects due to an overlay change |
-
1996
- 1996-09-04 JP JP8234564A patent/JPH1079439A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011040633A (ja) * | 2009-08-13 | 2011-02-24 | Toshiba Corp | 半導体記憶装置 |
| US8274809B2 (en) | 2009-08-13 | 2012-09-25 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
| KR20150043143A (ko) * | 2013-10-14 | 2015-04-22 | 삼성디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 발광 표시 장치 |
| US9412800B2 (en) | 2013-10-14 | 2016-08-09 | Samsung Display Co., Ltd. | Thin film transistor array substrate and organic light-emitting display apparatus including the same |
| US10388712B2 (en) | 2014-10-27 | 2019-08-20 | Samsung Display Co., Ltd. | Organic light emitting diode display device for reducing defects due to an overlay change |
| US11765938B2 (en) | 2014-10-27 | 2023-09-19 | Samsung Display Co., Ltd. | Organic light emitting diode display device for reducing defects due to an overlay change |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040608 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040708 |