JPH0927196A - ビット線バイアス回路及び方法 - Google Patents

ビット線バイアス回路及び方法

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JPH0927196A
JPH0927196A JP8133360A JP13336096A JPH0927196A JP H0927196 A JPH0927196 A JP H0927196A JP 8133360 A JP8133360 A JP 8133360A JP 13336096 A JP13336096 A JP 13336096A JP H0927196 A JPH0927196 A JP H0927196A
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JP
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coupled
circuit
fuse
terminal
bit lines
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JP8133360A
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English (en)
Inventor
David Charles Mcclure
シー． マククルーア デイビッド
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STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
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Publication date
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Abstract

(57)【要約】 【課題】 使用するヒューズの数を減少させたビット線
バイアス回路を提供する。 【解決手段】 回路（５８）が関連する対のビット線
（ＢＬ，ＢＬ＿）をバイアスさせる。ヒューズ（６０）
がバイアス電圧（ＶCC）とノード（６１）との間に結合
されている。第一負荷（６２）がノード（６１）とビッ
ト線のうちの第一のもの（ＢＬ）との間に結合されてい
る。第二負荷（６４）がノード（６１）とビット線のう
ちの第二のもの（ＢＬ＿）との間に結合されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、大略、電子装置に
関するものであって、更に詳細には、メモリ列ビット線
をプルアップ又はバイアス電圧でバイアスさせる回路及
び方法に関するものである。
【０００２】
【従来の技術】例えばスタチックランダムアクセスメモ
リ（ＳＲＡＭ）などの多くの既存のメモリ装置は、欠陥
性のマトリクスメモリセルを置換させるために冗長メモ
リセルからなるアレイを有している。典型的に、欠陥性
のマトリクスメモリセルがメモリ装置の初期テスト期間
中に発見されると、その欠陥セルを含むメモリ列全体が
欠陥性のものとして識別される。次いで、テスト装置が
そのメモリ装置に対して、欠陥性の列を冗長性メモリセ
ルからなる列と置換させるべくプログラムする。この置
換は、通常、そのメモリセルが後に使用される例えばマ
イクロプロセサ又はその他の演算回路などの外部回路に
対してはトランスペアレント即ち透明性のものである。
【０００３】冗長メモリを有する少なくとも二つのタイ
プの既存のメモリ装置が存在している。第一のものにお
いては、読取り動作期間中にデータバスのコンフリクト
即ち競合を防止するために、欠陥性の列を読取り／書込
み回路から切断せねばならない。即ち、欠陥性の列が切
断されなかった場合には、欠陥性の列と置換冗長列の両
方が読取り動作期間中にデータバス上へデータを同時的
にロードしようとする場合がある。この様な同時的なデ
ータロードは読取りエラーを発生する場合がある。この
第一のタイプのメモリ装置の一例は１９９４年１０月１
１日付で発行された米国特許第５，３５５，３４０号
（Ｃｏｋｅｒ ｅｔ ａｌ．）に開示されている。
【０００４】第二のタイプの既存のメモリ装置において
は、マトリクス列及び冗長列からのデータがデータバス
に対してマルチプレクス即ち多重化動作されるので、欠
陥性の列はデータエラーを防止するために切断させるこ
とは必要ではない。しかしながら、この欠陥性の列は、
しばしば、バイアス電圧から待機電流を引出すことを防
止するために読取り／書込み回路から切断される。この
様な待機電流は、短絡回路又はその列を欠陥性のものと
させたその他の異常性によって発生されるものである
が、パワーを浪費し且つメモリ装置によって発生される
熱を増加させる。この第二のタイプのメモリ装置の一例
は１９９３年１０月２６日付で発行された米国特許第
５，２５７，２２９号（ＭｃＣｌｕｒｅ ｅｔ ａ
ｌ．）に開示されている。
【０００５】図１はマトリクスメモリセル１４の欠陥性
の列１６を読取り／書込み回路１０から切断するための
両方のタイプの既存のメモリ装置においてしばしば使用
される既存の回路の回路図を示している。図示した如
く、読取り／書込み回路１０はマトリクスセル１４のア
レイ１２へ結合されている。説明の便宜上、一つの列１
６と関連している読取り／書込み回路１０及びアレイ１
２の部分のみを図示してあるが、アレイ１２は各々が同
様の読取り／書込み回路と関連している複数個の列１６
を有するものであることを理解すべきである。
【０００６】読取り／書込み回路１０は列１６のメモリ
セル１４からデータを読取り且つそれへデータを書込む
ためのセンスアンプ・駆動回路１８を有している。図示
した如く、バイアス回路２０は回路１４をメモリ列１６
の相補的なビット線ＢＬ及びＢＬ＿へ結合させる。尚、
本明細書において、英文字記号の後にアンダーラインを
付したものはその英文字記号の信号の反転信号であるこ
とを表わしている。回路２０は一対の負荷装置２２及び
２４と一対のヒューズ２６及び２８とを有している。負
荷２２及び２４は、両方共、ヒューズ２６及び２８のそ
れぞれの一つへ結合した第一端子を有すると共に、プル
アップ又はバイアス電圧、この場合には電源電圧ＶCCへ
結合している第二端子を有している。
【０００７】動作について説明すると、欠陥性の列１６
を回路１０から切断させるために、ヒューズ２６及び２
８の両方が吹き飛ばされ即ち切断され、従ってそれらは
開回路として作用する。従って、第一及び第二のタイプ
の上述したメモリ回路の両方において、ヒューズ２６及
び２８の両方を吹き飛ばすことによって欠陥性の列１６
が回路１８から（従ってデータバスから）及びバイアス
電圧から切断される。この様な切断は、欠陥性の列１６
が何らかの読取りエラーを発生することを防止し、又バ
イアス電圧源から待機電流を引出すことを防止する。
【０００８】バイアス回路２０における一つの問題は、
各列１６に対して２個のヒューズを必要とすることであ
る。この様な多数のヒューズはメモリ装置のかなりの面
積を占有し、従って装置の寸法を増大させる。更に、各
列及び隣接する列のビット線ＢＬ及びＢＬ＿は、典型的
に、高いピッチを有しており、即ちそれらは非常に密接
している（ある場合には、３乃至５ミクロン）。ヒュー
ズ２６及び２８も高いピッチを有している。ヒューズ２
６及び２８がレーザヒューズである場合には、この様な
高いピッチはヒューズを切断する場合にエラーを発生す
る可能性を増大させる。例えば、レーザは欠陥性でない
列に関連した隣接するヒューズを切断する場合がある。
【０００９】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、必要とされるヒューズの数を減少し装置を
小型化することを可能としたビット線バイアス回路及び
方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の１側面によれ
ば、関連する数のビット線をバイアスする回路が提供さ
れる。１個のヒューズがバイアス電圧とノードとの間に
結合されている。第一負荷が該ノードと該ビット線の第
一ビット線との間に結合されている。第二負荷が該ノー
ドと該ビット線の第二ビット線との間に結合されてい
る。この様な回路は集積回路として構成したメモリ装置
などのメモリ装置において使用するのに適している。本
発明の１側面によって提供される利点はバイアスヒュー
ズの数が減少されることである。本発明の別の側面によ
って提供される利点は、クリアランス即ち公差が増大さ
れ、即ち隣接するヒューズ間のピッチを減少させること
が可能なことである。
【００１１】
【発明の実施の形態】図２は本発明の一実施例に基づい
て構成されたコンピュータシステム３０を示したブロッ
ク図である。コンピュータシステム３０は、例えば所望
の計算及びタスクを実施するためにソフトウエアを実行
することなどのコンピュータ機能を実行するためのコン
ピュータ回路３２を有している。コンピュータ回路３２
は、典型的に、プロセサを有している。例えばキーボー
ド又はマウスなどの一つ又はそれ以上の入力装置３４が
コンピュータ回路３２へ結合されており且つオペレータ
がそれに対してデータを手動的に入力することを可能と
している一つ又はそれ以上の出力装置３６がコンピュー
タ回路３２へ結合されており、コンピュータ回路３４に
よって発生されたデータをオペレータへ供給している。
出力装置３６の例としてはプリンタ又はビデオディスプ
レイ装置などがある。一つ又はそれ以上のデータ格納装
置３８がコンピュータ回路３２へ結合されており、外部
格納媒体（不図示）へデータを格納し且つそれからデー
タを検索する。格納装置３８及び格納媒体の例として
は、ハードディスクドライブやフロッピーディスクドラ
イブ、テープカセット、コンパクトディスク読取り専用
メモリ（ＣＤ−ＲＯＭ）などがある。
【００１２】図３は本発明に基づくメモリ装置４０の一
実施例を示したブロック図である。メモリ装置４０はコ
ンピュータ回路３２（図１）の一部を形成し且つ内部的
にデータを格納することが可能である。本発明の１側面
においては、メモリ装置４０がスタチックランダムアク
セスメモリ（ＳＲＡＭ）である。メモリ装置４０は、ア
ドレスバス、データバス及び制御バスからそれぞれアド
レス信号、データ信号及び制御信号を受取る制御回路４
２を有している。これらのバスは、典型的に、アドレス
信号、データ信号及び制御信号を発生する外部回路へ結
合している。この様な外部回路は、しばしば、コンピュ
ータ回路３２内に設けられている。メモリ４０は、更
に、マトリクスメモリセル５４（図４）からなるアレイ
４４と冗長メモリセルからなるアレイ４６を有してい
る。マトリクス読取り／書込み回路４８が制御回路４２
とアレイ４４との両方に結合されており且つマトリクス
メモリセル５４からデータを読取り且つそれへデータを
書込むためにマトリクスセンスアンプ・駆動回路５６を
有している。同様に、制御回路４２及び冗長アレイ４６
へ結合されている冗長読取り／書込み回路５０は、アレ
イ４６の冗長メモリセルからデータを読取り且つそれへ
データを書込む冗長センスアンプ・駆動回路５７を有し
ている。読取りサイクル期間中、マルチプレクサ５２は
マトリクス読取り／書込み回路４８及び冗長読取り／書
込み回路５０の何れか一方又は両方からデータを受取
る。制御回路４２からの一つ又はそれ以上の制御信号に
応答して、マルチプレクサ５２は回路４８又は５０の何
れかからのデータを制御回路４２を介してデータバスへ
選択的に供給する。従って、マルチプレクサ５２はマト
リクス及び冗長読取り／書込み回路４８及び５０の間で
のデータバス上での読取りデータのコンフリクト即ち競
合を防止する。
【００１３】図４は説明の便宜上、複数個のメモリセル
５４からなる単一の列５５と関連するマトリクス読取り
／書込み回路４８及びアレイ４４の一部を示した回路図
である。図３を参照して上に説明したように、回路４８
は相補的なビット線ＢＬ及びＢＬ＿を介してメモリセル
５４からデータを読取り且つそれへデータを書込むため
のセンスアンプ・駆動回路５６を有している。各列５５
に対して１個の回路５６を設けるか、又は制御回路４２
（図３）が読取り又は書込みのために選択された列５５
へ回路５６を結合させることも可能である。本発明の１
側面においては、メモリセル５４は４−トランジスタ、
即ち４−ＴのＳＲＡＭセルである。４−Ｔセルの一例は
１９８１年１０月２７日付で発行された米国特許第４，
２９７，７２１号（ＭｃＫｅｎｎｙ ｅｔ ａｌ．）に
開示されている。本発明の別の側面においては、メモリ
セル５４は６−トランジスタ、即ち６−ＴのＳＲＡＭセ
ルである。６−Ｔセルの例は１９９３年２月１６日付で
発行された米国特許第５，１８７，１１４号（Ｃｈａｎ
ｅｔ ａｌ．）に開示されている。
【００１４】回路４８は、更に、各列５５に対してプル
アップ電圧、この場合には電源電圧ＶCCを両方のビット
線ＢＬ及びＢＬ＿へ結合させるためのバイアス回路５８
を有している。図示した如く、回路５８はプルアップ電
圧と一対の負荷６２及び６４の各々からの一方の端子が
結合されているノード６１との間に結合されている単一
のヒューズ６０を有している。負荷６２及び６４の各々
の他方の端子はビット線ＢＬ及びＢＬ＿のそれぞれの一
つへ結合している。例えば、図示した如く、負荷装置６
２がノード６１とビット線ＢＬとの間に結合されてお
り、且つ負荷６４はノード６１とビット線ＢＬ＿との間
に結合されている。ヒューズ６０は例えばレーザヒュー
ズなどのマシンによって切断可能なタイプのもの、電気
的に吹き飛ばすことの可能なヒューズ、又は別のタイプ
のヒューズとすることが可能である。更に、マトリクス
アレイ及び冗長アレイ４４及び４６の各々はそれ自身の
センスアンプ・駆動回路５６及び５７を有しているので
（この様な回路を共用するものではない）、マトリクス
アレイ４４における欠陥性の列をセンスアンプ・駆動回
路５６から切断させることが必要ない場合がほとんどで
ある。
【００１５】本発明の１側面においては、負荷６２及び
６４が、電源入力端子をヒューズ６０へ結合しており、
制御端子を制御電圧へ結合しており、駆動端子をそれぞ
れビット線ＢＬ及びＢＬ＿へ結合しているトランジスタ
を有している。より詳細に説明すると、この実施例にお
いては、負荷６２及び６４は長チャンネルＰ型トランジ
スタであって、それらのソースはヒューズ６０へ結合し
ており、それらのゲートは基準電圧（この場合は接地）
へ結合しており、且つそれらのドレインはそれぞれビッ
ト線ＢＬ及びＢＬ＿へ結合している。しかしながら、本
発明は負荷６２及び６４に対して別のタイプの負荷要素
を使用することを意図している。
【００１６】動作について説明すると、列５５が欠陥性
のものであることが判明すると、ヒューズ６０が吹き飛
ばされてビットラインＢＬ及びＢＬ＿をプルアップ電圧
CCから切断し、従って欠陥性の列５５がプルアップ電圧
供給源から待機電流を引出すことを防止する。図示した
如く、ビット線ＢＬ及びＢＬ＿はセンスアンプ・駆動回
路５６へ結合されたままであるので、バイアス回路５８
は例えばメモリ装置４０などのメモリ装置において使用
するのに適しており、その場合に欠陥性の列５５はデー
タエラーを防止するためにマトリクス読取り／書込み回
路４８から切断することは必要ではない。
【００１７】バイアス回路５８の一つの利点は、それが
２個のヒューズではなく列５５当たり１個のヒューズ６
０を使用するに過ぎないということである。この様なヒ
ューズの数が減少すること、この場合には半分に減少す
ることは、ヒューズ６０によって占有されるメモリ装置
４０のレイアウト面積を著しく減少させることが多い。
又、ヒューズ６０の数が半分である場合には、それらの
間の距離はほぼ２倍である。レーザヒューズなどのマシ
ンによって切断可能なヒューズが使用される場合には、
この様なヒューズ６０のピッチが減少することは、しば
しば、切断エラーの数を減少させる。
【００１８】図５Ａ−Ｄは負荷６２及び６４に対して使
用することの可能なその他の装置及び要素の例を示して
いる。図５Ａはダイオード形態としたＮチャンネルトラ
ンジスタを示している。図５Ｂはダイオード形態とした
ＮＰＮバイポーラトランジスタを示している。図５Ｃは
図４のＰチャンネルトランジスタと同様の態様で負荷装
置として構成したＰＮＰバイポーラトランジスタを示し
ている。図５Ｄは抵抗を示しており、それは、一実施例
においては、ポリシリコンから形成することが可能であ
る。
【００１９】図６はプルアップ負荷要素６２及び６４
（図４）を制御するための制御電圧を発生する負荷制御
回路７０を示している。説明の便宜上、負荷要素６２の
みがＰチャンネルトランジスタとして示されている。し
かしながら、図５Ａ−Ｃの負荷要素は、回路７０と共に
使用することが可能である。一実施例においては、回路
７０はクロック信号を発生し、そのクロック信号は周期
的に負荷６２及び６４を活性化させてビット線ＢＬ及び
ＢＬ＿をプルアップする。別の実施例においては、回路
７０はエッジ遷移検知器であって、それは各読取り又は
書込みサイクルの開始前の所定期間の間負荷６２及び６
４を活性化させる。従って、回路７０は負荷要素６２及
び６４を活性化させてビット線ＢＬ及びＢＬ＿をプレチ
ャージし、次いで負荷要素を脱活性化させ、従って活性
メモリセル５４又は駆動回路５６は読取り又は書込みサ
イクル期間中に負荷から電流をシンクすることは必要で
はない。
【００２０】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 公知のビット線バイアス回路を示した概略
図。
【図２】 本発明の一実施例に基づいて構成したコンピ
ュータシステムを示した概略ブロック図。
【図３】 図２の演算回路の一部を形成するメモリ装置
の一実施例を示した概略ブロック図。
【図４】 図３のマトリクス読取り／書込み回路の一部
を示した概略回路図。
【図５】 Ａ乃至Ｄは図４のバイアス回路において使用
することの可能な負荷のそれぞれの例を示した概略図。
【図６】 図４の回路と共に使用するのに適した負荷制
御回路を示した概略ブロック図。
【符号の説明】
３０ コンピュータシステム ３２ コンピュータ（演算）回路 ３４ 入力装置 ３６ 出力装置 ３８ データ格納装置 ４０ メモリ装置 ４２ 制御回路 ４４ マトリクスアレイ ４６ 冗長アレイ ４８ マトリクス読取り／書込み回路 ５０ 冗長読取り／書込み回路 ５２ マルチプレクサ ５４ マトリクスメモリセル ５５ 列 ５６ マトリクスセンスアンプ・駆動回路 ５７ 冗長センスアンプ・駆動回路 ５８ バイアス回路 ６０ ヒューズ ６１ ノード ６２，６４ 負荷

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 関連した一対のビット線をバイアスする
    回路において、 バイアス電圧とノードとの間に結合されているヒュー
    ズ、 前記ノードと前記ビット線のうちの第一ビット線と前記
    ノードとの間に結合している第一負荷、 前記ビット線のうちの第二ビット線と前記ノードとの間
    に結合されている第二負荷、を有することを特徴とする
    回路。
  2. 【請求項２】 請求項１において、前記ヒューズがレー
    ザ切断可能ヒューズを有することを特徴とする回路。
  3. 【請求項３】 請求項１において、前記負荷の各々がダ
    イオード形態で接続されているＮチャンネルトランジス
    タを有することを特徴とする回路。
  4. 【請求項４】 請求項１において、前記負荷の各々がダ
    イオード形態で接続されているＮＰＮトランジスタを有
    することを特徴とする回路。
  5. 【請求項５】 請求項１において、前記負荷の各々が、
    制御電圧へ結合したゲートと、前記ノードと前記ビット
    線のそれぞれの一つとの間に結合したソース及びドレイ
    ンとを具備するＰチャンネルトランジスタを有すること
    を特徴とする回路。
  6. 【請求項６】 請求項１において、前記負荷の各々が、
    制御電圧へ結合しているベースと、前記ノードと前記ビ
    ット線のうちのそれぞれの一つとの間に結合しているコ
    レクタ及びエミッタとを具備するＰＮＰトランジスタを
    有することを特徴とする回路。
  7. 【請求項７】 相補的対の列ビット線をプルアップする
    回路において、 プルアップ電圧へ結合した第一ヒューズ端子と第二ヒュ
    ーズ端子とを具備するヒューズ、 前記ビット線のうちの一方へ結合した第一端子と前記第
    二ヒューズ端子へ結合した第二端子とを具備する第一負
    荷要素、 前記ビット線のうちの他方へ結合した第一端子と前記第
    二ヒューズ端子へ結合した第二端子とを具備する第二負
    荷要素、を有することを特徴とする回路。
  8. 【請求項８】 請求項７において、前記ヒューズがレー
    ザヒューズを有することを特徴とする回路。
  9. 【請求項９】 請求項７において、前記ヒューズが電気
    的に焼切可能なヒューズを有することを特徴とする回
    路。
  10. 【請求項１０】 請求項７において、前記第一及び第二
    負荷要素の各々がダイオード結合したトランジスタを有
    することを特徴とする回路。
  11. 【請求項１１】 請求項７において、前記第一及び第二
    負荷要素の各々が、制御電圧へ結合した制御端子と、前
    記第二端子へ結合した電源端子と、前記第一端子へ結合
    した駆動端子とを有することを特徴とする回路。
  12. 【請求項１２】 一対の相補的ビット線間に結合してい
    る一列のメモリセルから読取りを行い且つそれに対して
    書込みを行う回路において、 前記ビット線を介して前記セルのうちの選択した一つの
    中にデータをロードさせるべく動作可能な駆動回路、 前記ビット線を介して前記セルのうちの選択した一つか
    らデータを読取るべく動作可能なセンスアンプ、 バイアス電圧とノードとの間に結合されているヒュー
    ズ、 前記ノードと前記ビット線のうちの第一ビット線との間
    に結合されている第一負荷、 前記ノードと前記ビット線のうちの第二ビット線との間
    に結合されている第二負荷、を有することを特徴とする
    回路。
  13. 【請求項１３】 請求項１２において、前記ヒューズが
    レーザ切断可能ヒューズを有していることを特徴とする
    回路。
  14. 【請求項１４】 請求項１２において、前記負荷の各々
    がダイオード形態に接続されているトランジスタを有す
    ることを特徴とする回路。
  15. 【請求項１５】 請求項１２において、前記負荷の各々
    が、制御電圧へ結合されている制御端子及び前記ノード
    と前記ビット線のそれぞれの一つとの間に結合されてい
    る電源端子及び駆動端子を具備するトランジスタを有す
    ることを特徴とする回路。
  16. 【請求項１６】 アドレスバス、データバス及び制御バ
    スを介して外部回路へ結合されているスタチックランダ
    ムアクセスメモリにおいて、 前記アドレスバス、データバス及び制御バスへ結合され
    ている制御回路、 行及び列の形態に配列されており、各セルが前記列のう
    ちの一つの相補的対のビット線へ結合されている複数個
    のマトリクス状のメモリセルからなり前記制御回路へ結
    合されているアレイ、 前記制御回路及び前記アレイへ結合されており、且つ選
    択した列の前記ビット線へ結合させることが可能であり
    且つ選択したセル内へデータをロードさせるべく動作可
    能な第一駆動回路と、選択した列の前記ビット線へ結合
    させることが可能であり且つ選択したセルからデータを
    読取るために動作可能な第一センスアンプと、前記列の
    各々と関連しており各々がバイアス電圧へ結合した第一
    ヒューズ端子と第二ヒューズ端子とを具備するヒューズ
    と、前記列の各々と関連しており各々がそれぞれの関連
    するビット線へ結合されている第一端子と関連するヒュ
    ーズの前記第二ヒューズ端子へ結合されている第二端子
    とを具備する第一及び第二負荷とを有するマトリクス読
    取り／書込み回路、を有することを特徴とするメモリ。
  17. 【請求項１７】 請求項１６において、前記ヒューズの
    各々がレーザヒューズを有することを特徴とするメモ
    リ。
  18. 【請求項１８】 請求項１６において、更に、出力端子
    において制御信号を発生する負荷制御器を有しており、
    前記負荷の各々が前記出力端子へ結合されている出力端
    子と、電源端子と、前記第一及び第二端子間に結合され
    ている駆動端子とを有することを特徴とするメモリ。
  19. 【請求項１９】 請求項１６において、更に、 前記制御回路へ結合されている冗長メモリセルからなる
    アレイ、 前記冗長アレイ及び前記制御回路へ結合されている冗長
    読取り／書込み回路、 前記マトリクス及び冗長アレイ及び前記制御回路へ結合
    されており且つ前記マトリクスアレイ又は前記冗長アレ
    イからのデータを前記制御回路へ選択的に供給するため
    に動作可能なマルチプレクサ、を有することを特徴とす
    るメモリ。
  20. 【請求項２０】 請求項１９において、前記冗長読取り
    ／書込み回路が、第二駆動回路と、第二センスアンプと
    を有することを特徴とするメモリ。
  21. 【請求項２１】 コンピュータシステムにおいて、 データ入力装置、 データ出力装置、 前記データ入力装置及びデータ出力装置へ結合されてお
    り且つアドレスバスとデータバスと制御バスとを具備し
    ており且つメモリ回路を具備する演算回路、を有してお
    り、前記メモリ回路が、 前記アドレスバス、データバス及び制御バスへ結合され
    ている制御回路、 列状に配列されており、各列が一対の相補的なビット線
    を有しており、各セルが前記列内の一つの前記ビット線
    へ結合されているマトリクス状の複数個のメモリセルか
    らなり前記制御回路へ結合されているアレイ、 前記制御回路及び前記アレイへ結合されており且つ前記
    セルからのデータを読取り且つ前記セルへデータを書込
    むために動作可能な読取り／書込み回路であって、選択
    した列の前記ビット線へ結合され且つ選択したセル内へ
    データをロードさせるために動作可能な第一駆動回路
    と、選択した列の前記ビット線へ結合され且つ選択した
    セルからデータを検索するために動作可能な第一センス
    アンプと、各々が前記列のうちの一つと関連しており各
    々がバイアス電圧へ結合した第一ヒューズ端子と第二ヒ
    ューズ端子とを具備する複数個のヒューズと、各々が前
    記ビット線のうちの一つと関連しており各々が関連する
    ビット線へ結合した第一端子と関連するヒューズの前記
    第二ヒューズ端子へ結合した第二端子とを具備する複数
    個の負荷とを有する読取り／書込み回路、を有すること
    を特徴とするコンピュータシステム。
  22. 【請求項２２】 請求項２１において、前記ヒューズの
    各々がレーザヒューズを有することを特徴とするコンピ
    ュータシステム。
  23. 【請求項２３】 請求項２１において、前記負荷の各々
    が、制御電圧へ結合した制御端子と、電源端子と、前記
    第一及び第二端子の間に結合した駆動端子とを具備する
    トランジスタを有することを特徴とするコンピュータシ
    ステム。
  24. 【請求項２４】 請求項２１において、前記メモリ回路
    が、更に、 前記制御回路へ結合した冗長メモリセルからなるアレ
    イ、 前記冗長アレイ及び前記制御回路へ結合している冗長読
    取り／書込み回路、 前記マトリクス及び冗長アレイ及び前記制御回路へ結合
    されており且つ前記マトリクスアレイ又は前記冗長アレ
    イの何れかからのデータを前記制御回路を介して前記デ
    ータバスへ選択的に供給するべく動作可能なマルチプレ
    クサ、を有することを特徴とするコンピュータシステ
    ム。
  25. 【請求項２５】 請求項２４において、前記冗長読取り
    ／書込み回路が、第二駆動回路と、第二センスアンプと
    を有することを特徴とするコンピュータシステム。
  26. 【請求項２６】 バイアス電圧とノードとの間に結合さ
    れているヒューズ及び前記ノードと一対のビット線のそ
    れぞれの一つとの間に結合されている一対の負荷を有す
    る一列のメモリセルに対応する一対のビット線をバイア
    スさせることを特徴とする方法。
  27. 【請求項２７】 請求項２６において、前記ヒューズが
    レーザ切断可能ヒューズを有することを特徴とする方
    法。
  28. 【請求項２８】 請求項２６において、前記負荷の各々
    がダイオード形態に接続されているトランジスタを有す
    ることを特徴とする方法。
  29. 【請求項２９】 請求項２６において、前記負荷の各々
    が制御電圧へ結合されている制御端子と、前記ノードと
    前記ビット線のうちのそれぞれの一つとの間に結合され
    ている電源端子及び駆動端子を具備するトランジスタを
    有することを特徴とする方法。
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