JP5165286B2

JP5165286B2 - 半導体記憶装置

Info

Publication number: JP5165286B2
Application number: JP2007167774A
Authority: JP
Inventors: 康治佐藤
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2007-06-26
Filing date: 2007-06-26
Publication date: 2013-03-21
Anticipated expiration: 2027-06-26
Also published as: JP2009009625A

Description

本発明は、半導体記憶装置に関する。

現在、同期式ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）では、消費電流削減と動作速度向上のために読出し回路にセンスアンプを用いている。通常、ＲＡＭを構成するメモリセルは、マトリクス状に配置され、行選択信号（ワード信号）と列選択信号（カラム信号）により、任意のメモリセルが選択される。

まず、選択されたメモリセルのデータ（Ｔｒｕｅ／Ｂａｒ）は、メモリセルに接続されている読出しデータ線であるビット線対（Ｔｒｕｅ／Ｂａｒ）に出力され、カラムセレクタを通る。次に、前記カラムセレクタからの出力であるカラムビット線対（Ｔｒｕｅ／Ｂａｒ）を伝搬し、デカップリング回路を介してセンスアンプビット線対（Ｔｒｕｅ／Ｂａｒ）に伝搬する。さらに、センスアンプビット線（Ｔｒｕｅ／Ｂａｒ）間の電位差をセンスアンプが増幅する。この増幅した電位差をメモリが保持していたデータとして装置の出力回路に出力する。よって、前記センスアンプビット線対間の電位差を大きくするほどセンスアンプは誤動作しにくい。ここで、カラムビット線対とは、カラムセレクタからデカップリング回路までのビット線対のことを言うものとする（以下、本明細書内で同じ）。また、センスアンプビット線対とは、デカップリング回路からセンスアンプに接続されているビット線対のことを言うものとする（以下、本明細書内で同じ）。現在では、このセンスアンプビット線対間の電位差を大きくすることで誤動作を防ぐ動作保障に重点を置いて設計している（例えば、ビット線の配線長を短くしたり、メモリセル内のＭＯＳトランジスタのＯＮ電流を大きくする等）。

ここで、近年の製造プロセスの微細化によりメモリセルのビット線容量が小さくなったため、短時間でメモリセルのビット線対間の電位差を大きくできるようになった。そのためセンスアンプビット線対間の電位差も大きくなり動作速度は向上してきた。

しかし、このプロセスの微細化により、ビット線容量は減少したが、ビット線とカラムビット線との寄生容量は増大した。このことにより、ビット線自体の容量に占めるビット線とカラムビット線との寄生容量の割合が大きくなった。よって、このビット線とカラムビット線との寄生容量により、ビット線とカラムビット線間のクロストークによる影響が増大し、クロストークを介してメモリセルのビット線の電位変動がカラムビット線間に伝搬する問題が生じた。この問題により、センスアンプに入力されるセンスアンプビット線対間の電位差が小さくなってしまうため、動作速度を遅くする必要が出てきた。以下にこの問題を踏まえ従来技術の説明を行う。

図６に特許文献１に記載されているような従来技術の回路構成と、図７にその動作タイミングチャートの一例を示す。図６に示すように従来技術では、メモリセルの行方向選択信号であるワード線Ｗ１１又はＷ１２と、メモリセルの列選択信号であるカラム線Ｙ１０又はＹ１１によって、メモリセル内に保持しているデータを、０列目のビット線対Ｂ１０／Ｂ１０＿又は１列目のビット線対Ｂ１１／Ｂ１１＿を経て、更にカラムセレクタ１３ａ又はカラムセレクタ１３ｂを介してカラムビット線対ＹＤ１／ＹＤ１＿に伝搬している。さらに前記データは、デカップリング回路１５を介してセンスアンプビット線対Ｄ１／Ｄ１＿に伝搬している。クロストークＸ１ａ、Ｘ１ｂは、それぞれビット線対Ｂ１０、Ｂ１０＿とカラムビット線対ＹＤ１、ＹＤ１＿間、ビット線対Ｂ１１、Ｂ１１＿とカラムビット線対ＹＤ１、ＹＤ１＿間に生じている。

ここで、前述の説明のように従前からクロストークＸ１ａ、Ｘ１ｂは存在していたが、０列目のビット線対Ｂ１０／Ｂ１０＿の容量、および１列目のビット線対Ｂ１１／Ｂ１１＿の容量の大きさに対して寄生容量の割合が小さかったためクロストークＸ１ａ、Ｘ１ｂの問題は起こらなかった。

しかし、プロセスの微細化により０列目のビット線対Ｂ１０／Ｂ１０＿とカラムビット線対ＹＤ１／ＹＤ１＿間の寄生容量、および1列目のビット線対Ｂ１１／Ｂ１１＿とカラムビット線対ＹＤ１／ＹＤ１＿間の寄生容量は増大し、逆に０列目のビット線対Ｂ１０／Ｂ１０＿及び１列目のビット線対Ｂ１１／Ｂ１１＿自体の容量は小さくなっている。その為、０列目のビット線対Ｂ１０／Ｂ１０＿及び１列目のビット線対Ｂ１１／Ｂ１１＿自体の容量に対する寄生容量の割合が大きくなり、それにもないクロストークＸ１ａ、Ｘ１ｂの問題も無視できなくなった。

ここで、上記条件下での問題発生のメカニズムを図６と図７を用いて説明する。図６の回路動作の一例として、メモリセル１１ｃが「Ｌ」レベル、メモリセル１１ｄが「Ｈ」レベルを保持している場合に、メモリセル１１ｃのデータを読出す動作を考える。この場合、ワード線Ｗ１１が「Ｈ」レベルとなり、メモリセル１１ｃと１１ｄの保持データが、それぞれビット線対Ｂ１０／Ｂ１０＿とＢ１１／Ｂ１１＿に出力される。

ビット線対Ｂ１０／Ｂ１０＿のデータは、カラム線Ｙ１０が「Ｈ」レベルとなるのでカラムセレクタ１３ａのトランスファゲートがＯＮとなりカラムビット線ＹＤ１／ＹＤ１＿に伝わる。一方、ビット線対Ｂ１１／Ｂ１１＿のデータは、本来、カラム線Ｙ１１が「Ｌ」レベルなのでカラムセレクタ１３ｂのトランスファゲートがＯＦＦのままであり、カラムビット線ＹＤ１／ＹＤ１＿には伝わらない。しかし、前述したように、クロストークＸ１ｂが存在するため、ビット線Ｂ１１＿の緩やかな電位下降（電位変動）がクロストークＸ１ｂを介して、「Ｈ」レベル側のカラムビット線ＹＤ１＿に伝搬してしまい、「Ｈ」レベルよりも電位が少し下がってしまう。これを図７のタイミングチャート中に示すと、Ｄ１＿の波形において、本来５５が期待される波形であるが、実際の動作としては５６の波形になることを意味する。結果としてセンスアンプビット線対Ｄ１／Ｄ１＿間の電位差が小さくなる。よって、クロストークＸ１ａ、Ｘ１ｂによりセンスアンプビット線対Ｄ１／Ｄ１＿間の電位差が減少し回路が誤動作する可能性がある為、良品選別時にクロストークによる誤動作を検出するためのテストが別途必要となり、最終的な製品コストが増加する問題が生じる。

ここで、前記のセンスアンプビット線対Ｄ１／Ｄ１＿間の減少した電位差を取り戻すには図７の時刻Ｔ５２の位置を遅らせる必要がある。しかし、時刻Ｔ５２を遅らせると時刻Ｔ５２以降の動作も遅れるため、動作速度が遅くなる。このことに対しては、寄生容量を小さくすればよく、ビット線対Ｂ１０／Ｂ１０＿およびビット線対Ｂ１１／Ｂ１１＿と、カラムビット線対ＹＤ１／ＹＤ１＿との配線間隔を大きくとることが考えられる。しかし、前記方法は配線間隔を広げるため半導体記憶装置の面積増につながり、コストアップとなるため製品競争力の低下を招く問題が生じる。
特開平０８−３２９６８２号公報

上記問題を改善するため、カラムセレクタを挟んだビット線対の間（上記で言う、ビット線対とカラムビット線対の間）に存在するクロストークにより、センスアンプに接続されるビット線対（上記で言う、センスアンプビット線対）間（Ｔｒｕｅ／Ｂａｒ間）の電位差の減少を削減する回路構成が必要となる。

本発明にかかる半導体記憶装置は、マトリクス状に配置された複数のメモリセルと、前記複数のメモリセルと接続される複数のビット線対と、前記複数のビット線対のそれぞれに対応して設けられ、前記複数のビット線対のうち、任意のビット線対を選択する複数のカラムセレクタと、前記複数のカラムセレクタのそれぞれに対応して設けられ、前記任意のビット線対を選択するカラムセレクタをセンスアンプへと接続する複数のデカップリング回路とを有するものである。

本発明にかかる半導体記憶装置によれば、カラムセレクタを挟んだビット線対の間に存在するクロストークの影響を、カラムセレクタ毎に対応するデカップリング回路を設けることにより削減できる。

本発明によれば、カラムセレクタを挟んだビット線対の間のクロストークの影響による、センスアンプに接続されるビット線対（Ｔｒｕｅ／Ｂａｒ）間の電位差の減少を防ぐことができる。

＜発明の実施の形態１＞
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１に本発明の実施の形態１の回路構成を示す。実施の形態１は、例えばＳＲＡＭのような本発明を半導体記憶装置に適用したものである。

図１に示すように、本実施の形態１の回路は、０列目のビット線対Ｂ１０／Ｂ１０＿と、１列目のビット線対Ｂ１１／Ｂ１１＿を有する。また、後述するカラムセレクタ１３ａとデカップリング回路１５ａ間に、０列目のビット線対Ｂ１０／Ｂ１０＿に対応するカラムビット線対ＹＤ１０／ＹＤ１０＿を有し、同じく後述するカラムセレクタ１３ｂとデカップリング回路１５ｂ間に、１列目のビット線対Ｂ１１／Ｂ１１＿に対応するカラムビット線対ＹＤ１１／ＹＤ１１＿を有する。また、デカップリング回路１５ａ、１５ｂから後述するセンスアンプ１６に接続されるセンスアンプビット線対Ｄ１／Ｄ１＿を有する。ここで、上述したそれぞれのビット線対、カラムビット線対、センスアンプビット線対を広義の意味でのビット線対とする。

また、本実施の形態１の回路は、ビット線対Ｂ１０／Ｂ１０＿とＢ１１／Ｂ１１＿に接続されたメモリセル１１ａ、１１ｃと１１ｂ、１１ｄを有し、それぞれのメモリセルは、行選択信号であるワード線Ｗ１１またはＷ１２と、メモリセルの列選択信号であるカラム線Ｙ１０またはＹ１１にて選択される。ここで、例えば、メモリセル１１ｃは、ゲートがワード線Ｗ１１に接続されたスイッチング用のＮＭＯＳトランジスタＱ１１、Ｑ１２と、メモリのデータを保持するインバータＱ１３、Ｑ１４を有している。他のメモリセルも同様の構成である。

また、本実施の形態１の回路は、プリチャージ回路１２ａ、１２ｂ、１４ａ、１４ｂ、１７と、カラムセレクタ１３ａ、１３ｂと、デカップリング回路１５ａ、１５ｂと、センスアンプ１６を有する。

プリチャージ回路１２ａと１２ｂはビット線対Ｂ１０／Ｂ１０＿とＢ１１／Ｂ１１＿に接続されている。プリチャージ回路１４ａ、１４ｂはカラムビット線対ＹＤ１０／ＹＤ１０＿とＹＤ１１／ＹＤ１１＿に接続されている。プリチャージ回路１７はセンスアンプビット線対Ｄ１／Ｄ１＿に接続されている。プリチャージ回路１２ａ、１２ｂと１７は、例えば、「Ｌ」レベルのプリチャージ信号Ｐ１に応じて、それぞれ接続されているビット線とセンスアンプビット線を「Ｈ」レベルにプリチャージする。プリチャージ回路１４ａは、例えば、「Ｌ」レベルのカラム線Ｙ１０の列選択信号に応じて、接続されているカラムビット線ＹＤ１０／１０＿を「Ｈ」レベルにプリチャージする。同様に、プリチャージ回路１４ｂは、例えば、「Ｌ」レベルのカラム線Ｙ１１の列選択信号に応じて、接続されているカラムビット線ＹＤ１１／１１＿を「Ｈ」レベルにプリチャージする。プリチャージ回路１２ａ、１２ｂ、１４ａ、１４ｂ、１７はすべて同じ回路構成である。

カラムセレクタ１３ａ、１３ｂは、それぞれビット線対Ｂ１０／Ｂ１０＿とカラムビット線対ＹＤ１０／ＹＤ１０＿間、ビット線対Ｂ１１／Ｂ１１＿とカラムビット線対ＹＤ１１／ＹＤ１１＿間に接続されている。カラムセレクタ１３ａ、１３ｂは、例えば、「Ｈ」レベルのカラム信号Ｙ１０またはＹ１１により、内部のトランスファゲートをＯＮにし、それぞれビット線とカラムビット線を接続する。

デカップリング回路１５ａ、１５ｂは、それぞれカラムビット線対ＹＤ１０／ＹＤ１０＿とセンスアンプビット線対Ｄ１／Ｄ１＿間、カラムビット線対ＹＤ１１／ＹＤ１１＿とセンスアンプビット線対Ｄ１／Ｄ１＿間に接続されている。

デカップリング回路１５ａ、１５ｂは、例えば、０列目のデカップリング制御信号ＤＣ１０、１列目のデカップリング制御信号ＤＣ１１が「Ｈ」レベルのとき、内部のトランスファゲートをＯＮにし、カラムビット線対ＹＤ１０／ＹＤ１０＿、ＹＤ１１／ＹＤ１１＿とセンスアンプビット線対Ｄ１／Ｄ１＿を接続する回路である。ここで、デカップリング制御信号ＤＣ１０、ＤＣ１１は、ワード線Ｗ１１及びワード線１２が「Ｈ」レベルであり、かつ、センスアンプ制御信号Ｓ１が「Ｌ」レベルの間のみ「Ｌ」レベルとなるよう論理回路１８および１９で制御される。

センスアンプ１６は、センスアンプビット線対Ｄ１／Ｄ１＿に接続される。センスアンプ１６は、センスアンプ制御信号Ｓ１に応じて（例えば「H」レベルの時）、センスアンプビット線対Ｄ１／Ｄ１＿の電位差を増幅し、出力する。このセンスアンプビット線対Ｄ１／Ｄ１＿の増幅された電位差は、装置の出力回路（図示せず）に送られる。

クロストークＸ１ａは、ビット線対Ｂ１０／Ｂ１０＿と同列のカラムビット線対ＹＤ１０／ＹＤ１０＿間の寄生容量により生じたクロストークを示す。同様に、クロストークＸ１ｂは、ビット線対Ｂ１１／Ｂ１１＿と同列のカラムビット線対ＹＤ１１／ＹＤ１１＿間の寄生容量により生じたクロストークを示す。

また、本実施の形態では、図が煩雑になるのを避けるため、メモリセルアレイを列方向に対し２列のみの構成としているが、列方向および行方向にメモリセルをさらに複数構成し、マトリクス状に配置してもかまわない。また、その場合、複数のメモリセルを各列単位に選択するカラム線と各行単位に選択するワード線、また、各メモリセルのデータを伝達するビット線対、カラムビット線対、それらに対応するカラムセレクタ、デカップリング回路等もメモリの数に合わせ複数必要になる。

次に、実施の形態1の回路の動作を説明する。ここでは、図1の回路構成においてメモリセル１１ａ／１１ｃは「Ｌ」レベルを保持、メモリセル１１ｂ／１１ｄは「Ｈ」レベルを保持し、メモリセル１１ｃのデータを読み出す場合を考える。

まず、動作待ち状態では、ワード線Ｗ１１、Ｗ１２、カラム線Ｙ１０、Ｙ１１、プリチャージ信号Ｐ１、センスアンプ制御信号Ｓ１はすべて「L」レベルである。また、０列目のビット線対Ｂ１０／Ｂ１０＿はプリチャージ回路１２ａ、1列目のビット線対Ｂ１１／Ｂ１１＿はプリチャージ回路１２ｂ、０列目のカラムビット線対ＹＤ１０／ＹＤ１０＿はプリチャージ回路１４ａ、１列目のカラムビット線対ＹＤ１１／ＹＤ１１＿はプリチャージ回路１４ｂ、センスアンプビット線対Ｄ１／Ｄ１＿はプリチャージ回路１７によって「Ｈ」レベルにプリチャージされている。

次に、メモリセル１１ｃを選択するためにワード線Ｗ１１を「Ｈ」レベル、プリチャージ信号Ｐ１を「Ｈ」レベル、カラム線Ｙ１０を「Ｈ」レベルに変化させる。

ワード線Ｗ１１の「Ｈ」レベルを受けてメモリセル１１ｃ内のＮＭＯＳトランジスタＱ１１とＱ１２がＯＮ状態となり、前記ＮＭＯＳトランジスタを介してメモリセル１１ｃ内の保持データが０列目のビット線対Ｂ１０／Ｂ１０＿に伝搬する。これと同時にワード線Ｗ１１の接続されているメモリセル１１ｄでも同様の動作が起こり、メモリセル１１ｄ内の保持データが１列目のビット線対Ｂ１１／Ｂ１１＿に伝搬する。

さらに同時に、メモリセルの列選択信号であるカラム線Ｙ１０の「Ｈ」レベルを受けてカラムセレクタ１３ａ内のトランスファゲートがＯＮ状態となり、前記トランスファゲートを介して、０列目のビット線対Ｂ１０／Ｂ１０＿とカラムビット線対ＹＤ１０／ＹＤ１０＿が接続される。よって、０列目のカラムビット線対ＹＤ１０／ＹＤ１０＿に０列目のビット線対Ｂ１０／Ｂ１０＿のデータが伝搬する。

ここで、１列目のカラムセレクタ１３ｂはカラム線Ｙ１１によってＯＦＦ状態である。さらに、1列目のカラムビット線対ＹＤ１１／ＹＤ１１＿はカラム線Ｙ１１によって制御されるプリチャージ回路１４ｂにより「Ｈ」レベルにプリチャージされている。また、１列目のデカップリング回路１５ｂによって１列目のカラムビット線対ＹＤ１１／ＹＤ１１＿とセンスアンプビット線対Ｄ１／Ｄ１＿は遮断されている。

またここで、センスアンプ制御信号Ｓ１は「Ｌ」レベルであり、０列目のデカップリング回路１５ａ内のトランスファゲートはＯＮ状態であるため、前記トランスファゲートを介して０列目のカラムビット線対ＹＤ１０／ＹＤ１０＿とセンスアンプビット線対Ｄ１／Ｄ１＿は接続され、カラムビット線対ＹＤ１０／ＹＤ１０＿のデータがセンスアンプビット線対Ｄ１／Ｄ１＿に伝搬する。

さらにこの時、プリチャージ信号Ｐ１により０列目のビット線対Ｂ１０／Ｂ１０＿及び１列目のビット線対Ｂ１１／Ｂ１１＿のプリチャージ回路１２ａ／１２ｂ、センスアンプビット線対Ｄ１／Ｄ１＿のプリチャージ回路１７はＯＦＦ状態となっている。また、「Ｈ」レベルカラム線Ｙ１０により、０列目のビット線対ＹＤ１０／ＹＤ１０＿のプリチャージ回路１４ａもＯＦＦ状態となっている。このため、メモリセル１１ｃ内のＮＭＯＳトランジスタＱ１１とＱ１２の電流能力により、ビット線Ｂ１０とＢ１１＿において「Ｌ」レベルへの緩やかな電位減少が起こる。ビット線Ｂ１０の電位減少（ビット線Ｂ１０＿は「Ｈ」レベルのまま）は、前述したようにカラムセレクタ１３ａのトランスファゲートがＯＮになっていることから、カラムビット線対ＹＤ１０に伝播する。

一方、従来技術では、問題になっていたように、ビット線Ｂ１１＿の電位減少（ビット線Ｂ１１は「Ｈ」レベルのまま）は、カラムセレクタ１３ｂのトランスファゲートがＯＦＦになっているにも関わらず、クロストークＸ１ｂを介して、カラムビット線対ＹＤ１１に伝播していた。このことにより、従来技術では、さらにセンスアンプビット線対Ｄ１／Ｄ１＿の電位差を減少させてしまっていた。しかし、本発明では選択されていない１列目のカラムビット線対ＹＤ１１／ＹＤ１１＿はカラム線Ｙ１１により制御されているプリチャージ回路１４ｂがＯＮ状態になっており、１列目のカラムビット線対ＹＤ１１／ＹＤ１１＿の電位は「Ｈ」レベルにプリチャージされているため、電位変動がない。よって、従来技術のように1列目のビット線対Ｂ１１／Ｂ１１＿の電位変動の影響を受けた結果、センスアンプビット線対Ｄ１／Ｄ１＿の電位差が減少することはない。

次に、センスアンプ制御信号Ｓ１を「Ｈ」レベルに変化させてセンスアンプ１６を動作させる。これにより、センスアンプビット線対Ｄ１／Ｄ１＿間の電位差を増幅すると同時にデカップリング回路１５ａ内のトランスファゲートをＯＦＦ状態にして０列目のカラムビット線対ＹＤ１０／ＹＤ１０_と、センスアンプビット線対Ｄ１／Ｄ１＿を遮断し、増幅されたセンスアンプビット線対Ｄ１／Ｄ１＿の電位変化が０列目のビット線対Ｂ１０／Ｂ１０＿まで伝搬しないようにしている。

次に、センスアンプビット線対Ｄ１／Ｄ１＿の電位差を増幅し、出力を確定する。その後、ワード線Ｗ１１、カラム線Ｙ１０、プリチャージ信号Ｐ１、センスアンプ制御信号Ｓ１を「Ｌ」レベルにして、ビット線対Ｂ１０／Ｂ１０＿、Ｂ１１／Ｂ１１＿、カラムビット線対ＹＤ１０／ＹＤ１０＿、ＹＤ１１／ＹＤ１１＿、センスアンプビット線対Ｄ１／Ｄ１＿をそれぞれプリチャージ回路で「Ｈ」レベルにプリチャージして、動作待ち状態に戻し一連の動作が完了する。

図２に上述した動作のタイミングチャートを示す。図２において時刻Ｔ２０が動作待ち状態である。よって、ワード線Ｗ１１、Ｗ１２、カラム線Ｙ１０、Ｙ１１、プリチャージ信号Ｐ１、センスアンプ制御信号Ｓ１はすべて「L」レベルである。よって、ビット線対Ｂ１０／Ｂ１０＿、Ｂ１１／Ｂ１１＿、カラムビット線対ＹＤ１０／ＹＤ１０＿、ＹＤ１１／ＹＤ１１＿、センスアンプビット線対Ｄ１／Ｄ１＿は「Ｈ」レベルである。

時刻Ｔ２１でメモリセルの行選択信号であるワード線Ｗ１１、列選択信号であるカラム線Ｙ１０、プリチャージ信号Ｐ１の「Ｈ」レベルへの変化を受けて、０列目のビット線Ｂ１０、１列目のビット線Ｂ１１＿が「Ｈ」レベルから「Ｌ」レベルに緩やかに変化する（図２の矢印２１）。

同時にメモリセルの列選択信号であるカラム線Ｙ１０の「Ｈ」レベルを受けて、０列目のカラムビット線対ＹＤ１０／ＹＤ１０＿に、ビット線対Ｂ１０／Ｂ１０＿の電位が伝搬する。これと共に、センスアンプ制御信号Ｓ１の「Ｌ」レベルにより、デカップリング制御信号ＤＣ１０が「Ｌ」レベルとなる。よって、０列目のカラムビット線対ＹＤ１０／ＹＤ１０＿に伝搬したビット線対Ｂ１０／Ｂ１０＿の電位が、センスアンプビット線対Ｄ１／Ｄ１＿に伝搬する。よって、カラムビット線対ＹＤ１０／ＹＤ１０＿、センスアンプビット線対Ｄ１／Ｄ１＿の電位が変化する（図２の矢印２２）。

前記動作時には、1列目のカラムビット線対ＹＤ１１／ＹＤ１１＿はカラム線Ｙ１１によって「Ｈ」レベルにプリチャージされたままであるため、図１中のクロストークＸ１ｂによる１列目のカラムビット線対ＹＤ１１／ＹＤ１１＿の電位減少は起きない。また、カラム線Ｙ１１が「Ｌ」レベルであるためデカップリング制御信号ＤＣ１１は「Ｈ」レベルのままである。

図２の時刻Ｔ２２ではセンスアンプ制御信号Ｓ１が「Ｈ」レベルに変化し、センスアンプビット線対Ｄ１／Ｄ１＿間の電位差が増幅される。ここで、センスアンプ制御信号Ｓ１が「Ｈ」レベルであるため０列目のカラムビット線対ＹＤ１０／ＹＤ１０＿には増幅されたセンスアンプビット線対Ｄ１／Ｄ１＿の電位は伝搬しない（図２の矢印２３）。

図２の時刻Ｔ２３では、ワード線Ｗ１１、カラム線Ｙ１０、プリチャージ信号Ｐ１とアンプ制御信号Ｓ１が「Ｌ」レベルとなり、０列目のビット線対Ｂ１０／Ｂ１０＿、１列目のビット線対Ｂ１１／Ｂ１１＿、０列目のカラムビット線対ＹＤ１０／ＹＤ１０＿、１列目のカラムビット線対ＹＤ１１／ＹＤ１１＿、センスアンプビット線対Ｄ１／Ｄ１＿がプリチャージ信号Ｐ１の「Ｌ」レベルを受けて「Ｈ」レベルにプリチャージされる（図２の矢印２４）。

図２の時刻Ｔ２４では、同図中の時刻Ｔ２０と同じ状態となっており、動作待ち状態である。以上が動作の説明である。

本発明にかかる実施の形態１では、上述した動作により、選択されていない列のカラムビット線対をプリチャージし、さらにメモリセルの列毎に持つデカップリング回路によって選択されていない列のカラムビット線対とセンスアンプビット線対を遮断させている。このように、前記デカップリング回路の出力をセンスアンプビット線対の入力としているため、従来技術で生じた選択されていない列のビット線対とカラムビット線対との間に生じるクロストークによるセンスアンプビット線対の電位差の減少をなくすことができる。よって、従来技術で問題となっていた、センスアンプビット線対Ｄ１／Ｄ１＿間の減少した電位差を取り戻すのに必要な時間が要らないため、従来技術に対し動作速度の高速化が可能となる。

また、前記従来技術の問題点であるクロストークによるセンスアンプビット線対の電位差の減少によるセンスアンプの誤動作が起きないことから、良品選別時におけるクロストークによるセンスアンプ誤動作確認テストを実施する必要がない為、最終的な製品コストの削減につながる。

＜発明の実施の形態２＞
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。本実施の形態２も実施の形態１と同様、本発明を半導体記憶装置に適用したものである。

図３に本発明の実施の形態２の回路構成図を示す。実施の形態１と異なる点は、デカップリング回路内の構成である。その他の構成は、実施の形態１と同様であり、説明は省略する。また、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。

図３に示すように、本実施の形態２の回路構成のデカップリング回路３５ａ／３５ｂは、ゲートにデカップリング制御信号ＤＣ１０／ＤＣ１１が入力されるＰＭＯＳトランジスタのみで構成される。つまり、実施の形態１のデカップリング回路１５ａ／１５ｂ内のトランスファゲート部分がＰＭＯＳトランジスタで置き換わった構成となっている。

このような実施の形態２の回路構成とすることでセンスアンプビット線対Ｄ１／Ｄ１＿の容量を削減でき、メモリセル内のＮＭＯＳ／ＰＭＯＳトランジスタの電流能力が低い場合でもセンスアンプビット線対Ｄ１／Ｄ１＿間の電位差を大きくとることができる。

また、動作に関しては実施の形態１と同様、メモリセルの行選択信号であるワード線Ｗ１１／Ｗ１２とメモリセルの列選択信号であるカラム線Ｙ１０／Ｙ１１が、「Ｈ」レベル、アンプ制御信号Ｓ１が「Ｌ」レベルの間にセンスアンプビット線対Ｄ１／Ｄ１＿の電位差をつけるものである。しかしここで、実施の形態１に比べてビット線対Ｂ１０／Ｂ１０＿からカラムビット線対ＹＤ１０／ＹＤ１０＿を経てセンスアンプビット線対Ｄ１／Ｄ１＿までの経路に接続される容量値が小さいため、実施の形態１と同じ時間内に確保できるセンスアンプビット線対Ｄ１／Ｄ１＿間の電位差を実施の形態１よりも大きくできる。実際に削減される容量は実施の形態１に対して図１中のデカップリング回路１５ａ／１５ｂ内のＮＭＯＳトランジスタ分である。

実施の形態１の回路では、デカップリング回路１５ａ／１５ｂにトランスファゲートを使用していたが、図２の動作タイミングチャートからわかるようにカラムビット線対ＹＤ１０／ＹＤ１０＿およびカラムビット線対ＹＤ１１／ＹＤ１１＿は「Ｈ」レベルから「Ｌ」レベルまで振幅していない。このため、「Ｈ」レベルを伝搬させるＰＭＯＳトランジスタのみで十分であることがわかる。よって、前記理由から、本実施の形態のように、図３に示すデカップリング回路３５ａ／３５ｂのようにＰＭＯＳトランジスタのみにすることができ、実施の形態１に対して動作速度の向上が可能となる。

また、図４に図３の回路構成に対して２ポートＲＡＭでの読出しポートへの展開を考慮した回路の構成図を示す。

図３に示す回路構成との違いは、カラムセレクタ４３ａ／４３ｂ内の回路を変更している点である。図３のカラムセレクタ１３ａ／１３ｂはトランスファゲートで構成されていたが、本実施の形態ではＰＭＯＳトランジスタのみで構成している。

図４の回路構成では２ポートＲＡＭでの読出しポートでは読出し動作のみを行うため、０列目のビット線対Ｂ１０／Ｂ１０＿および１列目のビット線対Ｂ１１／Ｂ１１＿は、図２のタイミングチャートのように「Ｈ」レベルから「Ｌ」レベルに振幅することがないため、カラムセレクタ４３ａ／４３ｂを「Ｈ」レベルを伝搬させるＰＭＯＳトランジスタのみで構成することができる。前記構成にすることでビット線対からカラムビット線対を経たセンスアンプビット線対までの容量値を小さくし、実施の形態１および実施の形態２（図３の回路構成）より更なる高速化が可能となる。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図５に示す回路構成のように、図１のカラムセレクタ１３ａ／１３ｂの制御信号をカラム線Ｙ１０及びカラム線Ｙ１１からデカップリング回路１５ａ／１５ｂのデカップリング制御信号ＤＣ１０及びＤＣ１１に変更して回路素子を削減してもよい。図５の回路構成では実施の形態１に対して制御回路の削減を施した回路構成であり、回路面積を削減することで製品コストを下げることができる。

実施形態１にかかる半導体記憶装置の回路構成の一例実施形態１にかかる半導体記憶装置のタイミングチャートの一例実施形態２にかかる半導体記憶装置の回路構成の一例実施形態２にかかる半導体記憶装置の他の回路構成の一例その他の実施形態にかかる半導体記憶装置の回路構成の一例従来技術にかかる半導体記憶装置の回路構成の一例従来技術にかかる半導体記憶装置のタイミングチャートの一例

符号の説明

１１ａ、１１ｂ、１１ｃ、１１ｄメモリセル
Ｂ１０、Ｂ１０＿、Ｂ１１、Ｂ１１＿ビット線
ＹＤ１０、ＹＤ１０＿、ＹＤ１１、ＹＤ１１＿カラムビット線
Ｄ１、Ｄ１＿センスアンプビット線
Ｗ１１、Ｗ１２ワード線（行選択信号）
Ｙ１１、Ｙ１２カラム線（列選択信号）
Ｐ１プリチャージ信号線（プリチャージ信号）
Ｓ１センスアンプ制御信号線（センスアンプ制御信号）
ＤＣ１０、ＤＣ１０＿、ＤＣ１１、ＤＣ１１＿デカップリング制御信号線（デカップリング制御信号）
１２ａ、１２ｂ、１４ａ、１４ｂ、１６プリチャージ回路
１３ａ、１３ｂカラムセレクタ
１５ａ、１５ｂデカップリング回路
Ｘ１ａ、Ｘ１ｂクロストーク

Claims

マトリクス状に配置された複数のメモリセルと、
前記複数のメモリセルと接続される複数のビット線対と、
前記複数のビット線対のそれぞれに対応して設けられ、前記複数のビット線対のうち、任意のビット線対を選択する複数のカラムセレクタと、
前記複数のカラムセレクタのそれぞれに対応して設けられ、前記任意のビット線対を選択するカラムセレクタをセンスアンプへと接続する複数のデカップリング回路と、
前記複数のカラムセレクタと、前記複数のカラムセレクタのそれぞれに対応して設けられた前記複数のデカップリング回路間のビット線対に接続する、複数のプリチャージ回路とを有し、
前記複数のカラムセレクタと前記複数のデカップリング回路と前記複数のプリチャージ回路は、列選択信号に応じて選択的に制御され、
前記複数のデカップリング回路は、さらに前記センスアンプを制御するセンスアンプ制御信号により制御される半導体記憶装置。
マトリクス状に配置された複数のメモリセルと、
前記複数のメモリセルと接続される複数のビット線対と、
前記複数のビット線対のそれぞれに対応して設けられ、前記複数のビット線対のうち、任意のビット線対を選択する複数のカラムセレクタと、
前記複数のカラムセレクタのそれぞれに対応して設けられ、前記任意のビット線対を選択するカラムセレクタをセンスアンプへと接続する複数のデカップリング回路と、
前記複数のカラムセレクタと、前記複数のカラムセレクタのそれぞれに対応して設けられた前記複数のデカップリング回路間のビット線対に接続する、複数のプリチャージ回路とを有し、
前記複数のカラムセレクタと前記複数のデカップリング回路と前記複数のプリチャージ回路は、列選択信号に応じて選択的に制御され、
前記複数のプリチャージ回路は、それぞれ選択されない前記複数のカラムセレクタと、前記複数のカラムセレクタのそれぞれに対応して設けられた前記複数のデカップリング回路間のビット線対をプリチャージし、
前記複数のデカップリング回路は、さらに前記センスアンプを制御するセンスアンプ制御信号により制御される半導体記憶装置。