CN116895310A - 双端读写的存储装置 - Google Patents

Abstract

本申请提供一种双端读写的存储装置，包括：放大模块、第一开关单元、第二开关单元、第三开关单元、地址译码电路、写入位线、互补写入位线、读出驱动电路和读出位线，第一开关单元与写入位线和放大模块的第一端连接，第一开关单元的控制端连接地址译码电路，第一开关单元包括第一PMOS管，第二开关单元与互补写入位线和放大模块的第二端连接，第二开关单元的控制端连接地址译码电路，第二开关单元包括第二PMOS管，读出驱动电路的输入端连接存储节点，读出驱动电路的控制端连接地址译码电路，读出驱动电路的输出端连接读出位线。

Description

双端读写的存储装置

技术领域

本申请涉及但不限定于一种双端读写的存储装置。

背景技术

随着科技发展，半导体技术也得到快速发展。静态随机存储器(Static Random-Access Memory，SRAM)作为集成电路中的重要的存储元件，由于其高性能，高可靠性，低功耗等优点被广泛的应用于高性能计算器系统(CPU)，片上系统(SOC)，手持设备等计算领域。

因此，本申请涉及静态随机存储器的改进。

发明内容

本申请提供一种双端读写的存储装置，包括：地址译码电路、放大模块、第一开关单元、第二开关单元、第三开关单元、写入位线以及互补写入位线；

写入位线与第一开关单元的第一端连接，放大模块的第一端与第一开关单元的第二端连接，第一开关单元的控制端连接地址译码电路的第一输出端，其中，第一开关单元包括第一PMOS管；

互补写入位线与第二开关单元的第二端连接，第二开关单元的第一端与放大模块的第二端连接，第二开关单元的控制端连接地址译码电路的第一输出端，其中，第二开关单元包括第二PMOS管；

第三开关单元的第一端连接放大模块的第三端，放大模块的第四端和放大模块的第五端用于连接第一电源端，第三开关单元的第二端连接第二电源端，第三开关单元的控制端与地址译码电路的第一输出端连接；

写入位线和互补写入位线用于传输写入数据，地址译码电路用于生成第一写入控制信号，第一写入控制信号使第一开关单元闭合或断开，控制放大模块与写入位线接通或断开，第一写入控制信号使第二开关单元闭合或断开，控制放大模块与互补写入位线接通或断开，第一写入控制信号控制第三开关单元闭合或断开，放大模块在存储节点锁存写入数据，放大模块的第一端和/或放大模块的第二端为存储节点；

其中，存储装置还包括读出驱动电路和读出位线；

读出驱动电路的输入端与存储节点连接，读出驱动电路的控制端连接地址译码电路的第二输出端，读出驱动电路的输出端连接读出位线，地址译码电路用于生成读出控制信号，读出驱动电路用于在读出控制信号和第一写入控制信号的控制下对存储节点中锁存数据进行放大后输出至读出位线。

在一些实施例中，读出驱动电路包括驱动管和第四开关单元；

驱动管的控制端连接存储节点，驱动管的第二端与第四开关单元的第一端连接，第四开关单元的第二端连接第二电源端，第四开关单元的控制端连接地址译码电路的第二输出端，第四开关的控制端接收读出控制信号，驱动管的第一端连接读出位线。

在一些实施例中，驱动管为NMOS管。

在一些实施例中，第三开关单元包括第五NMOS管；

第五NMOS管的第一端连接放大模块的第三端，第五NMOS管的第二端连接第二电源端，第五NMOS管的控制端连接第一写入控制信号；

第四开关单元包括第七NMOS管，第七NMOS管的第一端连接驱动管的第二端，第七NMOS管的第二端接地，第七NMOS管的控制端接收读出控制信号。

在一些实施例中，第一PMOS管的第一端连接写入位线，第一PMOS管的第二端连接放大模块的第一端，第一PMOS关的控制端接收第一写入控制信号；

第二PMOS管的第二端连接互补写入位线，第二PMOS管的第一端连接放大模块的第二端，第二PMOS管的控制端接收第一写入控制信号。

在一些实施例中，第一写入控制信号在传输阶段为低电平，控制第一PMOS管和第二PMOS管导通，第五NMOS管断开，读出控制信号在传输阶段为低电平，控制第七NMOS管断开；

第一写入控制信号在锁存阶段为高电平，控制第一PMOS管和第二PMOS管断开，第五NMOS管接通；

读出控制信号在第一锁存子阶段为低电平，控制第七NMOS管截止，读出控制信号在第二锁存子阶段为高电平，控制第七NMOS管导通；其中，锁存阶段包括第一锁存子阶段和第二锁存子阶段。

在一些实施例中，传输阶段的结束时刻为锁存阶段的起始时刻。

在一些实施例中，第一锁存子阶段的时长小于第二锁存子阶段的时长。

在一些实施例中，第一锁存子阶段的结束时刻存储节点的电压大于第一预设电压阈值或者小于第二预设电压阈值。

在一些实施例中，放大模块包括：第三PMOS管、第四PMOS管、第一NMOS管以及第二NMOS管；

第三PMOS管的第一端作为放大模块的第四端，第四PMOS管的第一端作为放大模块的第五端；

第一NMOS管的第一端连接第三PMOS的第一端，第三PMOS管的栅极连接第四PMOS管的第二端，四PMOS管的栅极连接第三PMOS管的第二端；

第一NMOS管的第二端连接第二NMOS管的第二端后作为放大模块的第三端，第一NMOS管的栅极连接第一NMOS管的第一端，第二NMOS管的栅极连接第一NMOS管的第一端。

本申请提供的双端读写的存储装置，包括放大模块、第一开关单元、第二开关单元、第三开关单元、地址译码电路、写入位线以及互补写入位线，由于第一开关单元和第二开关单元均为PMOS管，根据PMOS管的特性，PMOS管的源极或者漏极电压比较大时PMOS管导通，在放大模块的第一端需要向写入位线放电或者放大模块的第二端需要向互补写入位线放电，来改写存储节点中的数据时，不需要将互补写入位线的电压或者写入位线的电压下拉至足够低，即可使放大模块对电压差进行放大，可以提高数据写入速率以及数据写入成功率。第三开关单元控制第一电源端到第二电源端之间放电路径的接通或者断开，可以减少第一电源端到第二电源端之间放电路径上的漏电流，减低存储装置的功耗。双端读写的存储装置还包括读出驱动电路和读出位线，读出驱动电路的输入端与存储节点连接，读出驱动电路的输出端连接读出位线，读出驱动电路用于对存储节点中数据进行放大后输出至读出位线。通过如此设置，实现对存储节点中数据读出，且读出位线和写入位线采用不同的传输线，实现双端读写。由于读出位线和写入位线采用不同的传输线，在通过写入位线向存储节点中写入数据时，无需对写入位线进行预充电，可以降低存储装置的功耗。由于存储装置为双端读写的存储装置，读出数据时无需经过写入位线，也无需同时控制第一开关单元、第二开关单元和第三开关单元闭合，因此，第一开关单元、第二开关单元和第三开关单元共用一个控制信号，联动控制三个开关单元中第一开关单元和第二开关单元闭合时，第三开关单元断开；第一开关单元和第二开关单元断开时，第三开关单元闭合，可以准确控制三个开关单元的导通和断开时序，还能简化地址译码电路内部结构。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。

图1为一种存储装置的电路原理图；

图2为本申请一些实施例提供的一种存储装置的电路原理图；

图3为本申请一些实施例提供的存储装置的时序图；

图4为图1所示的存储装置进行仿真测试的时序控制和电压变化图；

图5为图2所示的存储装置进行仿真测试的时序控制和电压变化图。

附图标记：

110：第一开关单元；120：第二开关单元；130：放大模块；140：读出驱动电路；141：驱动管；142：第四开关单元；150：第三开关单元；160：地址译码电路；P1：第一PMOS管；P2：第二PMOS管；P3：第三PMOS管；P4：第四PMOS管；N1：第一NMOS管；N2：第二NMOS管；N3：第三NMOS管；N4：第四NMOS管；N5：第五NMOS管；N6：第六NMOS管；N7：第七NMOS管；WWLB：第一写入控制信号；WWL：第二写入控制信号；WBT：写入位线；WBB：互补写入位线；RWL：读出控制信号；T1：传输阶段；T2：锁存阶段；T21：第一锁存子阶段；T22：第二锁存子阶段。

通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。

图1为一种存储装置的电路原理图，如图1，存储装置放大模块130、第一开关单元110、第二开关单元120、存储节点、写入位线WBT以及互补写入位线WBB。

其中，写入位线WBT与第一开关单元110的第一端连接，放大模块130的第一端与第一开关单元110的第二端连接，第一开关单元110的控制端接收第二写入控制信号WWL。互补写入位线WBB与第二开关单元120的第二端连接，第二开关单元120的第一端与放大模块130的第二端连接，第二开关单元120的控制端接收第二写入控制信号WWL。放大模块130的第一端XT和/或放大模块130的第二端XB作为存储节点。

写入位线WBT和互补写入位线WBB用于传输写入数据，第一开关单元110用于控制放大模块130接通写入位线WBT，第二开关单元120用于控制放大模块130接通互补写入位线WBB，放大模块130将数据锁存在存储节点。

其中，放大模块130还包括第三端至第五端。放大模块130的第三端用于连接第二电源端VSS，放大模块130的第四端用于连接第一电源端VDD，放大模块130的第五端用于连接第一电源端VDD。第一电源端VDD的电压大于第二电源端VSS的电压。放大模块130在接通第一电源端VDD和第二电源端VSS后对放大模块130的第一端和第二端的电压差进行放大，向存储节点中写入数据。

放大模块130包括第三PMOS管P3、第四PMOS管P4、第一NMOS管N1以及第二NMOS管N2。

第三PMOS管P3的第一端作为放大模块130的第四端，第四PMOS管的第一端作为放大模块130的第五端，第一NMOS管N1的第一端连接第三PMOS的第一端，第三PMOS管P3的栅极连接第四PMOS管P4的第二端，第四PMOS管P4的栅极连接第三PMOS管P3的第二端。

第一NMOS管N1的第二端连接第二NMOS管N2的第二端后作为放大模块130的第三端，第一NMOS管N1的栅极连接第一NMOS管N1的第一端，第二NMOS管N2的栅极连接第一NMOS管N1的第一端。

第一开关单元110包括第三NMOS管N3，第二开关单元120包括第四NMOS管N4。第三NMOS管N3的第一端连接写入位线WBT，第三NMOS管N3的第二端连接放大模块130的第一端，第三NMOS管N3的栅极接收第二写入控制信号WWL。第四NMOS管N4的第二端连接互补写入位线WBB，第四NMOS管N4的第一端连接放大模块130的第二端，第四NMOS管N4的栅极接收第二写入控制信号WWL。

在需要向存储节点中写入数据时，数据总线I/O(图未示出)把数据传到写入位线WBT和互补写入位线WBB。地址通过译码后生成第二写入控制信号WWL，开启对应的第一开关单元110和第二开关单元120，使放大模块130在写入数据的驱动下将存储节点中数据翻转。

以将存储节点中存储0改写为1为例说明。地址通过译码后生成第二写入控制信号WWL为高电平，使第三NMOS管N3开启，第四NMOS管N4开启。数据总线I/O把数据传到写入位线WBT和互补写入位线WBB上，使写入位线WBT变为高电平，互补写入位线WBB从高电平下降为低电平。由于存储节点中存储0，放大模块130的第一端为低电平，放大模块130的第二端为高电平。写入位线WBT通过第三NMOS管N3向放大模块130的第一端充电。放大模块130的第二端通过第四NMOS管N4向互补写入位线WBB放电。在放大模块130的第一端的电压上升到翻转电压或者放大模块130的第二端电压下降到翻转电压时，放大模块130对放大模块130的第一端和放大模块130的第二端之间压差进行放大，实现向存储节点中写入1。

以将存储节点中存储1改写为0为例说明。地址通过译码后生成第二写入控制信号WWL为高电平，使第三NMOS管N3开启，第四NMOS管N4开启。数据总线I/O把数据传到写入位线WBT和互补写入位线WBB上，使写入位线WBT从高电平下降为低电平，互补写入位线WBB变为高电平。由于存储节点中存储1，放大模块130的第一端为高电平，放大模块130的第二端为低电平。放大模块130的第一端通过第三NMOS管N3向写入位线WBT放电。互补写入位线WBB通过第四NMOS管N4向放大模块130的第二端充电。在放大模块130的第一端的电压下降到翻转电压或者放大模块130的第二端电压上升到翻转电压时，放大模块130对放大模块130的第一端和放大模块130的第二端之间压差进行放大，实现向存储节点中写入0。

然而，在图1所示的存储装置中，由于第一开关单元110和第二开关单元120为N型晶体管，在放大模块130的第一端需要向写入位线WBT放电或者放大模块130的第二端需要向互补写入位线WBB放电，来改写存储节点中的数据时，需要将互补写入位线WBB的电压或者写入位线WBT的电压下拉至足够低，才能使放大模块130对电压差进行放大。尤其是，写入位线WBT或者互补写入位线WBB上连接有多个放大模块130，距离比较远的放大模块130的下拉速率变慢或者甚至无法下拉，造成写入速率变慢或者无法写入。此外，现有的存储装置漏电流也比较大。

本申请基于上述考虑，下面具体说明本申请一些实施例提供的一种高速度低功耗的双端读写的存储装置。

图2为本申请一些实施例提供的双端读写的存储装置的电路原理图。如图2所示，本申请一些实施例提供的双端读写的存储装置包括：放大模块130、第一开关单元110、第二开关单元120、地址译码电路160、写入位线WBT以及互补写入位线WBB。

写入位线WBT与第一开关单元110的第一端连接，放大模块130的第一端与第一开关单元的第二端连接，第一开关单元110的控制端连接地址译码电路160的第一输出端，用于接收第一写入控制信号WWLB，其中，第一开关单元110包括第一PMOS管P1。

互补写入位线WBB与第二开关单元120的第二端连接，第二开关单元120的第一端与放大模块130的第二端连接，第二开关单元120的控制端连接地址译码电路160的第一输出端，用于接收第一写入控制信号WWLB，其中，第二开关单元120包括第二PMOS管P2。

写入位线WBT和互补写入位线WBB用于传输写入数据，地址译码电路160用于输出第一写入控制信号WWLB，第一写入控制信号WWLB控制第一开关单元110闭合或者断开，第一开关单元110控制放大模块130与写入位线WBT接通或者断开，第一写入控制信号WWLB控制第二开关单元120闭合或者断开，第二开关单元120用于控制放大模块130与互补写入位线WBB接通或断开，放大模块130将写入数据锁存在存储节点。

由于第一开关单元110和第二开关单元120均为PMOS管，根据PMOS管的导通特性，PMOS管的栅极为高电平，且PMOS管的源极或者漏极电压比较大时，PMOS管导通，在放大模块130的第一端需要向写入位线WBT放电或者放大模块130的第二端需要向互补写入位线WBB放电，来改写存储节点中的数据时，不需要将互补写入位线WBB的电压或者写入位线WBT的电压下拉至足够低，即可使放大模块130对电压差进行放大，可以提高数据写入速率以及数据写入成功率。

如图2所示，双端读写的存储装置包括第三开关单元150，第三开关单元150的第一端连接放大模块130的第三端，放大模块130的第四端和放大模块130的第五端用于连接第一电源端VDD，第三开关单元150的第二端连接第二电源端VSS，第三开关单元150的控制端连接地址译码电路160的第一输出端，第三开关单元150的控制端用于接收第一写入控制信号WWLB。

第一写入控制信号WWLB用于控制放大模块130的第一端与写入位线WBT连接，以及控制放大模块130的第二端与互补写入位线WBB连接。在放大模块130的第一端与写入位线WBT之间进行充电或者放电，以及放大模块130的第二端与互补写入位线WBB之间进行充电或者放电。第三开关单元150使放大模块130接通第二电源端VSS，在放大模块130的第一端的电压达到翻转电压或者放大模块130的第二端电压达到翻转电压时，放大模块130对放大模块130的第一端和放大模块130的第二端之间电压差进行放大，由于第一开关单元110和第二开关单元120使用PMOS管，可以提升数据写入速率，降低功率损耗。此外，第三开关单元150控制第一电源端到第二电源端之间放电路径的接通或者断开，可以减少第一电源端到第二电源端之间放电路径上的漏电流，减低存储装置的功耗。第一开关单元、第二开关单元和第三开关单元共用一个控制信号，可以准确控制三个开关单元的导通和断开时序，还能简化地址译码电路160内部结构。

如图2所示，双端读写的存储装置还包括读出驱动电路140和读出位线，读出驱动电路140的输入端与存储节点连接，读出驱动电路的控制端连接地址译码电路的第二输出端，读出驱动电路140的输出端连接读出位线，地址译码电路用于生成读出控制信号，读出驱动电路140用于在读出控制信号和第一写入控制信号的控制下对存储节点中数据进行放大后输出至读出位线。通过如此设置，实现对存储节点中数据读出，且读出位线和写入位线采用不同的传输线，实现双端读写。由于读出位线和写入位线采用不同的传输线，在通过写入位线向存储节点中写入数据时，无需对写入位线进行预充电，可以降低存储装置的功耗。而通常使用读出位线和写入位线共用同一传输线的存储装置，在通过位线对存储节点中数据中进行操作时，需要将位线预充电，功耗更高。另外，读出位线和写入位线采用不同的传输线，读出数据时不需要让第一PMOS管和第二PMOS管导通，因此，在提升数据写入的效率时不影响数据读出效率，进而提升存储装置的整体效率。此外，读出位线和写入位线采用不同的传输线，可以在同一周期对存储节点同时进行数据读出操作和数据写入操作，提升存储装置的整体效率。由于存储装置为双端读写的存储装置，读出数据时无需经过写入位线，也无需同时控制第一开关单元、第二开关单元和第三开关单元闭合，因此，第一开关单元、第二开关单元和第三开关单元共用一个控制信号，联动控制三个开关单元中第一开关单元和第二开关单元闭合时，第三开关单元断开；第一开关单元和第二开关单元断开时，第三开关单元闭合，可以准确控制三个开关单元的导通和断开时序，还能简化地址译码电路内部结构。

在一些实施例中，第一开关单元110包括第一PMOS管P1，第一PMOS管P1的第一端连接写入位线WBT，第一PMOS管P1的第二端连接放大模块130的第一端，第一PMOS关的控制端接收第一写入控制信号WWLB。

第二开关单元120包括第二PMOS管P2，第二PMOS管P2的第二端连接互补写入位线WBB，第二PMOS管P2的第一端连接放大模块130的第二端，第二PMOS管P2的控制端接收第一写入控制信号WWLB。

在一些实施例中，放大模块130包括：第三PMOS管P3、第四PMOS管P4、第一NMOS管N1以及第二NMOS管N2。

第三PMOS管P3的第一端作为放大模块130的第四端，第四PMOS管的第一端作为放大模块130的第五端。

第一NMOS管N1的第一端连接第三PMOS的第一端，第三PMOS管P3的栅极连接第四PMOS管P4的第二端，四PMOS管的栅极连接第三PMOS管P3的第二端。

第一NMOS管N1的第二端连接第二NMOS管N2的第二端后作为放大模块130的第三端，第一NMOS管N1的栅极连接第一NMOS管N1的第一端，第二NMOS管N2的栅极连接第一NMOS管N1的第一端。

在一些实施例中，第三开关单元150包括第五NMOS管N5，第五NMOS管N5的第一端连接放大模块130的第三端，第五NMOS管N5的第二端连接第二电源端，第五NMOS管N5的控制端连接第一写入控制信号WWLB。

在一些实施例中，读出驱动电路140包括驱动管141和第四开关单元142，驱动管141的控制端连接存储节点，驱动管141的第二端与第四开关单元142的第一端连接，第四开关单元142的第二端连接第二电源端，第四开关单元的控制端连接地址译码电路的第二输出端，第四开关单元142的控制接收读出控制信号RWL，驱动管141的第一端连接读出位线。读出控制信号RWL控制第四开关单元142闭合时，驱动管141的第二端接通第二电源端。驱动管141对控制端接收的存储节点的数据，并对存储节点的数据进行放大后输出至读出位线。

在一些实施例中，第四开关单元142包括第七NMOS管N7，第七NMOS管N7的第一端连接驱动管141的第二端，第七NMOS管N7的第二端接地，第七NMOS管N7的控制端连接地址译码电路的第二输出端，第七NMOS管N7的控制端接收读出控制信号RWL。驱动管141为第六NMOS管N6。第六NMOS管N6的第一端连接读出位线，第六NMOS管N6的控制端连接存储节点，第六NMOS管N6的第二端与第七NMOS管N7的第一端连接，第六NMOS管N6的栅极连接存储节点。

图3为本申请一些实施例提供的存储装置的时序图，如图3所示，双端读写的存储装置包括传输阶段T1和锁存阶段T2，锁存阶段T2包括第一锁存子阶段T21和第二锁存子阶段T22。

以将存储节点中存储0改写为1为例说明。

在传输阶段T1，第一写入控制信号WWLB为低电平，使第一PMOS管P1开启，第二PMOS管P2开启，第五NMOS管N5关断。数据总线I/O把数据传到写入位线WBT和互补写入位线WBB上，使写入位线WBT维持为高电平，互补写入位线WBB下拉为低电平。由于存储节点中存储数据0，放大模块130的第一端为低电平，放大模块130的第二端为高电平。写入位线WBT通过第一PMOS管P1向放大模块130的第一端充电。放大模块130的第二端通过第二PMOS管P2向互补写入位线WBB放电。在传输阶段T1，读出控制信号RWL为低电平时，第七NMOS管N7截止，使第六NMOS管N6的第二端与第二电源端断开。

在锁存阶段T2，第一写入控制信号WWLB为高电平，使第一PMOS管P1关断，第二PMOS管P2关断，第五NMOS管N5开启，放大模块130的第三端接通第二电源端，在放大模块130的第一端的电压上升到翻转电压或者放大模块130的第二端电压下降到翻转电压时，对放大模块130的第一端和第二端之间电压差进行放大。

根据PMOS管的特性，PMOS管的源极或者漏极电压比较大时PMOS管导通，在需要放大模块130的第二端通过第二PMOS管P2向互补写入位线WBB放电，来改写存储节点中的数据时，不需要将互补写入位线WBB的电压下拉至足够低，即可使放大模块130的第二端电压下降到翻转电压时，放大模块130对放大模块130的第一端和放大模块130的第二端之间压差进行放大，实现向存储节点中写入1。通过如此设置，可以提升数据写入速率，降低功率损耗。此外，第五NMOS管N5控制第一电源端到第二电源端之间放电路径的接通或者断开，可以减少第一电源端到第二电源端之间放电路径上的漏电流，减低存储装置的功耗。

在第一锁存子阶段T21，读出控制信号RWL为低电平时，第七NMOS管N7截止，使第六NMOS管N6的第二端与第二电源端断开。

在第二锁存子阶段T22，在读出控制信号RWL为高电平时，第七NMOS管N7导通，使第六NMOS管N6的第二端接通第二电源端，第六NMOS管N6的控制端接收的存储节点的数据，并对存储节点的数据进行放大后输出至读出位线，通过如此，实现对存储节点中数据读出。此时，第一写入控制信号WWLB为高电平，第五NMOS管导通，放大模块接通第一电源端和第二电源端，放大模块锁存存储节点内数据，避免读出数据时外部干扰信号改变存储节点内数据。

以将存储节点中存储1改写为0为例说明。

在传输阶段T1，第一写入控制信号WWLB为低电平，使第一PMOS管P1开启，第二PMOS管P2开启，第五NMOS管N5关断。数据总线I/O把数据传到写入位线WBT和互补写入位线WBB上，使写入位线WBT下拉为低电平，互补写入位线WBB维持为高电平。由于存储节点中存储数据1，放大模块130的第一端为高电平，放大模块130的第二端为低电平。放大模块130的第一端通过第一PMOS管P1向写入位线WBT放电。互补写入位线WBB通过第二PMOS管P2向放大模块130的第二端充电。

在锁存阶段T2，第一写入控制信号WWLB为高电平，使第一PMOS管P1关断，第二PMOS管P2关断，第五NMOS管N5开启，放大模块130的第三端接通第二电源端，在放大模块130的第一端的电压下降到翻转电压或者放大模块130的第二端电压上升到翻转电压时，对放大模块130的第一端和第二端之间电压差进行放大。

根据PMOS管的特性，PMOS管的源极或者漏极电压比较大时PMOS管导通，在需要放大模块130的第二端通过第二PMOS管P2向互补写入位线WBB放电，来改写存储节点中的数据时，不需要将互补写入位线WBB的电压下拉至足够低，即可使放大模块130的第一端电压下降到翻转电压时，放大模块130对放大模块130的第一端和放大模块130的第二端之间压差进行放大，实现向存储节点中写入0。通过如此设置，可以提升数据写入速率，降低功率损耗。此外，第五NMOS管N5控制第一电源端到第二电源端之间放电路径的接通或者断开，可以减少第一电源端到第二电源端之间放电路径上的漏电流，减低存储装置的功耗。

在第一锁存子阶段T21，读出控制信号RWL为低电平时，第七NMOS管N7截止，使第六NMOS管N6的第二端与第二电源端断开。

在第二锁存子阶段T22，在读出控制信号RWL为高电平时，第七NMOS管N7导通，使第六NMOS管N6的第二端接通第二电源端，第六NMOS管N6的控制端接收的存储节点的数据，并对存储节点的数据进行放大后输出至读出位线，通过如此，实现对存储节点中数据读出。此时，第一写入控制信号WWLB为高电平，第五NMOS管导通，放大模块接通第一电源端和第二电源端，放大模块锁存存储节点内数据，避免读出数据时外部干扰信号改变存储节点内数据。

在上述技术方案中，第一写入控制信号在传输阶段T1为低电平，控制第一PMOS管和第二PMOS管导通，第五NMOS管断开，读出控制信号在传输阶段T1为低电平，控制第七NMOS管断开。第一写入控制信号在锁存阶段T2为高电平，控制第一PMOS管和第二PMOS管断开，第五NMOS管接通。读出控制信号在第一锁存子阶段T21为低电平，控制第七NMOS管截止，读出控制信号在第二锁存子阶段T22为高电平，控制第七NMOS管导通，其中，锁存阶段T2包括第一锁存子阶段T21和第二锁存子阶段T22。通过如此设置，可以在一个周期完成数据写入和数据读出，提高数据读写的速率。

本申请一些实施例还提供一种仿真测试结果。仿真参数具体为：在工艺角为tt，电压0.8v，温度25℃，图1所示的存储装置内存储单元的写时间是143.7ps，图2所示的存储装置内存储单元的写时间是13.25ps，速度上有显著的提升。图1所示的存储装置内写电流为8.183e-05安培，图2所示的存储装置的写电流为1.445e-05安培，图2所示的存储装置的写电流是图1所示的存储装置的写电流的1/6，功耗明显降低。

图4为图1所示的存储装置进行仿真测试的时序控制和电压变化图，图5为图2所示的存储装置进行仿真测试的时序控制和电压变化图。如图4和图5所示，通过对图1所示的存储装置进行仿真确定在互补写入位线WBB的电压下降到0.25V，才到达到翻转电压，存储节点内部的数据才被改写。通过对图2所示的存储装置进行仿真确定在互补写入位线WBB的电压下降到0.7V，即到达翻转电压，存储节点内部的数据就被改写。从功耗角度看，节省了下拉时间，电压无需下拉至更低，这样写周期的功耗小很多。

在一些实施例中，传输阶段T1的结束时刻为锁存阶段T2的起始时刻。也就是传输阶段T1早于锁存阶段T2，且存储装置在结束传输阶段T1后立即进入锁存阶段T2，由第一写入控制信号确定是否从传输阶段T1进入锁存阶段T2。在第一写入控制信号从低电平切换到高电平时，传输阶段T1结束，锁存阶段T2开始。

在一些实施例中，第一锁存子阶段T21的时长小于第二锁存子阶段T22的时长。在第一锁存子阶段T21，读出驱动电路不工作，在第二锁存子阶段T22，读出驱动电路从存储节点中读出数据。通过设置第一锁存子阶段T21的时长小于第二锁存子阶段T22的时长，可以使读出驱动电路有足够时间将数据从存储节点中读出。

在一些实施例中，第一锁存子阶段T21的结束时刻存储节点的电压大于第一预设电压阈值或者小于第二预设电压阈值。在写入数据“1”时，存储节点的电压为高电平，在写入数据“0”时，存储节点的电压为低电平。第一预设电压阈值小于存储节点为高电平时的电压，第二预设电压阈值大于存储节点为低电平时的电压。在存储节点的电压大于第一预设电压阈值或者小于第二预设电压阈值，表示存储节点的数据已经完成翻转，此时控制读出驱动电路读出存储节点中数据，可以保证数据读出的准确性，且还可以提高数据读出效率，提高存储装置的性能。

需要说明的是，上述实施例所称高电平、低电平均为相对的概念(即高电平的电压值高于与其对应的低电平的电压值)，不限定高电平的具体电压值，也不限定低电平的具体电压值。并且也并不限定本具体实施例中不同信号线上施加的高电平均相等，例如位线上的高电平与字线上的高电平可以为不同电压，也不限定特定信号线在不同阶段的高电平相等，例如位线在写1时和读取操作时所施加的高电平可以为不同电压值。本领域内技术人员应该理解，根据工艺节点、速度要求、可靠性要求等可自行设置相应高电平和低电平的值。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求书指出。

应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求书来限制。

Claims (10)

1.一种双端读写的存储装置，其特征在于，包括：地址译码电路、放大模块、第一开关单元、第二开关单元、第三开关单元、写入位线以及互补写入位线；

所述写入位线与所述第一开关单元的第一端连接，所述放大模块的第一端与所述第一开关单元的第二端连接，所述第一开关单元的控制端连接地址译码电路的第一输出端，其中，所述第一开关单元包括第一PMOS管；

所述互补写入位线与所述第二开关单元的第二端连接，所述第二开关单元的第一端与所述放大模块的第二端连接，所述第二开关单元的控制端连接所述地址译码电路的第一输出端，其中，所述第二开关单元包括第二PMOS管；

所述第三开关单元的第一端连接放大模块的第三端，放大模块的第四端和放大模块的第五端用于连接第一电源端，第三开关单元的第二端连接第二电源端，所述第三开关单元的控制端与所述地址译码电路的第一输出端连接；

所述写入位线和所述互补写入位线用于传输写入数据，所述地址译码电路用于生成第一写入控制信号，所述第一写入控制信号使所述第一开关单元闭合或断开，控制所述放大模块与所述写入位线接通或断开，所述第一写入控制信号使所述第二开关单元闭合或断开，控制所述放大模块与所述互补写入位线接通或断开，所述第一写入控制信号控制所述第三开关单元闭合或断开，所述放大模块在存储节点锁存所述写入数据，所述放大模块的第一端和/或所述放大模块的第二端为所述存储节点；

其中，所述存储装置还包括读出驱动电路和读出位线；

所述读出驱动电路的输入端与所述存储节点连接，所述读出驱动电路的控制端连接所述地址译码电路的第二输出端，所述读出驱动电路的输出端连接所述读出位线，所述地址译码电路用于生成读出控制信号，所述读出驱动电路用于在所述读出控制信号和所述第一写入控制信号的控制下对所述存储节点中锁存数据进行放大后输出至所述读出位线。

2.根据权利要求1所述的双端读写的存储装置，其特征在于，所述读出驱动电路包括驱动管和第四开关单元；

所述驱动管的控制端连接所述存储节点，所述驱动管的第二端与所述第四开关单元的第一端连接，所述第四开关单元的第二端连接第二电源端，所述第四开关单元的控制端连接所述地址译码电路的第二输出端，所述第四开关的控制端接收读出控制信号，所述驱动管的第一端连接所述读出位线。

3.根据权利要求2所述的双端读写的存储装置，其特征在于，所述驱动管为NMOS管。

4.根据权利要求2所述的双端读写的存储装置，其特征在于，

所述第三开关单元包括第五NMOS管；

所述第五NMOS管的第一端连接所述放大模块的第三端，所述第五NMOS管的第二端连接第二电源端，所述第五NMOS管的控制端连接所述第一写入控制信号；

所述第四开关单元包括第七NMOS管，所述第七NMOS管的第一端连接所述驱动管的第二端，所述第七NMOS管的第二端接地，所述第七NMOS管的控制端接收读出控制信号。

5.根据权利要求4所述的双端读写的存储装置，其特征在于，

所述第一PMOS管的第一端连接所述写入位线，所述第一PMOS管的第二端连接放大模块的第一端，所述第一PMOS关的控制端接收第一写入控制信号；

所述第二PMOS管的第二端连接所述互补写入位线，所述第二PMOS管的第一端连接放大模块的第二端，所述第二PMOS管的控制端接收所述第一写入控制信号。

6.根据权利要求5所述的双端读写的存储装置，其特征在于，

所述第一写入控制信号在传输阶段为低电平，控制所述第一PMOS管和所述第二PMOS管导通，所述第五NMOS管断开，所述读出控制信号在所述传输阶段为低电平，控制所述第七NMOS管断开；

所述第一写入控制信号在锁存阶段为高电平，控制所述第一PMOS管和所述第二PMOS管断开，所述第五NMOS管接通；

所述读出控制信号在第一锁存子阶段为低电平，控制所述第七NMOS管截止，所述读出控制信号在第二锁存子阶段为高电平，控制所述第七NMOS管导通；其中，所述锁存阶段包括所述第一锁存子阶段和所述第二锁存子阶段。

7.根据权利要求6所述的双端读写的存储装置，其特征在于，所述传输阶段的结束时刻为所述锁存阶段的起始时刻。

8.根据权利要求6所述的双端读写的存储装置，其特征在于，所述第一锁存子阶段的时长小于所述第二锁存子阶段的时长。

9.根据权利要求7所述的双端读写的存储装置，其特征在于，所述第一锁存子阶段的结束时刻所述存储节点的电压大于第一预设电压阈值或者小于第二预设电压阈值。

10.根据权利要求1所述的双端读写的存储装置，其特征在于，所述放大模块包括：第三PMOS管、第四PMOS管、第一NMOS管以及第二NMOS管；

所述第三PMOS管的第一端作为所述放大模块的第四端，所述第四PMOS管的第一端作为所述放大模块的第五端；

所述第一NMOS管的第一端连接第三PMOS的第一端，所述第三PMOS管的栅极连接所述第四PMOS管的第二端，所述四PMOS管的栅极连接所述第三PMOS管的第二端；

所述第一NMOS管的第二端连接所述第二NMOS管的第二端后作为所述放大模块的第三端，所述第一NMOS管的栅极连接所述第一NMOS管的第一端，所述第二NMOS管的栅极连接所述第一NMOS管的第一端。