CN115719604A - 静态随机存取存储器的读出电路以及电子装置 - Google Patents

Abstract

本发明提供了一种静态随机存取存储器的读出电路以及电子装置，静态随机存取存储器具有存储单元以及互补的第一位线和第二位线，读出电路包括：充电模块，具有输入端，并与第一位线和第二位线连接，充电模块用以在预充电阶段将第一位线和第二位线充电至预设电压；读出模块，具有电压输入端以及读值输出端，读出模块用以根据第一位线和第二位线的电压差，从读值输出端输出存储单元的读值，其中，充电模块的输入端与电源电压之间连接有降压器件，上述预设电压低于电源电压，本发明提供的读出电路，具有较短的电压建立时间，进而使得设置有该读出电路的电子装置具有较短的读操作耗时。

Description

静态随机存取存储器的读出电路以及电子装置

技术领域

本发明涉及存储器技术领域，尤其涉及一种静态随机存取存储器的读出电路以及电子装置。

背景技术

闪存存储器(Flash Memory)的读操作通常包括：将存储阵列的一页(Page)数据读取到页缓冲器中(Page Buffer，一般为静态随机存取存储器SRAM，Static Random AccessMemory)，然后，将页缓冲器中的数据读取到十六位或八位的数据总线(Data Bus)上，并通过输入输出端口(I/O端口)输出至主机。

但是，现有技术下的SRAM的读出电路，因具有较长的电压建立时间(即，充电时间以及放大读值时间)，从而导致较长的读操作耗时。

发明内容

本发明提供了一种静态随机存取存储器的读出电路以及电子装置，有效地解决了由于静态随机存取存储器的读出电路具有较长的电压建立时间，而使设置有该读出电路的电子装置具有较长的读操作耗时的问题。

为了解决上述问题，本发明提供了一种静态随机存取存储器的读出电路，所述静态随机存取存储器具有存储单元以及互补的第一位线和第二位线，所述读出电路包括：

充电模块，具有输入端，并与所述第一位线和所述第二位线连接，所述充电模块用以在预充电阶段将所述第一位线和所述第二位线充电至预设电压；以及，

读出模块，具有用以接入所述电源电压的电压输入端，以及读值输出端，所述读出模块用以根据所述第一位线和所述第二位线的电压差，从所述读值输出端输出所述存储单元的读值；

其中，所述充电模块的输入端与所述电源电压之间连接有降压器件，所述预设电压低于所述电源电压。

进一步优选的，所述降压器件包括：

第一NMOS晶体管，所述第一NMOS晶体管的栅极以及漏极与所述电源电压电连接。

进一步优选的，所述降压器件包括：

第一PMOS晶体管，所述第一PMOS晶体管的栅极以及漏极电连接，且所述第一PMOS晶体管的源极与所述电源电压电连接。

进一步优选的，所述读出电路还包括第一开关电路，设置于所述电源电压与所述电压输入端之间，所述第一开关电路在所述预充电阶段断开。

进一步优选的，所述读出电路还包括第一逻辑电路以及第二逻辑电路，且所述第一逻辑电路的输入端与所述读值输出端电连接，输出端与数据总线电连接，所述第二逻辑电路的输入端与所述第二位线电连接。

进一步优选的，所述读出模块为锁存器型灵敏放大器或电流镜型灵敏放大器。

进一步优选的，所述读出电路还包括设置于所述第一位线与所述读出模块之间的第一传输门和设置于所述第二位线与所述读出模块之间的第二传输门，所述第一传输门和第二传输门用以在所述预充电阶段，使所述读出模块与所述第一位线以及所述第二位线连通，且在所述预充电阶段结束后的放大阶段，使所述读出模块与所述第一位线以及所述第二位线断开。

进一步优选的，所述读出模块还包括第二开关电路，用以在所述放大阶段，使所述读出模块接入地电压。

另一方面，本发明还提供了一种电子装置，包括：

静态随机存取存储器；以及，

上述任一项所述的读出电路。

进一步优选的，所述电子装置为非易失性存储器。

本发明的有益效果为：本发明提供了一种静态随机存取存储器的读出电路，静态随机存取存储器具有存储单元以及互补的第一位线和第二位线，读出电路包括充电模块以及读出模块，其中，充电模块具有用以接入电源电压的输入端，并与第一位线和第二位线连接，充电模块用以在预充电阶段将第一位线和第二位线充电至预设电压，读出模块具有用以接入电源电压的电压输入端，以及读值输出端，读出模块用以根据第一位线和第二位线的电压差，从读值输出端输出存储单元的读值，且其中，充电模块的输入端与电源电压之间连接有降压器件，上述预设电压低于电源电压，本发明所提供的读出电路，由于在充电模块的输入端与电源电压之间设置了降压器件，所以，第一位线和第二位线在预充电阶段被充电至低于电源电压的预设电压，使得读出电路的充电时间被缩短，并且，在预充电阶段后的放大阶段，由于第一位线或第二位线上的电压是从预设电压变化至电源电压或地电压，使得读出电路的放大读值时间也被缩短，因此，本发明所提供的静态随机存取存储器的读出电路，具有较短的电压建立时间，进而使得设置有该读出电路的电子装置具有较短的读操作耗时。

附图说明

为了更清楚地说明本发明的技术方案，下面将对根据本发明而成的各实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是根据本发明而成的第一实施例所提供的静态随机存取存储器的读出电路的结构示意图。

图2a以及图2b是根据本发明而成的第一实施例所提供的静态随机存取存储器的读出电路的进一步结构示意图。

图3是根据本发明而成的第一实施例所提供的静态随机存取存储器的读出电路的电路时序示意图。

图4是根据本发明而成的第一实施例所提供的电子装置的结构示意图。

图5是根据本发明而成的第二实施例所提供的静态随机存取存储器的读出电路的结构示意图。

图6是根据本发明而成的第三实施例所提供的静态随机存取存储器的读出电路的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

本发明针对现有的静态随机存取存储器的读出电路，由于具有较长的电压建立时间，而使设置有该读出电路的电子装置具有较长的读操作耗时的问题，根据本发明而成的实施例用以解决该问题。

请参阅图1，图1示出了根据本发明而成的第一实施例所提供的静态随机存取存储器的读出电路100的结构示意图，从图中可以很直观的看到根据本发明而成的第一实施例的各组成部分，以及各组成部分的相对位置关系。

静态随机存取存储器例如为六管静态随机存取存储器(6T SRAM)，四管静态随机存取存储器(4T SRAM)等。静态随机存取存储器包括多个SRAM单元。图1示出了1个SRAM单元200及其读出电路100。如图1所示，SRAM单元200包括交叉连接的反相器INV1和反相器INV2，晶体管N1和晶体管N2，以及互补的第一位线Q和第二位线QB。晶体管N1的第一端连接第一位线Q，第二端连接反相器INV2的输入端和反相器INV1的输出端，栅极连接静态随机存取存储器字线WL。晶体管N2的第一端连接第二位线QB，第二端连接反相器INV1的输入端和反相器INV2的输出端，栅极连接静态随机存取存储器字线WL。

SRAM单元200的读出电路100包括：充电模块110和读出模块120。

充电模块110具有用以接入电源电压VCC的输入端A，以及分别电连接第一位线Q和第二位线QB的第一输出端和第二输出端，该充电模块110用以在预充电阶段(PrechargePeriod)，将第一位线Q和第二位线QB充电至预设电压Vpreset。

读出模块120具有用以接入电源电压VCC的电压输入端B，以及读值输出端C，该读出模块120用以根据第一位线Q和第二位线QB上的电压差，从读值输出端C输出SRAM单元200存储的数据。

读出电路100还包括设置在充电模块110的输入端A与电源电压VCC之间的降压器件130，降压器件130使得预设电压Vpreset低于电源电压VCC。

需要说明的是，SRAM单元200进行读操作时，该读出电路100具体包括以下三个工作阶段：预充电阶段(Precharge Period)、放电阶段(Discharge Period)以及放大阶段(Amplify Period)。由于该读出电路100的输入端A与电源电压VCC之间设置有降压器件130，因此，在预充电阶段(Precharge Period)，第一位线Q和第二位线QB是被充电至一预设电压Vpreset而非被充电至电源电压VCC，所以，该读出电路100在预充电阶段(PrechargePeriod)的充电时间被缩短。进一步地，由于上述预设电压Vpreset的电压值介于电源电压VCC以及地电压VSS之间，所以，当读出电路100工作于放大阶段(Amplify Period)时，第一位线Q和第二位线QB上的电压是从处于中间电压值的预设电压Vpreset被上拉至电源电压VCC，或被下拉至地电压VSS，相比于需要将第一位线Q和第二位线QB的其中之一从电源电压VCC下拉至地电压VSS，该读出电路100在放大阶段(Amplify Period)的放大读值时间也被缩短，因此，根据本发明而成的第一实施例所提供的静态随机存取存储器的读出电路100具有较短的电压建立时间，进而使得静态随机存取存储器具有较短的读操作耗时。

具体地，请参阅图2a以及图2b，图2a以及图2b示出了根据本发明而成的第一实施例所提供的静态随机存取存储器的读出电路100a以及读出电路100b的进一步结构示意图。

如图2a所示，图1中所示的读出电路100的降压器件130，在图2a中为降压器件130a，进一步地，降压器件130a为第一NMOS晶体管NMOS1；而在本实施例的一变形例中，如图2b所示，图1中所示的读出电路100的降压器件130，在图2b中为降压器件130b，进一步地，降压器件130b为第一PMOS晶体管PMOS1。

需要说明的是，第一NMOS晶体管NMOS1和第一PMOS晶体管PMOS1均设置为二极管连接(Diode-Connected MOS)，即栅极和漏极连接。其中，在读出电路100a中，第一NMOS晶体管NMOS1的栅极和漏极短接并与电源电压VCC电连接，且第一NMOS晶体管NMOS1的源极与充电模块110的输入端A电连接；在读出电路100b中，第一PMOS晶体管PMOS1的栅极和漏极短接并与充电模块110的输入端A电连接，且第一PMOS晶体管PMOS1的源极与电源电压VCC电连接。

在上述读出电路100a以及读出电路100b工作时，由于第一NMOS晶体管NMOS1和第一PMOS晶体管PMOS1的存在，第一位线Q和第二位线QB只会被充电至VCC-Vth，也即，预设电压Vpreset的电压值为VCC-Vth，其中，VCC为电源电压，Vth为第一NMOS晶体管NMOS1或第一PMOS晶体管PMOS1的阈值电压。

在另一些实施例中，降压器件130a包括多个串联的NMOS晶体管，NMOS晶体管均设置为二极管连接。在另一些实施例中，降压器件130b包括多个串联的PMOS晶体管，PMOS晶体管均设置为二极管连接。

进一步地，由于相比于N沟道MOS管，P沟道MOS管的漏电流很少，所以，本实施例所提供的读出电路100b的静态功耗较小。

如图2a和2b所示，充电模块110包括：第二PMOS晶体管PMOS2、第三PMOS晶体管PMOS3以及第四PMOS晶体管PMOS4。第三PMOS晶体管PMOS3的第一端和第四PMOS晶体管PMOS4的第一端连接输入端A，第三PMOS晶体管PMOS3的第二端连接第二位线QB，第四PMOS晶体管PMOS4的第二端连接第一位线Q。第二PMOS晶体管PMOS2的第一端连接第一位线Q，第二端连接第二位线QB。其中，第二PMOS晶体管PMOS2、第三PMOS晶体管PMOS3以及第四PMOS晶体管PMOS4的栅极接收预充电控制信号PREB。当预充电控制信号PREB为低电平时，电源电压VCC通过输入端A对第一位线Q和第二位线QB进行充电。第二PMOS晶体管PMOS2使第一位线Q和第二位线QB被充电到相同的电压。

具体地，在本实施例中，读出模块120具有第一输入端和第二输入端，读出电路100还包括设置于第一位线Q和读出模块120的第一输入端之间的第一传输门TG1(Transmission Gate)和设置于第二位线QB和读出模块120的第二输入端之间的第二传输门TG2。传输门TG用以根据接收到的使能信号EN以及反相使能信号ENB，而在预充电阶段(Precharge Period)，使读出模块120与第一位线Q以及第二位线QB连通，并在预充电阶段(Precharge Period)结束后的放大阶段(Amplify Period)，使读出模块120与第一位线Q以及第二位线QB不连通，从而，防止第一位线Q和第二位线QB上的电压在放大阶段(AmplifyPeriod)对读出模块120产生干扰。

具体地，在本实施例中，读出电路100的读出模块120为锁存器型(Latch)灵敏放大器，包括交叉连接的两个反相器。一个反相器包括第五PMOS晶体管PMOS5和第二NMOS晶体管NMOS2，该反相器的输入端为读出模块120的第一输入端，连接第一位线Q。另一个反相器包括第六PMOS晶体管PMOS6和第三NMOS晶体管NMOS3，该反相器的输入端为读出模块120的第二输入端，连接第二位线QB。具体连接方式请参阅图2a以及图2b所示出的读出电路100a以及读出电路100b。

具体地，读出电路100的读出模块120还包括第二开关电路121，其用以在预充电阶段，使读出模块120不接入地电压VSS，并在放大阶段，使读出模块120接入地电压VSS。在本实施例中，第二开关电路121为第四NMOS晶体管NMOS4，其栅极用以接收反相使能信号ENB。

进一步地，请参阅图3，图3示出了根据本发明而成的第一实施例所提供的静态随机存取存储器的读出电路100a的电路时序示意图，接下来，以图2a中对读出电路100a各部件的标号为参考，对读出电路100a分别在预充电阶段、放电阶段和放大阶段的工作状态进行说明。

预充电阶段：预充电控制信号PREB以及反相使能信号ENB为低电平，使能信号EN为高电平。由于降压器件130a的存在，充电模块110将第一位线Q和第二位线QB上的电压充电至电压值为VCC-Vth的预设电压Vpreset，其中，VCC为电源电压，Vth为降压器件130a中的第一NMOS晶体管NMOS1的阈值电压。且此时，传输门TG为导通状态，而使读出模块120的第一输入端QSA和第二输入端QBSA处的电压也为上述预设电压Vpreset。需要注意的是，由于反相使能信号ENB为低电平，第二开关电路121为关断状态，所以，在该阶段，读出模块120不工作。静态随机存取存储器字线WL为低电平，晶体管N1和N2为关断状态。

放电阶段：预充电控制信号PREB以及使能信号EN为高电平，反相使能信号ENB为为低电平。静态随机存取存储器字线WL为高电平，晶体管N1和N2导通。以SRAM单元的反相器INV1的输出端为高电平(例如电源电压VCC)，反相器INV2的输出端为低电平为例。第一位线Q被反相器INV1中的PMOS充电，电压从预设电压Vpreset升高。第二位线QB经反相器INV2中的NMOS放电，电压从预设电压Vpreset降低。第一位线Q和第二位线QB产生电压差。相比于现有技术中第一位线Q和第二位线QB都充电到电源电压，本申请的读出电路100能使第一位线Q和第二位线QB在放电阶段能够更快地产生更大的电压差。

此时，读出模块120的第一输入端QSA处的电压与第一位线Q上的电压相等，第二输入端QBSA处的电压与第二位线QB上的电压相等，比第一位线Q上的电压低。

放大阶段：预充电控制信号PREB以及反相使能信号ENB为高电平，使能信号EN为为低电平。此时，第二开关电路121被打开，读出模块120接入地电压VSS，读出模块120处于工作状态。第一输入端QSA处的电压经由第六PMOS晶体管PMOS6进一步上拉至电源电压VCC，第二输入端QBSA处的电压经由第二NMOS晶体管NMOS2以及第四NMOS晶体管NMOS4进一步下拉至地电压VSS。读值输出端C输出第一输出端QSA处的电压，即电源电压VCC，从而读出存储单元N1的“1值”并送至数据总线BUS。

本发明还提供一种电子装置，该电子装置包括静态随机存取存储器和以上实施例所述的读出电路100。该电子装置例如为非易失性存储器。非易失性存储器可以包括例如NAND闪存、NOR闪存、电阻型随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移转矩随机存取存储器(STT-RAM)等。

请参阅图4，图4示出了根据本发明而成的第一实施例所提供的非易失性存储器300的结构示意图，从图中可以很直观的看到根据本发明而成的第一实施例的各组成部分，以及各组成部分的相对位置关系。

如图4所示，非易失性存储器300包括：非易失性存储器单元阵列310，行选择器320，列选择器330，感测电路340，缓冲器350，缓冲器读出电路360，以及数据总线370。非易失性存储器单元阵列310包括行列排布的多个非易失性存储器单元。行选择器320和列选择器330用于对非易失性存储器单元进行寻址。感测电路340用于读出非易失性存储器单元阵列310中的多个非易失性存储器单元(例如一行非易失性存储器单元)所存储的数据，并将数据写入缓冲器350。缓冲器350可以是静态随机存取存储器。缓冲器读出电路360可以是上述实施例的读出电路100，缓冲器读出电路360用于将缓冲器350中的数据读出，读出经由数据总线370输出至主机或控制器。

请参阅图5，图5示出了根据本发明而成的第二实施例所提供的静态随机存取存储器的读出电路400a的结构示意图，从图中可以很直观的看到根据本发明而成的第二实施例的各组成部分，以及各组成部分的相对位置关系。

如图5所示，该第二实施例与第一实施例的结构大致相同，其中，第二实施例中的充电模块410与第一实施例中的充电模块110的作用以及设置位置相同；第二实施例中的降压器件430a与第一实施例中的降压器件130a的作用以及设置位置相同；第二实施例中的传输门TG与第一实施例中的传输门TG的作用以及设置位置相同。

其不同之处在于，在本实施例中，读出电路400a还包括设置于电源电压VCC与电压输入端B之间的第一开关电路440，第一开关电路440用以在不需要读出模块420进行工作的预充电阶段，使读出模块420不接入电源电压VCC，以减小读出电路400a功耗。在本实施例中，第一开关电路440为第七PMOS晶体管PMOS7，其栅极用以接收反相使能信号ENB。

容易理解的是，由于设置了第一开关电路440，所以，在由本实施例而成的其他变形例中，读出模块可以不包括第二开关电路。

进一步地，在本实施例中，读出电路400a的读出模块420为电流镜型(CurrentMirror)灵敏放大器，由第八PMOS晶体管PMOS8、第九PMOS晶体管PMOS9、第五NMOS晶体管NMOS5以及第六NMOS晶体管NMOS6组成，其连接方式请参阅图5所示出的读出电路400a。读值输出端C经由反相器连接节点D，节点D为第九PMOS晶体管PMOS9和第六NMOS晶体管NMOS6的连接节点。当第一位线Q的电压大于第二位线QB的电压时，节点D被下拉到低电平，读值输出端C输出高电平。

请参阅图6，图6示出了根据本发明而成的第三实施例所提供的静态随机存取存储器的读出电路500a的结构示意图，从图中可以很直观的看到根据本发明而成的第三实施例的各组成部分，以及各组成部分的相对位置关系。

如图6所示，该第三实施例与第一实施例的结构大致相同，其中，第三实施例中的充电模块510与第一实施例中的充电模块110的作用以及设置位置相同；第三实施例中的读出模块520(包括第二开关电路521)与第一实施例中的读出模块120(包括第二开关电路121)的作用以及设置位置相同；第三实施例中的降压器件530a与第一实施例中的降压器件130a的作用以及设置位置相同；第三实施例中的传输门TG与第一实施例中的传输门TG的作用以及设置位置相同。

需要说明的是，在第一实施例中，为了提高驱动能力，读出电路100a以及读出电路100b还包括设置于读值输出端C与数据总线BUS之间的第一逻辑电路(图2a以及图2b中均未示出)，例如缓冲器。

与第一实施例所不同的是，在本实施例中，除了具有与上述第一实施例中的第一逻辑电路的作用以及设置位置相同的第一逻辑电路540，本实施例所提供的读出电路500a还包括设置于第二输入端QBSA处的第二逻辑电路550，第二逻辑电路550的输入端与第二输入端QBSA电连接。

容易理解的是，在本实施例中，由于在第二放大点QBSA处设置了与第一缓冲器540相同的第二缓冲器550来匹配第一缓冲器540，使得读出电路500a的两侧更加对称，从而有效地减小了读出电路500a的失配，提高了读出电路500a的灵敏度。

除上述实施例外，本发明还可以有其他实施方式。凡采用等同替换或等效替换形成的技术方案，均落在本发明要求的保护范围。

综上所述，虽然本发明已将优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (10)

1.一种静态随机存取存储器的读出电路，所述静态随机存取存储器具有存储单元以及互补的第一位线和第二位线，其特征在于，所述读出电路包括：

充电模块，具有输入端，并与所述第一位线和所述第二位线连接，所述充电模块用以在预充电阶段将所述第一位线和所述第二位线充电至预设电压；以及，

读出模块，具有用以接入所述电源电压的电压输入端，以及读值输出端，所述读出模块用以根据所述第一位线和所述第二位线的电压差，从所述读值输出端输出所述存储单元的读值；

其中，所述充电模块的输入端与所述电源电压之间连接有降压器件，所述预设电压低于所述电源电压。

2.根据权利要求1所述的读出电路，其特征在于，所述降压器件包括：

第一NMOS晶体管，所述第一NMOS晶体管的栅极以及漏极与所述电源电压电连接。

3.根据权利要求1所述的读出电路，其特征在于，所述降压器件包括：

第一PMOS晶体管，所述第一PMOS晶体管的栅极以及漏极电连接，且所述第一PMOS晶体管的源极与所述电源电压电连接。

4.根据权利要求1所述的读出电路，其特征在于，所述读出电路还包括第一开关电路，设置于所述电源电压与所述电压输入端之间，所述第一开关电路在所述预充电阶段断开。

5.根据权利要求1所述的读出电路，其特征在于，所述读出电路还包括第一逻辑电路以及第二逻辑电路，且所述第一逻辑电路的输入端与所述读值输出端电连接，输出端与数据总线电连接，所述第二逻辑电路的输入端与所述第二位线电连接。

6.根据权利要求1所述的读出电路，其特征在于，所述读出模块为锁存器型灵敏放大器或电流镜型灵敏放大器。

7.根据权利要求1所述的读出电路，其特征在于，所述读出电路还包括设置于所述第一位线与所述读出模块之间的第一传输门和设置于所述第二位线与所述读出模块之间的第二传输门，所述第一传输门和第二传输门用以在所述预充电阶段，使所述读出模块与所述第一位线以及所述第二位线连通，且在所述预充电阶段结束后的放大阶段，使所述读出模块与所述第一位线以及所述第二位线断开。

8.根据权利要求7所述的读出电路，其特征在于，所述读出模块还包括第二开关电路，用以在所述放大阶段，使所述读出模块接入地电压。

9.一种电子装置，其特征在于，包括：

静态随机存取存储器；以及，

如权利要求1-8任一项所述的读出电路。

10.根据权利要求9所述的电子装置，其特征在于，所述电子装置为非易失性存储器。

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