KR20120019682A - 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템 - Google Patents

불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템 Download PDF

Info

Publication number
KR20120019682A
KR20120019682A KR1020100083039A KR20100083039A KR20120019682A KR 20120019682 A KR20120019682 A KR 20120019682A KR 1020100083039 A KR1020100083039 A KR 1020100083039A KR 20100083039 A KR20100083039 A KR 20100083039A KR 20120019682 A KR20120019682 A KR 20120019682A
Authority
KR
South Korea
Prior art keywords
erase
memory
line
lines
memory block
Prior art date
Application number
KR1020100083039A
Other languages
English (en)
Other versions
KR101710089B1 (ko
Inventor
김태영
임영호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100083039A priority Critical patent/KR101710089B1/ko
Priority to US13/038,962 priority patent/US8467246B2/en
Priority to CN201110248483.3A priority patent/CN102385918B/zh
Publication of KR20120019682A publication Critical patent/KR20120019682A/ko
Priority to US13/909,238 priority patent/US8837224B2/en
Application granted granted Critical
Publication of KR101710089B1 publication Critical patent/KR101710089B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치의 동작 방법에 관한 것이다. 각 메모리 블록은 복수의 메모리 셀들을 포함하고, 그리고 각 메모리 블록의 복수의 메모리 셀들은 복수의 워드 라인들에 연결된다. 본 발명의 동작 방법은 소거 커맨드 및 주소를 수신하는 단계, 수신된 소거 커맨드에 응답하여 복수의 메모리 블록들 중 수신된 주소에 대응하는 메모리 블록을 선택하는 단계, 선택된 메모리 블록의 복수의 워드 라인들 중 일부 워드 라인들의 주소들을 저장하는 단계, 선택된 메모리 블록의 복수의 메모리 셀들을 소거하는 단계, 그리고 저장된 주소들에 기반하여, 일부 워드 라인들에 연결된 복수의 메모리 셀들을 각 워드 라인의 단위로 소거 검증하는 단계로 구성된다. 소거 검증하는 단계에서 소거 페일이 검출되면, 소거하는 단계 및 소거 페일된 메모리 셀들에 대응하는 워드 라인으로부터 소거 검증하는 단계가 다시 수행되는 동작 방법.

Description

불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템{NONVOLATILE MEMORY DEVICE, OPERATING METHOD THEREOF AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 반도체 메모리 장치가 연구되고 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템을 제공하는 데에 있다.
본 발명의 다른 목적은 향상된 동작 속도를 갖는 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템을 제공하는 데에 있다.
본 발명의 실시 예에 따른 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서: 각 메모리 블록은 복수의 메모리 셀들을 포함하고, 그리고 상기 각 메모리 블록의 상기 복수의 메모리 셀들은 복수의 워드 라인들에 연결되고, 상기 동작 방법은 소거 커맨드 및 주소를 수신하는 단계; 상기 수신된 소거 커맨드에 응답하여 상기 복수의 메모리 블록들 중 상기 수신된 주소에 대응하는 메모리 블록을 선택하는 단계; 상기 선택된 메모리 블록의 복수의 워드 라인들 중 일부 워드 라인들의 주소들을 저장하는 단계; 상기 선택된 메모리 블록의 복수의 메모리 셀들을 소거하는 단계; 그리고 상기 저장된 주소들에 기반하여, 상기 일부 워드 라인들에 연결된 복수의 메모리 셀들을 각 워드 라인의 단위로 소거 검증하는 단계를 포함하고, 상기 소거 검증하는 단계에서 소거 페일이 검출되면, 상기 소거하는 단계 및 상기 소거 페일된 메모리 셀들에 대응하는 워드 라인으로부터 상기 소거 검증하는 단계가 다시 수행된다.
실시 예로서, 상기 소거 검증하는 단계에서 소거 패스가 검출되면, 상기 일부 워드 라인들 중 상기 일부 워드 라인들 중 상기 소거 페일된 메모리 셀들에 대응하는 워드 라인과 다른 워드 라인에서 상기 소거 검증하는 단계가 다시 수행된다.
실시 예로서, 상기 소거 검증하는 단계는 상기 선택된 메모리 블록의 상기 복수의 워드 라인들 중 소거 검증되는 워드 라인에 소거 검증 전압을 인가하는 단계; 그리고 상기 선택된 메모리 블록의 상기 복수의 워드 라인들 중 나머지 워드 라인들에 턴-온 전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 턴-온 전압은 프로그램 동작 시에 비선택된 워드 라인들에 인가되는 패스 전압과 동일한 레벨을 갖는다.
실시 예로서, 상기 턴-온 전압은 읽기 동작 시에 비선택된 워드 라인들에 인가되는 비선택 읽기 전압과 동일한 레벨을 갖는다.
본 발명의 다른 실시 예에 따른 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서: 각 메모리 블록은 복수의 메모리 셀들을 포함하고, 그리고 상기 각 메모리 블록의 상기 복수의 메모리 셀들은 복수의 워드 라인들에 연결되고, 상기 동작 방법은 소거 커맨드 및 주소를 수신하는 단계; 상기 수신된 소거 커맨드에 응답하여 상기 복수의 메모리 블록들 중 상기 수신된 주소에 대응하는 메모리 블록을 선택하는 단계; 상기 선택된 메모리 블록의 복수의 워드 라인들 중 일부 워드 라인들의 주소들을 저장하는 단계; 상기 저장된 주소들에 기반하여, 상기 일부 워드 라인들 중 하나의 워드 라인을 선택하는 단계; 상기 선택된 메모리 블록의 복수의 메모리 셀들을 소거하는 단계; 그리고 상기 선택된 워드 라인에 연결된 복수의 메모리 셀들을 소거 검증하는 단계를 포함하고, 상기 소거 검증하는 단계에서 소거 페일이 검출되면, 상기 소거하는 단계 및 상기 소거 검증하는 단계가 다시 수행된다.
실시 예로서, 상기 소거 검증하는 단계에서 소거 패스가 검출되면, 상기 일부 워드 라인들 중 상기 소거 패스가 검출된 메모리 셀들에 대응하는 워드 라인과 다른 워드 라인 선택되고 그리고 상기 소거 검증하는 단계가 다시 수행된다.
본 발명의 또다른 실시 예에 따른 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서: 각 메모리 블록은 복수의 메모리 셀들을 포함하고, 그리고 상기 각 메모리 블록의 상기 복수의 메모리 셀들은 복수의 워드 라인들에 연결되고, 상기 동작 방법은 소거 커맨드 및 주소를 수신하는 단계; 상기 수신된 소거 커맨드에 응답하여 상기 복수의 메모리 블록들 중 상기 수신된 주소에 대응하는 메모리 블록을 선택하는 단계; 상기 선택된 메모리 블록의 복수의 워드 라인들 중 일부 워드 라인들의 주소들을 저장하는 단계; 상기 선택된 메모리 블록의 복수의 메모리 셀들을 소거하는 단계; 그리고 소거 패스된 메모리 셀들에 대응하는 워드 라인의 주소를 삭제하며, 상기 저장된 주소들에 대응하는 복수의 메모리 셀들을 각 워드 라인의 단위로 소거 검증하는 단계를 포함한다.
실시 예로서, 상기 소거 검증하는 단계 후에 적어도 하나의 워드 라인의 주소가 저장된 때에, 상기 소거 검증하는 단계가 다시 수행된다.
본 발명의 또다른 실시 예에 따른 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서: 각 메모리 블록은 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하고, 상기 각 메모리 블록의 상기 복수의 메모리 셀들은 복수의 워드 라인들에 연결되고, 그리고 상기 각 메모리 블록은 복수의 스트링 선택 라인들 및 복수의 접지 선택 라인들에 연결되고, 상기 동작 방법은 소거 커맨드 및 주소를 수신하는 단계; 상기 수신된 소거 커맨드에 응답하여 상기 복수의 메모리 블록들 중 상기 수신된 주소에 대응하는 메모리 블록을 선택하는 단계; 상기 선택된 메모리 블록의 복수의 워드 라인들 중 일부 워드 라인들의 주소들을 저장하는 단계; 상기 선택된 메모리 블록의 상기 복수의 메모리 셀들을 소거하는 단계; 상기 선택된 메모리 블록의 복수의 스트링 선택 라인들 중 제 1 스트링 선택 라인을 선택하는 단계; 그리고 상기 저장된 주소들에 기반하여, 상기 선택된 스트링 선택 라인에 대응하고 그리고 상기 일부 워드 라인들에 연결된 복수의 메모리 셀들을 각 워드 라인의 단위로 소거 검증하는 단계를 포함하고, 상기 소거 검증하는 단계에서 소거 페일이 검출되면, 상기 소거하는 단계 및 상기 소거 페일된 메모리 셀들에 대응하는 워드 라인으로부터 상기 소거 검증하는 단계가 다시 수행된다.
실시 예로서, 상기 선택된 스트링 선택 라인에 대응하고 그리고 상기 일부 워드 라인들에 연결된 복수의 메모리 셀들이 소거 패스되면, 상기 선택된 메모리 블록의 상기 복수의 스트링 선택 라인들 중 상기 제 1 스트링 선택 라인과 다른 제 2 스트링 선택 라인이 선택되고, 그리고 상기 소거 검증하는 단계가 다시 수행된다.
실시 예로서, 상기 선택된 메모리 블록의 상기 복수의 스트링 선택 라인들 중 하나의 스트링 선택 라인을 선택하는 단계에서, 상기 선택된 메모리 블록의 상기 복수의 스트링 선택 라인들 중 일부 스트링 선택 라인들의 선택은 금지된다.
실시 예로서, 상기 각 메모리 블록의 복수의 접지 선택 라인들은 공통으로 연결된다.
실시 예로서, 상기 소거 검증하는 단계는 상기 선택된 메모리 블록의 상기 복수의 스트링 선택 라인들 중 상기 선택된 스트링 선택 라인에 턴-온 전압을 인가하는 단계; 그리고 상기 선택된 메모리 블록의 상기 복수의 스트링 선택 라인들 중 비선택된 적어도 하나의 스트링 선택 라인에 턴-오프 전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 각 메모리 블록을 준비하는 단계를 더 포함하고, 상기 각 메모리 블록을 준비하는 단계는 상기 기판 상의 제 1 방향을 따라 신장되고, 상기 기판과 교차하는 제 2 방향을 따라 적층되고, 그리고 상기 기판 상의 제 3 방향을 따라 특정 거리 만큼 이격되어 제공되는 구조물들을 준비하는 단계; 그리고 상기 구조물들에 기반하여 상기 복수의 메모리 셀들을 구성하는 단계를 포함하고, 각 구조물에서, 상기 제 1 방향을 따라 특정 거리만큼 이격되며 상기 제 2 방향을 따라 각 구조물을 관통하여 상기 기판에 접촉하는 필라들이 제공되고, 그리고 상기 기판 상에서 상기 제 1 방향은 상기 제 3 방향과 교차한다.
실시 예로서, 상기 각 메모리 블록을 준비하는 단계는 상기 기판 중 상기 구조물들 사이의 영역들에 제공되는 도핑 영역들을 준비하는 단계를 더 포함하고, 상기 도핑 영역들은 공통 소스 라인으로 동작한다.
실시 예로서, 상기 각 구조물은 상기 제 2 방향을 따라 반복적으로 적층되는 금속 물질들 및 절연 물질들을 포함하고, 상기 금속 물질들은 상기 각 메모리 블록의 상기 복수의 메모리 셀들의 게이트들로 동작한다.
실시 예로서, 상기 각 메모리 블록을 준비하는 단계를 더 포함하고, 상기 각 메모리 블록을 준비하는 단계는 상기 기판 상의 제 1 방향 및 제 3 방향을 따라 신장되고, 그리고 상기 기판과 교차하는 제 2 방향을 따라 적층되는 구조물을 준비하는 단계; 그리고 상기 구조물에 기반하여 상기 복수의 메모리 셀들을 구성하는 단계를 포함하고, 상기 구조물에서, 상기 제 1 방향 및 제 3 방향을 따라 특정 거리만큼 이격되며 상기 제 2 방향을 따라 상기 구조물을 관통하여 상기 기판에 접촉하는 필라들이 제공되고, 상기 기판 상에서 상기 제 1 방향은 상기 제 3 방향과 교차하고, 상기 기판 중 상기 구조물에 대응하는 영역에 공통 소스 라인으로 동작하는 도핑 영역이 제공된다.
실시 예로서, 상기 각 메모리 블록을 준비하는 단계를 더 포함하고, 상기 각 메모리 블록을 준비하는 단계는 상기 기판 상의 제 1 방향을 따라 신장되고, 상기 기판과 교차하는 제 2 방향을 따라 적층되고, 그리고 상기 기판 상의 제 3 방향을 따라 특정 거리 만큼 이격되어 제공되는 구조물들을 준비하는 단계; 그리고 상기 구조물들에 기반하여 상기 복수의 메모리 셀들을 구성하는 단계를 포함하고, 각 구조물에서, 상기 제 3 방향을 따라 특정 거리 만큼 이격되는 필라 쌍들이 제공되고, 상기 구조물들 중 제 1 구조물의 한 쌍의 필라들 중 하나의 필라와 제 2 구조물의 한 쌍의 필라들 중 하나의 필라는 상기 제 2 방향을 따라 상기 제 1 구조물 및 상기 제 2 구조물을 각각 관통하여 상기 기판에 접촉하고, 그리고 상기 기판에서 상기 제 3 방향을 따라 신장되어 서로 연결되고, 상기 기판 상에서 상기 제 1 방향은 상기 제 3 방향과 교차한다.
본 발명의 또다른 실시 예에 따른 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서: 각 메모리 블록은 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하고, 상기 각 메모리 블록의 상기 복수의 메모리 셀들은 복수의 워드 라인들에 연결되고, 그리고 상기 각 메모리 블록은 복수의 스트링 선택 라인들 및 복수의 접지 선택 라인들에 연결되고, 상기 동작 방법은 소거 커맨드 및 주소를 수신하는 단계; 상기 수신된 소거 커맨드에 응답하여 상기 복수의 메모리 블록들 중 상기 수신된 주소에 대응하는 메모리 블록을 선택하는 단계; 상기 선택된 메모리 블록의 복수의 워드 라인들 중 일부 워드 라인들의 주소들을 저장하는 단계; 스트링 선택 라인 카운트를 초기화하는 단계; 상기 스트링 선택 라인 카운트에 대응하는 스트링 선택 라인 주소를 발생하는 단계; 상기 선택된 메모리 블록의 복수의 스트링 선택 라인들 중 상기 발생된 스트링 선택 라인 주소에 대응하는 스트링 선택 라인을 선택하는 단계; 상기 저장된 주소들에 기반하여, 상기 일부 워드 라인들 중 하나의 워드 라인을 선택하는 단계; 상기 선택된 메모리 블록의 복수의 메모리 셀들을 소거하는 단계; 그리고 상기 선택된 스트링 선택 라인 및 상기 선택된 워드 라인에 대응하는 복수의 메모리 셀들을 소거 검증하는 단계를 포함하고, 상기 소거 검증하는 단계에서 소거 페일이 검출되면, 상기 소거하는 단계 및 상기 소거 검증하는 단계가 다시 수행된다.
실시 예로서, 상기 소거 검증하는 단계에서 소거 패스가 검출되면, 상기 저장된 주소들에 기반하여 상기 일부 워드 라인들 중 상기 소거 패스가 검출된 메모리 셀들에 대응하는 워드 라인과 다른 워드 라인이 선택되고 그리고 상기 소거 검증하는 단계가 다시 수행된다.
실시 예로서, 상기 선택된 스트링 선택 라인에 대응하고 그리고 상기 일부 워드 라인들에 연결된 복수의 메모리 셀들이 소거 패스되면, 상기 스트링 선택 라인 카운트가 증가되고, 상기 스트링 선택 라인 카운트에 대응하는 스트링 선택 라인 주소가 발생되고, 상기 발생된 스트링 선택 라인 주소에 대응하는 스트링 선택 라인이 선택되고, 그리고 상기 소거 검증하는 단계가 다시 수행된다.
본 발명의 또다른 실시 예에 따른 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서: 각 메모리 블록은 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하고, 상기 각 메모리 블록의 상기 복수의 메모리 셀들은 복수의 워드 라인들에 연결되고, 그리고 상기 각 메모리 블록은 복수의 스트링 선택 라인들 및 복수의 접지 선택 라인들에 연결되고, 상기 동작 방법은 소거 커맨드 및 주소를 수신하는 단계; 상기 수신된 소거 커맨드에 응답하여 상기 복수의 메모리 블록들 중 상기 수신된 주소에 대응하는 메모리 블록을 선택하는 단계; 상기 선택된 메모리 블록의 복수의 워드 라인들 중 일부 워드 라인들의 주소들을 저장하는 단계; 스트링 선택 라인 카운트를 초기화하는 단계; 상기 선택된 메모리 블록의 복수의 메모리 셀들을 소거하는 단계; 상기 스트링 선택 라인 카운트에 대응하는 스트링 선택 라인 주소를 발생하는 단계; 상기 선택된 메모리 블록의 복수의 스트링 선택 라인들 중 상기 발생된 스트링 선택 라인 주소에 대응하는 스트링 선택 라인을 선택하는 단계; 소거 패스가 검출된 메모리 셀들에 대응하는 워드 라인의 주소를 삭제하며, 상기 선택된 스트링 선택 라인 및 상기 저장된 주소들에 대응하는 복수의 메모리 셀들을 각 워드 라인의 단위로 소거 검증하는 단계를 포함한다.
실시 예로서, 상기 소거 검증하는 단계 후에 적어도 하나의 워드 라인의 주소가 저장된 때에, 상기 소거 검증하는 단계가 다시 수행된다.
실시 예로서, 상기 선택된 스트링 선택 라인 및 상기 저장된 주소들에 대응하는 복수의 메모리 셀들이 소거 패스되면, 상기 일부 워드 라인들의 주소들을 저장하는 단계가 다시 수행되고, 상기 스트링 선택 라인 카운트가 증가되고, 상기 스트링 선택 라인 주소를 발생하는 단계, 상기 스트링 선택 라인을 선택하는 단계, 그리고 상기 소거 검증하는 단계가 다시 수행된다.
본 발명의 또다른 실시 예에 따른 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서: 각 메모리 블록은 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하고, 상기 각 메모리 블록의 상기 복수의 메모리 셀들은 복수의 워드 라인들에 연결되고, 그리고 상기 각 메모리 블록은 복수의 스트링 선택 라인들 및 복수의 접지 선택 라인들에 연결되고, 상기 동작 방법은 소거 커맨드 및 주소를 수신하는 단계; 상기 수신된 소거 커맨드에 응답하여 상기 복수의 메모리 블록들 중 상기 수신된 주소에 대응하는 메모리 블록을 선택하는 단계; 상기 선택된 메모리 블록의 복수의 스트링 선택 라인들 중 일부 스트링 선택 라인들의 스트링 선택 라인 주소들을 저장하는 단계; 상기 선택된 메모리 블록의 복수의 워드 라인들 중 일부 워드 라인들의 주소들을 저장하는 단계; 상기 저장된 스트링 선택 라인 주소들에 기반하여, 상기 일부 스트링 선택 라인들 중 제 1 스트링 선택 라인을 선택하는 단계; 상기 저장된 주소들에 기반하여, 상기 일부 워드 라인들 중 하나의 워드 라인을 선택하는 단계; 상기 선택된 메모리 블록의 복수의 메모리 셀들을 소거하는 단계; 그리고 상기 선택된 스트링 선택 라인 및 상기 선택된 워드 라인에 대응하는 복수의 메모리 셀들을 소거 검증하는 단계를 포함하고, 상기 소거 검증하는 단계에서 소거 페일이 검출되면, 상기 소거하는 단계 및 상기 소거 검증하는 단계가 다시 수행된다.
실시 예로서, 상기 선택된 스트링 선택 라인 및 상기 선택된 워드 라인에 대응하는 상기 복수의 메모리 셀들이 소거 패스되면, 상기 저장된 스트링 선택 라인 주소들에 기반하여 상기 일부 스트링 선택 라인들 중 상기 제 1 스트링 선택 라인과 다른 제 2 스트링 선택 라인이 선택되고, 그리고 상기 소거 검증하는 단계가 다시 수행된다.
본 발명의 또다른 실시 예에 따른 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서: 각 메모리 블록은 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하고, 상기 각 메모리 블록의 상기 복수의 메모리 셀들은 복수의 워드 라인들에 연결되고, 그리고 상기 각 메모리 블록은 복수의 스트링 선택 라인들 및 복수의 접지 선택 라인들에 연결되고, 상기 동작 방법은 소거 커맨드 및 주소를 수신하는 단계; 상기 수신된 소거 커맨드에 응답하여 상기 복수의 메모리 블록들 중 상기 수신된 주소에 대응하는 메모리 블록을 선택하는 단계; 상기 선택된 메모리 블록의 복수의 스트링 선택 라인들 중 일부 스트링 선택 라인들의 스트링 선택 라인 주소들을 저장하는 단계; 상기 선택된 메모리 블록의 복수의 워드 라인들 중 일부 워드 라인들의 주소들을 저장하는 단계; 상기 저장된 스트링 선택 라인 주소들에 기반하여, 상기 일부 스트링 선택 라인들 중 제 1 스트링 선택 라인을 선택하는 단계; 상기 선택된 메모리 블록의 복수의 메모리 셀들을 소거하는 단계; 그리고 소거 패스된 메모리 셀들에 대응하는 워드 라인의 주소를 삭제하며, 상기 선택된 스트링 선택 라인 및 상기 저장된 주소들에 대응하는 복수의 메모리 셀들을 각 워드 라인의 단위로 소거 검증하는 단계를 포함한다.
실시 예로서, 상기 선택된 스트링 선택 라인 및 상기 저장된 주소들에 대응하는 상기 복수의 메모리 셀들이 소거 패스되면, 상기 저장된 스트링 선택 라인 주소들에 기반하여 상기 일부 스트링 선택 라인들 중 상기 제 1 스트링 선택 라인과 다른 제 2 스트링 선택 라인이 선택되고, 그리고 상기 소거 검증하는 단계가 다시 수행된다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 복수의 워드 라인들을 통해 상기 복수의 메모리 블록들에 연결되는 디코더; 복수의 비트 라인들을 통해 상기 복수의 메모리 블록들에 연결되는 읽기 및 쓰기부; 적어도 하나의 워드 라인의 주소들을 저장하도록 구성되는 워드 라인 주소 래치; 상기 메모리 셀 어레이 및 상기 디코더에 전압을 공급하도록 구성되는 전압 생성부; 그리고 상기 복수의 메모리 블록들 중 수신된 소거 주소에 대응하는 메모리 블록이 선택되도록, 그리고 상기 선택된 메모리 블록이 소거 및 소거 검증되도록 상기 디코더, 상기 읽기 및 쓰기부, 그리고 상기 전압 생성부를 제어하는 제어 로직을 포함하고, 상기 선택된 메모리 블록의 워드 라인들 중 일부 워드 라인들의 주소들이 상기 워드 라인 주소 래치에 저장되고, 상기 소거 검증 시에, 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들에 연결된 복수의 메모리 셀들이 각 워드 라인의 단위로 소거 검증되고, 상기 소거 검증 시에 소거 페일이 검출되면, 상기 선택된 메모리 블록이 다시 소거되고 그리고 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 상기 복수의 메모리 셀들이 상기 소거 페일된 메모리 셀들에 대응하는 워드 라인으로부터 각 워드 라인의 단위로 다시 소거 검증된다.
실시 예로서, 상기 소거 검증 시에 소거 패스가 검출되면, 상기 워드 라인 주소 래치에 저장된 주소들에 기반하여 상기 일부 워드 라인들 중 상기 소거 페일된 메모리 셀들에 대응하는 워드 라인과 다른 워드 라인에 연결된 메모리 셀들이 소거 검증된다.
실시 예로서, 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들 중 하나가 선택되고, 상기 소거 검증 시에, 상기 선택된 워드 라인에 연결된 복수의 메모리 셀들이 소거 검증되고, 상기 소거 검증 시에 소거 페일이 검출되면, 상기 선택된 메모리 블록이 다시 소거되고, 그리고 상기 선택된 워드 라인에 연결된 복수의 메모리 셀들이 다시 소거 검증된다.
실시 예로서, 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들 중 하나가 선택되고, 상기 소거 검증 시에, 상기 선택된 워드 라인에 연결된 복수의 메모리 셀들이 소거 검증되고, 상기 소거 검증 시에 소거 패스가 검출되면, 상기 선택된 워드 라인의 주소는 상기 워드 라인 주소 래치로부터 삭제된다.
실시 예로서, 상기 소거 검증 시에 소거 페일이 검출되어도, 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들에 연결된 복수의 메모리 셀들이 모두 소거 검증될 때까지 상기 소거 검증하는 단계는 지속된다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 각 메모리 블록은 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하고, 상기 각 메모리 블록은 복수의 워드 라인들, 복수의 스트링 선택 라인들, 그리고 복수의 접지 선택 라인들에 연결되고; 상기 복수의 워드 라인들, 상기 복수의 스트링 선택 라인들, 그리고 상기 복수의 접지 선택 라인들을 통해 상기 각 메모리 블록에 연결되는 디코더; 복수의 비트 라인들을 통해 상기 각 메모리 블록에 연결되는 읽기 및 쓰기부; 적어도 하나의 워드 라인들의 주소들을 저장하도록 구성되는 워드 라인 주소 래치; 상기 메모리 셀 어레이 및 상기 디코더에 전압을 공급하도록 구성되는 전압 생성부; 그리고 상기 복수의 메모리 블록들 중 수신된 소거 주소에 대응하는 메모리 블록이 선택되도록, 그리고 상기 선택된 메모리 블록이 소거 및 소거 검증되도록 상기 디코더, 상기 읽기 및 쓰기부, 그리고 상기 전압 생성부를 제어하는 제어 로직을 포함하고, 상기 선택된 메모리 블록의 워드 라인들 중 일부 워드 라인들의 주소들이 상기 워드 라인 주소 래치에 저장되고, 상기 선택된 메모리 블록의 복수의 스트링 선택 라인들 중 하나의 스트링 선택 라인이 선택되고, 상기 소거 검증 시에, 상기 선택된 스트링 선택 라인에 대응하고 그리고 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들에 연결된 복수의 메모리 셀들이 각 워드 라인의 단위로 소거 검증되고, 상기 소거 검증 시에 소거 페일이 검출되면, 상기 선택된 메모리 블록이 다시 소거되고, 그리고 상기 선택된 스트링 선택 라인에 대응하고 그리고 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들에 연결된 상기 복수의 메모리 셀들이 상기 소거 페일된 메모리 셀들에 대응하는 워드 라인으로부터 각 워드 라인의 단위로 다시 소거 검증된다.
실시 예로서, 상기 복수의 스트링 선택 라인들 중 하나의 스트링 선택 라인에 대응하는 카운트 값을 갖는 스트링 선택 라인 주소 카운터를 더 포함하고, 상기 스트링 선택 라인 주소 카운트의 카운트 값은 스트링 선택 라인 주소로 변환되고, 그리고 상기 변환된 스트링 선택 라인 주소에 대응하는 스트링 선택 라인이 선택되고, 상기 선택된 스트링 선택 라인에 대응하고 그리고 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들에 연결된 복수의 메모리 셀들이 소거 패스되면, 상기 스트링 선택 라인 주소 카운터의 카운트값이 조절된다.
실시 예로서, 적어도 하나의 스트링 선택 라인 주소를 저장하도록 구성되는 스트링 선택 라인 주소 래치를 더 포함하고, 상기 선택된 메모리 블록의 상기 복수의 스트링 선택 라인들 중 일부 스트링 선택 라인들의 주소들이 상기 스트링 선택 라인 주소 래치에 저장되고, 그리고 상기 스트링 선택 라인 주소 래치에 저장된 주소들 중 제 1 스트링 선택 라인이 선택되고, 상기 선택된 스트링 선택 라인에 대응하고 그리고 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들에 연결된 복수의 메모리 셀들이 소거 패스되면, 상기 스트링 선택 라인 주소 래치에 저장된 주소들에 대응하는 스트링 선택 라인들 중 상기 제 1 스트링 선택 라인과 상이한 제 2 스트링 선택 라인이 선택된다.
실시 예로서, 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들 중 하나가 선택되고, 상기 소거 검증 시에, 상기 선택된 스트링 선택 라인에 대응하고 그리고 상기 선택된 워드 라인에 연결된 복수의 메모리 셀들이 소거 검증되고, 상기 소거 검증 시에 소거 페일이 검출되면, 상기 선택된 메모리 블록이 다시 소거되고, 그리고 상기 선택된 스트링 선택 라인에 대응하고 그리고 상기 선택된 워드 라인에 연결된 복수의 메모리 셀들이 다시 소거 검증된다.
실시 예로서, 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들 중 하나가 선택되고, 상기 소거 검증 시에, 상기 선택된 워드 라인에 연결된 복수의 메모리 셀들이 소거 검증되고, 상기 소거 검증 시에 소거 패스가 검출되면, 상기 선택된 워드 라인의 주소는 상기 워드 라인 주소 래치로부터 삭제된다.
실시 예로서, 상기 각 메모리 블록은 상기 기판 상의 제 1 방향을 따라 신장되고, 상기 기판과 교차하는 제 2 방향을 따라 적층되고, 그리고 상기 기판 상의 제 3 방향을 따라 특정 거리 만큼 이격되어 제공되는 구조물들; 그리고 각 구조물에서, 상기 제 1 방향을 따라 특정 거리만큼 이격되어 제공되며 상기 제 2 방향을 따라 각 구조물을 관통하여 상기 기판에 접촉하는 필라들을 포함하고, 상기 기판 상에서 상기 제 1 방향은 상기 제 3 방향과 교차하고, 상기 구조물들 및 상기 필라들은 상기 복수의 메모리 셀들을 포함하는 상기 복수의 메모리 셀 그룹들을 구성한다.
실시 예로서, 상기 각 메모리 블록은 상기 기판 중 상기 구조물들 사이의 영역에 제공되는 도핑 영역들을 더 포함하고, 상기 도핑 영역들은 공통 소스 라인으로 동작한다.
실시 예로서, 각 구조물은 상기 제 2 방향을 따라 반복적으로 적층되는 금속 물질 및 절연 물질을 포함하고, 상기 금속 물질은 상기 복수의 메모리 셀들의 게이트로 동작한다.
실시 예로서, 상기 각 메모리 블록은 상기 기판 상의 제 1 방향 및 제 3 방향을 따라 신장되고, 그리고 상기 기판과 교차하는 제 2 방향을 따라 적층되는 구조물; 그리고 상기 제 1 방향 및 제 3 방향을 따라 특정 거리만큼 이격되어 제공되며 상기 제 2 방향을 따라 상기 구조물을 관통하여 상기 기판에 접촉하는 필라들을 포함하고, 상기 기판 상에서 상기 제 1 방향은 상기 제 3 방향과 교차하고, 상기 구조물 및 상기 필라들은 상기 복수의 메모리 셀들을 포함하는 상기 복수의 메모리 셀 그룹들을 구성한다.
실시 예로서, 상기 각 메모리 블록은 상기 기판 상의 제 1 방향을 따라 신장되고, 상기 기판과 교차하는 제 2 방향을 따라 적층되고, 그리고 상기 기판 상의 제 3 방향을 따라 특정 거리 만큼 이격되어 제공되는 구조물들; 그리고 각 구조물에서, 상기 제 3 방향을 따라 특정 거리 만큼 이격되어 제공되는 필라 쌍들을 포함하고, 상기 구조물들 제 1 구조물의 한 쌍의 필라들 중 하나의 필라와 제 2 구조물의 한 쌍의 필라들 중 하나의 필라는 상기 제 2 방향을 따라 상기 제 1 구조물 및 상기 제 2 구조물을 각각 관통하여 상기 기판에 접촉하고, 그리고 상기 기판에서 상기 제 3 방향을 따라 신장되어 서로 연결되고, 상기 구조물들 및 상기 필라 쌍들은 상기 복수의 메모리 셀들을 포함하는 상기 복수의 메모리 셀 그룹들을 구성한다.
실시 예로서, 상기 각 메모리 블록의 상기 복수의 접지 선택 라인들은 공통으로 연결된다.
실시 예로서, 상기 선택된 스트링 선택 라인에 대응하고 그리고 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들에 연결된 복수의 메모리 셀들이 소거 패스되면, 상기 선택된 메모리 블록의 상기 복수의 스트링 선택 라인들 중 다른 스트링 선택 라인이 선택되고, 그리고 상기 소거 검증이 다시 수행된다.
본 발명의 또다른 실시 예에 따른 불휘발성 메모리 장치는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 복수의 워드 라인들을 통해 상기 복수의 메모리 블록들에 연결되는 디코더; 복수의 비트 라인들을 통해 상기 복수의 메모리 블록들에 연결되는 읽기 및 쓰기부; 각 메모리 블록의 복수의 워드 라인들 중 일부 워드 라인들의 주소들을 적어도 하나의 퓨즈를 이용하여 저장하도록 구성되는 퓨즈부; 적어도 하나의 워드 라인의 주소들을 저장하도록 구성되는 워드 라인 주소 래치; 상기 메모리 셀 어레이 및 상기 디코더에 전압을 공급하도록 구성되는 전압 생성부; 그리고 상기 복수의 메모리 블록들 중 수신된 소거 주소에 대응하는 메모리 블록이 선택되도록, 그리고 상기 선택된 메모리 블록이 소거 및 소거 검증되도록 상기 디코더, 상기 읽기 및 쓰기부, 그리고 상기 전압 생성부를 제어하는 제어 로직을 포함하고, 상기 퓨즈부에 저장된 일부 워드 라인들의 주소들이 상기 워드 라인 주소 래치에 저장되고, 상기 소거 검증 시에, 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들에 연결된 복수의 메모리 셀들이 각 워드 라인의 단위로 소거 검증되고, 상기 소거 검증 시에 소거 페일이 검출되면, 상기 선택된 메모리 블록이 다시 소거되고 그리고 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 상기 복수의 메모리 셀들이 상기 소거 페일된 메모리 셀들에 대응하는 워드 라인으로부터 각 워드 라인의 단위로 다시 소거 검증된다.
본 발명의 또다른 실시 예에 따른 불휘발성 메모리 장치는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 각 메모리 블록은 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하고, 상기 각 메모리 블록은 복수의 워드 라인들, 복수의 스트링 선택 라인들, 그리고 복수의 접지 선택 라인들에 연결되고; 상기 복수의 워드 라인들, 상기 복수의 스트링 선택 라인들, 그리고 상기 복수의 접지 선택 라인들을 통해 상기 각 메모리 블록에 연결되는 디코더; 복수의 비트 라인들을 통해 상기 각 메모리 블록에 연결되는 읽기 및 쓰기부; 각 메모리 블록의 복수의 워드 라인들 중 일부 워드 라인들의 주소들을 적어도 하나의 퓨즈를 이용하여 저장하도록 구성되는 퓨즈부; 적어도 하나의 워드 라인들의 주소들을 저장하도록 구성되는 워드 라인 주소 래치; 상기 메모리 셀 어레이 및 상기 디코더에 전압을 공급하도록 구성되는 전압 생성부; 그리고 상기 복수의 메모리 블록들 중 수신된 소거 주소에 대응하는 메모리 블록이 선택되도록, 그리고 상기 선택된 메모리 블록이 소거 및 소거 검증되도록 상기 디코더, 상기 읽기 및 쓰기부, 그리고 상기 전압 생성부를 제어하는 제어 로직을 포함하고, 상기 퓨즈부에 저장된 일부 워드 라인들의 주소들이 상기 워드 라인 주소 래치에 저장되고, 상기 선택된 메모리 블록의 복수의 스트링 선택 라인들 중 하나의 스트링 선택 라인이 선택되고, 상기 소거 검증 시에, 상기 선택된 스트링 선택 라인에 대응하고 그리고 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들에 연결된 복수의 메모리 셀들이 각 워드 라인의 단위로 소거 검증되고, 상기 소거 검증 시에 소거 페일이 검출되면, 상기 선택된 메모리 블록이 다시 소거되고, 그리고 상기 선택된 스트링 선택 라인에 대응하고 그리고 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들에 연결된 상기 복수의 메모리 셀들이 상기 소거 페일된 메모리 셀들에 대응하는 워드 라인으로부터 각 워드 라인의 단위로 다시 소거 검증된다.
실시 예로서, 적어도 하나의 스트링 선택 라인 주소를 저장하도록 구성되는 스트링 선택 라인 주소 래치를 더 포함하고, 상기 퓨즈부는 상기 각 메모리 블록의 상기 복수의 스트링 선택 라인들 중 일부 스트링 선택 라인들의 주소들을 저장하도록 더 구성되고, 상기 퓨즈부에 저장된 상기 일부 스트링 선택 라인들의 주소들은 상기 스트링 선택 라인 주소 래치에 저장되고, 상기 스트링 선택 라인 주소 래치에 저장된 주소들에 대응하는 스트링 선택 라인들 중 하나가 선택된다.
본 발명의 실시 예에 따른 메모리 시스템은 불휘발성 메모리 장치; 그리고 상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고, 상기 불휘발성 메모리 장치는 상기 컨트롤러부터 수신되는 소거 커맨드 및 주소에 응답하여 소거 및 소거 검증을 수행하고, 그리고 상기 소거 및 소거 검증의 결과를 상기 컨트롤러에 전송하도록 구성되고, 상기 불휘발성 메모리 장치는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 복수의 워드 라인들을 통해 상기 복수의 메모리 블록들에 연결되는 디코더; 복수의 비트 라인들을 통해 상기 복수의 메모리 블록들에 연결되는 읽기 및 쓰기부; 적어도 하나의 워드 라인의 주소들을 저장하도록 구성되는 워드 라인 주소 래치; 상기 메모리 셀 어레이 및 상기 디코더에 전압을 공급하도록 구성되는 전압 생성부; 그리고 상기 복수의 메모리 블록들 중 수신된 소거 주소에 대응하는 메모리 블록이 선택되도록, 그리고 상기 선택된 메모리 블록이 소거 및 소거 검증되도록 상기 디코더, 상기 읽기 및 쓰기부, 그리고 상기 전압 생성부를 제어하는 제어 로직을 포함하고, 상기 선택된 메모리 블록의 워드 라인들 중 일부 워드 라인들의 주소들이 상기 워드 라인 주소 래치에 저장되고, 상기 소거 검증 시에, 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들에 연결된 복수의 메모리 셀들이 각 워드 라인의 단위로 소거 검증되고, 상기 소거 검증 시에 소거 페일이 검출되면, 상기 선택된 메모리 블록이 다시 소거되고 그리고 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 상기 복수의 메모리 셀들이 상기 소거 페일된 메모리 셀들에 대응하는 워드 라인으로부터 각 워드 라인의 단위로 다시 소거 검증된다.
실시 예로서, 상기 불휘발성 메모리 장치 및 상기 컨트롤러는 솔리드 스테이트 드라이브(Solid State Drive, SSD)를 구성한다.
본 발명에 의하면, 소거 동작 시에 워드 라인 단위로 소거 검증이 수행된다. 따라서, 소거된 메모리 셀들의 문턱 전압이 목표값으로 제어되므로 향상된 신뢰성을 갖는 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템이 제공된다.
도 1은 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 3은 도 1의 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 4는 도 2의 메모리 블록들 중 하나를 보여주는 사시도이다.
도 5는 도 4의 메모리 블록의 Ⅰ-Ⅰ' 선에 따른 단면도이다.
도 6은 도 4 및 도 5를 참조하여 설명된 메모리 블록의 등가 회로를 보여주는 회로도이다.
도 7은 불휘발성 메모리 장치의 제 1 실시 예에 따른 소거 방법을 더 상세하게 보여주는 순서도이다.
도 8은 도 1의 불휘발성 메모리 장치의 소거 시의 전압 조건들을 보여주는 테이블이다.
도 9는 도 8의 전압 조건들에 따른 전압 변화를 보여주는 타이밍도이다.
도 10은 도 1의 불휘발성 메모리 장치의 소거 검증 시의 전압 조건들을 보여주는 테이블이다.
도 11은 도 10의 전압 조건들에 따른 전압 변화를 보여주는 타이밍도이다.
도 12는 불휘발성 메모리 장치의 제 2 실시 예에 따른 소거 방법을 더 상세하게 보여주는 순서도이다.
도 13은 본 발명의 제 2 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 14는 도 13의 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 15는 도 13의 불휘발성 메모리 장치의 메모리 블록들 중 하나의 제 1 실시 예를 보여주는 사시도이다.
도 16은 도 15의 메모리 블록의 Ⅱ-Ⅱ' 선에 따른 단면도이다.
도 17은 본 발명의 제 1 실시 예에 따른 트랜지스터 구조를 보여주는 단면도이다.
도 18은 본 발명의 제 2 실시 예에 따른 트랜지스터 구조를 보여주는 단면도이다.
도 19는 본 발명의 제 3 실시 예에 따른 트랜지스터 구조를 보여주는 단면도이다.
도 20은 본 발명의 제 4 실시 예에 따른 트랜지스터 구조를 보여주는 단면도이다.
도 21은 도 15의 메모리 블록의 제 1 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 22는 도 14를 참조하여 설명된 소거 방법의 더 상세한 제 1 실시 예를 보여주는 순서도이다.
도 23은 도 13의 불휘발성 메모리 장치의 소거 시의 전압 조건들을 보여주는 테이블이다.
도 24는 도 23의 전압 조건들에 따른 전압 변화를 보여주는 타이밍도이다.
도 25는 도 23 및 도 24에 따른 전압들이 인가된 메모리 블록의 하나의 낸드 스트링의 단면도이다.
도 26은 도 13의 불휘발성 메모리 장치의 소거 검증 시의 전압 조건들을 보여주는 테이블이다.
도 27은 도 26의 전압 조건들에 따른 전압 변화를 보여주는 타이밍도이다.
도 28는 도 26 및 도 27에 따른 전압들이 인가된 메모리 블록의 하나의 낸드 스트링의 단면도이다.
도 29는 도 15의 메모리 블록의 제 2 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 30은 소거 시에 도 15의 메모리 블록의 제 2 실시 예에 따른 등가 회로에 인가되는 전압 조건들을 보여주는 테이블이다.
도 31은 도 30의 전압 조건들에 따른 전압 변화를 보여주는 타이밍도이다.
도 32는 도 30 및 도 31에 따른 전압들이 인가된 메모리 블록의 하나의 낸드 스트링의 단면도이다.
도 33은 소거 검증 시에 도 15의 메모리 블록의 제 2 실시 예에 따른 등가 회로에 인가되는 전압 조건들을 보여주는 테이블이다.
도 34는 도 33의 전압 조건들에 따른 전압 변화를 보여주는 타이밍도이다.
도 35는 도 33 및 도 34에 따른 전압들이 인가된 메모리 블록의 하나의 낸드 스트링의 단면도이다.
도 36은 도 15의 메모리 블록의 제 3 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 37은 소거 검증 시에 도 15의 메모리 블록의 제 3 실시 예에 따른 등가 회로에 인가되는 전압 조건들을 보여주는 테이블이다.
도 38은 도 37의 전압 조건들에 따른 전압 변화를 보여주는 타이밍도이다.
도 39는 도 15의 메모리 블록의 제 4 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 40은 도 15의 메모리 블록의 제 5 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 41은 도 15의 메모리 블록의 제 6 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 42는 도 15의 메모리 블록의 제 7 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 43은 도 15의 메모리 블록의 제 8 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 44는 도 15의 메모리 블록의 제 9 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 45는 도 15의 메모리 블록의 제 10 실시 예에 따른 등가 회로를 보여주는 회로도이다.
도 46은 도 13의 불휘발성 메모리 장치의 메모리 블록들 중 하나의 제 2 실시 예를 보여주는 사시도이다.
도 47은 도 46의 메모리 블록의 Ⅲ-Ⅲ' 선에 따른 단면도이다.
도 48은 도 13의 불휘발성 메모리 장치의 메모리 블록들 중 하나의 제 3 실시 예를 보여주는 사시도이다.
도 49는 도 13의 불휘발성 메모리 장치의 메모리 블록들 중 하나의 제 4 실시 예를 보여주는 사시도이다.
도 50은 도 13의 불휘발성 메모리 장치의 메모리 블록들 중 하나의 제 5 실시 예를 보여주는 사시도이다.
도 51은 도 50의 Ⅳ-Ⅳ' 선에 따른 단면도이다.
도 52는 도 50 및 도 51의 메모리 블록의 소거 시의 전압 조건들을 보여주는 테이블이다.
도 53은 도 52의 전압 조건들에 따른 도 50 및 도 51의 메모리 블록의 전압 변화를 보여주는 타이밍도이다.
도 54는 도 52 및 도 53에 따른 전압들이 인가된 메모리 블록의 하나의 낸드 스트링의 단면도이다.
도 55는 도 50 및 도 51의 메모리 블록의 소거 시의 제 2 실시 예에 따른 전압 조건들을 보여주는 테이블이다.
도 56은 도 55의 전압 조건들에 따른 도 50 및 도 51의 메모리 블록의 전압 변화를 보여주는 타이밍도이다.
도 57은 도 55 및 도 56에 따른 전압들이 인가된 메모리 블록의 하나의 낸드 스트링의 단면도이다.
도 58은 도 13의 불휘발성 메모리 장치의 메모리 블록들 중 하나의 제 6 실시 예를 보여주는 사시도이다.
도 59는 도 58의 Ⅴ-Ⅴ' 선에 따른 단면도이다.
도 60은 도 13의 불휘발성 메모리 장치의 메모리 블록들 중 하나의 제 7 실시 예를 보여주는 사시도이다.
도 61은 도 60의 Ⅵ-Ⅵ' 선에 따른 단면도이다.
도 62는 도 13의 불휘발성 메모리 장치의 메모리 블록들 중 하나의 제 8 실시 예를 보여주는 사시도이다.
도 63은 도 62의 Ⅶ-Ⅶ' 선에 따른 단면도이다.
도 64는 도 13의 불휘발성 메모리 장치의 메모리 블록들 중 하나의 제 9 실시 예를 보여주는 사시도이다.
도 65는 도 64의 Ⅷ-Ⅷ' 선에 따른 단면도이다.
도 66은 도 13의 불휘발성 메모리 장치)의 메모리 블록들 중 하나의 제 10 실시 예를 보여주는 사시도이다.
도 67은 도 66의 Ⅸ-Ⅸ' 선에 따른 단면도이다.
도 68은 도 13의 불휘발성 메모리 장치의 메모리 블록들 중 하나의 제 11 실시 예를 보여주는 사시도이다.
도 69는 도 68의 Ⅹ-Ⅹ' 선에 따른 단면도이다.
도 70은 도 13의 불휘발성 메모리 장치의 메모리 블록들 중 하나의 제 12 실시 예를 보여주는 사시도이다.
도 71은 도 70의 Ⅹ-Ⅹ' 선에 따른 단면도이다.
도 72는 도 14를 참조하여 설명된 소거 방법의 더 상세한 제 2 실시 예를 보여주는 순서도이다.
도 73은 본 발명의 제 3 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 74는 도 73의 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 75는 도 73의 불휘발성 메모리 장치의 제 1 실시 예에 따른 소거 방법을 더 상세하게 보여주는 순서도이다.
도 76은 도 73의 불휘발성 메모리 장치의 제 2 실시 예에 따른 소거 방법을 더 상세하게 보여주는 순서도이다.
도 77은 도 13 또는 도 73을 참조하여 설명된 불휘발성 메모리 장치의 구조를 보여주는 사시도이다.
도 78은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 79는 도 78의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 80은 도 79를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조 번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조 번호들을 이용하여 인용될 것이다.
이하에서, "워드 라인이 소거 검증된다" 그리고 "워드 라인에서 소거 검증이 수행된다"와 같은 표현은 해당 워드 라인에 연결된 메모리 셀들이 소거 검증되는 것을 나타낼 것이다. 또한, "선택된 행이 소거 검증된다" 그리고 "선택된 행에서 소거 검증이 수행된다"는 표현은 선택된 행의 메모리 셀들이 소거 검증되는 것을 나타낼 것이다.
이하에서, 소거 패스된 메모리 셀들(또는 메모리 셀)에 대응하는 워드 라인(또는 스트링 선택 라인)에서, 해당 워드 라인(또는 스트링 선택 라인)에 연결된 모든 메모리 셀들은 소거 패스된 것으로 정의된다. 소거 페일된 메모리 셀들(또는 메모리 셀)에 대응하는 워드 라인(또는 스트링 선택 라인)에서, 해당 워드 라인(또는 스트링 선택 라인)에 연결된 메모리 셀들 중 적어도 하나는 소거 페일된 것으로 정의된다.
예시적으로, 불휘발성 메모리 장치 또는 그것의 호스트가 오류 정정 기능을 갖는 경우, 소거 페일된 메모리 셀들이 특정 수 미만이면 소거 패스인 것으로 처리될 수 있다. 본 발명의 기술적 사상 및 실시 예들도 이와 같이 응용될 수 있다. 즉, 특정 워드 라인(또는 스트링 선택 라인)에 연결된 메모리 셀들 중 소거 페일된 메모리 셀들의 수가 특정 수 미만이면, 해당 워드 라인은 소거 패스된 메모리 셀들에 연결된 것으로 처리될 수 있다. 특정 워드 라인(또는 스트링 선택 라인)에 연결된 메모리 셀들 중 소거 페일된 메모리 셀들의 수가 특정 수 이상이면, 해당 워드 라인은 소거 페일된 메모리 셀들에 연결된 것으로 처리될 수 있다.
도 1은 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치(100a)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100a)는 메모리 셀 어레이(110a), 어드레스 디코더(120), 읽기 및 쓰기부(130), 패스/페일 체크부(140), 데이터 입출력부(150), 전압 생성부(160), 제어 로직(170a), 그리고 퓨즈부(180)를 포함한다.
메모리 셀 어레이(110a)는 워드 라인들(WL) 및 선택 라인들을 통해 어드레스 디코더(120)에 연결된다. 예를 들면, 선택 라인들은 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 포함할 것이다. 또한, 메모리 셀 어레이(110a)는 비트 라인들(BL)을 통해 읽기 및 쓰기부(130)에 연결된다.
메모리 셀 어레이(110a)는 복수의 메모리 셀들을 포함한다. 예를 들면, 메모리 셀 어레이(110a)는 기판 상에 행 및 열 방향을 따라 배치된 메모리 셀들을 포함한다. 예시적으로, 메모리 셀 어레이(110a)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있는 복수의 메모리 셀들로 구성된다.
어드레스 디코더(120)는 워드 라인들(WL), 스트링 선택 라인들(SSL), 그리고 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110a)에 연결된다. 어드레스 디코더(120)는 제어 로직(170a)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 워드 라인들(WL) 중 디코딩된 행 어드레스에 대응하는 워드 라인을 선택하도록 구성된다. 어드레스 디코더(120)는 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 포함하는 선택 라인들 중 디코딩된 행 어드레스에 대응하는 선택 라인들을 선택하도록 구성된다.
어드레스 디코더(120)는 전압 생성부(160)로부터 수신되는 다양한 전압들을 선택된 워드 라인, 비선택된 워드 라인, 선택된 선택 라인, 그리고 비선택된 선택 라인에 전달하도록 구성된다.
예시적으로, 어드레스 디코더(120)가 더미 워드 라인들(DWL, 미도시)을 통해 메모리 셀 어레이(110a)에 추가적으로 연결될 때, 어드레스 디코더(120)는 더미 워드 라인들(DWL, 미도시) 중 디코딩된 행 어드레스에 대응하는 더미 워드 라인을 더 선택하도록 구성될 것이다. 또한, 어드레스 디코더(120)는 전압 생성부(160)로부터 수신되는 다양한 전압들을 선택된 더미 워드 라인(DWL) 및 비선택된 더미 워드 라인(DWL)에 전달하도록 구성될 것이다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(DCA)를 읽기 및 쓰기부(130)에 전달한다.
예시적으로, 어드레스 디코더(120)는 행 어드레스를 디코딩하는 행 디코더, 열 어드레스를 디코딩하는 열 디코더, 수신된 어드레스(ADDR)를 저장하는 어드레스 버퍼를 포함할 수 있다.
읽기 및 쓰기부(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110a)에 연결되고, 데이터 라인들(DL)을 통해 데이터 입출력부(150)에 연결된다. 읽기 및 쓰기부(130)는 제어 로직(170a)의 제어에 응답하여 동작한다. 읽기 및 쓰기부(130)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스(DCA)를 수신한다. 디코딩된 열 어드레스(DCA)를 이용하여, 읽기 및 쓰기부(130)는 비트 라인들(BL)을 선택한다.
예시적으로, 읽기 및 쓰기부(130)는 데이터 입출력부(150)로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(110a)에 기입한다. 읽기 및 쓰기부(130)는 메모리 셀 어레이(110a)로부터 데이터를 읽고, 읽어진 데이터를 데이터 입출력부(150)에 전달한다. 읽기 및 쓰기부(130)는 메모리 셀 어레이(110a)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110a)의 제 2 저장 영역에 기입한다. 예를 들면, 읽기 및 쓰기부(130)는 카피-백(copy-back) 동작을 수행한다.
예시적으로, 읽기 및 쓰기부(130)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로 등과 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기 및 쓰기부(130)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로 등과 같은 구성 요소들을 포함할 수 있다.
패스/페일 체크부(140)는 읽기 및 쓰기부(130)와 제어 로직(170a)에 연결된다. 소거 검증 시에, 패스/페일 체크부(140)는 읽기 및 쓰기부(130)에 의해 센싱된 데이터를 수신하도록 구성된다. 수신된 데이터에 기반하여, 패스/페일 체크부(140)는 소거 패스 또는 소거 페일의 여부를 판별한다. 판별 결과에 따라, 패스/페일 체크부(140)는 패스 신호(Pass) 또는 페일 신호(Fail)를 제어 로직(170a)에 전송하도록 구성된다.
데이터 입출력부(150)는 데이터 라인들(DL)을 통해 읽기 및 쓰기부(130)에 연결된다. 데이터 입출력부(140)는 제어 로직(170a)의 제어에 응답하여 동작한다. 데이터 입출력부(150)는 외부와 데이터(DATA)를 교환하도록 구성된다. 데이터 입출력부(150)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기 및 쓰기부(130)에 전달하도록 구성된다. 데이터 입출력부(150)는 읽기 및 쓰기부(130)로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구성된다. 예시적으로, 데이터 입출력부(150)는 데이터 버퍼와 같은 구성 요소를 포함할 수 있다.
전압 생성부(160)는 메모리 셀 어레이(110a), 어드레스 디코더(120), 그리고 제어 로직(170a)에 연결된다. 전압 생성부(160)는 외부로부터 전원을 공급받는다. 예를 들면, 전압 생성부(160)는 외부로부터 전원 전압(Vcc) 및 접지 전압(Vss)을 공급받는다. 제어 로직(170a)의 제어에 응답하여, 전압 생성부(160)는 전원 전압(Vcc) 및 접지 전압(Vss)으로부터 다양한 레벨들을 갖는 전압들을 생성하도록 구성된다. 예를 들면, 전압 생성부(160)는 고전압(Vpp), 프로그램 전압(Vpgm), 패스 전압(Vpass), 읽기 전압(Vread), 소거 전압(Vers) 등과 같은 다양한 전압들을 생성하도록 구성된다.
전압 생성부(160)에 의해 생성된 전압들은 제어 로직(170a)의 제어 하에 어드레스 디코더(120) 및 메모리 셀 어레이(110a)에 공급된다. 예를 들면, 프로그램 동작 시에 프로그램 전압(Vpgm) 및 패스 전압(Vpass)이 어드레스 디코더(120)에 공급될 것이다. 읽기 동작 시에, 읽기 전압(Vread)이 어드레스 디코더(120)에 공급될 것이다. 메모리 셀 어레이(110a)의 소거 시에, 소거 전압(Vers)이 메모리 셀 어레이(110a)에 공급될 것이다.
전압 생성부(160)에 의해 생성되는 다양한 전압들이 설명되었다. 그러나, 상술된 전압들은 전압 생성부(160)에 의해 생성되는 예시적인 전압들이다. 전압 생성부(160)에 의해 생성되는 전압들은 상술된 전압들로 한정되지 않는다.
제어 로직(170a)은 어드레스 디코더(120), 읽기 및 쓰기부(130), 패스/페일 체크부(160), 그리고 데이터 입출력부(150)에 연결된다. 제어 로직(170a)은 불휘발성 메모리 장치(100a)의 제반 동작을 제어하도록 구성된다. 제어 로직(170a)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다.
제어 로직(170a)은 소거 제어부(171), 소거 카운터(171), 그리고 워드 라인 주소 래치(177)를 포함한다. 소거 제어부(171)는 불휘발성 메모리 장치(100a)의 소거 동작을 제어하도록 구성된다. 예를 들면, 불휘발성 메모리 장치(100a)의 소거 동작은 소거 및 소거 검증을 포함한다. 소거 제어부(171)의 제어 하에 메모리 셀 어레이(110a)의 선택된 메모리 블록이 소거 및 소거 검증될 것이다.
소거 제어부(171)는 메모리 셀 어레이(110a)의 선택된 메모리 블록이 소거되도록 어드레스 디코더(120), 읽기 및 쓰기부(130), 그리고 전압 생성부(160)를 제어할 것이다. 소거 제어부(171)는 메모리 셀 어레이(110a)의 선택된 메모리 블록이 소거 검증되도록 어드레스 디코더(120), 읽기 및 쓰기부(130), 그리고 전압 생성부(160)를 제어할 것이다. 예를 들면, 소거 제어부(171)는 소거 카운터(171)에 저장된 정보에 기반하여 소거를 제어할 것이다. 예를 들면, 소거 제어부(171)는 워드 라인 주소 래치(177)에 저장된 정보에 기반하여 소거 검증을 제어할 것이다.
소거 제어부(171)는 패스/페일 체크부(140)의 출력에 기반하여, 소거 패스 또는 소거 페일 여부를 인식할 것이다. 소거 패스 또는 소거 페일 여부에 따라, 소거 제어부(171)는 후속하는 소거 또는 소거 검증을 제어할 것이다.
소거 카운터(173)의 카운트 값(이하에서, 소거 카운트라 부르기로 함)은 소거 동작 시에 메모리 셀 어레이(110a)의 특정 메모리 블록이 소거된 횟수를 나타낸다. 예를 들면, 소거 카운트는 소거 동작 시에 특정 메모리 블록에 소거 전압(Vers)이 인가된 횟수에 대응할 것이다. 예를 들면, 소거 카운트는 증가형 스텝 펄스 소거(ISPE, Incremental Step Pulse Erase)에 따라 특정 메모리 블록에 소거 전압(또는 소거 펄스)이 인가된 횟수를 나타낼 것이다. 이하에서, 소거 카운터(173)의 카운트 값은 소거 카운트라 정의한다.
워드 라인 주소 래치(177)는 특정 메모리 블록의 적어도 하나의 워드 라인(WL)의 주소를 저장하도록 구성된다. 더 상세하게는, 워드 라인 주소 래치(177)는 특정 메모리 블록의 워드 라인들(WL) 중 일부 워드 라인들(WL)의 주소들을 저장하도록 구성된다. 예시적으로, 일부 워드 라인들(WL)의 주소들은 퓨즈부(180)로부터 워드 라인 주소 래치(177) 저장될 것이다.
예를 들면, 일부 워드 라인들(WL)의 주소들은 파워-온 읽기 시에 워드 라인 주소 래치(177)에 저장될 것이다. 예를 들면, 일부 워드 라인들(WL)의 주소들은 소거 동작이 시작될 때 워드 라인 주소 래치(177)에 저장될 것이다.
퓨즈부(180)는 적어도 하나의 퓨즈를 포함한다. 퓨즈부(180)는 일부 워드 라인들(WL)의 주소를 저장하도록 구성된다. 예를 들면, 퓨즈부(180)는 레이저 퓨즈 또는 전기 퓨즈를 포함할 것이다. 퓨즈부(180)에 저장된 일부 워드 라인들(WL)의 주소들은 워드 라인 주소 래치(177)로 전송될 것이다.
도 2는 도 1의 메모리 셀 어레이(110a)를 보여주는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(110a)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 예시적으로, 메모리 블록들(BLK1~BLKz)은 도 1에 도시된 어드레스 디코더(120)에 의해 선택된다. 예를 들면, 어드레스 디코더(120)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록(BLK)을 선택하도록 구성된다.
도 3은 도 1의 불휘발성 메모리 장치(100a)의 동작 방법을 보여주는 순서도이다. 더 상세하게는, 불휘발성 메모리 장치(100a)의 소거 동작의 순서도가 도 3에 도시되어 있다. 도 1 및 도 3을 참조하면, S110 단계에서 선택된 메모리 블록이 소거된다. 예를 들면, 메모리 셀 어레이(110a)의 메모리 블로들(BLK1~BLKz) 중 선택된 메모리 블록이 소거될 것이다.
S120 단계에서, 선택된 메모리 블록이 워드 라인 단위(WL)로 소거 검증된다.
S130 단계에서, 소거 패스될 때까지 또는 오류가 발생할 때까지 소거 및 소거 페일된 워드 라인(WL)으로부터의 소거 검증이 반복된다.
본 발명의 실시 예에 의하면, 소거 검증이 워드 라인 단위(WL)로 수행된다. 모든 워드 라인들(WL)에 소거 검증 전압이 인가되는 종래의 소거 검증 방법과 비교하면, 본 발명의 실시 예에 따른 소거 검증 방법에서 소거 검증 전압이 인가되는 대상인 워드 라인(WL)의 RC 로딩이 감소한다. 따라서, 소거 검증 전압이 워드 라인(WL)에 인가될 때, 워드 라인(WL)의 소거 검증 전압의 레벨로 더 정확하게 제어될 수 있다. 즉, 소거되는 메모리 셀들의 문턱 전압이 목표값으로 더 정확하게 제어될 수 있다. 따라서, 불휘발성 메모리 장치(100a)의 신뢰성이 향상된다.
본 발명에 의하면, 소거 페일된 워드 라인으로부터 소거 검증이 재개된다. 예를 들면, 제 1 소거 루프(loop)에서 소거 및 소거 검증이 수행된 것으로 가정한다. 소거 검증 시에, 소거 페일된 워드 라인이 검출된 것으로 가정한다. 예를 들면, 제 1 내지 제 i-1 워드 라인들이 소거 패스되고, 제 i 내지 제 j 워드 라인들이 소거 페일된 것으로 가정한다. 이때, 제 2 소거 루프에서 소거 및 소거 검증이 수행될 것이다. 제 2 소거 루프의 소거 검증은 제 1 소거 루프에서 검출된 소거 페일된 워드 라인(WL)으로부터 수행될 것이다. 예를 들면, 제 1 내지 제 i-1 워드 라인들에 대한 소거 검증은 생략되고 제 i 워드 라인으로부터 소거 검증이 수행될 것이다.
소거 페일된 워드 라인으로부터 소거 검증을 재개함으로써, 소거 검증 시간이 단축된다. 따라서, 불휘발성 메모리 장치(100a)의 동작 속도가 향상된다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 하나(BLKa)를 보여주는 사시도이다. 도 5는 도 4의 메모리 블록(BLKa)의 Ⅰ-Ⅰ' 선에 따른 단면도이다. 도 4 및 도 5를 참조하면, 메모리 블록(BLKa)의 기판(111) 상에 소자 분리막(IL)이 제공되어 활성 영역이 정의된다. 예시적으로, 제 3 방향을 따라 신장되며, 제 1 방향을 따라 특정 거리만큼 이격된 3 개의 활성 영역들이 정의되는 것으로 도시되어 있다. 그러나, 활성 영역들의 수는 한정되지 않는다.
각 활성 영역 상에 터널 절연막들(TI)이 제공된다. 각 활성 영역에서, 터널 절연막들(TI)은 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다. 예를 들면, 각 터널 절연막(TI)은 열산화막을 포함할 수 있다. 예를 들면, 각 터널 절연막(TI)은 산화막을 포함할 수 있다.
각 활성 영역에서, 터널 절연막들(TI) 상에 전하 저장막들(CL)이 제공된다. 예를 들면, 전하 저장막들(CL)은 폴리 실리콘과 같은 도전 물질을 포함할 수 있다. 예를 들면, 각 전하 저장막(CL)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다.
전하 저장막들(CL)이 폴리 실리콘과 같은 도전 물질을 포함할 때, 전하 저장막은(CL)은 부유 게이트들(floating gate)로 동작할 것이다. 즉, 전하 저장막들(CL)은 전하를 축적(accumulate)함으로써 데이터를 저장할 것이다. 전하 저장막들(CL)이 절연 물질을 포함할 때, 전하 저장막들(CL)은 전하 포획층으로 동작할 것이다. 즉, 전하 저장막들(CL)은 전하를 포획(trap)함으로써 데이터를 저장할 것이다.
터널 절연막들(TI) 및 전하 저장막들(CL)은 제 1 방향을 따라 복수의 활성 영역들 상에 제공된다. 터널 절연막들(TI) 및 전하 저장막들(CL)이 제 1 방향을 따라 제공되는 축선 상에서, 제 1 방향을 따라 제공되는 블로킹 절연막들(BI)이 제공된다. 각 블로킹 절연막(BI)은 질화막을 포함할 수 있다. 각 블로킹 절연막(BI)은 터널링 절연막들(TI) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다.
터널 절연막들(TI) 상에 폴리 실리콘막이 제공된다. 폴리 실리콘막은 제 1 방향을 따라 복수의 활성 영역들 상으로 신장된다. 폴리 실리콘막은 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다.
각 터널링 절연막(TI), 전하 저장막(CL), 블로킹 절연막(BI), 그리고 폴리 실리콘막은 게이트 구조물을 형성한다. 예시적으로, 각 터널링 절연막(TI), 전하 저장막(CL), 블로킹 절연막(BI), 그리고 폴리 실리콘막은 메모리 셀(MC)을 형성할 것이다. 예시적으로, 특정 게이트 구조물에서, 블로킹 절연막(BI)에 천공이 형성되어, 폴리 실리콘막 및 전하 저장막(CL)이 연결될 수 있다. 이 게이트 구조물은 선택 트랜지스터(SST 또는 GST)를 형성할 것이다.
예시적으로, 전하 저장막(CL)이 절연 물질을 포함하는 경우, 선택 트랜지스터(SST 또는 GST)의 게이트 구조물의 블로킹 절연막(BI)에 천공이 제공되지 않을 수 있다. 즉, 선택 트랜지스터(SST 또는 GST)의 게이트 구조물의 전하 저장막(CL) 및 제어 폴리 실리콘막은 블로킹 절연막(BI)에 의해 분리될 수 있다.
예시적으로, 메모리 셀의 게이트 구조물을 형성하는 폴리 실리콘막은 제 1 방향을 따라 신장되어 워드 라인(WL)을 형성할 것이다. 예시적으로, 선택 트랜지스터(SST 또는 GST)의 게이트 구조물을 형성하는 폴리 실리콘막은 제 1 방향을 따라 신정되어 선택 라인(SSL 또는 GSL)을 형성할 것이다,
게이트 구조물들 사이에, n 도전형을 갖는 접합 영역들이 형성된다. 이때, 선택 트랜지스터(SST 또는 GST)의 소스 및 드레인이 함께 형성될 것이다. 접지 선택 트랜지스터(GST)의 소스 상에, 제 1 방향을 따라 신장되는 도전 물질이 제공된다. 이 도전 물질은 공통 소스 라인(CSL)을 형성한다. 예를 들면, 공통 소스 라인(CSL)은 폴리 실리콘을 포함할 것이다. 예를 들면, 공통 소스 라인(CSL)은 금속 물질을 포함할 것이다.
스트링 선택 트랜지스터(SST)의 드레인 상에, 비트 라인(BL)과 연결되는 비트 라인 컨택(BP)이 제공된다. 즉, 스트링 선택 트랜지스터(SST)의 드레인은 비트 라인 컨택(BP)을 통해 대응하는 비트 라인(BL)과 연결된다. 비트 라인들은 활성 영역들과 동일한 축선 상에 제공된다. 예시적으로, 3 개의 비트 라인들이 도시되어 있다.
도 6은 도 4 및 도 5를 참조하여 설명된 메모리 블록(BLKa)의 등가 회로(BLKa_1)를 보여주는 회로도이다. 도 6을 참조하면, 행 방향을 따라 제공되는 메모리 셀들(MC1~MCm)은 워드 라인들(WL1~WLm)에 연결된다. 동일한 행의 메모리 셀들(MC)은 동일한 워드 라인(WL)에 연결된다.
열 방향을 따라 제공되는 메모리 셀들(MC)은 비트 라인들(BL1~BLn)에 대응한다. 동일한 열의 메모리 셀들(MC)은 동일한 비트 라인(BL)에 대응한다.
메모리 셀들(MC) 및 비트 라인들(BL1~BLn) 사이에 스트링 선택 트랜지스터들(SST)이 제공된다. 스트링 선택 트랜지스터들(SST)은 하나의 스트링 선택 라인(SSL)에 공통으로 연결된다.
메모리 셀들(MC) 및 공통 소스 라인(CLS) 사이에 접지 선택 트랜지스터들(GST)이 연결된다. 접지 선택 트랜지스터들(GST)은 하나의 접지 선택 라인(GSL)에 공통으로 연결된다.
도 7은 불휘발성 메모리 장치(100a)의 제 1 실시 예에 따른 소거 방법을 더 상세하게 보여주는 순서도이다. 도 1 내지 도 7을 참조하면, S205 단계에서, 소거 커맨드 및 어드레스가 수신된다. 예를 들면, 수신된 어드레스는 불휘발성 메모리 장치(100a)의 복수의 메모리 블록들(BLK1~BLKz) 중 하나에 대응한다. 복수의 메모리 블록들(BLK1~BLKz) 중 수신된 어드레스에 대응하는 메모리 블록(예를 들면, BLKa)이 선택된다. 수신된 어드레스는 적어도 하나의 스트링 선택 라인(SSL)에 대응할 것이다.
S210 단계에서, 일부 워드 라인들의 주소들이 저장된다. 예를 들면, 수신된 어드레스에 대응하는 복수의 워드 라인들 중 일부 워드 라인들의 주소들이 저장된다. 예를 들면, 선택된 메모리 블록(BLKa)의 워드 라인들 중 일부 워드 라인들의 주소들이 워드 라인 주소 래치(177)에 저장될 것이다. 예를 들면, 일부 워드 라인들의 주소들은 퓨즈부(180)로부터 워드 라인 주소 래치(177)에 저장될 것이다.
S215 단계에서, 소거 카운트가 리셋된다. 예를 들면, 소거 카운트는 1로 리셋될 것이다.
예시적으로, S210 단계 및 S215 단계는 소거 동작 시의 초기화로 이해될 수 있다. S210 단계 및 S215 단계의 초기화는 순서에 관계 없이 수행될 수 있다.
S220 단계에서, 워드 라인 주소 래치(180)에 저장된 주소들로부터 첫 번째 워드 라인이 선택된다. 예를 들면, 워드 라인 주소 래치(180)에 저장된 주소들에 대응하는 일부 워드 라인들 중 첫 번째 워드 라인이 선택될 것이다.
S225 단계에서, 수신된 어드레스에 대응하는 메모리 셀들(MC)이 소거된다. 예를 들면, 선택된 메모리 블록(BLKa)이 소거된다. 예를 들면, 제어 로직(170a)은 선택된 메모리 블록(BLKa)이 소거되도록 어드레스 디코더(120), 읽기 및 쓰기부(130), 그리고 전압 생성부(160)를 제어할 것이다.
S230 단계에서, 선택된 워드 라인이 소거 검증된다. 예를 들면, 제어 로직(170a)은 선택된 메모리 블록(BLKa)의 복수의 메모리 셀들(MC) 중 선택된 워드 라인에 대응하는 메모리 셀들(MC)이 소거 검증되도록 어드레스 디코더(120), 읽기 및 쓰기부(130), 그리고 전압 생성부(160)를 제어할 것이다.
S235 단계에서, 소거 검증 결과가 패스인지 판별된다. 예를 들면, 패스/페일 체크부(140)로부터 패스 신호(Pass)가 수신되는지 또는 페일 신호(Fail)가 수신되는지에 따라, 소거 패스 또는 소거 페일로 판별될 것이다. 소거 검증 결과가 패스이면, S240 단계가 수행된다.
S240 단계에서, 마지막 워드 라인인지 판별된다. 예를 들면, 제어 로직(170a)은 선택된 워드 라인이 워드 라인 주소 래치(177)에 저장된 주소들에 대응하는 일부 워드 라인들 중 마지막 워드 라인인지 판별할 것이다. 선택된 워드 라인이 마지막 워드 라인이 아니면, S245 단계가 수행된다.
S245 단계에서, 워드 라인 주소 래치(177)에 저장된 주소들로부터 다음 워드 라인이 선택된다. 예를 들면, 워드 라인 주소 래치(177)에 저장된 주소들에 대응하는 일부 워드 라인들에서 소거 검증된 워드 라인의 다음 워드 라인이 선택될 것이다. 이후에, S230 단계 내지 S235 단계에서 소거 검증이 다시 수행된다.
S235 단계 내지 S245 단계에 나타난 바와 같이, 선택된 워드 라인이 소거 패스될 때 다음 워드 라인이 선택된다. 즉, 선택된 워드 라인이 마지막 워드 라인이면, 워드 라인 주소 래치(177)에 저장된 주소들에 대응하는 일부 워드 라인들 모두가 소거 패스된 상태이다. 따라서, 따라서, 선택된 메모리 블록(BLKa)의 소거 동작이 종료된다.
S235 단계에서, 소거 검증 결과가 페일이면, S250 단계가 수행된다. S250 단계에서, 소거 카운트가 최대값에 도달하였는지 판별된다. 예시적으로, 소거 카운트의 최대값은 소거 동작 시에 소거 전압(또는 소거 펄스)이 선택된 메모리 블록에 인가되는 최대 횟수일 것이다. 소거 카운트가 최대값에 도달하지 않았으면, S255 단계가 수행된다.
S255 단계에서, 소거 카운트가 증가된다. 이후에 S260 단계에서, 소거 전압이 조절된다. 예를 들면, 소거 전압의 레벨이 증가될 것이다. 이후에, 선택된 메모리 블록(BLKa)의 소거(S225 단계) 및 소거 검증(S230 단계 및 S235 단계)이 다시 수행된다.
S250 단계에서, 소거 카운트가 최대값에 도달하면, S265 단계가 수행된다. S265 단계에서, 에러 리포트가 생성된다. 예를 들면, 제어 로직(170a)은 소거 동작 시에 에러가 발생하였음을 나타내는 에러 리포트를 생성할 것이다. 생성된 에러 리포트는 불휘발성 메모리 장치(100a)의 호스트에 제공될 것이다.
상술된 바와 같이, 선택된 메모리 블록(BLKa)에서, 선택된 워드 라인이 소거 검증된다. 즉, 선택된 메모리 블록(BLKa)이 워드 라인 단위로 소거 검증된다. 따라서, 불휘발성 메모리 장치(100a)의 신뢰성이 향상된다.
또한, 소거 검증 결과가 소거 페일이면, 선택된 워드 라인을 유지한 채 소거 및 소거 검증이 수행된다. 즉, 소거 페일된 워드 라인으로부터 소거 검증이 재개된다. 따라서, 불휘발성 메모리 장치(100a)의 동작 속도가 향상된다.
또한, 선택된 메모리 블록(BLKa)의 워드 라인들 중 워드 라인 주소 래치(177)에 저장된 주소들에 대응하는 일부 워드 라인들이 소거 검증된다. 따라서, 불휘발성 메모리 장치(100a)의 동작 속도가 향상된다.
예시적으로, 소거 동작 시에 소거 검증되는 일부 워드 라인들은 불휘발성 메모리 장치(100a)의 워드 라인들 중 소거 속도가 상대적으로 느린 메모리 셀들(MC)에 연결된 워드 라인들을 포함할 것이다. 따라서, 불휘발성 메모리 장치(100a)의 소거 시의 데이터 무결성을 보장하면서 동작 속도가 향상될 수 있다.
예시적으로, 소거 검증되는 일부 워드 라인들은 불휘발성 메모리 장치(100a)의 소거 동작의 테스트를 통해 선택될 수 있다. 선택된 일부 워드 라인들의 주소들은 퓨즈부(180)의 퓨즈를 제어함으로써 퓨즈부(180)에 저장될 것이다. 예시적으로, 소거 검증되는 일부 워드 라인들은 불휘발성 메모리 장치(100a)의 메모리 블록들(BLK1~BLKz)에서 동일할 수 있다. 예를 들면, 제 1 메모리 블록의 소거 동작 시에 제 i, 제 j , 그리고 제 k 워드 라인들이 소거 검증되는 경우, 다른 메모리 블록의 소거 동작 시에 제 i, 제 j, 그리고 제 k 워드 라인들이 소거 검증될 것이다. 그러나, 소거 검증되는 워드 라인들은 메모리 블록들(BLK1~BLKz)에서 동일한 것으로 한정되지 않는다. 예를 들면, 소거 검증되는 워드 라인들의 주소 및 수는 메모리 블록들(BLK1~BLKz)에서 가변될 수도 있다.
도 8은 도 1의 불휘발성 메모리 장치(100a)의 소거 시의 전압 조건들을 보여주는 테이블이다. 도 1 내지 도 8을 참조하면, 선택된 메모리 블록(BLKa)의 스트링 선택 라인(SSL)은 플로팅되거나 제 1 스트링 선택 라인 전압(Vssl1)으로 구동된다.
선택된 메모리 블록(BLKa)의 워드 라인들(WL)에 제 1 워드 라인 소거 전압(Vwe1)이 인가된다. 예를 들면, 제 1 워드 라인 소거 전압(Vwe1)은 저전압일 것이다. 예를 들면, 제 1 워드 라인 소거 전압(Vwe1)은 접지 전압(Vss)일 것이다.
선택된 메모리 블록(BLKa)의 접지 선택 라인(GSL)은 플로팅되거나 제 1 접지 선택 라인 전압(Vgsl1)으로 구동된다. 공통 소스 라인(CSL)은 플로팅된다. 기판(111)에 제 1 소거 전압(Vers1)이 인가된다.
도 9는 도 8의 전압 조건들에 따른 전압 변화를 보여주는 타이밍도이다. 도 1 내지 도 9를 참조하면, 제 1 시간(t1)에, 선택된 메모리 블록(BLKa)의 워드 라인들(WL)에 제 1 워드 라인 소거 전압(Vwe1)이 인가되고 기판(111)에 제 1 소거 전압(Vers)이 인가된다. 예시적으로, 제 1 워드 라인 소거 전압(Vwe1) 및 제 1 소거 전압(Vers1) 사이의 전압 차이에 의해 메모리 셀들(MC)에서 Fowler-Nordheim 터널링이 발생되도록, 제 1 워드 라인 소거 전압(Vwe1) 및 제 1 소거 전압(Vers1)의 레벨들이 설정된다. 따라서, 메모리 셀들(MC)은 소거된다.
선택된 메모리 블록(BLKa)의 스트링 선택 라인(SSL)이 플로팅된 경우, 스트링 선택 라인(SSL)은 기판(111)으로부터 커플링의 영향을 받을 것이다. 기판(111)의 전압이 제 1 소거 전압(Vers1)으로 상승함에 따라, 스트링 선택 라인(SSL)의 전압은 제 1 전압(V1)으로 상승할 것이다. 스트링 선택 라인(SSL)에 제 1 스트링 선택 라인 전압(Vssl1)이 인가되는 경우, 스트링 선택 라인(SSL)의 전압은 제 1 스트링 선택 라인 전압(Vssl1)으로 제어될 것이다. 예시적으로, 제 1 전압(V1) 및 제 1 스트링 선택 라인 전압(Vssl1)의 레벨은 상이할 수 있다.
선택된 메모리 블록(BLKa)의 접지 선택 라인(GSL)이 플로팅된 경우, 접지 선택 라인(GSL)은 기판(111)으로부터 커플링의 영향을 받을 것이다. 기판(111)의 전압이 제 1 소거 전압(Vers1)으로 상승함에 따라, 접지 선택 라인(GSL)의 전압은 제 1 전압(V2)으로 상승할 것이다. 접지 선택 라인(GSL)에 제 1 접지 선택 라인 전압(Vgsl1)이 인가되는 경우, 접지 선택 라인(GSL)의 전압은 제 1 접지 선택 라인 전압(Vgsl1)으로 제어될 것이다. 예시적으로, 제 2 전압(V2) 및 제 1 접지 선택 라인 전압(Vgsl1)의 레벨은 상이할 수 있다.
접지 선택 트랜지스터(GST)의 소스는 기판(111)과 p-n 순방향 접합을 형성한다. 따라서, 제 1 소거 전압(Vers1)이 접지 선택 트랜지스터(GST)의 소스를 통해 공통 소스 라인(CSL)에 전달된다. 예를 들면, 공통 소스 라인(CSL)의 전압은 제 3 전압(V3)으로 상승할 것이다.
도 10은 도 1의 불휘발성 메모리 장치(100a)의 소거 검증 시의 전압 조건들을 보여주는 테이블이다. 도 1 내지 도 7 그리고 도 10을 참조하면, 비트 라인들(BL)에 제 1 비트 라인 전압(Vbl1)이 인가된다. 예를 들면, 제 1 비트 라인 전압(Vbl1)은 전원 전압(Vcc)일 것이다.
선택된 메모리 블록(BLKa)의 스트링 선택 라인(SSL)에 제 2 스트링 선택 라인 전압(Vssl2)이 인가된다. 예를 들면, 제 2 스트링 선택 라인 전압(Vssl2)은 스트링 선택 트랜지스터들(SST)을 턴-온 하는 전압일 것이다. 예를 들면, 제 2 스트링 선택 라인 전압(Vssl2)은 전원 전압(Vcc)일 것이다.
본 발명의 실시 예에 따른 소거 검증은 워드 라인 단위로 수행된다. 따라서, 선택된 워드 라인의 전압 및 비선택된 워드 라인들의 전압은 상이하게 제어된다. 선택된 메모리 블록(BLKa)의 선택된 워드 라인에 제 1 검증 전압(Vvfy1)이 인가된다. 예를 들면, 제 1 소거 검증 전압(Vvfy1)은 소거 상태의 메모리 셀들에 요구되는 문턱 전압의 상한으로 설정될 것이다. 예를 들면, 제 1 소거 검증 전압(Vvfy1)은 접지 전압(Vss)일 것이다.
선택된 메모리 블록(BLKa)의 비선택된 워드 라인들에 제 1 비선택 워드 라인 전압(Vuwl1)이 인가된다. 예를 들면, 제 1 비선택 워드 라인 전압(Vuwl1)은 메모리 셀들(MC)의 논리 상태와 관계 없이 메모리 셀들(MC)을 턴-온 하는 전압일 것이다. 예를 들면, 제 1 비선택 워드 라인 전압(Vuwl1)은 읽기 동작 시에 비선택된 워드 라인들에 인가되는 비선택 읽기 전압(Vread) 또는 프로그램 동작 시에 비선택된 워드 라인들에 인가되는 패스 전압(Vpass)일 것이다.
선택된 메모리 블록(BLKa)의 접지 선택 라인(GSL)에 제 2 접지 선택 라인 전압(Vgsl2)이 인가된다. 예를 들면, 제 2 접지 선택 라인 전압(Vgsl2)은 접지 선택 트랜지스터들(GST)을 턴-온 하는 전압일 것이다. 예를 들면, 제 2 접지 선택 라인 전압(Vgsl2)은 전원 전압(Vcc)일 것이다.
공통 소스 라인(CSL)에 제 1 공통 소스 라인 전압(Vcsl1)이 인가된다. 예를 들면, 제 1 공통 소스 라인 전압(Vcsl1)은 접지 전압(Vss)일 것이다.
도 11은 도 10의 전압 조건들에 따른 전압 변화를 보여주는 타이밍도이다. 도 1 내지 도 7, 그리고 도 10 및 도 11을 참조하면, 제 1 시간(t1)에 프리차지(precharge)가 수행된다. 비트 라인들(BL)에 제 1 비트 라인 전압(Vbl1)이 인가된다. 비트 라인들(BL)은 제 1 비트 라인 전압(Vbl1)으로 프리차지 된다. 비트 라인들(BL)이 프리차지된 후에, 비트 라인들(BL)은 플로팅될 것이다.
제 2 시간(t2)에 디벨러프(develope)가 수행된다. 선택된 메모리 블록(BLKa)의 스트링 선택 라인(SSL)에 제 2 스트링 선택 라인 전압(Vssl2)이 인가된다. 즉, 선택된 메모리 블록(BLKa)의 스트링 선택 트랜지스터들(SST)은 턴-온 된다.
선택된 메모리 블록(BLKa)의 접지 선택 라인(GSL)에 제 2 접지 선택 라인 전압(Vgsl2)이 인가된다. 즉, 선택된 메모리 블록(BLKa)의 접지 선택 트랜지스터들(GST)은 턴-온 된다.
선택된 메모리 블록(BLKa)의 비선택된 워드 라인들에 제 1 비선택 워드 라인 전압(Vuwl1)이 인가된다. 즉, 선택된 메모리 블록(BLKa)의 비선택된 워드 라인들에 연결된 메모리 셀들(MC)은 턴-온 된다.
선택된 메모리 블록(BLKa)의 선택된 워드 라인에 제 1 소거 검증 전압(Vvfy1)이 인가된다. 선택된 워드 라인에 연결된 메모리 셀(MC)의 문턱 전압이 제 1 소거 검증 전압(Vvfy1) 보다 높으면, 해당 메모리 셀(MC)은 턴-오프 될 것이다. 즉, 비트 라인(BL) 및 공통 소스 라인(CSL) 사이에 채널이 형성되지 않으므로, 비트 라인(BL)의 전압은 제 1 비트 라인 전압(Vbl1)을 유지할 것이다.
선택된 워드 라인에 연결된 메모리 셀(MC)의 문턱 전압이 제 1 소거 검증 전압(Vvfy1) 보다 낮으면, 해당 메모리 셀(MC)은 턴-온 될 것이다. 즉, 비트 라인(BL) 및 공통 소스 라인(CSL) 사이에 채널이 형성된다. 비트 라인(BL)에 프리차지된 제 1 비트 라인 전압(Vbl1)은 공통 소스 라인(CSL)으로 방전된다. 즉, 비트 라인(BL)의 전압은 제 1 비트 라인 전압(Vbl1)으로부터 낮아진다.
제 3 시간(t3)에 데이터 래치가 수행된다. 예를 들면, 비트 라인들(BL)의 전압 레벨에 따라, 소거 패스 및 소거 페일이 판별될 것이다. 예를 들면, 비트 라인들(BL)의 전압들이 제 1 비트 라인 전압(Vbl1) 보다 낮을 때, 선택된 워드 라인은 소거 패스로 판별될 것이다. 비트 라인들(BL) 중 적어도 하나의 전압이 제 1 비트 라인 전압(Vbl1)을 유지할 때, 선택된 워드 라인은 소거 페일로 판별될 것이다.
예시적으로, 불휘발성 메모리 장치(100a) 또는 불휘발성 메모리 장치(100a)의 호스트의 오류 정정 능력에 따라, 선택된 워드 라인의 소거 패스 및 소거 페일의 판별 기준은 가변될 수 있다. 예를 들면, 불휘발성 메모리 장치(100a) 또는 불휘발성 메모리 장치(100a)의 호스트의 오류 정정 능력이 향상되면, 비트 라인들(BL) 중 적어도 하나의 전압이 제 1 비트 라인 전압(Vbl1)을 유지하여도 선택된 워드 라인은 소거 패스로 판별될 수 있다.
도 12는 불휘발성 메모리 장치(100a)의 제 2 실시 예에 따른 소거 방법을 더 상세하게 보여주는 순서도이다. 도 1 및 도 12를 참조하면, S305 단계에서, 소거 커맨드 및 어드레스가 수신된다. 예를 들면, 수신된 어드레스는 불휘발성 메모리 장치(100b)의 복수의 메모리 블록들(BLK1~BLKz) 중 하나에 대응한다. 복수의 메모리 블록들(BLK1~BLKz) 중 수신된 어드레스에 대응하는 메모리 블록(예를 들면, BLKa)이 선택된다. 예를 들면, 수신된 어드레스는 적어도 하나의 스트링 선택 라인(SSL)에 대응할 것이다.
S310 단계에서, 일부 워드 라인들의 주소들이 저장된다. 예를 들면, 수신된 어드레스에 대응하는 워드 라인들 중 일부 워드 라인들의 주소들이 저장된다. 예를 들면, 선택된 메모리 블록(BLKa)의 워드 라인들 중 일부 워드 라인들의 주소들이 워드 라인 주소 래치(177)에 저장될 것이다. 예를 들면, 일부 워드 라인들의 주소들은 퓨즈부(180)로부터 워드 라인 주소 래치(177)에 저장될 것이다.
S315 단계에서, 소거 카운트가 리셋된다. 예를 들면, 소거 카운트는 1로 리셋될 것이다.
예시적으로, S310 단계 및 S315 단계는 소거 동작 시의 초기화로 이해될 수 있다. S310 단계 및 S315 단계의 초기화는 순서에 관계 없이 수행될 수 있다.
S320 단계에서, 수신된 어드레스에 대응하는 메모리 셀들(MC)이 소거된다. 예를 들면, 선택된 메모리 블록(BLKa)이 소거된다.
S325 단계에서, 워드 라인 주소 래치(177)에 저장된 주소들로부터 첫 번때 워드 라인이 선택된다. 예를 들면, 워드 라인 주소 래치(177)에 저장된 주소들에 대응하는 일부 워드 라인들 중 첫 번째 워드 라인이 선택될 것이다.
S330 단계에서, 선택된 워드 라인이 소거 검증된다. 즉, 선택된 워드 라인에 대응하는 복수의 메모리 셀들(MC)이 소거 검증된다.
S335 단계에서, 검증 결과가 패스인지 판별된다. 선택된 워드 라인이 소거 패스로 판별되면, S440 단계에서 선택된 워드 라인의 주소가 삭제된다. 이후에, S345 단계가 수행된다. 선택된 워드 라인이 소거 페일로 판별되면, S340 단계가 생략되고 S345 단계가 수행된다.
S345 단계에서, 마지막 워드 라인인지 판별된다. 예를 들면, 선택된 워드 라인이 워드 라인 주소 래치(177)에 저장된 주소들에 대응하는 일부 워드 라인들 중 마지막 워드 라인인지 판별된다. 선택된 워드 라인이 마지막 워드 라인이 아니면, S350 단계에서 워드 라인 주소 래치(177)에 저장된 주소들로부터 다음 워드 라인이 선택된다. 이후에, S330 단계 내지 S345 단계가 다시 수행된다. 선택된 워드 라인이 마지막 워드 라인이면, S355 단계가 수행된다.
S330 단계 내지 S350 단계에서, 선택된 메모리 셀들의 워드 라인들 중 워드 라인 주소 래치(177)에 저장된 주소들에 대응하는 일부 워드 라인들이 소거 검증된다. 소거 패스된 워드 라인의 주소는 워드 라인 주소 래치(177)로부터 삭제된다. 즉, S330 단계 내지 S350 단계가 수행되면, 퓨즈부(180)로부터 전송된 일부 워드 라인들의 주소들 중 소거 페일된 워드 라인들의 주소들이 워드 라인 주소 래치(177)에 잔류한다.
S355 단계에서, 워드 라인 주소 래치(177)에 주소가 저장되어 있는지 판별된다. 워드 라인 주소 래치(177)에 주소가 저장되어 있지 않으면, 퓨즈부(180)로부터 전송된 주소들에 대응하는 일부 워드 라인들이 소거 패스되었음을 의미한다. 따라서, 소거 동작은 종료된다. 워드 라인 주소 래치(177)에 적어도 하나의 주소가 저장되어 있으면, 퓨즈부(180)로부터 전송된 주소들에 대응하는 일부 워드 라인들 중 적어도 하나가 소거 페일되었음을 의미한다. 이때, S360 단계가 수행된다.
S360 단계에서, 소거 카운트가 최대값에 도달하였는지 판별된다. 소거 카운트가 최대값에 도달하지 않았으면, S365 단계에서 소거 카운트가 증가된다. 이후에, S370 단계에서 소거 전압(Vers)이 조절된다. 예를 들면, 소거 전압(Vers)의 레벨이 상승될 것이다. 이후에, 선택된 메모리 블록(BLKa)의 소거(S320 단계) 및 소거 검증(S325 단계 내지 S345 단계)이 다시 수행된다.
소거 카운트가 최대값에 도달하였으면, S375 단계에서 에러 리포트가 생성된다. 예를 들면, 제어 로직(170b)은 소거 동작 시에 에러가 발생하였음을 나타내는 에러 리포트를 생성할 것이다. 생성된 에러 리포트는 불휘발성 메모리 장치(100b)의 호스트에 제공될 것이다.
도 13은 본 발명의 제 2 실시 예에 따른 불휘발성 메모리 장치(100b)를 보여주는 블록도이다. 도 13을 참조하면, 불휘발성 메모리 장치(100b)는 메모리 셀 어레이(110b), 어드레스 디코더(120), 읽기 및 쓰기부(130), 패스/페일 체크부(140), 데이터 입출력부(150), 전압 생성부(160), 제어 로직(170a), 그리고 퓨즈부(180)를 포함한다. 메모리 셀 어레이(110b) 및 제어 로직(170b)을 제외하면, 불휘발성 메모리 장치(100b)는 도 1을 참조하여 설명된 불휘발성 메모리 장치(100a)와 동일한 구조를 갖는다. 따라서, 중복되는 설명은 생략된다.
메모리 셀 어레이(110b)는 워드 라인들(WL), 스트링 선택 라인들(SSL), 그리고 접지 선택 라인들(GSL)을 통해 어드레스 디코더(120)에 연결된다. 또한, 메모리 셀 어레이(110b)는 비트 라인들(BL)을 통해 읽기 및 쓰기부(130)에 연결된다. 도 2에 도시된 바와 같이, 메모리 셀 어레이(110b)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록에 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 접지 선택 라인(GSL)이 제공된다.
메모리 셀 어레이(110b)는 복수의 메모리 셀 그룹들을 포함한다. 예를 들면, 메모리 셀 어레이(110b)는 기판 상에 행 및 열 방향을 따라 배치된 메모리 셀 그룹들을 포함한다. 각 메모리 셀 그룹은 기판과 교차하는 방향을 따라 적층된 복수의 메모리 셀들을 포함한다. 즉, 메모리 셀들은 기판 상에서 행 및 열을 따라 제공되며, 기판과 교차하는 방향으로 적층되어 3차원 구조를 형성할 것이다. 예시적으로, 메모리 셀 어레이(110b)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있는 복수의 메모리 셀들로 구성된다.
제어 로직(170b)은 소거 제어부(171), 소거 카운터(173), 워드 라인 주소 래치(177), 그리고 스트링 선택 라인 카운터(172, 이하에서 SSL 카운트러 부르기로 함)를 포함한다. 소거 제어부(171)는 불휘발성 메모리 장치(100b)의 소거 동작을 제어하도록 구성된다. 예를 들면, 소거 제어부(171)는 소거 및 소거 검증을 제어할 것이다. 예를 들면, 소거 제어부(171)는 소거 카운터(173)에 저장된 정보, 워드 라인 주소 래치(177)에 저장된 정보, SSL 카운터(172)에 저장된 정보, 그리고 패스/페일 체크부(140)로부터 전송되는 정보에 기반하여 소거 및 소거 검증을 제어할 것이다.
소거 카운터(173)의 소거 카운트는 소거 동작 시에 메모리 셀 어레이(110a)의 특정 메모리 블록이 소거된 횟수를 나타낸다.
워드 라인 카운터(175)의 워드 라인 카운트는 선택된 메모리 블록의 워드 라인의 주소를 나타낸다. 예를 들면, 워드 라인 카운트는 선택된 메모리 블록의 워드 라인들(WL1~WLm) 중 하나의 주소를 나타낸다.
SSL 카운터(172)의 카운트 값은 선택된 메모리 블록의 스트링 선택 라인(SSL)의 주소를 나타낸다. 예를 들면, SSL 카운터(172)의 카운트 값은 선택된 메모리 블록의 스트링 선택 라인들(SSL) 중 하나의 주소를 나타낼 것이다. 이하에서, SSL 카운터(172)의 카운트 값은 SSL 카운트라 정의된다.
도 14는 도 13의 불휘발성 메모리 장치(100b)의 동작 방법을 보여주는 순서도이다. 도 13 및 도 14를 참조하면, S410 단계에서 선택된 메모리 블록이 소거된다. 예를 들면, 메모리 셀 어레이(110b)의 메모리 블록들(BLK1~BLKz) 중 선택된 메모리 블록이 소거될 것이다.
S420 단계에서, 선택된 메모리 블록이 선택된 행이 워드 라인 단위로 소거 검증된다. 예를 들면, 선택된 메모리 블록의 제 1 행이 선택된 경우, 선택된 메모리 블록의 제 1 행이 워드 라인 단위로 소거 검증될 것이다. 선택된 메모리 블록의 제 i 행이 선택된 경우, 선택된 메모리 블록의 제 i 행이 워드 라인 단위로 소거 검증될 것이다. 예시적으로, 워드 라인 주소 래치(177)에 저장된 주소들에 대응하는 일부 워드 라인들 중 하나가 선택될 것이다.
S430 단계에서, 소거 패스될 때까지 또는 에러가 발생할 때까지 행들을 순차적으로 선택하며, 각 행에서 소거 및 소거 페일된 워드 라인으로부터의 소거 검증이 반복된다.
즉, 선택된 메모리 블록은 워드 라인 단위로 소거 검증되며, 소거 페일된 워드 라인으로부터 소거 검증이 재개된다. 또한, 선택된 메모리 블록의 워드 라인들 중 일부 워드 라인들이 소거 검증된다.
도 15는 도 13의 불휘발성 메모리 장치(100b)의 메모리 블록들(BLK1~BLKz) 중 하나(BLKb)의 제 1 실시 예를 보여주는 사시도이다. 도 16은 도 15의 메모리 블록(BLKb)의 Ⅱ-Ⅱ' 선에 따른 단면도이다. 도 15 및 도 16을 참조하면, 메모리 블록(BLKb)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 타입(예를 들면, 제 1 도전형(conductive type))을 갖는 웰(well) 일 것이다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 p 웰 일 것이다. 예를 들면, 기판(111)은 n 웰 내에 제공되는 포켓 p 웰 일 것이다. 이하에서, 기판(111)은 p 타입 웰(또는 p 타입 포켓 웰)인 것으로 가정한다. 그러나, 기판(111)의 도전형은 p 타입인 것으로 한정되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 제 2 타입(예를 들면, 제 2 도전형(conductive type))을 가질 것이다. 예를 들면, 복수의 도핑 영역들(311~314)은 n 타입을 가질 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)의 도전형은 n 타입으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 제 2 방향을 따라 특정 거리 만큼 이격되어 제공될 것이다. 예시적으로, 절연 물질들(112)은 산화막과 같은 절연 물질을 포함할 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113)은 절연 물질들(112)을 관통하여 기판(111)과 접촉할 것이다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 채널막(114)은 제 1 타입을 갖는 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 채널막(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 채널막(114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 채널막(114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부 물질(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부 물질(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 내부 물질(115)은 에어 갭(air gap)을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 제 2 방향을 따라 마지막 절연 물질(112)의 제 2 방향 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다.
예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 것이다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면 상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제 1 방향을 따라 신장되는 제 1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제 1 방향으로 신장되는 제 1 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질의 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제 1 방향을 따라 신장되는 제 1 도전 물질이 제공된다. 다시 말하면, 절연 물질들(112) 사이에 제 1 방향으로 신장되는 복수의 제 1 도전 물질들(221~281)이 제공되되, 절연 물질들(112) 및 제 1 도전 물질들(221~281) 사이에 절연막(116)이 제공되는 것으로 이해될 수 있다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질을 포함할 것이다. 예시적으로, 제 1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질을 포함할 것이다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 제 1 도전 물질들(212~292)이 제공된다.
제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 제 1 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들을 포함할 것이다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들을 포함할 것이다. 이하에서, 드레인들(320)은 n 타입 실리콘 물질들을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 n 타입 실리콘 물질들을 포함하는 것으로 한정되지 않는다.
예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부에 패드 형태로 제공될 수 있다. 예시적으로, 각 드레인(320)은 대응하는 필라(113)의 채널막(114)의 일부까지 연장될 수 있다.
드레인들(320) 상에, 제 3 방향으로 신장된 제 2 도전 물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 제 1 방향을 따라 특정 거리만큼 이격되어 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제 3 방향으로 신장된 제 2 도전 물질(333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질들을 포함할 것이다. 예시적으로, 제 2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들을 포함할 것이다.
이하에서, 제 1 도전 물질들(211~291, 212~292, 213~293)의 높이가 정의된다. 제 1 도전 물질들(211~291, 212~292, 213~293)은 기판(111)으로부터 순차적으로 제 1 내지 제 9 높이를 갖는 것으로 정의된다. 즉, 기판(111)과 인접한 제 1 도전 물질들(211~213)은 제 1 높이를 갖는다. 제 2 도전 물질들(331~333)과 인접한 제 1 도전 물질들(291~293)은 제 9 높이를 갖는다. 제 1 도전 물질들(211~291, 212~292, 213~293) 중 특정 도전 물질의 기판(111)으로부터의 순서가 증가할수록, 제 1 도전 물질의 높이는 증가한다.
도 15 및 도 16에서, 필라들(113)은 절연막(116) 및 복수의 제 1 도전 물질들(211~291, 212~292, 213~293)과 함께 스트링을 형성한다. 예를 들면, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 도전 물질들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다. 트랜지스터 구조(TS)는 도 17 내지 도 20을 참조하여 더 상세하게 설명된다.
도 17은 본 발명의 제 1 실시 예에 따른 트랜지스터 구조(TSa)를 보여주는 단면도이다. 도 15 내지 도 17을 참조하면, 절연막(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다.
필라(113)의 p 타입 실리콘을 포함하는 채널막(114)은 바디(body)로 동작할 것이다. 이하에서, 필라(113)의 p 타입 실리콘을 포함하는 채널막(114)은 제 2 방향의 바디로 동작하는 것으로 정의된다.
필라(113)에 인접한 제 1 서브 절연막(117)은 터널링 절연막으로 동작할 것이다. 예를 들면, 필라(113)에 인접한 제 1 서브 절연막(117)은 열산화막을 포함할 것이다.
제 2 서브 절연막(118)은 전하 저장막으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 전하 포획층으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 것이다.
제 1 도전 물질(233)에 인접한 제 3 서브 절연막(119)은 블로킹 절연막으로 동작할 것이다. 예시적으로, 제 1 방향으로 신장된 제 1 도전 물질(233)과 인접한 제 3 서브 절연막(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.
제 1 도전 물질(233)은 게이트(또는 제어 게이트)로 동작할 것이다. 즉, 게이트(또는 제어 게이트)로 동작하는 제 1 도전 물질(233), 블로킹 절연막으로 동작하는 제 3 서브 절연막(119), 전하 저장막으로 동작하는 제 2 서브 절연막(118), 터널링 절연막으로 동작하는 제 1 서브 절연막(117), 그리고 바디로 동작하는 p 타입 실리콘을 포함하는 채널막(114)은 트랜지스터(또는 메모리 셀 트랜지스터)로 동작할 것이다. 예를 들면, 제 1 도전 물질(233), 제 3 서브 절연막(119), 제 2 서브 절연막(118), 제 1 서브 절연막(117), 그리고 채널막(114)은 전하 포획형 트랜지스터(또는 메모리 셀 트랜지스터)로 동작할 것이다.
예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO (oxide-nitride-oxide)를 구성할 수 있다.
메모리 블록(BLKb)에서, 하나의 필라(113)는 하나의 낸드 스트링(NS)에 대응한다. 예를 들면, 하나의 필라(113)는 인접한 절연막(116) 및 인접한 제 1 도전 물질들과 함께 하나의 낸드 스트링(NS)을 형성한다.
메모리 블록(BLKb)은 복수의 필라들(113)을 포함한다. 즉, 메모리 블록(BLKb)은 복수의 낸드 스트링들(NS)을 포함한다. 더 상세하게는, 메모리 블록(BLKb)은 제 2 방향(또는 기판과 수직한 방향)으로 신장되며, 제 1 및 제 3 방향을 따라 특정 거리만큼 이격되어 제공되는 복수의 낸드 스트링들(NS)을 포함한다.
각 낸드 스트링(NS)은 제 2 방향을 따라 적층되는 복수의 트랜지스터 구조들(TS)을 포함한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS)은 메모리 셀(MC) 또는 선택 트랜지스터로 동작한다. 예시적으로, 각 낸드 스트링(NS)에서, 적어도 하나의 트랜지스터 구조(TS)는 더미 메모리 셀(DMC)로 동작할 수 있다.
예를 들면, 각 낸드 스트링(NS)에서, 메모리 셀(MC)로 동작하는 트랜지스터 구조들(TS) 및 기판(111) 사이의 적어도 하나의 트랜지스터 구조(TS)는 접지 선택 트랜지스터(GST)로 동작한다. 각 낸드 스트링에서, 메모리 셀(MC)로 동작하는 트랜지스터 구조들(TS) 및 제 2 도전 물질들(331~333) 사이의 적어도 하나의 트랜지스터 구조(TS)는 스트링 선택 트랜지스터(SST)로 동작한다.
즉, 메모리 블록(BLKb)은 기판(111) 상에서 행(예를 들면, 제 1 방향) 및 열(예를 들면, 제 2 방향)을 따라 제공되며, 기판(111)과 교차하는 방향(예를 들면, 제 3 방향)으로 적층된 복수의 메모리 셀들(MC)을 포함한다. 메모리 셀들(MC)과 기판(111)의 사이 그리고 메모리 셀들(111)의 상부에 각각 적어도 하나의 선택 트랜지스터들이 제공된다.
게이트들(또는 제어 게이트들)은 제 1 방향으로 신장된 제 1 도전 물질들(211~291, 212~292, 213~293)에 대응한다. 즉, 게이트들(또는 제어 게이트들)은 제 1 방향으로 신장되어 워드 라인(WL)들, 그리고 적어도 두 개의 선택 라인들(SL, 예를 들면, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성하는 것으로 이해될 수 있다. 예시적으로, 특정 높이에 제공되는 트랜지스터 구조들(TS)은 더미 메모리 셀들(DMC)로 동작할 수 있다. 즉, 특정 높이에 제공되는 게이트들은 제 1 방향을 따라 신장되어 더미 워드 라인(DWL)을 형성하는 것으로 이해될 수 있다.
제 3 방향으로 신장된 제 2 도전 물질들(331~333)은 낸드 스트링들(NS)의 일단에 연결된다. 예시적으로, 제 3 방향으로 신장된 제 2 도전 물질들(331~333)은 비트 라인들(BL)로 동작한다. 즉, 하나의 메모리 블록(BLKb)에서, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결된다.
제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)이 낸드 스트링들(NS)의 타단에 제공된다. 제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)은 공통 소스 라인(CSL)으로 동작한다.
요약하면, 메모리 블록(BLKb)은 기판(111)과 교차하는 방향(제 2 방향)으로 신장된 복수의 낸드 스트링들(NS)을 포함하며, 하나의 메모리 블록에서 하나의 비트 라인(BL)에 복수의 낸드 스트링들(NS)이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작한다.
도 18은 본 발명의 제 2 실시 예에 따른 트랜지스터 구조(TSb)를 보여주는 단면도이다. 도 15, 도 16, 그리고 도 18을 참조하면, 필라(113_1)는 채널막(114), 내부 물질(115), 그리고 제 1 서브 절연막(117_1)을 포함한다.
채널막(114)은 제 2 방향의 바디로 동작할 것이다. 내부 물질(115)은 절연 물질을 포함할 것이다. 제 1 서브 절연막(117_1)은 터널링 절연막으로 동작할 것이다. 제 1 서브 절연막(117_1)은 필라(113_1)의 구성 요소로서, 기판(111) 및 드레인(116) 사이에서 기판(111)과 교차하는 방향으로 신장될 것이다. 예시적으로, 제 1 서브 절연막(117_1)은 도 17을 참조하여 설명된 제 1 서브 절연막(117)과 동일한 물질을 포함할 것이다.
절연막(116_1)은 제 2 서브 절연막(118) 및 제 3 서브 절연막(119)을 포함한다. 제 2 서브 절연막(118)은 전하 저장막으로 동작할 것이다. 제 2 서브 절연막(118)은 도 17을 참조하여 설명된 제 2 서브 절연막(118)과 동일한 물질을 포함할 것이다.
제 3 서브 절연막(119)은 블로킹 절연막으로 동작할 것이다. 제 3 서브 절연막(119)은 도 17을 참조하여 설명된 제 3 서브 절연막(119)과 동일한 물질을 포함할 것이다.
필라(113_1)의 구성 및 절연막(116_1)의 구성은 도 17의 트랜지스터 구조(TSa)와 상이하다. 그러나, 제 1 도전 물질(233) 및 채널막(114) 사이에, 제 1 내지 제 3 서브 절연막들(117_1, 118, 119)이 제공된다. 즉, 도 17을 참조하여 설명된 바와 마찬가지로, 제 1 도전 물질(233), 제 1 내지 제 3 서브 절연막들(117_1, 118, 119), 그리고 채널막(114)은 트랜지스터(또는 메모리 셀 트랜지스터)로 동작한다.
도 19는 본 발명의 제 3 실시 예에 따른 트랜지스터 구조(TSc)를 보여주는 단면도이다. 도 15, 도 16, 그리고 도 19를 참조하면, 필라(113_2)는 채널막(114), 내부 물질(115), 제 1 서브 절연막(117_1), 그리고 제 2 서브 절연막(118_1)을 포함한다.
채널막(114)은 제 2 방향의 바디로 동작할 것이다. 내부 물질(115)은 절연 물질을 포함할 것이다. 제 1 서브 절연막(117_1)은 터널링 절연막으로 동작할 것이다. 제 2 서브 절연막(118_1)은 전하 저장막으로 동작할 것이다.
제 1 서브 절연막(117_1) 및 제 2 서브 절연막(118_1)은 필라(113_2)의 구성 요소로서, 기판(111) 및 드레인(116) 사이에서 기판(111)과 교차하는 방향으로 신장될 것이다. 예시적으로, 제 1 서브 절연막(117_1)은 도 17을 참조하여 설명된 제 1 서브 절연막(117)과 동일한 물질을 포함할 것이다. 예시적으로, 제 2 서브 절연막(118_1)은 도 17을 참조하여 설명된 제 2 서브 절연막(118)과 동일한 물질을 포함할 것이다.
절연막(116_2)은 블로킹 절연막으로 동작할 것이다. 절연막(116_2)은 도 17을 참조하여 설명된 제 3 서브 절연막(119)과 동일한 물질을 포함할 것이다.
필라(113_2)의 구성 및 절연막(116_2)의 구성은 도 17의 트랜지스터 구조(TSa)와 상이하다. 그러나, 제 1 도전 물질(233) 및 채널막(114) 사이에, 절연막(116_2)과 제 1 및 제 2 서브 절연막들(117_1, 118_1)이 제공된다. 즉, 도 17을 참조하여 설명된 바와 마찬가지로, 제 1 도전 물질(233), 절연막(116_2), 제 1 및 제 2 서브 절연막들(117_1, 118_1), 그리고 채널막(114)은 트랜지스터(또는 메모리 셀 트랜지스터)로 동작한다.
도 20은 본 발명의 제 4 실시 예에 따른 트랜지스터 구조(TSd)를 보여주는 단면도이다. 도 15, 도 16, 그리고 도 20을 참조하면, 필라(113_3)는 채널막(114), 내부 물질(115), 제 1 서브 절연막(117_1), 제 2 서브 절연막(118_1), 그리고 제 3 서브 절연막(119_1)을 포함한다. 도 17의 트랜지스터 구조(TSa)와 비교하면, 절연막(116)이 제거된다. 즉, 제 1 도전 물질(233)은 필라(113_3)와 접촉한다.
채널막(114)은 제 2 방향의 바디로 동작할 것이다. 내부 물질(115)은 절연 물질을 포함할 것이다. 제 1 서브 절연막(117_1)은 터널링 절연막으로 동작할 것이다. 제 2 서브 절연막(118_1)은 전하 저장막으로 동작할 것이다. 제 3 서브 절연막(119_1)은 블로킹 절연막으로 동작할 것이다.
제 1 서브 절연막(117_1), 제 2 서브 절연막(118_1), 그리고 제 3 서브 절연막(119_1)은 필라(113_3)의 구성 요소로서, 기판(111) 및 드레인(116) 사이에서 기판(111)과 교차하는 방향으로 신장될 것이다. 예시적으로, 제 1 서브 절연막(117_1)은 도 17을 참조하여 설명된 제 1 서브 절연막(117)과 동일한 물질을 포함할 것이다. 제 2 서브 절연막(118_1)은 도 17을 참조하여 설명된 제 2 서브 절연막(118)과 동일한 물질을 포함할 것이다. 제 3 서브 절연막(119_1)은 도 17을 참조하여 설명된 제 3 서브 절연막(119)과 동일한 물질을 포함할 것이다.
필라(113_3)의 구성 및 절연막(116_3)의 구성은 도 17의 트랜지스터 구조(TSa)와 상이하다. 그러나, 제 1 도전 물질(233) 및 채널막(114) 사이에, 제 1 내지 제 3 서브 절연막들(117_1, 118_1, 119_1)이 제공된다. 즉, 도 17을 참조하여 설명된 바와 마찬가지로, 제 1 도전 물질(233), 제 1 내지 제 3 서브 절연막들(117_1, 118_1, 119_1), 그리고 채널막(114)은 트랜지스터(또는 메모리 셀 트랜지스터)로 동작한다.
이하에서, 필라(113)는 필라들(113, 113_1, 113_2, 그리고 113_3) 중 하나를 나타내는 것으로 정의된다. 또한, 절연막(116)은 절연막들(116, 116_1, 116_2) 중 하나를 나타내는 것으로 정의된다.
도 15 내지 도 20에서, 설명의 편의를 위하여 제 1 도전 물질들(211~291, 212~292, 213~293)은 9 개의 층들에 제공되는 것으로 설명되었다. 그러나, 제 1 도전 물질들(211~291, 212~292, 213~293)은 9 개의 층들에 제공되는 것으로 한정되지 않는다. 예를 들면, 제 1 도전 물질들은 메모리 셀들을 형성하는 적어도 8 개의 층들 그리고 선택 트랜지스터들을 형성하는 적어도 2개의 층들에 제공될 수 있다. 제 1 도전 물질들은 메모리 셀들을 구성하는 적어도 16 개의 층들 그리고 선택 트랜지스터들을 형성하는 적어도 2개의 층들에 제공될 수 있다. 또한, 제 1 도전 물질들은 메모리 셀들을 형성하는 복수의 층들 그리고 선택 트랜지스터들을 형성하는 적어도 2개의 층들에 제공될 수 있다. 예를 들면, 제 1 도전 물질들은 더미 메모리 셀들을 형성하는 층에도 제공될 수 있다.
도 15 내지 도 20에서, 설명의 편의를 위하여 하나의 비트 라인(BL)에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 하나의 비트 라인(BL)에 3개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예시적으로, 메모리 블록(BLKb)에서, 하나의 비트 라인(BL)에 m 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 비트 라인(BL)에 연결되는 낸드 스트링들(NS)의 수 만큼, 제 1 방향으로 신장되는 제 1 도전 물질들(211~291, 212~292, 213~293)의 수 및 공통 소스 라인(CSL)으로 동작하는 도핑 영역들(311~314)의 수 또한 조절될 것이다.
도 15 내지 도 20에 도시된 바와 같이, 필라(113)의 제 1 및 제 3 방향에 따른 단면적은 기판(111)과 가까울수록 감소할 수 있다. 예를 들면, 공정 상의 특성 또는 오차에 의해, 필라(113)의 제 1 방향 및 제 3 방향에 따른 단면적이 가변될 수 있다.
예시적으로, 필라(113)는 식각에 의해 형성된 홀에 실리콘 물질 및 절연 물질과 같은 물질들이 제공되어 형성된다. 식각되는 깊이가 증가할수록, 식각에 의해 형성되는 홀의 제 1 방향 및 제 3 방향에 따른 면적은 감소할 수 있다. 즉, 필라(113)의 제 1 방향 및 제 3 방향에 따른 단면적은 기판(111)에 가까울수록 감소할 수 있다.
도 21은 도 15의 메모리 블록(BLKb)의 제 1 실시 예에 따른 등가 회로(BLKb_1)를 보여주는 회로도이다. 도 15 내지 도 21을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11~NS31)이 제공된다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공된다. 제 3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 낸드 스트링들(NS13, NS23. NS33)이 제공된다. 제 1 내지 제 3 비트 라인들(BL1~BL3)은 제 3 방향으로 신장된 제 2 도전 물질들(331~333)에 각각 대응한다.
각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결된다. 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공된다.
이하에서, 행 및 열 단위로 낸드 스트링들(NS)이 정의된다. 하나의 비트 라인에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성한다. 예를 들면, 제 1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11~NS31)은 제 1 열에 대응할 것이다. 제 2 비트 라인(BL2)에 연결된 낸드 스트링들(NS12~NS32)은 제 2 열에 대응할 것이다. 제 3 비트 라인(BL3)에 연결된 낸드 스트링들(NS13~NS33)은 제 3 열에 대응할 것이다.
하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성한다. 예를 들면, 제 1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11~NS13)은 제 1 행을 형성한다. 제 2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)은 제 2 행을 형성한다. 제 3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31~NS33)은 제 3 행을 형성한다.
각 낸드 스트링(NS)에서, 높이가 정의된다. 예시적으로, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)의 높이는 1인 것으로 정의된다. 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 2인 것으로 정의된다. 스트링 선택 트랜지스터(SST)의 높이는 9로 정의된다. 스트링 선택 트랜지스터(SST)와 인접한 메모리 셀(MC7)의 높이는 8로 정의된다.
메모리 셀(MC)의 접지 선택 트랜지스터(GST)로부터의 순서가 증가할수록, 메모리 셀(MC)의 높이는 증가한다. 즉, 제 1 내지 제 7 메모리 셀들(MC1~MC7)은 각각 제 2 내지 제 8 높이를 갖는 것으로 정의된다.
동일한 행의 낸드 스트링들(NS)은 접지 선택 라인(GSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)은 접지 선택 라인(GSL)을 공유한다. 제 1 높이를 갖는 제 1 도전 물질들(211~213)이 서로 연결되어 접지 선택 라인(GSL)을 형성할 것이다.
동일한 행의 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들(MC)은 워드 라인(WL)을 공유한다. 동일한 높이를 가지며 상이한 행에 대응하는 낸드 스트링들(NS)의 워드 라인들(WL)은 공통으로 연결된다. 즉, 동일한 높이의 메모리 셀들(MC)은 워드 라인(WL)을 공유한다.
제 2 높이를 갖는 제 1 도전 물질들(221~223)이 공통으로 연결되어 제 1 워드 라인(WL1)을 형성한다. 제 3 높이를 갖는 제 1 도전 물질들(231~233)이 공통으로 연결되어 제 2 워드 라인(WL2)을 형성한다. 제 4 높이를 갖는 제 1 도전 물질들(241~243)이 공통으로 연결되어 제 3 워드 라인(WL3)을 형성한다. 제 5 높이를 갖는 제 1 도전 물질들(251~253)이 공통으로 연결되어 제 4 워드 라인(WL4)을 형성한다. 제 6 높이를 갖는 제 1 도전 물질들(261~263)이 공통으로 연결되어 제 5 워드 라인(WL5)을 형성한다. 제 7 높이를 갖는 제 1 도전 물질들(271~273)이 공통으로 연결되어 제 6 워드 라인(WL6)을 형성한다. 제 8 높이를 갖는 제 1 도전 물질들(281~283)이 공통으로 연결되어 제 7 워드 라인(WL7)을 형성한다.
동일한 행의 낸드 스트링들(NS)은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인들(SSL1, SSL2, SSL3)에 각각 연결된다. 제 1 내지 제 3 스트링 선택 라인들(SSL1~SSL3)은 각각 제 9 높이를 갖는 제 1 도전 물질들(291~293)에 대응한다.
이하에서, 제 1 스트링 선택 라인(SSL1)에 연결된 스트링 선택 트랜지스터들(SST)은 제 1 스트링 선택 트랜지스터들(SST1)로 정의된다. 제 2 스트링 선택 라인(SSL2)에 연결된 스트링 선택 트랜지스터들(SST)은 제 2 스트링 선택 트랜지스터들(SST2)로 정의된다. 제 3 스트링 선택 라인(SSL3)에 연결된 스트링 선택 트랜지스터들(SST)은 제 3 스트링 선택 트랜지스터들(SST3)로 정의된다.
공통 소스 라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결된다. 예를 들면, 제 1 내지 제 4 도핑 영역들(311~314)이 서로 연결되어 공통 소스 라인(CSL)을 형성할 것이다.
도 21에 도시된 바와 같이, 동일 높이의 워드 라인들(WL)은 공통으로 연결되어 있다. 따라서, 특정 높이의 워드 라인(WL)이 선택될 때, 선택된 워드 라인(WL)에 연결된 모든 낸드 스트링들(NS)이 선택될 것이다.
상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결되어 있다. 따라서, 스트링 선택 라인들(SSL1~SSL3)을 선택 및 비선택함으로써, 동일 워드 라인(WL)에 연결된 낸드 스트링들(NS) 중 비선택된 행의 낸드 스트링들(NS)이 대응하는 비트 라인으로부터 전기적으로 분리되고 그리고 선택된 행의 낸드 스트링들(NS)이 대응하는 비트 라인에 전기적으로 연결될 수 있다.
즉, 스트링 선택 라인들(SSL1~SSL3)을 선택 및 비선택함으로써, 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트 라인들(BL1~BL3)을 선택함으로써, 선택된 행의 낸드 스트링들(NS)의 열이 선택될 수 있다.
예시적으로, 프로그램 및 읽기 동작 시에, 스트링 선택 라인들(SSL1~SSL3) 중 하나가 선택될 것이다. 즉, 프로그램 및 읽기 동작은 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)의 행 단위로 수행될 것이다.
예시적으로, 프로그램 및 읽기 동작 시에, 선택된 행의 선택된 워드 라인에 선택 전압이 인가되고, 비선택된 워드 라인들에 비선택 전압이 인가될 것이다. 예를 들면, 선택 전압은 프로그램 전압(Vpgm) 또는 선택 읽기 전압(Vrd)일 것이다. 예를 들면, 비선택 전압은 패스 전압(Vpass) 또는 비선택 읽기 전압(Vread)일 것이다. 즉, 프로그램 및 읽기 동작은 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)의 선택된 행의 워드 라인 단위로 수행될 것이다.
예시적으로, 제 1 도전 물질들(211~291, 212~292, 213~293) 중 선택 라인들로 동작하는 제 1 도전 물질들(예를 들면, 211, 221, 231, 291, 292, 293)과 워드 라인들로 동작하는 제 1 도전 물질들(예를 들면, 221~281, 222~282, 223~283) 사이에 제공되는 절연 물질들(112)의 두께는 다른 절연 물질들(112)의 두께보다 클 수 있다.
도 15 내지 도 21에서, 제 1 높이를 갖는 제 1 도전 물질들(211, 212, 213)이 접지 선택 라인(GSL)으로 동작하고 그리고 제 9 높이를 갖는 제 1 도전 물질들(291, 292, 293)이 스트링 선택 라인들(SSL1, SSL2, SSL3)로 동작한다.
이때, 제 1 높이를 갖는 제 1 도전 물질들(211, 212, 213) 및 제 2 높이를 갖는 제 2 도전 물질들(221, 222, 223) 사이에 제공되는 절연 물질들(112)의 두께는 제 2 높이를 갖는 제 1 도전 물질들(221, 222, 223) 및 제 8 높이를 갖는 도전 물질들(281, 282, 283) 사이에 제공되는 절연 물질들(112)의 두께보다 클 수 있다.
또한, 제 8 높이를 갖는 제 1 도전 물질들(281, 282, 283) 및 제 9 높이를 갖는 제 1 도전 물질들(291, 292, 293) 사이에 제공되는 절연 물질들(112)의 두께는 제 2 높이를 갖는 제 2 도전 물질들(221, 222, 223) 및 제 8 높이를 갖는 도전 물질들(281, 282, 283) 사이에 제공되는 절연 물질들(112)의 두께보다 클 수 있다.
도 22는 도 14를 참조하여 설명된 소거 방법의 더 상세한 제 1 실시 예를 보여주는 순서도이다. 도 13 내지 도 22를 참조하면, S505 단계에서, 소거 커맨드 및 어드레스가 수신된다. 예를 들면, 수신된 어드레스는 불휘발성 메모리 장치(100b)의 복수의 메모리 블록들(BLK1~BLKz) 중 하나에 대응한다. 복수의 메모리 블록들(BLK1~BLKz) 중 수신된 어드레스에 대응하는 메모리 블록(예를 들면, BLKb)이 선택된다. 예를 들면, 수신된 어드레스는 적어도 두 개의 스트링 선택 라인들(SSL)에 대응할 것이다.
S510 단계에서, 일부 워드 라인들의 주소들이 저장된다. 예를 들면, 수신된 어드레스에 대응하는 워드 라인들의 주소들 중 일부 워드 라인들의 주소들이 저장된다. 예를 들면, 선택된 메모리 블록(BLKb)의 워드 라인들 중 일부 워드 라인들의 주소들이 워드 라인 주소 래치(177)에 저장될 것이다. 예를 들면, 일부 워드 라인들의 주소들은 퓨즈부(180)로부터 워드 라인 주소 래치(177)에 저장될 것이다.
S515 단계에서, 소거 카운트 및 SSL 카운트가 리셋된다. 예를 들면, 소거 카운트는 1로 리셋될 것이다. SSL 카운트는 수신된 어드레스에 대응하는 스트링 선택 라인들(SSL) 중 하나를 나타낸다. 예를 들면, SSL 카운트는 선택된 메모리 블록(BLKb)의 첫 번째 스트링 선택 라인(SSL1)을 나타내도록 리셋될 것이다.
예시적으로, S510 단계 및 S515 단계는 소거 동작 시의 초기화로 이해될 수 있다. S510 단계 및 S515 단계의 초기화는 순서에 관계 없이 수행될 수 있다.
S520 단계에서, SSL 카운트에 대응하는 스트링 선택 라인이 선택되고 그리고 워드 라인 주소 래치(177)에 저장된 주소들로부터 첫 번째 워드 라인이 선택된다. 예시적으로, SSL 카운트는 스트링 선택 라인 주소로 변환될 것이다. 그리고, 변환된 스트링 선택 라인 주소에 대응하는 스트링 선택 라인이 선택될 것이다. 예시적으로, 워드 라인 주소 래치(177)에 저장된 주소들에 대응하는 일부 워드 라인들 중 첫 번째 워드 라인이 선택될 것이다.
S525 단계에서, 선택된 메모리 블록이 소거된다. 예를 들면, 제어 로직(170b)은 선택된 메모리 블록(BLKb)이 소거되도록 어드레스 디코더(120), 읽기 및 쓰기부(130), 그리고 전압 생성부(160)를 제어할 것이다.
S530 단계에서, 선택된 스트링 선택 라인 및 선택된 워드 라인에 기반하여 소거 검증이 수행된다. 예를 들면, 제어 로직(170b)은 선택된 스트링 선택 라인에 대응하는 워드 라인들 중 선택된 워드 라인에 대응하는 복수의 메모리 셀들(MC)이 소거 검증되도록, 어드레스 디코더(120), 읽기 및 쓰기부(130), 그리고 전압 생성부(160)를 제어할 것이다.
S535 단계에서, 소거 검증 결과가 패스인지 판별된다. 선택된 워드 라인이 소거 패스로 판별되면, S540 단계가 수행된다. 예를 들면, 제어 로직(170b)은 패스/페일 체크부(140)의 출력 신호가 패스 신호(Pass)인지 또는 페일 신호(Fail)인지에 따라, 소거 패스 또는 소거 페일을 판별할 것이다.
S540 단계에서, 선택된 워드 라인이 마지막 워드 라인인지 판별된다. 예를 들면, 선택된 워드 라인이 워드 라인 주소 래치(177)에 저장된 주소들에 대응하는 일부 워드 라인들 중 마지막 워드 라인인지 판별된다. 선택된 워드 라인이 마지막 워드 라인이 아니면, S545 단계가 수행된다. S545 단계에서, 워드 라인 주소 래치(177)에 저장된 주소들로부터 다음 워드 라인이 선택된다. 이후에, S530 단계에서 선택된 워드 라인이 소거 검증된다. 선택된 워드 라인이 마지막 워드 라인이면, S570 단계가 수행된다.
S535 단계에서, 선택된 워드 라인이 소거 페일로 판별되면, S550 단계가 수행된다. S550 단계에서, 소거 카운트가 최대값에 도달하였는지 판별된다. 소거 카운트가 최대값에 도달하지 않았으면, S555 단계에서 소거 카운트가 증가된다. 이후에, S560 단계에서 소거 전압(Vers)이 조절된다. 예를 들면, 소거 전압(Vers)의 레벨이 증가될 것이다. 이후에, 소거(S525 단계) 및 소거 페일된 워드 라인으로부터의 소거 검증(S530 단계 및 S535 단계)이 다시 수행된다.
S550 단계에서, 소거 카운트가 최대값에 도달하였으면, 에러 리포트가 생성된다. 예를 들면, 제어 로직(170b)은 소거 동작 시에 에러가 발생하였음을 나타내는 에러 리포트를 생성할 것이다. 생성된 에러 리포트는 불휘발성 메모리 장치(100b)의 호스트에 제공될 것이다.
S570 단계에서, SSL 카운트가 최대값에 도달하였는지 판별된다. 예를 들면, SSL 카운트의 최대값은 선택된 메모리 블록(BLKb)의 마지막 스트링 선택 라인(SSL3)에 대응할 것이다.
SSL 카운트가 최대값에 도달하지 않았으면, S575 단계에서 SSL 카운트가 증가되고, 증가된 SSL 카운트에 대으하는 스트링 선택 라인이 선택되고, 그리고 워드 라인 주소 래치(177)에 저장된 주소들로부터 첫 번째 워드 라인이 선택된다. 예시적으로, 증가된 SSL 카운트는 스트링 선택 라인 주소로 변환될 것이다. 그리고, 변환된 스트링 선택 라인 주소에 대응하는 스트링 선택 라인이 선택될 것이다. 예시적으로, 워드 라인 주소 래치(177)에 저장된 주소들에 대응하는 워드 라인들 중 첫 번째 워드 라인이 선택될 것이다. 이후에, S530 단계 및 S535 단계에서, 소거 검증이 다시 수행된다. SSL 카운트가 최대값에 도달하였으면, 소거 동작이 종료된다.
요약하면, S525 단계 내지 S565 단계에서, 선택된 메모리 블록(BLKb)의 낸드 스트링들(NS) 중 선택된 스트링 선택 라인(예를 들면, SSL 카운트에 대응하는 스트링 선택 라인)에 대응하는 낸드 스트링들에서 소거 및 소거 페일된 워드 라인으로부터의 소거 검증이 반복된다. 이때, 소거 검증은 퓨즈부(180)로부터 수신된 주소들에 대응하는 일부 워드 라인들에서 수행된다. 선택된 스트링 선택 라인에서 워드 라인들이 소거 패스되면, 다음 스트링 선택 라인이 선택된다(S575 단계).
즉, 선택된 메모리 블록(BLKb)은 워드 라인 단위로 소거 검증되며, 소거 페일된 워드 라인으로부터 소거 검증이 재개된다. 그리고, 소거 검증은 선택된 메모리 블록(BLKb)의 워드 라인들 중 일부 워드 라인들에서 수행된다.
도 23은 도 13의 불휘발성 메모리 장치(100c)의 소거 시의 전압 조건들을 보여주는 테이블이다. 도 13, 도 21, 그리고 23을 참조하면, 스트링 선택 라인들(SSL1~SSL3)은 플로팅되거나 제 3 스트링 선택 라인 전압(Vssl3)으로 구동된다. 워드 라인들(WL1~WL7)에 제 2 워드 라인 소거 전압(Vwe2)이 인가된다. 접지 선택 라인(GSL)은 플로팅되거나 제 3 접지 선택 라인 전압(Vgsl3)으로 구동된다. 공통 소스 라인(CSL)은 플로팅된다. 기판(111)에 제 2 소거 전압(Vers2)이 인가된다.
도 24는 도 23의 전압 조건들에 따른 전압 변화를 보여주는 타이밍도이다. 도 25는 도 23 및 도 24에 따른 전압들이 인가된 메모리 블록(BLKb)의 하나의 낸드 스트링(NS)의 단면도이다. 예시적으로, 메모리 블록(BLKb)의 등가 회로(BLKb_1)에 도시된 제 1 행 제 3 열의 낸드 스트링(NS13)에 대응하는 단면도가 도시되어 있다.
도 23 내지 도 25를 참조하면, 제 1 시간(t1)에 기판(111)에 제 2 소거 전압(Vers2)이 인가된다. 예시적으로, 제 2 소거 전압(Vers2)은 고전압일 것이다.
기판(111)은 제 2 방향의 바디로 동작하는 채널막(114)과 동일한 타입으로 도핑되어 있다. 따라서, 제 2 소거 전압(Vers2)은 낸드 스트링(NS)의 채널막(114)에 전달된다.
제 1 도전 물질(211)은 채널막(114)으로부터 커플링의 영향을 받는다. 접지 선택 라인(GSL)이 플로팅된 경우, 채널막(114)의 전압이 제 2 소거 전압(Vers2)으로 상승함에 따라 접지 선택 라인(GSL)으로 동작하는 제 1 도전 물질(211)의 전압이 상승한다. 예시적으로, 접지 선택 라인(GSL)의 전압은 제 4 전압(V4)으로 상승할 것이다.
제 2 방향의 바디로 동작하는 채널막(114)의 전압은 제 2 소거 전압(Vers2)이고, 접지 선택 트랜지스터(GST)의 게이트(또는 제어 게이트)로 동작하는 제 1 도전 물질(211)의 전압은 제 5 전압(V5)이다. 예시적으로, 제 2 소거 전압(Vers2) 및 제 5 전압(V5)의 차이는 Fowler-Nordheim 터널링을 유발할 정도로 크지 않을 것이다. 따라서, 접지 선택 트랜지스터(GST)는 소거 금지될 것이다.
접지 선택 라인(GSL)이 제 3 접지 선택 라인 전압(Vgsl3)으로 구동되는 경우, 제 3 접지 선택 라인 전압(Vgsl3)은 제 2 소거 전압(Vers2)과의 차이로 인해 Fowler-Nordheim 터널링이 발생하지 않도록 설정된다. 따라서, 접지 선택 트랜지스터(GST)는 소거 금지된다.
설명의 편의를 위하여, 제 4 전압(V4) 및 제 3 접지 선택 라인 전압(Vgsl3)은 동일한 레벨을 갖는 것으로 도시되어 있다. 그러나, 제 4 전압(V4) 및 제 3 접지 선택 라인 전압(Vgsl3)은 상이할 수 있다.
제 2 내지 제 8 높이를 갖는 제 1 도전 물질들(221~281)은 각각 제 1 내지 제 7 워드 라인들(WL1~WL7)로 동작하며, 제 1 내지 제 7 메모리 셀들(MC1~MC7)의 게이트(또는 제어 게이트)로 동작한다. 제 1 시간(t1)에, 워드 라인들(WL1~WL7)에 제 2 워드 라인 소거 전압(Vwe2)이 인가된다. 예시적으로, 제 2 워드 라인 소거 전압(Vwe2)은 저전압일 것이다. 예를 들면, 제 2 워드 라인 소거 전압(Vwe2)은 접지 전압(Vss)일 것이다.
제 2 방향의 바디로 동작하는 채널막(114)의 전압은 제 2 소거 전압(Vers2)이고, 제 1 내지 제 7 메모리 셀들(MC1~MC7)의 게이트(또는 제어 게이트)로 동작하는 제 1 도전 물질들(221~241)의 전압은 제 2 워드 라인 소거 전압(Vwe2)이다. 예시적으로, 제 2 소거 전압(Vers2) 및 제 2 워드 라인 소거 전압(Vwe2)의 차이는 Fowler-Nordheim을 유발할 것이다. 예를 들면, Fowler-Nordheim이 발생되도록 제 2 소거 전압(Vers2) 및 제 2 워드 라인 소거 전압(Vwe2)이 설정될 것이다. 따라서, 메모리 블록(BLKb)의 제 1 내지 제 7 메모리 셀들(MC1~MC7)은 소거될 것이다.
제 9 높이를 갖는 제 1 도전 물질(291)은 스트링 선택 라인(SSL)으로 동작하며, 스트링 선택 트랜지스터(SST)의 게이트(또는 제어 게이트)로 동작한다. 제 1 시간(t1)에, 스트링 선택 라인(SSL)은 플로팅되거나 제 3 스트링 선택 라인 전압(Vssl3)으로 구동된다.
제 1 도전 물질(291)은 채널막(114)으로부터 커플링의 영향을 받는다. 스트링 선택 라인(SSL)이 플로팅되는 경우, 채널막(114)의 전압이 제 2 소거 전압(Vers2)으로 상승함에 따라, 스트링 선택 라인(SSL)으로 동작하는 제 1 도전 물질(291)의 전압이 상승한다. 예시적으로, 스트링 선택 라인(SSL)의 전압은 제 5 전압(V5)으로 상승할 것이다.
제 2 방향의 바디로 동작하는 채널막(114)의 전압은 제 2 소거 전압(Vers2)이고, 스트링 선택 트랜지스터(SST)의 게이트(또는 제어 게이트)로 동작하는 제 1 도전 물질(291)의 전압은 제 5 전압(Vssl1)이다. 예시적으로, 제 2 소거 전압(Vers2) 및 제 5 전압(V5)의 차이는 Fowler-Nordheim 터널링을 유발할 정도로 크지 않을 것이다. 따라서, 스트링 선택 트랜지스터(SST)는 소거 금지될 것이다.
스트링 선택 라인(SSL)이 제 3 스트링 선택 라인 전압(Vssl3)으로 구동되는 경우, 제 3 스트링 선택 라인 전압(Vssl3)은 제 2 소거 전압(Vers2)과의 차이로 인해 Fowler-Nordheim 터널링이 발생하지 않도록 설정된다. 따라서, 스트링 선택 트랜지스터(SST)는 소거 금지된다.
설명의 편의를 위하여, 제 5 전압(V5) 및 제 3 스트링 선택 라인 전압(Vssl3)은 동일한 레벨을 갖는 것으로 도시되어 있다. 그러나, 제 5 전압(V5) 및 제 3 스트링 선택 라인 전압(Vssl3)은 상이할 수 있다.
공통 소스 라인(CSL)으로 동작하는 도핑 영역들(311)은 기판(111)과 p-n 접합을 형성한다. 따라서, 기판(111)에 제 2 소거 전압(Vers2)이 인가될 때, 공통 소스 라인(CSL)으로 동작하는 도핑 영역(311)의 전압 또한 상승할 것이다. 예를 들면, 공통 소스 라인(CSL)의 전압은 제 6 전압(V6)으로 상승할 것이다.
도 26은 도 13의 불휘발성 메모리 장치(100c)의 소거 검증 시의 전압 조건들을 보여주는 테이블이다. 도 13, 도 21, 그리고 26를 참조하면, 비트 라인들(BL1~BL3)에 제 2 비트 라인 전압(Vbl2)이 인가된다. 예를 들면, 제 2 비트 라인 전압(Vbl2)은 전원 전압(Vcc)일 것이다.
선택된 스트링 선택 라인에 제 4 스트링 선택 라인 전압(Vssl4)이 인가된다. 예를 들면, 제 4 스트링 선택 라인 전압(Vssl4)은 선택된 스트링 선택 트랜지스터를 턴-온 하는 전압일 것이다. 예를 들면, 제 4 스트링 선택 라인 전압(Vssl4)은 전원 전압(Vcc)일 것이다.
비선택된 스트링 선택 라인에 제 5 스트링 선택 라인 전압(Vssl5)이 인가된다. 예를 들면, 제 5 스트링 선택 라인 전압(Vssl5)은 비선택된 스트링 선택 트랜지스터를 턴-오프 하는 전압일 것이다. 예를 들면, 제 5 스트링 선택 라인 전압(Vssl5)은 접지 전압(Vss)일 것이다.
선택된 워드 라인에 제 2 소거 검증 전압(Vvfy2)이 인가된다. 예를 들면, 제 2 소거 검증 전압(Vvfy2)은 소거 상태의 메모리 셀들에 요구되는 문턱 전압의 상한으로 설정될 것이다. 예를 들면, 제 2 소거 검증 전압(Vvfy2)은 접지 전압(Vss)일 것이다.
비선택된 워드 라인에 제 2 비선택 워드 라인 전압(Vuwl2)이 인가된다. 예를 들면, 제 2 비선택 워드 라인 전압(Vuwl2)은 메모리 셀들(MC)의 논리 상태와 관계 없이 메모리 셀들(MC)을 턴-온 하는 전압일 것이다. 예를 들면, 제 2 비선택 워드 라인 전압(Vuwl2)은 읽기 동작 시에 비선택된 워드 라인들에 인가되는 비선택 읽기 전압(Vread) 또는 프로그램 동작 시에 비선택된 워드 라인들에 인가되는 패스 전압(Vpass)일 것이다.
접지 선택 라인(GSL)에 제 4 접지 선택 라인 전압(Vgsl4)이 인가된다. 예를 들면, 제 4 접지 선택 라인 전압(Vgsl4)은 접지 선택 트랜지스터(GST)를 턴-온 하는 전압일 것이다. 예를 들면, 제 4 접지 선택 라인 전압(Vgsl4)은 전원 전압(Vcc)일 것이다.
공통 소스 라인(CSL)에 제 2 공통 소스 라인 전압(Vcsl2)이 인가된다. 예를 들면, 제 2 공통 소스 라인 전압(Vcsl2)은 접지 전압(Vss)일 것이다.
도 27은 도 26의 전압 조건들에 따른 전압 변화를 보여주는 타이밍도이다. 도 28는 도 26 및 도 27에 따른 전압들이 인가된 메모리 블록(BLKb)의 하나의 낸드 스트링(NS)의 단면도이다. 예시적으로, 메모리 블록(BLKb_1)의 제 1 행 제 3 열의 낸드 스트링(NS13)에 대응하는 단면도가 도시되어 있다.
도 13, 도 26 내지 도 28을 참조하면, 제 1 시간(t1)에 프리차지가 수행된다. 비트 라인들(BL1~BL3)에 제 2 비트 라인 전압(Vbl2)이 인가된다. 즉, 제 3 비트 라인(BL3)으로 동작하는 제 2 도전 물질(333)에 제 2 비트 라인 전압(Vbl2)이 프리 차지된다. 이후에, 제 1 내지 제 3 비트 라인들(BL1~BL3)은 플로팅될 것이다.
제 2 시간(t2)에, 디벨러프가 수행된다. 선택된 스트링 선택 라인(예를 들면, SSL1)에 제 4 스트링 선택 라인 전압(Vssl4)이 인가된다. 즉, 선택된 스트링 선택 라인(SSL1)에 대응하는 스트링 선택 트랜지스터들(SST1)은 턴-온 된다. 따라서, 제 1 행의 낸드 스트링들(NS11~NS13)은 비트 라인들(BL1~BL3)과 전기적으로 연결된다.
비선택된 스트링 선택 라인들(예를 들면, SSL2, SSL3)에 제 5 스트링 선택 라인 전압(Vssl5)이 인가된다. 즉, 비선택된 스트링 선택 라인들(SSL2, SSL3)에 대응하는 스트링 선택 트랜지스터들(SST2, SST3)은 턴-오프 된다. 따라서, 제 2 및 제 3 행들의 낸드 스트링들(NS21~NS23, NS31~NS33)은 비트 라인들(BL1~BL3)로부터 전기적으로 분리된다.
비선택된 워드 라인(예를 들면, WL1, WL2, WL4~WL7)에 제 2 비선택 워드 라인 전압(Vuwl2)이 인가된다. 즉, 제 1 행의 낸드 스트링들(NS11~NS13)에서, 비선택된 워드 라인들(WL1, WL2, WL4~WL7)에 연결된 메모리 셀들(MC1, MC2, MC4~MC7)은 턴-온 된다.
선택된 워드 라인(예를 들면, WL3)에 제 2 소거 검증 전압(Vvfy2)이 인가된다. 제 1 행의 낸드 스트링들(NS11~NS13)에서, 선택된 워드 라인(WL3)에 연결된 메모리 셀들(MC3) 중 제 2 소거 검증 전압(Vvfy2) 보다 높은 문턱 전압을 갖는 메모리 셀들은 턴-오프 될 것이다. 제 1 행의 낸드 스트링들(NS11~NS13)에서, 선택된 워드 라인(WL3)에 연결된 메모리 셀들(MC3) 중 제 2 소거 검증 전압(Vvfy2) 보다 낮은 문턱 전압을 갖는 메모리 셀들은 턴-온 될 것이다.
접지 선택 라인(GSL)에 제 4 접지 선택 라인 전압(Vgsl4)이 인가된다. 따라서, 접지 선택 트랜지스터들(GST)은 턴-온 되며, 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)은 공통 소스 라인(CSL)과 전기적으로 연결된다.
제 1 행의 낸드 스트링들(NS11~NS13)에서, 선택된 워드 라인(WL3)에 연결된 메모리 셀들(MC3) 중 하나가 턴-온 되면, 대응하는 비트 라인(BL) 및 공통 소스 라인(CSL) 사이에 채널이 형성된다. 따라서, 대응하는 비트 라인(BL)으로부터 공통 소스 라인(CSL)으로 전류가 흐르며, 대응하는 비트 라인(BL)의 전압이 제 2 비트 라인 전압(Vbl2)으로부터 낮아진다.
제 1 행의 낸드 스트링들(NS11~NS13)에서, 선택된 워드 라인(WL3)에 연결된 메모리 셀들(MC3) 중 하나가 턴-오프 되면, 대응하는 비트 라인(BL) 및 공통 소스 라인(CSL) 사이에 채널이 형성되지 않는다. 따라서, 대응하는 비트 라인(BL)으로부터 공통 소스 라인(CSL)으로 전류가 흐르지 않으며, 대응하는 비트 라인(BL)의 전압이 제 2 비트 라인 전압(Vbl2)으로 유지된다.
제 3 시간(t3)에 데이터 래치가 수행된다. 예를 들면, 비트 라인들(BL1~BL3)의 전압에 따라, 소거 패스 및 소거 페일이 판별될 것이다.
예를 들면, 제 1 내지 제 3 비트 라인들(BL1~BL3)의 전압이 제 2 비트 라인 전압(Vbl2) 보다 낮을때, 즉 선택된 제 1 행의 낸드 스트링들(NS11~NS13)에서 선택된 워드 라인(WL3)에 연결된 메모리 셀들(MC3)의 문턱 전압들이 제 2 소거 검증 전압(Vvfy2) 보다 낮을 때, 소거 패스로 판별된다.
제 1 내지 제 3 비트 라인들(BL1~BL3) 중 적어도 하나의 전압이 제 2 비트 라인 전압(Vbl2)일 때, 즉 선택된 제 1 행의 낸드 스트링들(NS11~NS13)에서 선택된 워드 라인(WL3)에 연결된 메모리 셀들(MC3) 중 적어도 하나의 문턱 전압이 제 2 소거 검증 전압(Vvfy2) 보다 높을 때, 소거 페일로 판별된다.
예시적으로, 불휘발성 메모리 장치(100b) 또는 불휘발성 메모리 장치(100b)의 호스트의 오류 정정 능력에 따라, 선택된 워드 라인의 소거 패스 및 소거 페일의 판별 기준은 가변될 수 있다. 예를 들면, 불휘발성 메모리 장치(100b) 또는 불휘발성 메모리 장치(100b)의 호스트의 오류 정정 능력이 향상되면, 비트 라인들(BL) 중 적어도 하나의 전압이 제 2 비트 라인 전압(Vbl2)을 유지하여도 선택된 워드 라인은 소거 패스로 판별될 수 있다.
도 29는 도 15의 메모리 블록(BLKb)의 제 2 실시 예에 따른 등가 회로(BLKb_2)를 보여주는 회로도이다. 도 15, 도 16, 그리고 도 29를 참조하면, 메모리 블록(BLKb_2)은 제 2 방향을 따라 복수의 서브 블록들로 분할된다. 그리고, 서브 블록들의 사이에, 더미 메모리 셀들(DMC) 및 더미 메모리 셀들(DMC)에 연결된 더미 워드 라인(DWL)이 제공된다.
제 2 내지 제 4 높이를 갖는 제 1 도전 라인들(221~241, 222~242, 223~243)은 제 1 내지 제 3 메모리 셀들(MC1~MC3)을 형성하며, 제 1 서브 블록을 구성한다. 제 5 높이를 갖는 제 1 도전 라인들(251, 252, 253)은 더미 메모리 셀들(DMC)을 형성한다. 제 6 내지 제 8 높이를 갖는 제 1 도전 라인들(261~281, 262~282, 263~283)은 제 4 내지 제 6 메모리 셀들(MC4~MC6)을 형성하며, 제 2 서브 블록을 구성한다.
메모리 블록(BLKb_2)은 서브 블록 단위로 소거된다. 즉, 각 서브 블록은 독립적으로 소거된다.
메모리 블록(BLKb_2)은 서브 블록 단위로 소거된다. 서브 블록 단위로 소거되는 것을 제외하면, 메모리 블록(BLKb_2)은 도 17 및 도 25를 참조하여 설명된 바와 같이 소거 및 소거 검증된다. 예를 들면, 메모리 블록(BLKb_2)의 서브 블록의 메모리 셀들(MC)이 소거된 후에, 소거된 메모리 셀들(MC)이 워드 라인 단위로 소거 검증된다. 소거 페일이 발생되면, 선택된 서브 블록이 소거되고, 소거 페일된 워드 라인으로부터 소거 검증이 재개될 것이다. 선택된 서브 블록의 소거 및 소거 검증은 낸드 스트링들의 행들에서 순차적으로 수행될 것이다.
예시적으로, 메모리 블록(BLKb_2)은 두 개의 서브 블록들로 분할되는 것으로 설명된다. 그러나, 서브 블록들의 수는 한정되지 않는다. 또한, 메모리 블록(BKLb_2)의 서브 블록들 사이에 하나의 더미 워드 라인(DWL)이 제공되는 것으로 설명된다. 그러나, 서브 블록들 사이에 제공되는 더미 워드 라인(DWL)의 수는 한정되지 않는다.
도 30은 소거 시에 도 15의 메모리 블록(BLKb)의 제 2 실시 예에 따른 등가 회로(BLKb_2)에 인가되는 전압 조건들을 보여주는 테이블이다. 도 29 및 도 30을 참조하면, 소거 시에 스트링 선택 라인들(SSL1~SSL3)은 플로팅되거나 제 3 스트링 선택 라인 전압(Vssl3)으로 구동된다.
비선택된 서브 블록의 워드 라인들(WL)은 플로팅되거나 제 3 비선택 워드 라인 전압(Vuwl3)으로 구동된다. 선택된 서브 블록의 워드 라인들(WL)에 제 2 워드 라인 소거 전압(Vwe2)이 인가된다. 예를 들면, 제 2 워드 라인 소거 전압(Vwe2)은 접지 전압(Vss)이다. 더미 워드 라인(DWL)에 제 1 더미 워드 라인 전압(Vdwl1)이 인가된다. 접지 선택 라인(GSL)은 플로팅되거나 제 3 접지 선택 라인 전압(Vgsl3)으로 구동된다. 공통 소스 라인(CSL)은 플로팅된다. 그리고, 기판(111)에 제 2 소거 전압(Vers2)이 인가된다.
예시적으로, 제 1 서브 블록이 선택된 것으로 가정한다. 소거 시에, 선택된 제 1 서브 블록의 워드 라인들(WL1~WL3)에 제 2 워드 라인 소거 전압(Vwe2)이 인가될 것이다. 그리고, 비선택된 제 2 서브 블록의 워드 라인들(WL4~WL6)은 플로팅되거나 제 3 비선택 워드 라인 전압(Vuwl3)으로 구동될 것이다.
도 31은 도 30의 전압 조건들에 따른 전압 변화를 보여주는 타이밍도이다. 도 32는 도 30 및 도 31에 따른 전압들이 인가된 메모리 블록(BLKb)의 하나의 낸드 스트링(NS)의 단면도이다. 예시적으로, 메모리 블록(BLKb_1)의 제 1 행 제 3 열의 낸드 스트링(NS13)에 대응하는 단면도가 도시되어 있다. 예시적으로, 제 1 서브 블록이 소거되며, 제 2 서브 블록은 소거 금지되는 것으로 가정된다.
도 30 내지 도 32를 참조하면, 제 1 시간(t1)에 기판(111)에 제 2 소거 전압(Vers2)이 인가된다. 예시적으로, 제 2 소거 전압(Vers2)은 고전압일 것이다. 제 2 소거 전압(Vers2)은 낸드 스트링(NS)의 채널막(114)에 전달된다.
접지 선택 라인(GSL)은 플로팅되거나 제 3 접지 선택 라인 전압(Vgsl3)으로 구동된다. 접지 선택 라인(GSL)이 플로팅된 경우, 접지 선택 라인(GSL)의 전압은 제 4 전압(V4)으로 상승한다. 따라서, 도 26 내지 도 28을 참조하여 설명된 바와 같이, 접지 선택 트랜지스터(GST)는 소거 금지된다.
선택된 서브 블록의 워드 라인들(WL1~WL3)에 제 2 워드 라인 소거 전압(Vwe2)이 인가된다. 즉, 제 1 내지 제 3 워드 라인들(WL1~WL3)에 제 2 워드 라인 소거 전압(Vwe2)이 인가된다. 따라서, 도 26 내지 도 28을 참조하여 설명된 바와 같이, 선택된 서브 블록의 메모리 셀들(MC1~MC3)은 소거된다.
비선택된 서브 블록의 워드 라인들(WL4~WL6)은 플로팅되거나 제 3 비선택 워드 라인 전압(Vuwl3)으로 구동된다. 비선택 서브 블록의 워드 라인들(WL4~WL6)은 채널막(114)으로부터 커플링의 영향을 받는다. 비선택된 서브 블록의 워드 라인들(WL4~WL6)이 플로팅된 경우, 채널막(114)의 전압이 제 2 소거 전압(Vers2)으로 상승함에 따라 비선택된 서브 블록의 워드 라인들(WL4~WL6)의 전압 또한 상승한다. 예를 들면, 비선택된 서브 블록의 워드 라인들(WL4~WL6)의 전압은 제 7 전압(V7)으로 상승할 것이다. 예시적으로, 제 2 소거 전압(Vers2) 및 제 7 전압의 차이는 Fowler-Nordheim 터널링을 유발할 정도로 크지 않을 것이다. 따라서, 비선택된 서브 블록의 메모리 셀들(MC4~MC6)은 소거 금지된다.
스트링 선택 라인(SSL)은 플로팅되거나 제 3 스트링 선택 라인 전압(Vssl3)으로 구동된다. 스트링 선택 라인(SSL)이 플로팅된 경우, 스트링 선택 라인(SSL)의 전압은 제 5 전압(V5)으로 상승한다. 따라서, 도 26 내지 도 28을 참조하여 설명된 바와 같이, 스트링 선택 트랜지스터(SST)는 소거 금지된다.
제 5 높이를 갖는 제 1 도전 물질(251)은 더미 워드 라인(DWL)으로 동작하며, 더미 메모리 셀(DMC)의 게이트(또는 제어 게이트)로 동작한다. 더미 워드 라인(DWL)에 제 1 더미 워드 라인 전압(Vdwl1)이 인가된다. 예시적으로, 채널막(114) 및 더미 메모리 셀(DMC)의 게이트(또는 제어 게이트) 사이의 전압 차이에 의해 Fowler-Nordheim이 발생되지 않도록, 제 1 더미 워드 라인 전압(Vdwl1)의 레벨이 설정된다. 즉, 더미 메모리 셀(DMC)은 소거 금지된다.
예시적으로, 제 1 더미 워드 라인 전압(Vdwl1)은 제 2 워드 라인 소거 전압(Vwe2) 및 제 2 소거 전압(Vers2) 사이의 레벨을 갖는다. 예를 들면, 제 1 더미 워드 라인 전압(Vdwl1)은 제 2 워드 라인 소거 전압(Vwe2) 및 제 7 전압(V7) 사이의 레벨을 갖는다. 더미 메모리 셀들(DMC), 더미 워드 라인(DWL), 그리고 제 1 더미 워드 라인 전압(Vdwl1)은 서브 블록들 사이의 커플링을 감소시킨다.
예시적으로, 소거 시에 더미 워드 라인(DWL)은 플로팅될 수 있다. 더미 워드 라인(DWL)의 전압은 채널막(114)의 전압 상승으로 인한 커플링에 의해 상승할 것이다. 따라서, 더미 워드 라인(DWL)이 플로팅되면, 더미 메모리 셀들(DMC)은 소거 금지될 것이다.
도 33은 소거 검증 시에 도 15의 메모리 블록(BLKb)의 제 2 실시 예에 따른 등가 회로(BLKb_2)에 인가되는 전압 조건들을 보여주는 테이블이다. 도 15, 도 29, 그리고 도 33을 참조하면, 비트 라인들(BL1~BL3)에 제 2 비트 라인 전압(Vbl2)이 인가된다. 예를 들면, 제 2 비트 라인 전압(Vbl2)은 전원 전압(Vcc)일 것이다.
스트링 선택 라인들(SSL1~SSL3) 중 선택된 스트링 선택 라인에 제 4 스트링 선택 라인 전압(Vssl4)이 인가된다. 제 4 스트링 선택 라인 전압(Vssl4)은 선택된 스트링 선택 트랜지스터들을 턴-온 하는 전압이다. 예를 들면, 제 4 스트링 선택 라인 전압(Vssl4)은 전원 전압(Vcc)일 것이다.
스트링 선택 라인들(SSL1~SSL3) 중 비선택된 스트링 선택 라인에 제 5 스트링 선택 라인 전압(Vssl5)이 인가된다. 제 5 스트링 선택 라인 전압(Vssl5)은 선택된 스트링 선택 트랜지스터들을 턴-오프 하는 전압이다. 예를 들면, 제 5 스트링 선택 라인 전압(Vssl4)은 접지 전압(Vss)일 것이다.
선택된 서브 블록의 선택된 워드 라인(예를 들면, WL3)에 제 2 소거 검증 전압(Vvfy2)이 인가된다. 예를 들면, 제 2 소거 검증 전압(Vvfy2)은 소거 상태의 메모리 셀들에 요구되는 문턱 전압들의 상한으로 설정될 것이다. 예를 들면, 제 2 소거 검증 전압(Vvfy2)은 접지 전압(Vss)일 것이다.
선택된 서브 블록의 비선택된 워드 라인들(예를 들면, WL1, WL2)에 제 2 비선택 워드 라인 전압(Vuwl2)이 인가된다. 즉, 선택된 서브 블록의 비선택된 워드 라인들(WL1, WL2)에 연결된 메모리 셀들(MC1, MC2)은 턴-온 된다.
더미 워드 라인(DWL)에 제 2 비선택 워드 라인 전압(Vuwl2)이 인가된다. 즉, 더미 메모리 셀들(DMC)은 턴-온 된다.
비선택된 서브 블록의 워드 라인들(WL4~WL6)에 제 2 비선택 워드 라인 전압(Vuwl2)이 인가된다. 예를 들면, 제 2 비선택 워드 라인 전압(Vuwl2)은 메모리 셀들(MC)의 논리 상태와 관계 없이 메모리 셀들(MC)을 턴-온 하는 전압일 것이다. 예를 들면, 제 2 비선택 워드 라인 전압(Vuwl2)은 읽기 동작 시에 비선택된 워드 라인들에 인가되는 비선택 읽기 전압(Vread) 또는 프로그램 동작 시에 비선택된 워드 라인들에 인가되는 패스 전압(Vpass)일 것이다. 즉, 비선택된 서브 블록의 메모리 셀들(MC4~MC6)은 턴-온 될 것이다.
도 34는 도 33의 전압 조건들에 따른 전압 변화를 보여주는 타이밍도이다. 도 35는 도 33 및 도 34에 따른 전압들이 인가된 메모리 블록(BLKb)의 하나의 낸드 스트링(NS)의 단면도이다. 예시적으로, 메모리 블록(BLKb_2)의 제 1 행 제 3 열의 낸드 스트링(NS13)에 대응하는 단면도가 도시되어 있다.
도 33 내지 도 35를 참조하면, 제 1 시간(t1)에 프리차지가 수행된다. 비트 라인들(BL1~BL3)에 제 2 비트 라인 전압(Vbl2)이 인가된다. 즉, 제 3 비트 라인(BL3)으로 동작하는 제 2 도전 물질(333)에 제 2 비트 라인 전압(Vbl2)이 프리 차지된다. 이후에, 제 1 내지 제 3 비트 라인들(BL1~BL3)은 플로팅될 것이다.
제 2 시간(t2)에, 디벨러프가 수행된다. 선택된 스트링 선택 라인(예를 들면, SSL1)에 제 4 스트링 선택 라인 전압(Vssl4)이 인가된다. 즉, 선택된 스트링 선택 라인(SSL1)에 대응하는 스트링 선택 트랜지스터들(SST1)은 턴-온 된다. 따라서, 제 1 행의 낸드 스트링들(NS11~NS13)은 비트 라인들(BL1~BL3)과 전기적으로 연결된다.
비선택된 스트링 선택 라인들(예를 들면, SSL2, SSL3)에 제 5 스트링 선택 라인 전압(Vssl5)이 인가된다. 즉, 비선택된 스트링 선택 라인들(SSL2, SSL3)에 대응하는 스트링 선택 트랜지스터들(SST2, SST3)은 턴-오프 된다. 따라서, 제 2 및 제 3 행들의 낸드 스트링들(NS21~NS23, NS31~NS33)은 비트 라인들(BL1~BL3)로부터 전기적으로 분리된다.
접지 선택 라인(GSL)에 제 4 접지 선택 라인 전압(Vgsl4)이 인가된다. 따라서, 접지 선택 트랜지스터들(GST)은 턴-온 되며, 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)은 공통 소스 라인(CSL)과 전기적으로 연결된다.
비선택된 서브 블록의 워드 라인들(WL4~WL6)에 제 2 비선택 워드 라인 전압(Vuwl2)이 인가된다. 즉, 비선택된 서브 블록의 메모리 셀들(MC4~MC6)은 턴-온 된다.
더미 워드 라인(DWL)에 제 2 비선택 워드 라인 전압(Vuwl2)이 인가된다. 즉, 더미 메모리 셀들(DMC)은 턴-온 된다.
선택된 서브 블록의 비선택된 워드 라인들(WL1, WL2)에 제 2 비선택 워드 라인 전압(Vuwl2)이 인가된다. 즉, 선택된 서브 블록의 비선택된 워드 라인들(WL1, WL2)에 연결된 메모리 셀들(MC1, MC2)은 턴-온 된다.
선택된 서브 블록의 선택된 워드 라인(WL3)에 제 2 소거 검증 전압(Vvfy2)이 인가된다. 즉, 선택된 서브 블록의 선택된 워드 라인(WL3)에 연결된 메모리 셀들(MC3)은 문턱 전압에 따라 턴-온 또는 턴-오프 된다.
선택된 행의 낸드 스트링들(NS11~NS13)에서, 선택된 워드 라인(WL3)에 연결된 메모리 셀들(MC3) 중 하나가 턴-온 되면, 대응하는 비트 라인(BL) 및 공통 소스 라인(CSL) 사이에 채널이 형성된다. 따라서, 대응하는 비트 라인(BL)으로부터 공통 소스 라인(CSL)으로 전류가 흐르며, 대응하는 비트 라인(BL)의 전압이 제 2 비트 라인 전압(Vbl2)으로부터 낮아진다.
선택된 행의 낸드 스트링들(NS11~NS13)에서, 선택된 워드 라인(WL3)에 연결된 메모리 셀들(MC3) 중 하나가 턴-오프 되면, 대응하는 비트 라인(BL) 및 공통 소스 라인(CSL) 사이에 채널이 형성되지 않는다. 따라서, 대응하는 비트 라인(BL)으로부터 공통 소스 라인(CSL)으로 전류가 흐르지 않으며, 대응하는 비트 라인(BL)의 전압이 제 2 비트 라인 전압(Vbl2)으로 유지된다.
제 3 시간(t3)에 데이터 래치가 수행된다. 예를 들면, 비트 라인들(BL1~BL3)의 전압에 따라, 소거 패스 및 소거 페일이 판별될 것이다.
예를 들면, 제 1 내지 제 3 비트 라인들(BL1~BL3)의 전압이 제 2 비트 라인 전압(Vbl2) 보다 낮을때, 즉 선택된 제 1 행의 낸드 스트링들(NS11~NS13)에서 선택된 워드 라인(WL3)에 연결된 메모리 셀들(MC3)의 문턱 전압들이 제 2 소거 검증 전압(Vvfy2) 보다 낮을 때, 소거 패스로 판별된다.
제 1 내지 제 3 비트 라인들(BL1~BL3) 중 적어도 하나의 전압이 제 2 비트 라인 전압(Vbl2)일 때, 즉 선택된 제 1 행의 낸드 스트링들(NS11~NS13)에서 선택된 워드 라인(WL3)에 연결된 메모리 셀들(MC3) 중 적어도 하나의 문턱 전압이 제 2 소거 검증 전압(Vvfy2) 보다 높을 때, 소거 페일로 판별된다.
예시적으로, 불휘발성 메모리 장치(100c) 또는 불휘발성 메모리 장치(100c)의 호스트의 오류 정정 능력에 따라, 선택된 워드 라인의 소거 패스 및 소거 페일의 판별 기준은 가변될 수 있다. 예를 들면, 불휘발성 메모리 장치(100c) 또는 불휘발성 메모리 장치(100c)의 호스트의 오류 정정 능력이 향상되면, 비트 라인들(BL) 중 적어도 하나의 전압이 제 2 비트 라인 전압(Vbl2)을 유지하여도 선택된 워드 라인은 소거 패스로 판별될 수 있다.
도 36은 도 15의 메모리 블록(BLKb)의 제 3 실시 예에 따른 등가 회로(BLKb_3)를 보여주는 회로도이다. 도 15 및 도 36을 참조하면, 동일한 행의 낸드 스트링들(NS)은 접지 선택 라인(GSL1, GSL2, 또는 GSL3)을 공유한다. 상이한 행의 낸드 스트링들(NS)은 상이한 접지 선택 라인들(GSL1, GSL2, GSL3)에 각각 연결된다.
동일한 높이의 메모리 셀들(MC)은 워드 라인을 공유한다. 상이한 높이의 메모리 셀들(MC)은 각각 상이한 워드 라인들에 연결된다. 즉, 제 1 내지 제 7 메모리 셀들(MC1~MC7)은 각각 제 1 내지 제 7 워드 라인들(WL1~WL7)에 연결된다.
동일한 행의 낸드 스트링들(NS)은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인들(SSL1, SSL2, SSL3)에 각각 연결된다.
복수의 접지 선택 라인들(GSL1~GSL3)이 제공되는 것을 제외하면, 메모리 블록(BLKb_3)은 도 14 및 도 22를 참조하여 설명된 바와 같이 소거 및 소거 검증된다. 예를 들면, 선택된 메모리 블록(BLKb)의 메모리 셀들(MC1~MC7)이 소거된 후에, 선택된 메모리 블록(BLKb)이 워드 라인 단위로 소거 검증된다. 소거 페일이 발생한 경우, 선택된 메모리 블록(BLKb)이 다시 소거되며, 소거 페일된 워드 라인으로부터 소거 검증이 재개된다. 소거 및 소거 검증은 선택된 메모리 블록(BLKb)의 행들에서 순차적으로 수행된다.
복수의 접지 선택 라인들(GSL1~GSL3)이 제공되는 것을 제외하면, 메모리 블록(BLKb_3)은 도 23 내지 도 25를 참조하여 설명된 바와 마찬가지로 소거된다. 예를 들면, 스트링 선택 라인들(SSL1~SSL3)이 플로팅되거나 제 3 스트링 선택 라인 전압(Vgsl3)으로 구동될 것이다. 접지 선택 라인들(GSL1~GSL3)은 플로팅되거나 제 3 접지 선택 라인 전압(Vgsl3)으로 구동될 것이다. 워드 라인들(WL1~WL7)에 제 2 워드 라인 소거 전압(Vwe2)이 인가되고, 그리고 기판(111)에 제 2 소거 전압(Vers2)이 인가될 것이다.
도 37은 소거 검증 시에 도 15의 메모리 블록(BLKb)의 제 3 실시 예에 따른 등가 회로(BLKb_3)에 인가되는 전압 조건들을 보여주는 테이블이다. 접지 선택 라인들(GSL1~GSL4) 중 선택된 접지 선택 라인에 제 4 접지 선택 라인 전압(Vgsl4)이 인가되고 비선택된 접지 선택 라인에 제 5 접지 선택 라인 전압(Vgsl5)이 인가되는 것을 제외하면, 소거 검증 시의 전압 조건은 도 26에 도시된 전압 조건과 동일하다.
예시적으로, 제 4 접지 선택 라인 전압(Vgsl4)은 접지 선택 트랜지스터(GST)를 턴-온 하는 전압이다. 예를 들면, 제 4 접지 선택 라인 전압(Vgsl4)은 전원 전압(Vcc)일 것이다.
예시적으로, 제 5 접지 선택 라인 전압(Vgsl5)은 접지 선택 트랜지스터(GST)를 턴-오프 하는 전압이다. 예를 들면, 제 5 접지 선택 라인 전압(Vgsl5)은 접지 전압(Vss)일 것이다.
도 38은 도 37의 전압 조건들에 따른 전압 변화를 보여주는 타이밍도이다. 도 27을 참조하여 설명된 타이밍도와 비교하면, 제 2 시간(t2)의 디벨러프 시에, 선택된 접지 선택 라인에 제 4 접지 선택 라인 전압(Vgsl4)이 인가되고, 비선택된 접지 선택 라인에 제 5 접지 선택 라인 전압(Vgsl5)이 인가된다. 즉, 선택된 접지 선택 라인에 대응하는 낸드 스트링들(NS)의 행은 공통 소스 라인(CSL)과 전기적으로 연결되고, 비선택된 접지 선택 라인에 대응하는 낸드 스트링들(NS)의 행들은 공통 소스 라인(CSL)과 전기적으로 분리된다.
도 39는 도 15의 메모리 블록(BLKb)의 제 4 실시 예에 따른 등가 회로(BLKb_4)를 보여주는 회로도이다. 도 21의 등가 회로(BLKb_1)와 비교하면, 메모리 블록(BLKb_4)의 각 낸드 스트링(NS)에 측면 트랜지스터들(LTR)이 추가적으로 제공된다.
각 낸드 스트링(NS)에서, 측면 트랜지스터들(LTR)은 접지 선택 트랜지스터(GST) 및 공통 소스 라인 사이(CSL)에 연결된다. 측면 트랜지스터들(LTR)의 게이트들(또는 제어 게이트들)은 접지 선택 트랜지스터(GST)의 게이트(또는 제어 게이트)와 함께 접지 선택 라인(GSL)에 연결된다.
도 15 내지 도 20을 참조하여 설명된 바와 같이, 제 1 높이를 갖는 제 1 도전 물질들(211, 212, 213)은 각각 제 1 내지 제 3 접지 선택 라인들(GSL1~GSL3)에 대응한다.
제 1 높이를 갖는 제 1 도전 물질들(211, 212, 213)에 특정 전압이 인가되면, 제 1 도전 물질들(211, 212, 213)에 인접한 채널막(114)의 영역에 채널이 형성된다. 즉, 접지 선택 트랜지스터들(GST)에 채널이 형성된다. 또한, 제 1 도전 물질들(211, 212, 213)에 특정 전압이 인가되면, 제 1 도전 물질들(211, 212, 213)에 인접한 기판(111)의 영역에 채널들이 형성된다. 예를 들면, 제 2 및 제 3 도핑 영역들(312, 313) 사이에 제공되는 낸드 스트링들(NS21~NS23)의 경우, 제 2 및 제 3 도핑 영역들(312, 313)과의 사이에 채널들이 형성될 것이다.
도 15 내지 도 20을 참조하여 설명된 바와 같이, 제 1 내지 제 4 도핑 영역들(311~314)은 공통으로 연결되어 공통 소스 라인(CSL)을 형성한다. 공통 소스 라인(CSL) 및 메모리 셀들(MC1~MC7)의 채널은 접지 선택 라인(GSL)의 전압에 의해 기판(111)에 생성된 채널들(예를 들면, 수평 채널들) 및 채널막(114)에 생성된 채널(예를 들면, 수직 채널)을 통해 전기적으로 연결된다.
즉, 공통 소스 라인(CSL) 및 제 1 메모리 셀들(MC1) 사이에, 접지 선택 라인(GSL)에 의해 구동되며 기판에 수직한 트랜지스터 및 기판과 평행한 트랜지스터들이 제공되는 것으로 이해될 수 있다. 기판에 수직한 트랜지스터는 접지 선택 트랜지스터(GST)로 이해될 수 있으며, 기판에 평행한 트랜지스터들은 측면 트랜지스터들(LTR)로 이해될 수 있다.
도 40은 도 15의 메모리 블록(BLKb)의 제 5 실시 예에 따른 등가 회로(BLKb_5)를 보여주는 회로도이다. 도 21의 등가 회로(BLKb_1)과 비교하면, 각 낸드 스트링(NS)에서, 메모리 셀들(MC1~MC6) 및 공통 소스 라인(CSL) 사이에 두 개의 접지 선택 트랜지스터들(GSTa, GSTb)이 제공된다.
제 1 높이를 갖는 제 1 도전 라인들(211, 212, 213)은 제 a 접지 선택 트랜지스터들(GSTa)을 형성하고, 제 2 높이를 갖는 제 1 도전 라인들(221, 222, 223)은 제 b 접지 선택 트랜지스터들(GSTb)을 형성한다.
동일한 행의 낸드 스트링들에서, 접지 선택 트랜지스터들(GSTa, GSTb)은 하나의 접지 선택 라인(GSL)을 공유한다. 상이한 행들의 낸드 스트링들에서, 접지 선택 트랜지스터들(GSTa, GST)은 하나의 접지 선택 라인(GSL)을 공유한다. 즉, 접지 선택 트랜지스터들(GSTa, GSTb)은 하나의 접지 선택 라인(GSL)에 공통으로 연결된다.
예시적으로, 각 낸드 스트링(NS)에서 두 개의 접지 선택 트랜지스터들(GSTa, GSTb)이 제공되는 것으로 설명되었다. 즉, 제 1 도전 물질들(211~291, 212~292, 213~293) 중 두 개의 층들(예를 들면, 제 1 및 제 2 높이)의 제 1 도전 물질들이 접지 선택 트랜지스터들(GSTa, GSTb)을 형성하는 것으로 설명되었다. 그러나, 각 낸드 스트링(NS)에 제공되는 접지 선택 트랜지스터들의 수는 한정되지 않는다. 예를 들면, 각 낸드 스트링(NS)에서, 세 개 또는 그 이상의 접지 선택 트랜지스터들이 제공될 수 있다.
도 41은 도 15의 메모리 블록(BLKb)의 제 6 실시 예에 따른 등가 회로(BLKb_6)를 보여주는 회로도이다. 도 40의 등가 회로(BLKb_5)와 비교하면, 각 낸드 스트링(NS)에서, 메모리 셀들(MC1~MC5) 및 비트 라인(BL) 사이에 두 개의 스트링 선택 트랜지스터들(SSTa, SSTb)이 제공된다.
제 8 높이를 갖는 제 1 도전 라인들(281, 282, 283)은 제 a 스트링 선택 트랜지스터들(SSTa)을 형성하고, 제 9 높이를 갖는 제 1 도전 라인들(291, 292, 293)은 제 b 스트링 선택 트랜지스터들(SSTb)을 형성한다.
동일한 행의 낸드 스트링들에서, 동일한 높이의 스트링 선택 트랜지스터들(SSTa 또는 SSTb)은 하나의 스트링 선택 라인(SSL)을 공유한다. 상이한 높이의 스트링 선택 트랜지스터들(SSTa, SSTb)은 각각 상이한 스트링 선택 라인들에 연결된다.
제 1 행의 낸드 스트링들(NS11~NS13)에서, 제 a 스트링 선택 트랜지스터들(SSTa)은 제 1a 스트링 선택 라인(SSL1a)을 공유한다. 제 b 스트링 선택 트랜지스터들(SSTb)은 제 1b 스트링 선택 라인(SSL1b)을 공유한다.
제 2 행의 낸드 스트링들(NS21~NS23)에서, 제 a 스트링 선택 트랜지스터들(SST1)은 제 2a 스트링 선택 라인(SSL2a)을 공유한다. 제 b 스트링 선택 트랜지스터들(SSTb)은 제 2b 스트링 선택 라인(SSL2b)을 공유한다.
제 3 행의 낸드 스트링들(NS31~NS33)에서, 제 a 스트링 선택 트랜지스터들(SSTa)은 제 3a 스트링 선택 라인(SSL3a)을 공유한다. 제 b 스트링 선택 트랜지스터들(SSTb)은 제 3b 스트링 선택 라인(SSL3b)을 공유한다.
예시적으로, 각 낸드 스트링(NS)에서 두 개의 스트링 선택 트랜지스터들(SSTa, SSTb)이 제공되는 것으로 설명되었다. 즉, 제 1 도전 물질들(211~291, 212~292, 213~293) 중 두 개의 층들(예를 들면, 제 8 및 제 9 높이)의 제 1 도전 물질들이 스트링 선택 트랜지스터들(SSTa, SSTb)을 형성하는 것으로 설명되었다. 그러나, 각 낸드 스트링(NS)에 제공되는 스트링 선택 트랜지스터들의 수는 한정되지 않는다. 예를 들면, 각 낸드 스트링(NS)에서, 세 개 또는 그 이상의 스트링 선택 트랜지스터들이 제공될 수 있다.
도 42는 도 15의 메모리 블록(BLKb)의 제 7 실시 예에 따른 등가 회로(BLKb_7)를 보여주는 회로도이다. 도 41의 등가 회로(BLKb_6)와 비교하면, 동일한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 스트링 선택 라인(SSL)을 공유한다.
도 41을 참조하여 설명된 바와 같이, 각 낸드 스트링(NS)에 제공되는 스트링 선택 트랜지스터들의 수는 한정되지 않는다.
도 43은 도 15의 메모리 블록(BLKb)의 제 8 실시 예에 따른 등가 회로(BLKb_8)를 보여주는 회로도이다. 도 21의 등가 회로(BLKb_1)와 비교하면, 각 낸드 스트링(NS)에서 스트링 선택 트랜지스터(SST) 및 메모리 셀들(MC1~MC6) 사이에 더미 메모리 셀(DMC)이 제공된다.
제 8 높이를 갖는 제 1 도전 라인들(281, 282, 283)은 더미 메모리 셀들(DMC)을 형성한다. 더미 메모리 셀들(DMC)은 더미 워드 라인(DWL)에 공통으로 연결된다. 즉, 스트링 선택 라인들(SSL1~SSL3) 및 워드 라인들(WL1~WL6) 사이에 더미 워드 라인(DWL)이 제공된다.
예시적으로, 각 낸드 스트링(NS)에서 메모리 셀들(MC1~MC6) 및 스트링 선택 트랜지스터(SST) 사이에 하나의 더미 메모리 셀(DMC)이 제공되는 것으로 설명되었다. 그러나, 각 낸드 스트링(NS)에서 메모리 셀들(MC1~MC6) 및 스트링 선택 트랜지스터(SST) 사이에 제공되는 더미 메모리 셀(DMC)의 수는 한정되지 않는다. 예를 들면, 각 낸드 스트링(NS)에서, 메모리 셀들(MC1~MC6) 및 스트링 선택 트랜지스터(SST) 사이에 두 개 또는 그 이상의 더미 메모리 셀들이 제공될 수 있다.
도 44는 도 15의 메모리 블록(BLKb)의 제 9 실시 예에 따른 등가 회로(BLKb_9)를 보여주는 회로도이다. 도 21의 등가 회로(BLKb_1)와 비교하면, 각 낸드 스트링에서 접지 선택 트랜지스터(GST) 및 메모리 셀들(MC1~MC6) 사이에 더미 메모리 셀(DMC)이 제공된다.
제 2 높이를 갖는 제 1 도전 라인들(221, 222, 223)은 더미 메모리 셀들(DMC)을 형성한다. 더미 메모리 셀들(DMC)은 더미 워드 라인(DWL)에 공통으로 연결된다. 즉, 접지 선택 라인(GSL) 및 워드 라인들(WL1~WL6) 사이에 더미 워드 라인(DWL)이 제공된다.
예시적으로, 각 낸드 스트링(NS)에서 메모리 셀들(MC1~MC6) 및 접지 선택 트랜지스터(GST) 사이에 하나의 더미 메모리 셀(DMC)이 제공되는 것으로 설명되었다. 그러나, 각 낸드 스트링(NS)에서 메모리 셀들(MC1~MC6) 및 접지 선택 트랜지스터(GST) 사이에 제공되는 더미 메모리 셀(DMC)의 수는 한정되지 않는다. 예를 들면, 각 낸드 스트링(NS)에서, 메모리 셀들(MC1~MC6) 및 접지 선택 트랜지스터(GST) 사이에 두 개 또는 그 이상의 더미 메모리 셀들이 제공될 수 있다.
도 45는 도 15의 메모리 블록(BLKb)의 제 10 실시 예에 따른 등가 회로(BLKb_10)를 보여주는 회로도이다. 도 21의 등가 회로(BLKb_1)와 비교하면, 각 낸드 스트링(NS)에서 접지 선택 트랜지스터(GST) 및 메모리 셀들(MC1~MC5) 사이에 제 1 더미 메모리 셀(DMC1)이 제공된다.
제 2 높이를 갖는 제 1 도전 라인들(221, 222, 223)이 제 1 더미 메모리 셀들(DMC1)을 형성한다. 제 1 더미 메모리 셀들(DMC1)은 제 1 더미 워드 라인(DWL1)에 공통으로 연결된다. 즉, 접지 선택 라인(GSL) 및 워드 라인들(WL1~WL5) 사이에 제 1 더미 워드 라인(DWL1)이 제공된다.
각 낸드 스트링(NS)에서 스트링 선택 트랜지스터(SST) 및 메모리 셀들(MC1~MC5) 사이에 제 2 더미 메모리 셀(DMC2)이 제공된다.
제 8 높이를 갖는 제 1 도전 라인들(281, 282, 283)이 제 2 더미 메모리 셀들(DMC2)을 형성한다. 제 2 더미 메모리 셀(DMC2)은 제 2 더미 워드 라인(DWL2)에 공통으로 연결된다. 즉, 스트링 선택 라인들(SSL1~SSL3) 및 워드 라인들(WL1~WL5) 사이에 제 1 더미 워드 라인(DWL1)이 제공된다.
예시적으로, 각 낸드 스트링(NS)에서 메모리 셀들(MC1~MC5) 및 접지 선택 트랜지스터(GST) 사이에 그리고 메모리 셀들(MC1~MC5) 및 스트링 선택 트랜지스터(SST) 사이에 각각 하나의 더미 메모리 셀(DMC)이 제공되는 것으로 설명되었다. 그러나, 각 낸드 스트링(NS)에서 메모리 셀들(MC1~MC5) 및 접지 선택 트랜지스터(GST) 사이에 제공되는 더미 메모리 셀(DMC)의 수는 한정되지 않는다. 또한, 각 낸드 스트링(NS)에서, 메모리 셀들(MC1~MC5) 및 스트링 선택 트랜지스터(SST) 사이에 제공되는 더미 메모리 셀(DMC)의 수는 한정되지 않는다.
예를 들면, 각 낸드 스트링(NS)에서, 메모리 셀들(MC1~MC5) 및 접지 선택 트랜지스터(GST) 사이에 두 개 또는 그 이상의 더미 메모리 셀들이 제공될 수 있다. 각 낸드 스트링(NS)에서, 메모리 셀들(MC1~MC5) 및 스트링 선택 트랜지스터(SST) 사이에 두 개 또는 그 이상의 더미 메모리 셀들이 제공될 수 있다.
도 21 내지 도 45를 참조하여, 메모리 블록(BLKb)의 제 1 내지 제 10 실시 예들에 따른 등가 회로들이 설명되었다. 메모리 블록(BLKb)의 제 1 내지 제 10 실시 예들에 따른 등가 회로들에서, 메모리 블록(BLKb)이 소거된 후에 워드 라인 단위로 소거 검증될 것이다. 소거 페일이 발생되면, 메모리 블록(BLKb)이 다시 소거되고, 그리고 소거 페일된 워드 라인으로부터 소거 검증이 재개될 것이다. 소거 및 소거 검증은 낸드 스트링들(NS)의 행 단위로 수행될 것이다.
예시적으로, 메모리 블록(BLKb)의 제 1 내지 제 10 실시 예들에 따른 등가 회로들 중 적어도 두 개가 조합될 수 있다.
도 46은 도 13의 불휘발성 메모리 장치(100b)의 메모리 블록들(BLK1~BLKz) 중 하나의 제 2 실시 예를 보여주는 사시도이다. 도 47은 도 46의 메모리 블록(BLKc)의 Ⅲ-Ⅲ' 선에 따른 단면도이다.
도 15 및 도 16을 참조하여 설명된 메모리 블록(BLKb)과 비교하면, 메모리 블록(BLKc)에서 하나의 필라는 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함한다. 메모리 블록(BLKb)의 필라(113)가 제 1 및 제 2 서브 필라들(113a, 113b)로 대체되는 것을 제외하면, 메모리 블록(BLKc)은 메모리 블록(BLKb)과 동일한 구조를 갖는다. 따라서, 중복되는 설명은 생략된다.
도 46 및 도 49를 참조하면, 기판(111) 상에 제 1 서브 필라(113a)가 제공된다. 예시적으로, 제 1 서브 필라(113a)의 채널막(114a)은 p 타입을 갖는 실리콘 물질을 포함한다. 제 1 서브 필라(113a)의 채널막(114a)은 제 2 방향의 바디로 동작한다. 제 1 서브 필라(113a)의 내부 물질(115a)은 절연 물질로 구성된다.
제 1 서브 필라(113a) 상에 제 2 서브 필라(113b)가 제공된다. 예시적으로, 제 2 서브 필라(113b)의 채널막(114b)은 p 타입을 갖는 실리콘 물질을 포함한다. 제 2 서브 필라(113b)의 채널막(114b)은 제 2 방향의 바디로 동작한다. 제 2 서브 필라(113b)의 내부 물질(115b)은 절연 물질로 구성된다.
예시적으로, 제 1 서브 필라(113a)의 채널막(114a) 및 제 2 서브 필라(113b)의 채널막(114b)은 연결된다. 예를 들면, 도 32 및 도 33에 도시된 바와 같이, 제 1 서브 필라(113a)의 채널막(114a) 및 제 2 서브 필라(113b)의 채널막(114b)은 p 타입을 갖는 실리콘 패드(SIP)를 통해 연결될 것이다.
예시적으로, 실리콘 패드(SIP)에 대응하는 높이, 즉 제 5 높이를 갖는 제 1 도전 물질들(251, 252, 253)은 더미 워드 라인(DWL) 및 더미 메모리 셀(DMC)을 형성할 것이다. 예를 들면, 메모리 블록(BLKb)이 제 2 방향을 따라 복수의 서브 블록들로 분할되는 경우, 메모리 블록(BLKb)은 실리콘 패드(SIP)에 대응하는 높이를 기준으로 서브 블록들로 분할될 것이다.
예시적으로, 메모리 블록(BLKc)의 등가회로는 도 21, 도 29, 그리고 도 36을 참조하여 설명된 등가 회로들(BLKb_1, BLKb_2, BLKb_3) 중 하나에 대응할 수 있다. 예시적으로, 메모리 블록(BLKc)의 등가 회로는 도 39 내지 도 45을 참조하여 설명된 등가 회로들(BLKb_4~BLKb_10) 중 하나에 대응할 수 있다.
도 48은 도 13의 불휘발성 메모리 장치(100b)의 메모리 블록들(BLK1~BLKz) 중 하나의 제 3 실시 예를 보여주는 사시도이다. 메모리 블록(BLKd)의 Ⅱ-Ⅱ' 선에 따른 단면도는 도 16에 도시된 단면도와 동일하다.
도 15 및 도 16을 참조하여 설명된 메모리 블록(BLKb)과 비교하면, 메모리 블록(BLKd)에서, 필라들(113')은 사각 기둥의 형태로 제공된다. 또한, 제 1 방향을 따라 특정 거리 만큼 이격되어 배치된 필라들(113') 사이에, 절연 물질들(101)이 제공된다. 예시적으로, 절연 물질들(101)은 제 2 방향을 따라 신장되어 기판(111)에 접촉될 것이다.
도 15를 참조하여 설명된 제 1 도전 물질들(211~291, 212~292, 213~293)은 절연 물질들(101)이 제공되는 영역에서 제 1 부분들(211a~291a, 212a~292a, 213a~293a) 및 제 2 부분들(211b~291b, 212b~292b, 213b~293b)로 분리된다.
제 1 및 제 2 도핑 영역들(311, 312) 상의 영역에서, 각 필라(113')는 제 1 도전 물질들의 제 1 부분들(211a~291a) 및 절연막(116)과 하나의 낸드 스트링(NS)을 형성하고, 제 1 도전 물질들의 제 2 부분들(211b~291b) 및 절연막(116)과 다른 하나의 낸드 스트링(NS)을 형성한다.
제 2 및 제 3 도핑 영역들(312, 313) 상의 영역에서, 각 필라(113')는 제 1 도전 물질들의 제 1 부분들(212a~292a) 및 절연막(116)과 하나의 낸드 스트링(NS)을 형성하고, 제 1 도전 물질들의 제 2 부분들(212b~292b) 및 절연막(116)과 다른 하나의 낸드 스트링(NS)을 형성한다.
제 3 및 제 4 도핑 영역들(313, 314) 상의 영역에서, 각 필라(113')는 제 1 도전 물질들의 제 1 부분들(213a~293a) 및 절연막(116)과 하나의 낸드 스트링(NS)을 형성하고, 제 1 도전 물질들의 제 2 부분들(213b~293b) 및 절연막(116)과 다른 하나의 낸드 스트링(NS)을 형성한다.
즉, 절연 물질(101)을 이용하여 각 필라(113')의 양 측면에 제공되는 제 1 도전 물질들의 제 1 및 제 2 부분들(211a~291a, 211b~291b)을 분리함으로써, 각 필라(113')는 두 개의 낸드 스트링(NS)을 형성할 수 있다.
도 15 및 도 16을 참조하여 설명된 바와 같이, 제 1 도전 물질들의 제 1 부분들(211a~291a) 및 제 2 부분들(211b~291b, 212b~292b, 213b~293b)은 접지 선택 라인들(GSL), 워드 라인들(WL), 그리고 스트링 선택 라인들(SST)에 대응할 것이다. 동일한 높이의 워드 라인들(WL)은 공통으로 연결될 것이다.
예시적으로, 메모리 블록(BLKd)의 등가 회로는 낸드 스트링들(NS)의 행들의 수를 제외하면 도 21, 도 29, 그리고 도 36을 참조하여 설명된 등가 회로들(BLKb_1, BLKb_1, BLKb_2) 중 하나에 대응할 것이다. 예를 들면, 메모리 블록(BLKd)의 등가 회로의 낸드 스트링들(NS)의 행들의 수는 도 24, 도 32, 그리고 도 39를 참조하여 설명된 등가 회로들(BLKb_1, BLKb_2, BLKb_3)의 낸드 스트링들(NS)의 행들의 수의 2배일 것이다.
예시적으로, 메모리 블록(BLKd)의 등가 회로는 낸드 스트링들(NS)의 행들의 수를 제외하면 도 39 내지 도 45를 참조하여 설명된 등가 회로들(BLKb_4~BLKb_10) 중 하나에 대응할 것이다. 예를 들면, 메모리 블록(BLKd)의 등가 회로의 낸드 스트링들(NS)의 행들의 수는 도 39 내지 도 45를 참조하여 설명된 등가 회로들(BLKb_4~BLKb_10)의 낸드 스트링들(NS)의 행들의 수의 2배일 것이다.
도 49는 도 13의 불휘발성 메모리 장치(100b)의 메모리 블록들(BLK1~BLKz) 중 하나의 제 4 실시 예를 보여주는 사시도이다. 메모리 블록(BLKe)의 Ⅲ-Ⅲ' 선에 따른 단면도는 도 47에 도시된 단면도와 동일하다. 메모리 블록(BLKe)의 하나의 필라가 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함하는 것을 제외하면, 메모리 블록(BLKe)은 도 48을 참조하여 설명된 메모리 블록(BLKc)과 동일하다.
도 46 및 도 47을 참조하여 설명된 바와 마찬가지로, 메모리 블록(BLKe)에서 하나의 필라는 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함한다. 사각 기둥 형태의 구조를 갖는 것을 제외하면, 제 1 서브 필라들(113a) 및 제 2 서브 필라들(113b)는 도 46 및 도 47을 참조하여 설명된 제 1 및 제 2 서브 필라들(113a, 113b)과 동일한 구조를 갖는다.
도 48을 참조하여 설명된 바와 마찬가지로, 하나의 필라(113')는 두 개의 낸드 스트링(NS)을 형성한다. 제 1 도전 물질들의 제 1 부분들(211a~291a) 및 제 2 부분들(211b~291b, 212b~292b, 213b~293b)은 접지 선택 라인들(GSL), 워드 라인들(WL), 그리고 스트링 선택 라인들(SST)에 대응한다. 동일한 높이의 워드 라인들(WL)은 공통으로 연결될 것이다.
예시적으로, 메모리 블록(BLKe)의 등가 회로는 낸드 스트링들(NS)의 행들의 수를 제외하면 도 21, 도 29, 그리고 도 36을 참조하여 설명된 등가 회로들(BLKb_1, BLKb_1, BLKb_2) 중 하나에 대응할 것이다. 예를 들면, 메모리 블록(BLKe)의 등가 회로의 낸드 스트링들(NS)의 행들의 수는 도 21, 도 29, 그리고 도 36을 참조하여 설명된 등가 회로들(BLKb_1, BLKb_2, BLKb_3)의 낸드 스트링들(NS)의 행들의 수의 2배일 것이다.
예시적으로, 메모리 블록(BLKe)의 등가 회로는 낸드 스트링들(NS)의 행들의 수를 제외하면 도 39 내지 도 45를 참조하여 설명된 등가 회로들(BLKb_4~BLKb_10) 중 하나에 대응할 것이다. 예를 들면, 메모리 블록(BLKe)의 등가 회로의 낸드 스트링들(NS)의 행들의 수는 도 39 내지 도 45를 참조하여 설명된 등가 회로들(BLKb_4~BLKb_10)의 낸드 스트링들(NS)의 행들의 수의 2배일 것이다.
도 50은 도 13의 불휘발성 메모리 장치(100b)의 메모리 블록들(BLK1~BLKz) 중 하나의 제 5 실시 예를 보여주는 사시도이다. 도 51은 도 50의 Ⅳ-Ⅳ' 선에 따른 단면도이다. 공통 소스 라인(CSL)을 형성하는 n 타입 도핑 영역(315)이 플레이트(plate) 형태로 제공되는 것을 제외하면, 메모리 블록(BLKf)은 도 15 및 도 16을 참조하여 설명된 메모리 블록(BLKa)과 동일한 구조를 갖는다. 예시적으로, n 타입 도핑 영역(315)은 n 타입 웰로서 제공될 수 있다.
예시적으로, 메모리 블록(BLKf)의 등가회로는 도 21, 도 29, 그리고 도 36을 참조하여 설명된 등가 회로들(BLKb_1, BLKb_2, BLKb_3) 중 하나에 대응할 수 있다. 예시적으로, 메모리 블록(BLKc)의 등가 회로는 도 39 내지 도 45을 참조하여 설명된 등가 회로들(BLKb_4~BLKb_10) 중 하나에 대응할 수 있다.
도 52는 도 50 및 도 51의 메모리 블록(BLKf)의 소거 시의 전압 조건들을 보여주는 테이블이다. 예시적으로, 메모리 블록(BLKf)의 등가 회로가 도 21을 참조하여 설명된 등가 회로(BLKb_1)에 대응할 때의 전압 조건들이 도시되어 있다.
도 21, 그리고 도 50 내지 도 52를 참조하면, 소거 시에 스트링 선택 라인들(SSL1~SSL3)은 플로팅된다. 워드 라인들(WL1~WL7)은 플로팅된 후에 제 3 워드 라인 소거 전압(Vwe3)으로 구동된다. 접지 선택 라인(GSL)은 접지 전압(Vss)으로 구동된 후에 플로팅된다. 그리고, 기판(111)은 프리 전압(Vpr)으로 구동된 후에 제 3 소거 전압(Vers3)으로 구동된다.
도 53은 도 52의 전압 조건들에 따른 도 50 및 도 51의 메모리 블록(BLKf)의 전압 변화를 보여주는 타이밍도이다. 도 54는 도 52 및 도 53에 따른 전압들이 인가된 메모리 블록(BLKf)의 하나의 낸드 스트링(NS)의 단면도이다. 예시적으로, 메모리 블록(BLKf)의 제 1 행 제 3 열의 낸드 스트링(NS13)에 대응하는 단면도가 도시되어 있다.
도 21, 그리고 도 50 내지 도 54를 참조하면, 제 1 시간(t1)에 기판(111)에 프리 전압(Vpr)이 인가된다. 예시적으로, 기판(111)은 p 타입 실리콘 물질을 포함하고, 도핑 영역(315)은 n 타입 실리콘 물질을 포함한다. 기판(111) 및 도핑 영역(315)이 순 바이어스 조건을 형성하므로, 프리 전압(Vpr)은 기판(111)을 통해 도핑 영역(315)에 전달된다. 예를 들면, 프리 전압(Vpr)은 고전압일 것이다.
접지 선택 라인(GSL)에 접지 전압(Vss)이 인가되어 있다. 접지 선택 트랜지스터(GST)의 게이트(또는 제어 게이트)에 접지 전압이 인가되고 소스에 프리 전압(Vpr)이 인가된다. 프리 전압(Vpr)이 고전압이므로, 접지 선택 트랜지스터(GST)에서 열 전자가 발생한다. 예를 들면, 접지 선택 트랜지스터(GST)에서 게이트 유도 드레인 누설(GIDL, gate induced drain leakage)에 의해 열 전자가 발생할 것이다. 발생된 열 전자는 도핑 영역(315)으로부터 제 2 방향의 바디로 동작하는 채널막(114)으로 전달된다. 따라서, 채널막(114)의 전압은 상승한다.
워드 라인들(WL1~WL7)은 플로팅되어 있다. 따라서, 워드 라인들(WL1~WL7)의 전압은 채널막(114)의 전압 상승에 따른 커플링에 의해 상승한다.
스트링 선택 라인들(SSL1~SSL3)은 플로팅되어 있다. 따라서, 스트링 선택 라인들(SSL1~SSL3)의 전압은 채널막(114)의 전압 상승에 따른 커플링에 의해 상승한다.
제 2 시간(t2)에, 기판(111)에 제 3 소거 전압(Vers3)이 인가된다. 제 3 소거 전압(Vers3)은 도핑 영역(315)에 전달된다. 예를 들면, 도핑 영역(315), 즉 공통 소스 라인(CSL)의 전압은 제 11 전압(V11)으로 상승한다.
접지 선택 라인(GSL)은 플로팅된다. 따라서, 채널막(114)의 전압 상승에 따른 커플링에 의해, 접지 선택 라인(GSL)의 전압은 상승할 것이다. 예를 들면, 접지 선택 라인(GSL)의 전압은 제 10 전압(V10) 까지 상승할 것이다.
제 3 소거 전압(Vers3) 및 제 10 전압(V10) 사이의 차이로 인해, 접지 선택 트랜지스터(GST)에서 열 전자가 발생할 것이다. 예를 들면, 접지 선택 트랜지스터(GST)에서 게이트 유도 드레인 누설(GIDL)에 의해 열 전자가 발생할 것이다. 발생된 열 전자가 채널막(114)에 주입되어, 채널막(114)의 전압이 상승할 것이다.
워드 라인들(WL1~WL7)은 플로팅되어 있다. 따라서, 워드 라인들(WL1~WL7)의 전압은 채널막(114)의 전압 상승에 따른 커플링에 의해 상승한다. 예를 들면, 워드 라인들(WL1~WL7)의 전압은 제 9 전압(V9) 까지 상승할 것이다.
스트링 선택 라인들(SSL1~SSL3)은 플로팅되어 있다. 따라서, 스트링 선택 라인들(SSL1~SSL3)의 전압은 채널막(114)의 전압 상승에 따른 커플링에 의해 상승한다. 예를 들면, 스트링 선택 라인들(SSL1~SSL3)의 전압은 제8 전압(V8) 까지 상승할 것이다.
제 3 시간(t3)에, 워드 라인들(WL1~WL7)에 제 3 워드 라인 소거 전압(Vwe3)이 인가된다. 예를 들면, 제 3 워드 라인 소거 전압(Vwe3)은 저전압이다. 예를 들면, 제 2 워드 라인 소거 전압(Vwe3)은 접지 전압(Vss)이다. 이때, 채널막(114)의 전압은 고전압이다. 따라서, 선택된 서브 블록의 메모리 셀들에서 Fowler-Nordheim 커플링이 발생한다. F-N 터널링에 의해, 메모리 블록(BLKf)의 메모리 셀들(MC1~MC7)은 소거된다.
접지 선택 라인(GSL)의 전압은 제 10 전압(V10)의 레벨을 갖는다. 예시적으로, 제 10 전압(V10)은 채널막(114)의 전압 상승에 따른 커플링에 의해 생성된 전압일 것이다. 예를 들면, 제 10 전압(V10)은 고전압일 것이다. 예시적으로, 접지 선택 트랜지스터들(GST)에서 F-N 터널링이 발생되지 않도록, 제 10 전압(V10)의 레벨이 설정된다. 예를 들면, 접지 선택 라인(GSL)이 플로팅되는 시점을 조절함으로써, 제 10 전압(V10)의 레벨이 조절될 수 있다. 따라서, 접지 선택 트랜지스터(GST)는 소거 방지된다.
스트링 선택 라인들(SSL1~SSL3)의 전압은 제 8 전압(V8)의 레벨을 갖는다. 예시적으로, 제 8 전압(V8)은 채널막(114)의 전압 상승에 따른 커플링에 의해 생성된 전압일 것이다. 예를 들면, 제 8 전압(V8)은 고전압일 것이다. 예시적으로, 제 8 전압(V8)은 스트링 선택 트랜지스터(SST)에서 F-N 터널링이 발생하는 것을 방지할 것이다. 따라서, 스트링 선택 트랜지스터들(SST)은 소거 방지된다.
메모리 블록(BLKf)의 등가 회로가 도 21을 참조하여 설명된 등가 회로(BLKb_1)에 대응할 때, 메모리 블록(BLKf)의 소거 검증은 도 26 내지 도 28을 참조하여 설명된 소거 검증과 동일한 방법으로 수행된다. 따라서, 메모리 블록(BLKf)의 소거 검증에 대한 설명은 생략된다.
도 55는 도 50 및 도 51의 메모리 블록(BLKf)의 소거 시의 제 2 실시 예에 따른 전압 조건들을 보여주는 테이블이다. 예시적으로, 메모리 블록(BLKf)의 등가 회로가 도 29를 참조하여 설명된 등가 회로(BLKb_2)에 대응할 때의 전압 조건들이 도시되어 있다. 예시적으로, 제 1 서브 블록이 선택되고, 제 2 서브 블록이 비선택된 것으로 가정한다.
도 29, 도 50 및 도 51, 그리고 도 55를 참조하면, 소거 동작 시에 스트링 선택 라인들(SSL1~SSL3)은 플로팅된다. 비선택된 서브 블록의 워드 라인들(WL4~WL6)은 플로팅된다. 선택된 서브 블록의 워드 라인들(WL1~WL3)은 플로팅된 후에 제 3 워드 라인 소거 전압(Vwe3)으로 구동된다. 더미 워드 라인(DWL)에 제 2 더미 워드 라인 전압(Vdwl2)이 인가된다. 접지 선택 라인(GSL)은 접지 전압(Vss)으로 구동된 후에 플로팅된다. 공통 소스 라인(CSL)은 플로팅된다. 그리고, 기판(111)은 프리 전압(Vpr)으로 구동된 후에 제 2 소거 전압(Vers2)으로 구동된다.
도 56은 도 55의 전압 조건들에 따른 도 50 및 도 51의 메모리 블록(BLKf)의 전압 변화를 보여주는 타이밍도이다. 도 57은 도 55 및 도 56에 따른 전압들이 인가된 메모리 블록(BLKf)의 하나의 낸드 스트링(NS)의 단면도이다. 예시적으로, 메모리 블록(BLKf)의 제 1 행 제 3 열의 낸드 스트링(NS13)에 대응하는 단면도가 도시되어 있다.
도 29, 도 50 및 도 51, 그리고 도 55 내지 도 57을 참조하면, 제 1 시간(t1)에 기판(111)에 프리 전압(Vpr)이 인가된다. 프리 전압(Vpr)은 기판(111)을 통해 도핑 영역(315)에 전달된다. 예를 들면, 프리 전압(Vpr)은 고전압일 것이다.
접지 선택 라인(GSL)에 접지 전압(Vss)이 인가되어 있다. 프리 전압(Vpr) 및 접지 전압(Vss) 사이의 전압 차이로 인해, 접지 선택 트랜지스터(GST)에서 열 전자가 발생한다. 발생된 열 전자는 도핑 영역(315)으로부터 채널막(114)으로 전달된다. 따라서, 채널막(114)의 전압은 상승한다.
선택된 서브 블록의 워드 라인들(WL1~WL3) 및 비선택된 서브 블록의 워드 라인들(WL4~WL6)은 플로팅되어 있다. 따라서, 선택된 서브 블록의 워드 라인들(WL1~WL3) 및 비선택된 서브 블록의 워드 라인들(WL4~WL6)의 전압은 채널막(114)의 전압 상승에 따른 커플링에 의해 상승한다.
더미 워드 라인(DWL)에 제 2 더미 워드 라인 전압(Vdwl2)이 인가된다.
스트링 선택 라인들(SSL1~SSL3)은 플로팅되어 있다. 따라서, 스트링 선택 라인들(SSL1~SSL3)의 전압은 채널막(114)의 전압 상승에 따른 커플링에 의해 상승한다.
제 2 시간(t2)에, 기판(111)에 제 3 소거 전압(Vers3)이 인가된다. 제 3 소거 전압(Vers3)은 도핑 영역(315)에 전달된다. 예를 들면, 도핑 영역(315), 즉 공통 소스 라인(CSL)의 전압은 제 11 전압(V11)으로 상승한다.
접지 선택 라인(GSL)은 플로팅된다. 따라서, 채널막(114)의 전압 상승에 따른 커플링에 의해, 접지 선택 라인(GSL)의 전압은 상승할 것이다. 예를 들면, 접지 선택 라인(GSL)의 전압은 제 10 전압(V10) 까지 상승할 것이다.
제 3 소거 전압(Vers3) 및 제 10 전압(V10) 사이의 차이로 인해, 접지 선택 트랜지스터(GST)에서 열 전자가 발생할 것이다. 발생된 열 전자가 채널막(114)에 주입되어, 채널막(114)의 전압이 상승할 것이다.
선택된 서브 블록의 워드 라인들(WL1~WL3) 및 비선택된 서브 블록의 워드 라인들(WL4~WL6)은 플로팅되어 있다. 따라서, 선택된 서브 블록의 워드 라인들(WL1~WL3) 및 비선택된 서브 블록의 워드 라인들(WL4~WL6)의 전압은 채널막(114)의 전압 상승에 따른 커플링에 의해 상승한다. 예를 들면, 선택된 서브 블록의 워드 라인들(WL1~WL3) 및 비선택된 서브 블록의 워드 라인들(WL4~WL6)의 전압은 제 9 전압(V9) 까지 상승할 것이다.
스트링 선택 라인들(SSL1~SSL3)은 플로팅되어 있다. 따라서, 스트링 선택 라인들(SSL1~SSL3)의 전압은 채널막(114)의 전압 상승에 따른 커플링에 의해 상승한다. 예를 들면, 스트링 선택 라인들(SSL1~SSL3)의 전압은 제8 전압(V8) 까지 상승할 것이다.
제 3 시간(t3)에, 선택된 서브 블록의 워드 라인들(WL1~WL3)에 제 3 워드 라인 소거 전압(Vwe3)이 인가된다. 예를 들면, 제 3 워드 라인 소거 전압(Vwe3)은 저전압이다. 예를 들면, 제 3 워드 라인 소거 전압(Vwe3)은 접지 전압(Vss)이다. 이때, 채널막(114)의 전압은 고전압이다. 따라서, 선택된 서브 블록의 메모리 셀들에서 Fowler-Nordheim 커플링이 발생한다. F-N 터널링에 의해, 선택된 서브 블록의 메모리 셀들(MC1~MC3)은 소거된다.
비선택 서브 블록의 워드 라인들(WL4~WL6)의 전압은 제 9 전압(V9)의 레벨을 갖는다. 예시적으로, 제 9 전압(V9)은 채널막(114)의 전압 상승에 따른 커플링에 의해 생성된 전압일 것이다. 예를 들면, 제 9 전압(V9)은 고전압일 것이다. 예시적으로, 제 9 전압(V9)은 비선택 서브 블록의 메모리 셀들(MC4~MC6)에서 F-N 터널링이 발생하는 것을 방지할 것이다. 따라서, 비선택 서브 블록의 메모리 셀들(MC4~MC6)은 소거 금지된다.
접지 선택 라인(GSL)의 전압은 제 10 전압(V10)의 레벨을 갖는다. 따라서, 접지 선택 트랜지스터(GST)는 소거 방지된다.
스트링 선택 라인(SSL)의 전압은 제 8 전압(V8)의 레벨을 갖는다. 따라서, 스트링 선택 트랜지스터(SST)는 소거 방지된다.
제 2 시간 내지 제 3 시간(t2~t3)에서, 더미 워드 라인(DWL)의 전압은 제 2 더미 워드 라인 전압(Vdwl2)으로 유지된다. 예시적으로, 제 2 더미 워드 라인 전압(Vdwl2)의 레벨은 더미 메모리 셀(DMC)에서 F-N 터널링이 방지되도록 설정될 것이다. 따라서, 더미 메모리 셀(DMC)은 소거 방지된다.
예시적으로, 제 2 더미 워드 라인 전압(Vdwl2)은 제 3 소거 전압(Vers3) 및 제 3 워드 라인 소거 전압(Vwe3) 사이의 레벨을 가질 수 있다. 예를 들면, 제 2 더미 워드 라인 전압(Vdwl2)은 제 9 전압(V9) 및 제 3 워드 라인 소거 전압(Vwe3) 사이의 레벨을 가질 수 있다.
예시적으로, 소거 시에 더미 워드 라인(DWL)은 플로팅될 수 있다. 더미 워드 라인(DWL)의 전압은 채널막(114)의 전압 상승으로 인한 커플링에 의해 상승할 것이다. 따라서, 더미 워드 라인(DWL)이 플로팅되면, 더미 메모리 셀들(DMC)은 소거 금지될 것이다.
상술한 실시 예에서, 비선택된 서브 블록의 워드 라인들(WL4~WL6)은 플로팅되는 것으로 설명되었다. 그러나, 비선택된 서브 블록의 워드 라인들(WL4~WL6)에 소거 금지 전압이 인가될 수 있다. 비선택된 서브 블록의 메모리 셀들(MC4~MC6)에서 Fowler-Nordheim 터널링이 발생되지 않도록, 소거 금지 전압의 레벨이 설정될 수 있다.
메모리 블록(BLKf)의 등가 회로가 도 32를 참조하여 설명된 등가 회로(BLKb_2)에 대응할 때, 메모리 블록(BLKf)의 소거 검증은 도 36 내지 도 38을 참조하여 설명된 소거 검증과 동일한 방법으로 수행된다. 따라서, 메모리 블록(BLKf)의 소거 검증에 대한 설명은 생략된다.
도 58은 도 13의 불휘발성 메모리 장치(100b)의 메모리 블록들(BLK1~BLKz) 중 하나의 제 6 실시 예를 보여주는 사시도이다. 도 59는 도 58의 Ⅴ-Ⅴ' 선에 따른 단면도이다. 메모리 블록(BLKg)의 하나의 필라가 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함하는 것을 제외하면, 메모리 블록(BLKg)은 도 53 및 도 54를 참조하여 설명된 메모리 블록(BLKf)과 동일하다.
도 46 및 도 47을 참조하여 설명된 바와 마찬가지로, 메모리 블록(BLKg)에서 하나의 필라는 제 1 서브 필라(113a) 및 제 2 서브 필라(113b)를 포함한다. 제 1 서브 필라들(113a) 및 제 2 서브 필라들(113b)는 도 46 및 도 47을 참조하여 설명된 제 1 및 제 2 서브 필라들(113a, 113b)과 동일한 구조를 가질 것이다.
도 50 및 도 51을 참조하여 설명된 바와 마찬가지로, 공통 소스 라인(CSL)을 형성하는 n 타입 도핑 영역(315)이 플레이트(plate) 형태로 제공된다.
예시적으로, 메모리 블록(BLKc)의 등가회로는 도 21, 도 29, 그리고 도 36을 참조하여 설명된 등가 회로들(BLKb_1, BLKb_2, BLKb_3) 중 하나에 대응할 수 있다. 예시적으로, 메모리 블록(BLKc)의 등가 회로는 도 39 내지 도 45을 참조하여 설명된 등가 회로들(BLKb_4~BLKb_10) 중 하나에 대응할 수 있다.
예시적으로, 도 15 및 도 16, 도 46 내지 도 51, 그리고 도 58 및 도 59를 참조하여 설명된 메모리 블록들(BLKb~BLKg)에서, 필라들(113, 또는 113a 및 113b)이 생성된 후에 제 1 도전 물질들(211~291, 212~292, 213~293)이 생성될 수 있다. 즉, 제 1 도전 물질들(211~291, 212~292, 213~293)은 식각이 불가능한 금속 물질을 포함할 수 있다.
도 60은 도 13의 불휘발성 메모리 장치(100b)의 메모리 블록들(BLK1~BLKz) 중 하나의 제 7 실시 예를 보여주는 사시도이다. 도 61은 도 60의 Ⅵ-Ⅵ' 선에 따른 단면도이다. 도 60 및 도 61을 참조하면, 공통 소스 라인(CSL)을 형성하는 n 타입 도핑 영역(315)은 도 50 및 도 51을 참조하여 설명된 바와 같이 플레이트(plate) 형태로 제공된다.
도 15 및 도 16을 참조하여 설명된 메모리 블록(BLKb)과 비교하면, 제 1 내지 제 8 높이를 갖는 제 1 도전 물질들(211p~281p)은 플레이트(plate) 형태로 제공된다. 제 9 높이를 갖는 제 1 도전 물질들(291'~293')은 제 1 방향을 따라 신장되며, 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다.
필라(113')는 절연막(116'), 채널막(114'), 그리고 내부 물질(115')을 포함한다.
각 필라(113')의 절연막(116')은 도 17 내지 20을 참조하여 설명된 절연막(116)과 마찬가지로 데이터를 저장하도록 구성된다. 예를 들면, 절연막(116')은 터널링 절연막, 전하 저장막, 그리고 블로킹 절연막을 포함할 것이다. 필라(113')의 채널층(114')은 p 타입 실리콘을 포함한다. 필라(113')의 채널층(114')은 제 2 방향의 바디로 동작한다. 필라(113')의 내부 물질(115')은 절연 물질을 포함한다.
예시적으로, 메모리 블록(BLKh)의 등가회로는 도 21 및 도 29를 참조하여 설명된 등가 회로들(BLKb_1, BLKb_2, BLKb_3) 중 하나에 대응할 수 있다. 예시적으로, 메모리 블록(BLKh)의 등가 회로는 도 39 내지 도 45을 참조하여 설명된 등가 회로들(BLKb_4~BLKb_10) 중 하나에 대응할 수 있다.
도 62는 도 13의 불휘발성 메모리 장치(100b)의 메모리 블록들(BLK1~BLKz) 중 하나의 제 8 실시 예를 보여주는 사시도이다. 도 63은 도 62의 Ⅶ-Ⅶ' 선에 따른 단면도이다. 도 60 및 도 61을 참조하여 설명된 메모리 블록(BLKh)과 비교하면, 메모리 블록(BLKi)의 제 1 높이를 갖는 제 1 도전 물질들(211'~213')은 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다. 예시적으로, 메모리 블록(BLKi)의 등가 회로는 도 36를 참조하여 설명된 등가 회로(BLKb_3)에 대응할 것이다.
도 64는 도 13의 불휘발성 메모리 장치(100b)의 메모리 블록들(BLK1~BLKz) 중 하나의 제 9 실시 예를 보여주는 사시도이다. 도 65는 도 64의 Ⅷ-Ⅷ' 선에 따른 단면도이다. 메모리 블록(BLKj)의 하나의 필라가 제 1 서브 필라(113a') 및 제 2 서브 필라(113b')를 포함하는 것을 제외하면, 메모리 블록(BLKj)은 도 60 및 도 61을 참조하여 설명된 메모리 블록(BLKh)과 동일하다.
메모리 블록(BLKj)에서 하나의 필라는 제 1 서브 필라(113a') 및 제 2 서브 필라(113b')를 포함한다. 제 1 서브 필라(113a')는 절연막(116a'), 채널막(114a'), 그리고 내부 물질(115a')을 포함한다. 제 2 서브 필라(113b')는 절연막(116b'), 채널막(114b'), 그리고 내부 물질(115b')을 포함한다.
예시적으로, 제 1 서브 필라(113a')의 채널막(114a') 및 제 2 서브 필라(113b')의 채널막(114b')은 연결된다. 예를 들면, 도 50 및 도 51에 도시된 바와 같이, 제 1 서브 필라(113a')의 채널막(114a') 및 제 2 서브 필라(113b')의 채널막(114b')은 p 타입을 갖는 실리콘 패드(SIP)를 통해 연결될 것이다.
예시적으로, 실리콘 패드(SIP)에 대응하는 높이, 즉 제 5 높이를 갖는 제 1 도전 물질(251p)은 더미 워드 라인(DWL) 및 더미 메모리 셀들(DMC)을 형성할 것이다.
예시적으로, 메모리 블록(BLKj)의 등가회로는 도 21 및 도 29를 참조하여 설명된 등가 회로들(BLKb_1, BLKb_2, BLKb_3) 중 하나에 대응할 수 있다. 예시적으로, 메모리 블록(BLKc)의 등가 회로는 도 39 내지 도 45을 참조하여 설명된 등가 회로들(BLKb_4~BLKb_10) 중 하나에 대응할 수 있다.
도 66은 도 13의 불휘발성 메모리 장치(100b)의 메모리 블록들(BLK1~BLKz) 중 하나의 제 10 실시 예를 보여주는 사시도이다. 도 67은 도 66의 Ⅸ-Ⅸ' 선에 따른 단면도이다. 도 64 및 도 65를 참조하여 설명된 메모리 블록(BLKj)과 비교하면, 메모리 블록(BLKk)의 제 1 높이를 갖는 제 1 도전 물질들(211'~213')은 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다. 예시적으로, 메모리 블록(BLKk)의 등가 회로는 도 36을 참조하여 설명된 등가 회로(BLKb_3)에 대응할 것이다.
도 68은 도 13의 불휘발성 메모리 장치(100b)의 메모리 블록들(BLK1~BLKz) 중 하나의 제 11 실시 예를 보여주는 사시도이다. 도 69는 도 68의 Ⅹ-Ⅹ' 선에 따른 단면도이다. 도 68 및 도 69를 참조하면, 기판(111) 상에, 제 1 방향을 따라 신장되는 제 1 내지 제 4 상부 워드 라인들(UW1~UW4)이 제공된다. 제 1 내지 제 4 상부 워드 라인들(UW1~UW4)은 제 2 방향을 따라 특정 거리 만큼 이격되어 제공된다. 제 1 방향을 따라 특정 거리만큼 이격되어 제공되며, 제 2 방향을 따라 제 1 내지 제 4 상부 워드 라인들(UW1~UW4)을 관통하는 제 1 상부 필라들(UP1)이 제공된다.
기판(111) 상에, 제 1 방향을 따라 신장되는 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)이 제공된다. 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)은 제 2 방향을 따라 특정 거리 만큼 이격되어 제공된다. 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)은 제 1 내지 제 4 상부 워드 라인들(UW1~UW4)로부터 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다.
제 1 방향을 따라 특정 거리만큼 이격되어 배치되며, 제 2 방향을 따라 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)을 관통하는 제 1 하부 필라들(DP1)이 제공된다. 그리고, 제 1 방향을 따라 특정 거리만큼 이격되어 제공되며, 제 2 방향을 따라 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)을 관통하는 제 2 하부 필라들(DP2)이 제공된다. 예시적으로, 제 1 하부 필라들(DP1) 및 제 2 하부 필라들(DP2)은 제 2 방향을 따라 평행하게 배치될 수 있다. 제 1 하부 필라들(DP1) 및 제 2 하부 필라들(DP2)은 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다.
기판(111) 상에, 제 1 방향을 따라 신장되는 제 5 내지 제 8 상부 워드 라인들(UW5~UW8)이 제공된다. 제 5 내지 제 8 상부 워드 라인들(UW5~UW8)은 제 2 방향을 따라 특정 거리 만큼 이격되어 제공된다. 제 5 내지 제 8 상부 워드 라인들(UW5~UW8)은 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)로부터 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다. 제 1 방향을 따라 특정 거리만큼 이격되어 배치되며, 제 2 방향을 따라 제 5 내지 제 8 상부 워드 라인들(UW5~UW8)을 관통하는 제 2 상부 필라들(UP2)이 제공된다.
제 1 및 제 2 하부 필라들(DP1, DP2)의 상부에 제 1 방향으로 신장되는 공통 소스 라인(CSL)이 제공된다. 예시적으로, 공통 소스 라인(CSL)은 n 타입 실리콘 물질을 포함할 것이다. 예시적으로, 공통 소스 라인(CSL)이 n 타입 또는 p 타입과 같은 도전형(conductive type)을 갖지 않는 도전 물질로 구성될 때, 공통 소스 라인(CSL) 및 제 1 및 제 2 하부 필라들(DP1, DP2) 사이에 n 타입 소스들이 추가적으로 제공될 수 있다. 예를 들면, 제 1 및 제 2 하부 필라들(DP1, DP2)의 영역 중 공통 소스 라인(CSL)과 인접한 영역이 n 타입으로 도핑되어 소스로 동작할 수 있다. 예시적으로, 공통 소스 라인(CSL) 및 제 1 및 제 2 하부 필라들(DP1, DP2)은 콘택 플러그들을 통해 각각 연결될 수 있다. 이때, 콘택 플러그들이 n 타입으로 도핑되어 소스로 동작할 수 있다.
제 1 및 제 2 상부 필라들(UP1, UP2) 상부에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 n 타입 실리콘 물질을 포함할 것이다. 드레인들(320)의 상부에 제 3 방향을 따라 신장되는 복수의 비트 라인들(BL1~BL3)이 제공된다. 예를 들면, 비트 라인들(BL1~BL3)은 제 1 방향을 따라 특정 거리만큼 이격되어 제공될 것이다. 제 3 방향을 따라 제공되는 상부 필라들(UP1, UP2)은 동일한 비트 라인에 공통으로 연결된다. 예시적으로, 비트 라인들(BL1~BL3)은 금속으로 구성될 것이다. 예시적으로, 비트 라인들(BL1~BL3) 및 드레인들(320)은 콘택 플러그들(미도시)을 통해 연결될 수 있다.
제 1 및 제 2 상부 필라들(UP1, UP2) 각각은 절연막(116'') 및 채널막(114'')을 포함한다. 제 1 및 제 2 하부 필라들(DP1, DP2) 각각은 절연막(116'') 및 채널막(114'')을 포함한다. 도 60 및 도 61을 참조하여 설명된 바와 마찬가지로, 제 1 및 제 2 상부 필라들(UP1, UP2)과 제 1 및 제 2 하부 필라들(DP1, DP2)의 절연막(116'')은 블로킹 절연막, 전하 저장막, 그리고 터널링 절연막을 포함할 것이다.
예시적으로, 터널링 절연막은 열산화막을 포함할 것이다. 전하 저장막은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 것이다. 블로킹 절연막은은 단일층 또는 다층으로 형성될 수 있다. 블로킹 절연막은 터널링 절연막 및 전하 저장막 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다. 예시적으로, 터널링 절연막, 전하 저장막, 그리고 블로킹 절연막은 ONO (oxide-nitride-oxide)를 구성할 수 있다.
제 1 및 제 2 상부 필라들(UP1, UP2), 그리고 제 1 및 제 2 하부 필라들(DP1, DP2)의 채널막(114'')은 p 타입 실리콘 물질을 포함할 것이다. 제 1 및 제 2 상부 필라들(UP1, UP2), 그리고 제 1 및 제 2 하부 필라들(DP1, DP2)의 채널막(114'')은 제 2 방향의 바디로 동작한다.
제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)은 제 1 파이프라인 컨택들(PC1)을 통해 연결된다. 예시적으로, 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 절연막들(116'')은 제 1 파이프라인 컨택들(PC1)의 절연막들을 통해 각각 연결된다. 제 1 파이프라인 컨택들(PC1)의 절연막들은 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 절연막들(116'')과 동일한 물질들로 구성될 것이다.
제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 채널막들(114'')은 제 1 파이프라인 컨택들(PC1)의 채널막들을 통해 각각 연결된다. 제 1 파이프라인 컨택들(PC1)의 채널막들은 제 1 상부 필라들(UP1) 및 제 1 하부 필라들(DP1)의 채널막들(114'')과 동일한 물질들로 구성될 것이다.
즉, 제 1 상부 필라들(UP1) 및 제 1 내지 제 4 상부 워드 라인들(UW1~UW4)은 제 1 상부 스트링들을 형성하고, 제 1 하부 필라들(DP1) 및 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)은 제 1 하부 스트링들을 형성한다. 제 1 상부 스트링들 및 제 1 하부 스트링들은 각각 제 1 파이프라인 컨택들(PC1)을 통해 연결된다. 제 1 상부 스트링들의 일단에 드레인들(320) 및 비트 라인들(BL1~BL3)이 연결된다. 제 1 하부 스트링들의 일단에 공통 소스 라인(CSL)이 연결된다. 즉, 제 1 상부 스트링들 및 제 1 하부 스트링들은 비트 라인들(BL1~BL3) 및 공통 소스 라인(CSL) 사이에 연결된 복수의 낸드 스트링들(NS)을 형성한다.
마찬가지로, 제 2 상부 필라들(UP2) 및 제 5 내지 제 8 상부 워드 라인들(UW5~UW8)은 제 2 상부 스트링들을 형성하고, 제 2 하부 필라들(DP2) 및 제 1 내지 제 4 하부 워드 라인들(DW1~DW4)은 제 2 하부 스트링들을 형성한다. 제 2 상부 스트링들 및 제 2 하부 스트링들은 제 2 파이프라인 컨택들(PC2)을 통해 연결된다. 제 2 상부 스트링들의 일단에 드레인들(320) 및 비트 라인들(BL1~BL3)이 연결된다. 제 2 하부 스트링들의 일단에 공통 소스 라인(CSL)이 연결된다. 즉, 제 2 상부 스트링들 및 제 2 하부 스트링들은 비트 라인들(BL1~BL3) 및 공통 소스 라인(CSL) 사이에 연결되는 복수의 낸드 스트링들(NS)을 형성한다.
예시적으로, 제 1 및 제 2 파이프라인 컨택들(PC1, PC2) 내의 채널막들(114'')에 각각 채널들을 형성하기 위하여, 제 1 및 제 2 파이프라인 컨택 게이트들(미도시)이 각각 제공될 수 있다. 예시적으로, 제 1 및 제 2 파이프라인 컨택 게이트들(미도시)은 제 1 및 제 2 파이프라인 컨택들(PC1, PC2)의 표면상에 제공될 것이다. 예를 들면, 제 1 및 제 2 파이프라인 컨택 게이트들(미도시)은 더미 메모리 셀들(DMC)에 대응할 것이다.
예시적으로, 하나의 스트링에 8 개의 트랜지스터들이 제공되고, 제 1 내지 제 3 비트 라인들(BL1~BL3) 각각에 두 개의 스트링들이 연결되는 것을 제외하면, 메모리 블록(BLKl)의 등가 회로는 도 21, 도 29, 그리고 도 39 내지 도 45를 참조하여 설명된 등가 회로들(BLKb_1, BLKb_2, BLKb_4~BLKb_10) 중 하나에 대응할 것이다.
도 70은 도 13의 불휘발성 메모리 장치(100b)의 메모리 블록들(BLK1~BLKz) 중 하나의 제 12 실시 예를 보여주는 사시도이다. 도 71은 도 70의 Ⅹ-Ⅹ' 선에 따른 단면도이다. 도 68 및 도 69를 참조하여 설명된 메모리 블록(BLKl)과 비교하면, 메모리 블록(BLKm)에서 제 1 하부 워드 라인은 제 1 부분(DW1a) 및 제 2 부분(DW1b)으로 분할된다. 제 1 부분(DW1a) 및 제 2 부분(DW1b)은 제 3 방향을 따라 특정 거리만큼 이격되어 제공된다.
제 1 상부 필라들(UP1)과 함께 낸드 스트링들(NS)을 구성하는 제 1 하부 필라들(DP1)은 제 1 하부 워드 라인의 제 1 부분(DW1a)을 관통한다. 제 2 상부 필라들(UP2)과 함께 낸드 스트링들(NS)을 구성하는 제 2 하부 필라들(DP2)은 제 1 하부 워드 라인의 제 2 부분(DW1b)을 관통한다.
예시적으로, 하나의 스트링에 8 개의 트랜지스터들이 제공되고, 제 1 내지 제 3 비트 라인들(BL1~BL3) 각각에 두 개의 스트링들이 연결되는 것을 제외하면, 메모리 블록(BLKm)의 등가 회로는 도 36을 참조하여 설명된 등가 회로(BLKb_3)에 대응할 것이다.
예시적으로, 도 60 내지 도 71을 참조하여 설명된 메모리 블록들(BLKg~BLKl)에서, 필라들(113', 또는 113a' 및 113b')은 제 1 도전 물질들(211p~281p 및 291'~293', 또는 211'~213' 및 221p~281 및 291'~293')이 생성된 후에 생성된다. 즉, 제 1 도전 물질들(211p~281p 및 291'~293', 또는 211'~213' 및 221p~281 및 291'~293')은 식각이 가능한 도전 물질로 구성될 것이다.
도 72는 도 14를 참조하여 설명된 소거 방법의 더 상세한 제 2 실시 예를 보여주는 순서도이다. 도 13 및 도 72를 참조하면, S605 단계에서, 소거 커맨드 및 어드레스가 수신된다. 예를 들면, 수신된 어드레스는 불휘발성 메모리 장치(100b)의 복수의 메모리 블록들(BLK1~BLKz) 중 하나에 대응한다. 복수의 메모리 블록들(BLK1~BLKz) 중 수신된 어드레스에 대응하는 메모리 블록(BLK) 이 선택된다.예를 들면, 수신된 어드레스는 적어도 두 개의 스트링 선택 라인들(SSL)에 대응할 것이다.
S610 단계에서, SSL 카운트 및 소거 카운트가 리셋된다. 예를 들면, 소거 카운트는 1로 리셋될 것이다. SSL 카운트는 수신된 어드레스에 대응하는 스트링 선택 라인들(SSL) 중 하나를 나타낸다. 예를 들면, SSL 카운트는 선택된 메모리 블록(BLK)의 첫 번째 스트링 선택 라인(예를 들면, SSL1)을 나타내도록 리셋될 것이다.
S615 단계에서, 일부 워드 라인들의 주소들이 저장된다. 예를 들면, 수신된 어드레스에 대응하는 워드 라인들 중 일부 워드 라인들의 주소들이 저장된다. 예를 들면, 선택된 메모리 블록(BLK)의 워드 라인들 중 일부 워드 라인들의 주소들이 워드 라인 주소 래치(177)에 저장될 것이다. 예를 들면, 일부 워드 라인들의 주소들은 퓨즈부(180)로부터 워드 라인 주소 래치(177)에 저장될 것이다.
예시적으로, S610 단계 및 S615 단계는 소거 동작 시의 초기화로 이해될 수 있다. S610 단계 및 S615 단계의 초기화는 순서에 관계 없이 수행될 수 있다.
S620 단계에서, 수신된 어드레스에 대응하는 메모리 셀들(MC)이 소거된다. 예를 들면, 선택된 메모리 블록이 소거된다. 예를 들면, 제어 로직(170b)은 선택된 메모리 블록(BLK)이 소거되도록 어드레스 디코더(120), 읽기 및 쓰기부(130), 그리고 전압 생성기(160)를 제어할 것이다.
S625 단계에서, SSL 카운트에 대응하는 스트링 선택 라인이 선택되고, 워드 라인 주소 래치(177)에 저장된 주소들로부터 첫 번째 워드 라인이 선택된다. 예시적으로, SSL 카운트는 스트링 선택 라인 주소로 변환될 것이다. 그리고, 변환된 스트링 선택 라인 주소에 대응하는 스트링 선택 라인이 선택될 것이다. 예시적으로, 워드 라인 주소 래치(177)에 저장된 주소들에 대응하는 일부 워드 라인들 중 첫 번째 워드 라인이 선택될 것이다.
S630 단계에서, 선택된 워드 라인이 소거 검증된다. 예를 들면, 제어 로직(170b)은 선택된 워드 라인에 대응하는 복수의 메모리 셀들(MC)이 소거 검증되도록 어드레스 디코더(120), 읽기 및 쓰기부(130), 그리고 전압 생성기(160)를 제어할 것이다.
S635 단계에서, 검증 결과가 패스인지 판별된다. 선택된 워드 라인이 소거 패스로 판별되면, S640 단계에서 선택된 워드 라인의 주소가 삭제된다. 이후에, S645 단계가 수행된다. 선택된 워드 라인이 소거 페일로 판별되면, S640 단계가 생략되고 S645 단계가 수행된다.
S645 단계에서, 마지막 워드 라인인지 판별된다. 예를 들면, 선택된 워드 라인이 워드 라인 주소 래치(177)에 저장된 주소들에 대응하는 일부 워드 라인들 중 마지막 워드 라인인지 판별된다. 선택된 워드 라인이 마지막 워드 라인이 아니면, S650 단계에서 워드 라인 주소 래치(177)에 저장된 주소들로부터 다음 워드 라인이 선택된다. 이후에, S630 단계 내지 S645 단계가 다시 수행된다. 선택된 워드 라인이 마지막 워드 라인이면, S655 단계가 수행된다.
S630 단계 내지 S650 단계에서, 선택된 메모리 셀들의 워드 라인들 중 워드 라인 주소 래치(177)에 저장된 주소들에 대응하는 일부 워드 라인들이 소거 검증된다. 소거 패스된 워드 라인의 주소는 워드 라인 주소 래치(177)로부터 삭제된다. 즉, S630 단계 내지 S650 단계가 수행되면, 퓨즈부(180)로부터 전송된 일부 워드 라인들의 주소들 중 소거 페일된 워드 라인들의 주소들이 워드 라인 주소 래치(177)에 잔류한다.
S655 단계에서, 워드 라인 주소 래치(177)에 주소가 저장되어 있는지 판별된다. 워드 라인 주소 래치(177)에 적어도 하나의 주소가 저장되어 있으면, 선택된 메모리 블록(BLK)의 낸드 스트링들(NS)의 선택된 행에서, 퓨즈부(180)로부터 전송된 주소들에 대응하는 일부 워드 라인들 중 적어도 하나가 소거 페일되었음을 의미한다. 이때, S660 단계가 수행된다.
S660 단계에서, 소거 카운트가 최대값에 도달하였는지 판별된다. 소거 카운트가 최대값에 도달하지 않았으면, S665 단계에서 소거 카운트가 증가된다. 이후에, S670 단계에서 소거 전압(Vers)이 조절된다. 예를 들면, 소거 전압(Vers)의 레벨이 상승될 것이다. 이후에, 선택된 메모리 블록(BLK)의 소거(S620 단계) 및 소거 검증(S625 단계 내지 S650 단계)이 다시 수행된다.
소거 카운트가 최대값에 도달하였으면, S675 단계에서 에러 리포트가 생성된다. 예를 들면, 제어 로직(170b)은 소거 동작 시에 에러가 발생하였음을 나타내는 에러 리포트를 생성할 것이다. 생성된 에러 리포트는 불휘발성 메모리 장치(100b)의 호스트에 제공될 것이다.
S655 단계에서, 워드 라인 주소 래치(177)에 주소가 저장되어 있지 않으면, 선택된 메모리 블록(BLK)의 낸드 스트링들(NS)의 선택된 행에서, 퓨즈부(180)로부터 전송된 주소들에 대응하는 일부 워드 라인들이 소거 패스되었음을 의미한다. 이때, S680 단계가 수행된다.
S680 단계에서, 선택된 스트링 선택 라인이 마지막 스트링 선택 라인인지 판별된다. 즉, 선택된 메모리 블록(BLK)의 낸드 스트링들(NS)의 모든 행들에서 일부 워드 라인들의 소거 검증이 완료되었는지 판별된다. 선택된 스트링 선택 라인(즉, 낸드 스트링들의 행)이 마지막 스트링 선택 라인이 아니면, S685 단계에서 SSL 카운트가 증가된다. 그리고, 일부 워드 라인들의 주소가 퓨즈부(180)로부터 워드 라인 주소 래치(177)로 저장된다. 이후에, S625 단계가 수행된다.
선택된 스트링 선택 라인이 마지막 스트링 선택 라인이면, 선택된 메모리 블록(BLK)의 메모리 셀들(MC)이 소거 패스되었음을 의미한다. 따라서, 소거 동작은 종료된다.
도 73은 본 발명의 제 3 실시 예에 따른 불휘발성 메모리 장치(100c)를 보여주는 블록도이다. 도 73을 참조하면, 불휘발성 메모리 장치(100c)는 메모리 셀 어레이(110b), 어드레스 디코더(120), 읽기 및 쓰기부(130), 패스/페일 체크부(140), 데이터 입출력부(150), 전압 생성부(160), 그리고 제어 로직(170c)을 포함한다. 제어 로직(170c)을 제외하면, 불휘발성 메모리 장치(100c)는 도 13을 참조하여 설명된 불휘발성 메모리 장치(100b)와 동일한 구조를 갖는다. 따라서, 중복되는 설명은 생략된다.
제어 로직(170c)에 스트링 선택 라인 래치(179, 이하 SSL 래치라 부르기로 함)가 추가되는 것을 제외하면, 제어 로직(170c)은 도 13을 참조하여 설명된 제어 로직(170b)과 동일한 구조를 갖는다. 따라서, 중복되는 설명은 생략된다.
SSL 래치(179)는 선택된 메모리 블록(BLK)의 스트링 선택 라인들 중 일부 스트링 선택 라인들의 주소를 저장하도록 구성된다.
도 74는 도 73의 불휘발성 메모리 장치(100c)의 동작 방법을 보여주는 순서도이다. 도 74를 참조하면, S710 단계에서 일부 스트링 선택 라인들의 주소들이 저장된다. S720 단계에서, 메모리 블록이 소거되고, 그리고 일부 워드 라인들에서 소거 검증이 수행된다.
예를 들면, 도 14를 참조하여 설명된 소거 검증 방법에서, 모든 스트링 선택 라인들이 순차적으로 선택되었다. 반면, 불휘발성 메모리 장치(100c)의 소거 검증 시에, SSL 래치(179)에 저장된 스트링 선택 라인 주소들에 대응하는 일부 스트링 선택 라인들이 순차적으로 선택될 것이다. 그리고, 일부 스트링 선택 라인들에서 소거 패스가 검출되면, 선택된 메모리 블록(BLK)이 소거 패스된 것으로 판별될 것이다.
복수의 스트링 선택 라인들 중 일부 스트링 선택 라인들에 대해서 소거 검증이 수행되므로, 불휘발성 메모리 장치(100e)의 동작 속도가 향상될 수 있다.
예시적으로, 일부 스트링 선택 라인들의 주소들은 사용자에 의해 프로그램될 수 있다. 즉, 선택된 메모리 블록의 스트링 선택 라인들 중 소거 검증될 스트링 선택 라인이 사용자에 의해 선택될 수 있다.
다른 관점에서, 선택된 메모리 블록(BLK)의 스트링 선택 라인들에서 소거 검증이 수행되되, 선택된 메모리 블록(BLK)의 스트링 선택 라인들 중 일부에서 소거 검증은 금지되는 것으로 이해될 수 있다.
도 75는 도 73의 불휘발성 메모리 장치(100c)의 제 1 실시 예에 따른 소거 방법을 더 상세하게 보여주는 순서도이다. 도 74를 참조하여 설명된 바와 같이, 불휘발성 메모리 장치(100c)의 선택된 메모리 블록의 복수의 스트링 선택 라인들 중 일부 스트링 선택 라인들에 대응하는 복수의 메모리 셀들이 소거 검증된다.
도 73 및 도 75를 참조하면, S705 단계에서, 소거 커맨드 및 어드레스가 수신된다. 예를 들면, 수신된 어드레스는 불휘발성 메모리 장치(100c)의 복수의 메모리 블록들(BLK1~BLKz) 중 하나에 대응한다. 복수의 메모리 블록들(BLK1~BLKz) 중 수신된 어드레스에 대응하는 메모리 블록(BLK) 이 선택된다.예를 들면, 수신된 어드레스는 적어도 두 개의 스트링 선택 라인들(SSL)에 대응할 것이다.
S710 단계에서, 선택된 메모리 블록(BLK)의 복수의 스트링 선택 라인들 중 일부 스트링 선택 라인의 주소들이 SSL 래치(179)에 저장된다. 선택된 메모리 블록(BLK)의 복수의 워드 라인들 중 일부 워드 라인들의 주소들이 워드 라인 주소 래치(177)에 저장된다. 그리고, 소거 카운트가 리셋된다.
S715 단계에서, SSL 래치(179)에 저장된 스트링 선택 라인 주소들에 대응하는 스트링 선택 라인들 중 첫 번째 스트링 선택 라인이 선택된다.
S720 단계에서, 워드 라인 주소 래치(177)에 저장된 주소들에 대응하는 워드 라인들 중 첫 번째 워드 라인이 선택된다.
S725 단계에서, 선택된 메모리 블록(BLK)이 소거된다.
S730 단계에서, 선택된 스트링 선택 라인 및 선택된 워드 라인에 대응하는 복수의 메모리 셀들이 소거 검증된다.
S735 단계에서, 소거 검증 결과가 소거 패스인지 판별된다. 소거 검증 결과가 패스이면, S740 단계가 수행된다.
S740 단계에서, 선택된 워드 라인이 마지막 워드 라인인지 판별된다. 예를 들면, 선택된 워드 라인이 워드 라인 주소 래치(177)에 저장된 주소들에 대응하는 워드 라인들 중 마지막 워드 라인인지 판별된다. 선택된 워드 라인이 마지막 워드 라인이 아니면, S745 단계가 수행된다. S745 단계에서, 워드 라인 주소 래치(177)에 저장된 주소들에 대응하는 워드 라인들 중 다음 워드 라인이 선택된다. 이후에, S730 단계가 다시 수행된다.
소거 검증 결과가 소거 페일이면, S750 단계가 수행된다. S750 단계에서, 소거 카운트가 최대값에 도달하였는지 판별된다. 소거 카운트가 최대값에 도달하지 않았으면, S755 단계에서 소거 카운트가 증가된다. 이후에, S760 단계에서 소거 전압(Vers)이 조절된다. 예를 들면, 소거 전압(Vers)의 레벨이 증가될 것이다. 이후에, 선택된 메모리 블록(BLK)의 소거(S725 단계) 및 소거 페일된 워드 라인으로부터의 소거 검증(S730 단계 및 S735 단계)이 다시 수행된다.
S750 단계에서, 소거 카운트가 최대값에 도달하였으면, S765 단계에서 에러 리포트가 생성된다. 예를 들면, 제어 로직(170c)은 소거 동작 시에 에러가 발생하였음을 나타내는 에러 리포트를 생성할 것이다. 생성된 에러 리포트는 불휘발성 메모리 장치(100c)의 호스트에 제공될 것이다.
즉, 선택된 스트링 선택 라인들에 대응하는 복수의 메모리 셀들에 각 워드 라인의 단위로 소거 검증된다. 소거 페일이 검출되면, 소거 검증은 중지되고 소거가 다시 수행된다. 이후에, 소거 페일된 워드 라인으로부터 소거 검증이 재개된다. 소거 패스가 검출되면, 다음 워드 라인이 선택된다.
S740 단계에서, 선택된 워드 라인이 마지막 워드 라인이면, S770 단계가 수행된다.
S770 단계에서, 선택된 스트링 선택 라인이 마지막 스트링 선택 라인인지 판별된다. 예를 들면, 선택된 스트링 선택 라인이 SSL 래치(179)에 저장된 스트링 선택 라인 주소들에 대응하는 스트링 선택 라인들 중 마지막 스트링 선택 라인인지 판별된다. 선택된 스트링 선택 라인이 마지막 스트링 선택 라인이면, 소거 동작은 종료된다. 선택된 스트링 선택 라인이 마지막 스트링 선택 라인이 아니면, S775 단계가 수행된다.
S775 단계에서, SSL 래치(179)에 저장된 스트링 선택 라인 주소들에 대응하는 스트링 선택 라인들 중 다음 스트링 선택 라인이 선택된다. 그리고, S780 단계에서, 워드 라인 주소 래치(177)에 저장된 주소들에 대응하는 워드 라인들 중 첫 번째 워드 라인이 선택된다. 이후에, S730 단계가 다시 수행된다.
예시적으로, 선택된 메모리 블록(BLK)의 복수의 메모리 셀들 중 소거 특성이 다른 메모리 셀들보다 낮은 메모리 셀들에 대응하는 스트링 선택 라인들의 주소들이 SSL 래치(179)에 저장될 것이다. 즉, 저장된 스트링 선택 라인 주소들에 대응하는 복수의 메모리 셀들이 소거 패스된 경우, 선택된 메모리 블록(BLK)의 복수의 메모리 셀들이 소거 패스될 것이다.
예시적으로, 선택된 메모리 블록(BLK)의 복수의 메모리 셀들 중 외곽에 위치한 메모리 셀들에 대응하는 스트링 선택 라인들의 주소들이 SSL 래치(179)에 저장될 것이다.
도 76은 도 73의 불휘발성 메모리 장치(100c)의 제 2 실시 예에 따른 소거 방법을 더 상세하게 보여주는 순서도이다. 도 73 및 도 76을 참조하면, S805 단계에서, 소거 커맨드 및 어드레스가 수신된다. 예를 들면, 수신된 어드레스는 불휘발성 메모리 장치(100c)의 복수의 메모리 블록들(BLK1~BLKz) 중 하나에 대응한다. 복수의 메모리 블록들(BLK1~BLKz) 중 수신된 어드레스에 대응하는 메모리 블록(BLK) 이 선택된다.예를 들면, 수신된 어드레스는 적어도 두 개의 스트링 선택 라인들(SSL)에 대응할 것이다.
S810 단계에서, 선택된 메모리 블록(BLK)의 복수의 스트링 선택 라인들 중 일부 스트링 선택 라인의 주소들이 SSL 래치(179)에 저장된다. 선택된 메모리 블록(BLK)의 복수의 워드 라인들 중 일부 워드 라인들의 주소들이 워드 라인 주소 래치(177)에 저장된다. 그리고, 소거 카운트가 리셋된다.
S815 단계에서, SSL 래치(179)에 저장된 스트링 선택 라인 주소들에 대응하는 스트링 선택 라인들 중 첫 번째 스트링 선택 라인이 선택된다.
S820 단계에서, 워드 라인 주소 래치(177)에 저장된 주소들에 대응하는 워드 라인들 중 첫 번째 워드 라인이 선택된다.
S825 단계에서, 선택된 메모리 블록(BLK)이 소거된다.
S830 단계에서, 워드 라인 주소를 삭제하며, 소거 검증이 수행된다. 예를 들면, 도 72를 참조하여 설명된 S630 단계 내지 S650 단계와 마찬가지로, 소거 패스된 메모리 셀들에 대응하는 워드 라인들의 주소들을 워드 라인 주소 래치(177)로부터 삭제하며, 선택된 스트링 선택 라인 및 워드 라인 주소 래치(177)에 저장된 주소들에 대응하는 복수의 메모리 셀들이 각 워드 라인의 단위로 소거 검증된다. S830 단계가 수행되면, 소거 페일된 메모리 셀들에 대응하는 워드 라인들의 주소들이 워드 라인 주소 래치(177)에 잔존한다.
S835 단계에서, 워드 라인 주소 래치(177)에 저장된 적어도 하나의 주소가 존재하는지 판별된다. 워드 라인 주소 래치(177)에 저장된 적어도 하나의 주소가 존재하면, S840 단계가 수행된다.
S840 단계에서, 소거 카운트가 최대값에 도달하였는지 판별된다. 소거 카운트가 최대값에 도달하지 않았으면, S845 단계에서 소거 카운트가 증가된다. 이후에, S850 단계에서 소거 전압(Vers)이 조절된다. 예를 들면, 소거 전압(Vers)의 레벨이 증가될 것이다. 이후에, S825 단계가 다시 수행된다.
S840 단계에서, 소거 카운트가 최대값에 도달하였으면, S855 단계에서 에러 리포트가 생성된다. 예를 들면, 제어 로직(170c)은 소거 동작 시에 에러가 발생하였음을 나타내는 에러 리포트를 생성할 것이다. 생성된 에러 리포트는 불휘발성 메모리 장치(100c)의 호스트에 제공될 것이다.
선택된 스트링 선택 라인 및 워드 라인 주소 래치(177)에 저장된 주소들에 대응하는 복수의 메모리 셀들이 소거 패스되면, 워드 라인 주소 래치(177)는 워드 라인 주소를 저장하지 않는다. 이때, S860 단계가 수행된다.
S860 단계에서, 선택된 스트링 선택 라인이 마지막 스트링 선택 라인인지 판별된다. 예를 들면, 선택된 스트링 선택 라인이 SSL 래치(179)에 저장된 스트링 선택 라인 주소들에 대응하는 스트링 선택 라인들 중 마지막 스트링 선택 라인인지 판별된다.
선택된 스트링 선택 라인이 마지막 스트링 선택 라인이면, 소거 동작은 종료된다. 선택된 스트링 선택 라인이 마지막 스트링 선택 라인이 아니면, S865 단계에서 SSL 래치(179)에 저장된 스트링 선택 라인 주소들에 대응하는 스트링 선택 라인들 중 다음 스트링 선택 라인이 선택된다. 그리고, S870 단계에서, 선택된 메모리 블록(BLK)의 워드 라인들 중 일부 워드 라인들의 주소들이 워드 라인 주소 래치(177)에 저장된다. 이후에, S830 단계가 다시 수행된다.
예시적으로, 선택된 메모리 블록(BLK)의 복수의 메모리 셀들 중 소거 특성이 다른 메모리 셀들보다 낮은 메모리 셀들에 대응하는 스트링 선택 라인들의 주소들이 SSL 래치(179)에 저장될 것이다. 즉, 저장된 스트링 선택 라인 주소들에 대응하는 복수의 메모리 셀들이 소거 패스된 경우, 선택된 메모리 블록(BLK)의 복수의 메모리 셀들이 소거 패스될 것이다.
예시적으로, 선택된 메모리 블록(BLK)의 복수의 메모리 셀들 중 외곽에 위치한 메모리 셀들에 대응하는 스트링 선택 라인들의 주소들이 SSL 래치(179)에 저장될 것이다.
도 77은 도 13 또는 도 73을 참조하여 설명된 불휘발성 메모리 장치(100b 또는 100c)의 구조를 보여주는 사시도이다. 이하에서, 불휘발성 메모리 장치(100)는 도 13 그리고 도 73을 참조하여 설명된 불휘발성 메모리 장치들(100b, 100c) 중 하나를 나타내는 것으로 정의된다. 또한, 제어 로직(170)은 도 13 그리고 도 73을 참조하여 설명된 제어 로직들(170b, 170c) 중 하나를 나타내는 것으로 정의된다.
도 77을 참조하면, 불휘발성 메모리 장치(100)는 3차원 메모리 셀 어레이(110) 및 평면 주변 회로들(120, 130, 140, 150, 160, 그리고 170)을 포함한다.
도 15 내지 도 71을 참조하여 설명된 바와 같이, 메모리 셀 어레이(110)는 기판(111)과 교차하는 방향으로 적층된 메모리 셀들을 포함한다. 즉, 메모리 셀 어레이(110)는 메모리 셀들이 3차원 구조로 배열된 3차원 구조를 갖는다.
반면, 주변 회로들(120, 130, 140, 150, 160, 그리고 170)은 기판 상에 단일 층으로 제공되는 소자들로 구성된다. 즉, 주변 회로들(120, 130, 140, 150, 160, 그리고 170)은 평면 구조를 갖는 소자들에 의해 구성된다.
예시적으로, 3차원 메모리 셀 어레이(110)의 일 측면에 평면 주변 회로들(120, 130, 140, 150, 160, 그리고 170)이 제공되는 것으로 도시되어 있다. 그러나, 3차원 메모리 셀 어레이(110) 및 평면 주변 회로들(120, 130, 140, 150, 160, 그리고 170) 사이의 위치 관계 및 수는 한정되지 않는다.
예를 들면, 3차원 메모리 셀 어레이(110)의 적어도 두 개의 측면들에 평면 주변 회로들(120, 130, 140, 150, 160, 그리고 170)이 제공될 수 있다. 또한, 적어도 두 개의 3차원 메모리 셀 어레이들(110)가 제공되고, 적어도 두 개의 3차원 메모리 셀 어레이들(110) 각각의 적어도 하나의 측면에 평면 주변 회로들(120, 130, 140, 150, 160, 그리고 170)이 제공될 수 있다.
도 78은 본 발명의 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 78을 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
불휘발성 메모리 장치(1100)는 도 1, 도 13, 그리고 도 73을 참조하여 설명된 불휘발성 메모리 장치들(100a, 100b, 100c) 중 하나와 동일한 구조를 가지며, 동일하게 동작할 것이다. 즉, 불휘발성 메모리 장치(1100)는 선택된 메모리 블록(BLK)을 소거하고, 소거된 메모리 블록을 워드 라인 단위로 소거 검증할 것이다. 소거 페일이 발생한 경우, 선택된 메모리 블록(BLK)이 다시 소거되며, 소거 페일된 워드 라인으로부터 소거 검증이 재개된다.
컨트롤러(1200)는 호스트(Host) 및 불휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)에 제어 신호(CTRL) 및 어드레스(ADDR)를 제공하도록 구성된다. 그리고, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)와 데이터(DATA)를 교환하도록 구성된다.
예시적으로, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)에 소거 커맨드 및 어드레스를 제공한다. 불휘발성 메모리 장치(1100)는 컨트롤러(1200)로부터 제공되는 소거 커맨드 및 어드레스에 응답하여, 본 발명의 실시 예에 따른 동작 방법에 따라 소거 및 소거 검증을 수행한다.
예를 들면, 불휘발성 메모리 장치(1100)는 수신된 어드레스에 대응하는 메모리 셀들(MC)을 소거하고, 소거된 메모리 셀들을 워드 라인의 단위로 소거 검증하도록 구성된다. 예를 들면, 불휘발성 메모리 장치(1100)는 소거된 메모리 셀들에 대응하는 워드 라인들 중 일부 워드 라인들에서 워드 라인의 단위로 소거 검증을 수행하도록 구성된다. 소거 페일이 발생하면, 메모리 셀들(MC)이 다시 소거되고, 그리고 소거 페일된 워드 라인으로부터 소거 검증이 재개된다. 수신된 어드레스가 적어도 두 개의 스트링 선택 라인들(SSL)에 대응할 때, 스트링 선택 라인(SSL)의 단위로 소거 검증이 수행된다. 예시적으로, 수신된 어드레스에 대응하는 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인들(SSL)에서, 각 스트링 선택 라인(SSL)의 단위로 소거 검증이 수행될 수 있다.
불휘발성 메모리 장치(1100)는 소거 동작의 결과를 컨트롤러(1200)에 전송하도록 구성된다. 예를 들면, 수신된 어드레스에 대응하는 메모리 셀들(MC)이 소거 패스되면, 불휘발성 메모리 장치(1100)는 소거 패스를 나타내는 신호를 컨트롤러(1200)에 제공할 것이다. 수신된 어드레스에 대응하는 메모리 셀들(MC)이 소거 패스되기 전에 소거 카운트가 최대값에 도달하면, 불휘발성 메모리 장치(1100)는 에러 리포트를 컨트롤러(1200)에 제공할 것이다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 불휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 불휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 오류 정정 블록은 불휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 불휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 79는 도 78의 메모리 시스템(1000)의 응용 예를 보여주는 블록도이다. 도 79를 참조하면, 메모리 시스템(2000)은 불휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 불휘발성 메모리 장치(2100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예시적으로, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
각 불휘발성 메모리 칩은 도 1, 도 13, 그리고 도 73을 참조하여 설명된 불휘발성 메모리 장치들(100a, 100b, 100c) 중 하나와 동일한 구조를 가지며, 동일하게 동작할 것이다. 즉, 각 불휘발성 메모리 칩은 선택된 메모리 블록(BLK)을 소거한 후에, 선택된 메모리 블록(BLK)을 워드 라인 단위로 소거 검증한다. 소거 페일이 발생한 경우, 선택된 메모리 블록(BLK)이 다시 소거되며, 소거 페일된 워드 라인으로부터 소거 검증이 재개된다. 소거 및 소거 검증은 선택된 메모리 블록(BLK)의 행의 단위로 수행된다.
도 79에서, 하나의 채널에 복수의 불휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 불휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 80은 도 79를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다. 도 80을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 80에서, 불휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.
도 80에서, 도 79를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 78을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다.
예시적으로, 컴퓨팅 시스템(3000)은 도 78 및 도 79를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
상술된 실시 예들에서, 다양한 순서도들을 참조하여 본 발명에 따른 실시 예들이 설명되었다. 예시적으로, 설명의 편의를 위하여, 본 발명의 실시 예에 따른 동작들의 순서가 상술된 순서도들에 의해 정의되었다. 그러나, 본 발명의 기술적 사상은 상술된 순서도들에 기재된 동작들의 순서에 따라 구현되는 한정되지 않는다. 본 발명의 기술적 사상으로부터 벗어나지 않는 한, 상술된 순서도들에 기재된 동작들의 순서는 변형 및 응용될 수 있다.
예시적으로, 메모리 블록을 선택하는 동작은 소거 커맨드 및 주소가 수신된 후에 그리고 메모리 블록이 선택되기 전에 수행되는 것으로 충분하며, 기타 다른 동작들의 선행 동작 또는 후행 동작으로 한정되지 않는다.
마찬가지로, 최초에 워드 라인을 선택하는 동작은 소거 커맨드 및 주소가 수신된 후에 그리고 소거된 메모리 블록이 소거 검증되기 전에 수행되는 것으로 충분하며, 기타 다른 동작들의 선행 동작 또는 후행 동작으로 한정되지 않는다. 이후에 워드 라인을 선택하는 동작은 메모리 블록이 소거된 후에 또는 이전에 선택된 워드 라인에 연결된 메모리 셀들이 소거 검증이 수행된 후에, 그리고 메모리 블록이 소거 검증되기 전에 수행되는 것으로 충분하며, 기타 다른 동작들의 선행 동작 또는 후행 동작으로 한정되지 않는다.
최초에 스트링 선택 라인을 선택하는 동작은 소거 커맨드 및 주소가 수신된 후에 그리고 소거된 메모리 블록이 소거 검증되기 전에 수행되는 것으로 충분하며, 기타 다른 동작들의 선행 동작 또는 후행 동작으로 한정되지 않는다. 이후에 스트링 선택 라인을 선택하는 동작은 이전에 선택된 스트링 선택 라인에 대응하는 메모리 셀들이 소거 패스된 후에 그리고 메모리 블록이 소거 검증되기 전에 수행되는 것으로 충분하며, 기타 다른 동작들의 선행 동작 또는 후행 동작으로 한정되지 않는다.
예시적으로, 스트링 선택 라인을 선택하는 동작은 SSL 카운트를 스트링 선택 라인 주소로 변환하는 동작, 그리고 변환된 스트링 선택 라인 주소에 대응하는 스트링 선택 라인을 선택하는 동작을 포함할 수 있다. 또한, 스트링 선택 라인을 선택하는 동작은 SSL 카운트를 초기화 또는 조절하는 동작을 더 포함할 수 있다. 스트링 선택 라인을 선택하는 동작의 하위 동작들 사이에, 다른 동작이 수행될 수 있다.
최초에 일부 워드 라인들의 주소들을 저장하는 단계는 소거 커맨드 및 주소가 수신된 후에 그리고 소거 검증될 워드 라인이 선택되기 전에 수행되는 것으로 충분하며, 기타 다른 동작들의 선행 동작 또는 후행 동작으로 한정되지 않는다. 이후에 일부 워드 라인들의 주소들을 저장하는 단계는 이전에 선택된 스트링 선택 라인에 대응하는 메모리 셀들이 소거 패스된 후에 그리고 소거 검증될 워드 라인이 선택되기 전에 수행되는 것으로 충분하며, 기타 다른 동작들의 선행 동작 또는 후행 동작으로 한정되지 않는다.
일부 스트링 선택 라인들의 주소들을 저장하는 단계는 소거 커맨드 및 주소가 수신된 후에 그리고 스트링 선택 라인이 선택되기 전에 수행되는 것으로 충분하며, 기타 다른 동작들의 선행 동작 또는 후행 동작으로 한정되지 않는다.
상술한 실시 예들에서, 스트링 선택 라인 및 워드 라인을 참조하여, 주소를 저장하도록 구성된 래치를 리셋하는 동작 및 래치에 저장된 주소를 삭제하는 동작이 설명되었다. 리셋된 래치는 특정한 논리값을 갖는 것으로 한정되지 않는다. 예시적으로, 리셋된 래치가 주소를 저장하지 않는 것으로 처리되는 한, 리셋된 래치는 다양한 논리값을 갖는 것으로 응용될 수 있다. 마찬가지로, 래치에서 특정 주소가 삭제된 때에, 주소가 삭제된 저장 영역이 갖는 논리값은 한정되지 않는다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100a, 100b, 100c : 불휘발성 메모리 장치
110a, 110b : 메모리 셀 어레이
170a, 170b, 170c : 제어 로직
171 : 소거 제어부
172 : SSL 카운터
173 : 소거 카운터
175 : 워드 라인 카운터
177 : 워드 라인 래치
179 : SSL 래치
BLK : 메모리 블록

Claims (51)

  1. 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
    각 메모리 블록은 복수의 메모리 셀들을 포함하고, 그리고 상기 각 메모리 블록의 상기 복수의 메모리 셀들은 복수의 워드 라인들에 연결되고,
    상기 동작 방법은
    소거 커맨드 및 주소를 수신하는 단계;
    상기 수신된 소거 커맨드에 응답하여 상기 복수의 메모리 블록들 중 상기 수신된 주소에 대응하는 메모리 블록을 선택하는 단계;
    상기 선택된 메모리 블록의 복수의 워드 라인들 중 일부 워드 라인들의 주소들을 저장하는 단계;
    상기 선택된 메모리 블록의 복수의 메모리 셀들을 소거하는 단계; 그리고
    상기 저장된 주소들에 기반하여, 상기 일부 워드 라인들에 연결된 복수의 메모리 셀들을 각 워드 라인의 단위로 소거 검증하는 단계를 포함하고,
    상기 소거 검증하는 단계에서 소거 페일이 검출되면, 상기 소거하는 단계 및 상기 소거 페일된 메모리 셀들에 대응하는 워드 라인으로부터 상기 소거 검증하는 단계가 다시 수행되는 동작 방법.
  2. 제 1 항에 있어서,
    상기 소거 검증하는 단계에서 소거 패스가 검출되면, 상기 일부 워드 라인들 중 상기 일부 워드 라인들 중 상기 소거 페일된 메모리 셀들에 대응하는 워드 라인과 다른 워드 라인에서 상기 소거 검증하는 단계가 다시 수행되는 동작 방법.
  3. 제 1 항에 있어서,
    상기 소거 검증하는 단계는
    상기 선택된 메모리 블록의 상기 복수의 워드 라인들 중 소거 검증되는 워드 라인에 소거 검증 전압을 인가하는 단계; 그리고
    상기 선택된 메모리 블록의 상기 복수의 워드 라인들 중 나머지 워드 라인들에 턴-온 전압을 인가하는 단계를 포함하는 동작 방법.
  4. 제 3 항에 있어서,
    상기 턴-온 전압은 프로그램 동작 시에 비선택된 워드 라인들에 인가되는 패스 전압과 동일한 레벨을 갖는 동작 방법.
  5. 제 3 항에 있어서,
    상기 턴-온 전압은 읽기 동작 시에 비선택된 워드 라인들에 인가되는 비선택 읽기 전압과 동일한 레벨을 갖는 동작 방법.
  6. 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
    각 메모리 블록은 복수의 메모리 셀들을 포함하고, 그리고 상기 각 메모리 블록의 상기 복수의 메모리 셀들은 복수의 워드 라인들에 연결되고,
    상기 동작 방법은
    소거 커맨드 및 주소를 수신하는 단계;
    상기 수신된 소거 커맨드에 응답하여 상기 복수의 메모리 블록들 중 상기 수신된 주소에 대응하는 메모리 블록을 선택하는 단계;
    상기 선택된 메모리 블록의 복수의 워드 라인들 중 일부 워드 라인들의 주소들을 저장하는 단계;
    상기 저장된 주소들에 기반하여, 상기 일부 워드 라인들 중 하나의 워드 라인을 선택하는 단계;
    상기 선택된 메모리 블록의 복수의 메모리 셀들을 소거하는 단계; 그리고
    상기 선택된 워드 라인에 연결된 복수의 메모리 셀들을 소거 검증하는 단계를 포함하고,
    상기 소거 검증하는 단계에서 소거 페일이 검출되면, 상기 소거하는 단계 및 상기 소거 검증하는 단계가 다시 수행되는 동작 방법.
  7. 제 6 항에 있어서,
    상기 소거 검증하는 단계에서 소거 패스가 검출되면, 상기 일부 워드 라인들 중 상기 소거 패스가 검출된 메모리 셀들에 대응하는 워드 라인과 다른 워드 라인 선택되고 그리고 상기 소거 검증하는 단계가 다시 수행되는 동작 방법.
  8. 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
    각 메모리 블록은 복수의 메모리 셀들을 포함하고, 그리고 상기 각 메모리 블록의 상기 복수의 메모리 셀들은 복수의 워드 라인들에 연결되고,
    상기 동작 방법은
    소거 커맨드 및 주소를 수신하는 단계;
    상기 수신된 소거 커맨드에 응답하여 상기 복수의 메모리 블록들 중 상기 수신된 주소에 대응하는 메모리 블록을 선택하는 단계;
    상기 선택된 메모리 블록의 복수의 워드 라인들 중 일부 워드 라인들의 주소들을 저장하는 단계;
    상기 선택된 메모리 블록의 복수의 메모리 셀들을 소거하는 단계; 그리고
    소거 패스된 메모리 셀들에 대응하는 워드 라인의 주소를 삭제하며, 상기 저장된 주소들에 대응하는 복수의 메모리 셀들을 각 워드 라인의 단위로 소거 검증하는 단계를 포함하는 동작 방법.
  9. 제 8 항에 있어서,
    상기 소거 검증하는 단계 후에 적어도 하나의 워드 라인의 주소가 저장된 때에, 상기 소거 검증하는 단계가 다시 수행되는 동작 방법.
  10. 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
    각 메모리 블록은 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하고, 상기 각 메모리 블록의 상기 복수의 메모리 셀들은 복수의 워드 라인들에 연결되고, 그리고 상기 각 메모리 블록은 복수의 스트링 선택 라인들 및 복수의 접지 선택 라인들에 연결되고,
    상기 동작 방법은
    소거 커맨드 및 주소를 수신하는 단계;
    상기 수신된 소거 커맨드에 응답하여 상기 복수의 메모리 블록들 중 상기 수신된 주소에 대응하는 메모리 블록을 선택하는 단계;
    상기 선택된 메모리 블록의 복수의 워드 라인들 중 일부 워드 라인들의 주소들을 저장하는 단계;
    상기 선택된 메모리 블록의 상기 복수의 메모리 셀들을 소거하는 단계;
    상기 선택된 메모리 블록의 복수의 스트링 선택 라인들 중 제 1 스트링 선택 라인을 선택하는 단계; 그리고
    상기 저장된 주소들에 기반하여, 상기 선택된 스트링 선택 라인에 대응하고 그리고 상기 일부 워드 라인들에 연결된 복수의 메모리 셀들을 각 워드 라인의 단위로 소거 검증하는 단계를 포함하고,
    상기 소거 검증하는 단계에서 소거 페일이 검출되면, 상기 소거하는 단계 및 상기 소거 페일된 메모리 셀들에 대응하는 워드 라인으로부터 상기 소거 검증하는 단계가 다시 수행되는 동작 방법.
  11. 제 10 항에 있어서,
    상기 선택된 스트링 선택 라인에 대응하고 그리고 상기 일부 워드 라인들에 연결된 복수의 메모리 셀들이 소거 패스되면, 상기 선택된 메모리 블록의 상기 복수의 스트링 선택 라인들 중 상기 제 1 스트링 선택 라인과 다른 제 2 스트링 선택 라인이 선택되고, 그리고 상기 소거 검증하는 단계가 다시 수행되는 동작 방법.
  12. 제 10 항에 있어서,
    상기 선택된 메모리 블록의 상기 복수의 스트링 선택 라인들 중 하나의 스트링 선택 라인을 선택하는 단계에서, 상기 선택된 메모리 블록의 상기 복수의 스트링 선택 라인들 중 일부 스트링 선택 라인들의 선택은 금지되는 동작 방법.
  13. 제 10 항에 있어서,
    상기 각 메모리 블록의 복수의 접지 선택 라인들은 공통으로 연결되는 동작 방법.
  14. 제 10 항에 있어서,
    상기 소거 검증하는 단계는
    상기 선택된 메모리 블록의 상기 복수의 스트링 선택 라인들 중 상기 선택된 스트링 선택 라인에 턴-온 전압을 인가하는 단계; 그리고
    상기 선택된 메모리 블록의 상기 복수의 스트링 선택 라인들 중 비선택된 적어도 하나의 스트링 선택 라인에 턴-오프 전압을 인가하는 단계를 포함하는 동작 방법.
  15. 제 10 항에 있어서,
    상기 각 메모리 블록을 준비하는 단계를 더 포함하고,
    상기 각 메모리 블록을 준비하는 단계는
    상기 기판 상의 제 1 방향을 따라 신장되고, 상기 기판과 교차하는 제 2 방향을 따라 적층되고, 그리고 상기 기판 상의 제 3 방향을 따라 특정 거리 만큼 이격되어 제공되는 구조물들을 준비하는 단계; 그리고
    상기 구조물들에 기반하여 상기 복수의 메모리 셀들을 구성하는 단계를 포함하고,
    각 구조물에서, 상기 제 1 방향을 따라 특정 거리만큼 이격되며 상기 제 2 방향을 따라 각 구조물을 관통하여 상기 기판에 접촉하는 필라들이 제공되고, 그리고
    상기 기판 상에서 상기 제 1 방향은 상기 제 3 방향과 교차하는 동작 방법.
  16. 제 15 항에 있어서,
    상기 각 메모리 블록을 준비하는 단계는 상기 기판 중 상기 구조물들 사이의 영역들에 제공되는 도핑 영역들을 준비하는 단계를 더 포함하고,
    상기 도핑 영역들은 공통 소스 라인으로 동작하는 동작 방법.
  17. 제 15 항에 있어서,
    상기 각 구조물은 상기 제 2 방향을 따라 반복적으로 적층되는 금속 물질들 및 절연 물질들을 포함하고,
    상기 금속 물질들은 상기 각 메모리 블록의 상기 복수의 메모리 셀들의 게이트들로 동작하는 동작 방법.
  18. 제 10 항에 있어서,
    상기 각 메모리 블록을 준비하는 단계를 더 포함하고,
    상기 각 메모리 블록을 준비하는 단계는
    상기 기판 상의 제 1 방향 및 제 3 방향을 따라 신장되고, 그리고 상기 기판과 교차하는 제 2 방향을 따라 적층되는 구조물을 준비하는 단계; 그리고
    상기 구조물에 기반하여 상기 복수의 메모리 셀들을 구성하는 단계를 포함하고,
    상기 구조물에서, 상기 제 1 방향 및 제 3 방향을 따라 특정 거리만큼 이격되며 상기 제 2 방향을 따라 상기 구조물을 관통하여 상기 기판에 접촉하는 필라들이 제공되고,
    상기 기판 상에서 상기 제 1 방향은 상기 제 3 방향과 교차하고,
    상기 기판 중 상기 구조물에 대응하는 영역에 공통 소스 라인으로 동작하는 도핑 영역이 제공되는 동작 방법.
  19. 제 10 항에 있어서,
    상기 각 메모리 블록을 준비하는 단계를 더 포함하고,
    상기 각 메모리 블록을 준비하는 단계는
    상기 기판 상의 제 1 방향을 따라 신장되고, 상기 기판과 교차하는 제 2 방향을 따라 적층되고, 그리고 상기 기판 상의 제 3 방향을 따라 특정 거리 만큼 이격되어 제공되는 구조물들을 준비하는 단계; 그리고
    상기 구조물들에 기반하여 상기 복수의 메모리 셀들을 구성하는 단계를 포함하고,
    각 구조물에서, 상기 제 3 방향을 따라 특정 거리 만큼 이격되는 필라 쌍들이 제공되고,
    상기 구조물들 중 제 1 구조물의 한 쌍의 필라들 중 하나의 필라와 제 2 구조물의 한 쌍의 필라들 중 하나의 필라는 상기 제 2 방향을 따라 상기 제 1 구조물 및 상기 제 2 구조물을 각각 관통하여 상기 기판에 접촉하고, 그리고 상기 기판에서 상기 제 3 방향을 따라 신장되어 서로 연결되고,
    상기 기판 상에서 상기 제 1 방향은 상기 제 3 방향과 교차하는 동작 방법.
  20. 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
    각 메모리 블록은 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하고, 상기 각 메모리 블록의 상기 복수의 메모리 셀들은 복수의 워드 라인들에 연결되고, 그리고 상기 각 메모리 블록은 복수의 스트링 선택 라인들 및 복수의 접지 선택 라인들에 연결되고,
    상기 동작 방법은
    소거 커맨드 및 주소를 수신하는 단계;
    상기 수신된 소거 커맨드에 응답하여 상기 복수의 메모리 블록들 중 상기 수신된 주소에 대응하는 메모리 블록을 선택하는 단계;
    상기 선택된 메모리 블록의 복수의 워드 라인들 중 일부 워드 라인들의 주소들을 저장하는 단계;
    스트링 선택 라인 카운트를 초기화하는 단계;
    상기 스트링 선택 라인 카운트에 대응하는 스트링 선택 라인 주소를 발생하는 단계;
    상기 선택된 메모리 블록의 복수의 스트링 선택 라인들 중 상기 발생된 스트링 선택 라인 주소에 대응하는 스트링 선택 라인을 선택하는 단계;
    상기 저장된 주소들에 기반하여, 상기 일부 워드 라인들 중 하나의 워드 라인을 선택하는 단계;
    상기 선택된 메모리 블록의 복수의 메모리 셀들을 소거하는 단계; 그리고
    상기 선택된 스트링 선택 라인 및 상기 선택된 워드 라인에 대응하는 복수의 메모리 셀들을 소거 검증하는 단계를 포함하고,
    상기 소거 검증하는 단계에서 소거 페일이 검출되면, 상기 소거하는 단계 및 상기 소거 검증하는 단계가 다시 수행되는 동작 방법.
  21. 제 20 항에 있어서,
    상기 소거 검증하는 단계에서 소거 패스가 검출되면, 상기 저장된 주소들에 기반하여 상기 일부 워드 라인들 중 상기 소거 패스가 검출된 메모리 셀들에 대응하는 워드 라인과 다른 워드 라인이 선택되고 그리고 상기 소거 검증하는 단계가 다시 수행되는 동작 방법.
  22. 제 20 항에 있어서,
    상기 선택된 스트링 선택 라인에 대응하고 그리고 상기 일부 워드 라인들에 연결된 복수의 메모리 셀들이 소거 패스되면, 상기 스트링 선택 라인 카운트가 증가되고, 상기 스트링 선택 라인 카운트에 대응하는 스트링 선택 라인 주소가 발생되고, 상기 발생된 스트링 선택 라인 주소에 대응하는 스트링 선택 라인이 선택되고, 그리고 상기 소거 검증하는 단계가 다시 수행되는 동작 방법.
  23. 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
    각 메모리 블록은 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하고, 상기 각 메모리 블록의 상기 복수의 메모리 셀들은 복수의 워드 라인들에 연결되고, 그리고 상기 각 메모리 블록은 복수의 스트링 선택 라인들 및 복수의 접지 선택 라인들에 연결되고,
    상기 동작 방법은
    소거 커맨드 및 주소를 수신하는 단계;
    상기 수신된 소거 커맨드에 응답하여 상기 복수의 메모리 블록들 중 상기 수신된 주소에 대응하는 메모리 블록을 선택하는 단계;
    상기 선택된 메모리 블록의 복수의 워드 라인들 중 일부 워드 라인들의 주소들을 저장하는 단계;
    스트링 선택 라인 카운트를 초기화하는 단계;
    상기 선택된 메모리 블록의 복수의 메모리 셀들을 소거하는 단계;
    상기 스트링 선택 라인 카운트에 대응하는 스트링 선택 라인 주소를 발생하는 단계;
    상기 선택된 메모리 블록의 복수의 스트링 선택 라인들 중 상기 발생된 스트링 선택 라인 주소에 대응하는 스트링 선택 라인을 선택하는 단계;
    소거 패스가 검출된 메모리 셀들에 대응하는 워드 라인의 주소를 삭제하며, 상기 선택된 스트링 선택 라인 및 상기 저장된 주소들에 대응하는 복수의 메모리 셀들을 각 워드 라인의 단위로 소거 검증하는 단계를 포함하는 동작 방법.
  24. 제 23 항에 있어서,
    상기 소거 검증하는 단계 후에 적어도 하나의 워드 라인의 주소가 저장된 때에, 상기 소거 검증하는 단계가 다시 수행되는 동작 방법.
  25. 제 23 항에 있어서,
    상기 선택된 스트링 선택 라인 및 상기 저장된 주소들에 대응하는 복수의 메모리 셀들이 소거 패스되면, 상기 일부 워드 라인들의 주소들을 저장하는 단계가 다시 수행되고, 상기 스트링 선택 라인 카운트가 증가되고, 상기 스트링 선택 라인 주소를 발생하는 단계, 상기 스트링 선택 라인을 선택하는 단계, 그리고 상기 소거 검증하는 단계가 다시 수행되는 동작 방법.
  26. 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
    각 메모리 블록은 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하고, 상기 각 메모리 블록의 상기 복수의 메모리 셀들은 복수의 워드 라인들에 연결되고, 그리고 상기 각 메모리 블록은 복수의 스트링 선택 라인들 및 복수의 접지 선택 라인들에 연결되고,
    상기 동작 방법은
    소거 커맨드 및 주소를 수신하는 단계;
    상기 수신된 소거 커맨드에 응답하여 상기 복수의 메모리 블록들 중 상기 수신된 주소에 대응하는 메모리 블록을 선택하는 단계;
    상기 선택된 메모리 블록의 복수의 스트링 선택 라인들 중 일부 스트링 선택 라인들의 스트링 선택 라인 주소들을 저장하는 단계;
    상기 선택된 메모리 블록의 복수의 워드 라인들 중 일부 워드 라인들의 주소들을 저장하는 단계;
    상기 저장된 스트링 선택 라인 주소들에 기반하여, 상기 일부 스트링 선택 라인들 중 제 1 스트링 선택 라인을 선택하는 단계;
    상기 저장된 주소들에 기반하여, 상기 일부 워드 라인들 중 하나의 워드 라인을 선택하는 단계;
    상기 선택된 메모리 블록의 복수의 메모리 셀들을 소거하는 단계; 그리고
    상기 선택된 스트링 선택 라인 및 상기 선택된 워드 라인에 대응하는 복수의 메모리 셀들을 소거 검증하는 단계를 포함하고,
    상기 소거 검증하는 단계에서 소거 페일이 검출되면, 상기 소거하는 단계 및 상기 소거 검증하는 단계가 다시 수행되는 동작 방법.
  27. 제 26 항에 있어서,
    상기 선택된 스트링 선택 라인 및 상기 선택된 워드 라인에 대응하는 상기 복수의 메모리 셀들이 소거 패스되면, 상기 저장된 스트링 선택 라인 주소들에 기반하여 상기 일부 스트링 선택 라인들 중 상기 제 1 스트링 선택 라인과 다른 제 2 스트링 선택 라인이 선택되고, 그리고 상기 소거 검증하는 단계가 다시 수행되는 동작 방법.
  28. 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
    각 메모리 블록은 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하고, 상기 각 메모리 블록의 상기 복수의 메모리 셀들은 복수의 워드 라인들에 연결되고, 그리고 상기 각 메모리 블록은 복수의 스트링 선택 라인들 및 복수의 접지 선택 라인들에 연결되고,
    상기 동작 방법은
    소거 커맨드 및 주소를 수신하는 단계;
    상기 수신된 소거 커맨드에 응답하여 상기 복수의 메모리 블록들 중 상기 수신된 주소에 대응하는 메모리 블록을 선택하는 단계;
    상기 선택된 메모리 블록의 복수의 스트링 선택 라인들 중 일부 스트링 선택 라인들의 스트링 선택 라인 주소들을 저장하는 단계;
    상기 선택된 메모리 블록의 복수의 워드 라인들 중 일부 워드 라인들의 주소들을 저장하는 단계;
    상기 저장된 스트링 선택 라인 주소들에 기반하여, 상기 일부 스트링 선택 라인들 중 제 1 스트링 선택 라인을 선택하는 단계;
    상기 선택된 메모리 블록의 복수의 메모리 셀들을 소거하는 단계; 그리고
    소거 패스된 메모리 셀들에 대응하는 워드 라인의 주소를 삭제하며, 상기 선택된 스트링 선택 라인 및 상기 저장된 주소들에 대응하는 복수의 메모리 셀들을 각 워드 라인의 단위로 소거 검증하는 단계를 포함하는 동작 방법.
  29. 제 28 항에 있어서,
    상기 선택된 스트링 선택 라인 및 상기 저장된 주소들에 대응하는 상기 복수의 메모리 셀들이 소거 패스되면, 상기 저장된 스트링 선택 라인 주소들에 기반하여 상기 일부 스트링 선택 라인들 중 상기 제 1 스트링 선택 라인과 다른 제 2 스트링 선택 라인이 선택되고, 그리고 상기 소거 검증하는 단계가 다시 수행되는 동작 방법.
  30. 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    복수의 워드 라인들을 통해 상기 복수의 메모리 블록들에 연결되는 디코더;
    복수의 비트 라인들을 통해 상기 복수의 메모리 블록들에 연결되는 읽기 및 쓰기부;
    적어도 하나의 워드 라인의 주소들을 저장하도록 구성되는 워드 라인 주소 래치;
    상기 메모리 셀 어레이 및 상기 디코더에 전압을 공급하도록 구성되는 전압 생성부; 그리고
    상기 복수의 메모리 블록들 중 수신된 소거 주소에 대응하는 메모리 블록이 선택되도록, 그리고 상기 선택된 메모리 블록이 소거 및 소거 검증되도록 상기 디코더, 상기 읽기 및 쓰기부, 그리고 상기 전압 생성부를 제어하는 제어 로직을 포함하고,
    상기 선택된 메모리 블록의 워드 라인들 중 일부 워드 라인들의 주소들이 상기 워드 라인 주소 래치에 저장되고,
    상기 소거 검증 시에, 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들에 연결된 복수의 메모리 셀들이 각 워드 라인의 단위로 소거 검증되고,
    상기 소거 검증 시에 소거 페일이 검출되면, 상기 선택된 메모리 블록이 다시 소거되고 그리고 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 상기 복수의 메모리 셀들이 상기 소거 페일된 메모리 셀들에 대응하는 워드 라인으로부터 각 워드 라인의 단위로 다시 소거 검증되는 불휘발성 메모리 장치.
  31. 제 30 항에 있어서,
    상기 소거 검증 시에 소거 패스가 검출되면, 상기 워드 라인 주소 래치에 저장된 주소들에 기반하여 상기 일부 워드 라인들 중 상기 소거 페일된 메모리 셀들에 대응하는 워드 라인과 다른 워드 라인에 연결된 메모리 셀들이 소거 검증되는 불휘발성 메모리 장치.
  32. 제 30 항에 있어서,
    상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들 중 하나가 선택되고,
    상기 소거 검증 시에, 상기 선택된 워드 라인에 연결된 복수의 메모리 셀들이 소거 검증되고,
    상기 소거 검증 시에 소거 페일이 검출되면, 상기 선택된 메모리 블록이 다시 소거되고, 그리고 상기 선택된 워드 라인에 연결된 복수의 메모리 셀들이 다시 소거 검증되는 불휘발성 메모리 장치.
  33. 제 30 항에 있어서,
    상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들 중 하나가 선택되고,
    상기 소거 검증 시에, 상기 선택된 워드 라인에 연결된 복수의 메모리 셀들이 소거 검증되고,
    상기 소거 검증 시에 소거 패스가 검출되면, 상기 선택된 워드 라인의 주소는 상기 워드 라인 주소 래치로부터 삭제되는 불휘발성 메모리 장치.
  34. 제 33 항에 있어서,
    상기 소거 검증 시에 소거 페일이 검출되어도, 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들에 연결된 복수의 메모리 셀들이 모두 소거 검증될 때까지 상기 소거 검증하는 단계는 지속되는 동작 방법.
  35. 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    각 메모리 블록은 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하고, 상기 각 메모리 블록은 복수의 워드 라인들, 복수의 스트링 선택 라인들, 그리고 복수의 접지 선택 라인들에 연결되고;
    상기 복수의 워드 라인들, 상기 복수의 스트링 선택 라인들, 그리고 상기 복수의 접지 선택 라인들을 통해 상기 각 메모리 블록에 연결되는 디코더;
    복수의 비트 라인들을 통해 상기 각 메모리 블록에 연결되는 읽기 및 쓰기부;
    적어도 하나의 워드 라인들의 주소들을 저장하도록 구성되는 워드 라인 주소 래치;
    상기 메모리 셀 어레이 및 상기 디코더에 전압을 공급하도록 구성되는 전압 생성부; 그리고
    상기 복수의 메모리 블록들 중 수신된 소거 주소에 대응하는 메모리 블록이 선택되도록, 그리고 상기 선택된 메모리 블록이 소거 및 소거 검증되도록 상기 디코더, 상기 읽기 및 쓰기부, 그리고 상기 전압 생성부를 제어하는 제어 로직을 포함하고,
    상기 선택된 메모리 블록의 워드 라인들 중 일부 워드 라인들의 주소들이 상기 워드 라인 주소 래치에 저장되고,
    상기 선택된 메모리 블록의 복수의 스트링 선택 라인들 중 하나의 스트링 선택 라인이 선택되고,
    상기 소거 검증 시에, 상기 선택된 스트링 선택 라인에 대응하고 그리고 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들에 연결된 복수의 메모리 셀들이 각 워드 라인의 단위로 소거 검증되고,
    상기 소거 검증 시에 소거 페일이 검출되면, 상기 선택된 메모리 블록이 다시 소거되고, 그리고 상기 선택된 스트링 선택 라인에 대응하고 그리고 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들에 연결된 상기 복수의 메모리 셀들이 상기 소거 페일된 메모리 셀들에 대응하는 워드 라인으로부터 각 워드 라인의 단위로 다시 소거 검증되는 불휘발성 메모리 장치.
  36. 제 35 항에 있어서,
    상기 복수의 스트링 선택 라인들 중 하나의 스트링 선택 라인에 대응하는 카운트 값을 갖는 스트링 선택 라인 주소 카운터를 더 포함하고,
    상기 스트링 선택 라인 주소 카운트의 카운트 값은 스트링 선택 라인 주소로 변환되고, 그리고 상기 변환된 스트링 선택 라인 주소에 대응하는 스트링 선택 라인이 선택되고,
    상기 선택된 스트링 선택 라인에 대응하고 그리고 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들에 연결된 복수의 메모리 셀들이 소거 패스되면, 상기 스트링 선택 라인 주소 카운터의 카운트값이 조절되는 불휘발성 메모리 장치.
  37. 제 35 항에 있어서,
    적어도 하나의 스트링 선택 라인 주소를 저장하도록 구성되는 스트링 선택 라인 주소 래치를 더 포함하고,
    상기 선택된 메모리 블록의 상기 복수의 스트링 선택 라인들 중 일부 스트링 선택 라인들의 주소들이 상기 스트링 선택 라인 주소 래치에 저장되고, 그리고 상기 스트링 선택 라인 주소 래치에 저장된 주소들 중 제 1 스트링 선택 라인이 선택되고,
    상기 선택된 스트링 선택 라인에 대응하고 그리고 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들에 연결된 복수의 메모리 셀들이 소거 패스되면, 상기 스트링 선택 라인 주소 래치에 저장된 주소들에 대응하는 스트링 선택 라인들 중 상기 제 1 스트링 선택 라인과 상이한 제 2 스트링 선택 라인이 선택되는 불휘발성 메모리 장치.
  38. 제 35 항에 있어서,
    상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들 중 하나가 선택되고,
    상기 소거 검증 시에, 상기 선택된 스트링 선택 라인에 대응하고 그리고 상기 선택된 워드 라인에 연결된 복수의 메모리 셀들이 소거 검증되고,
    상기 소거 검증 시에 소거 페일이 검출되면, 상기 선택된 메모리 블록이 다시 소거되고, 그리고 상기 선택된 스트링 선택 라인에 대응하고 그리고 상기 선택된 워드 라인에 연결된 복수의 메모리 셀들이 다시 소거 검증되는 불휘발성 메모리 장치.
  39. 제 35 항에 있어서,
    상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들 중 하나가 선택되고,
    상기 소거 검증 시에, 상기 선택된 워드 라인에 연결된 복수의 메모리 셀들이 소거 검증되고,
    상기 소거 검증 시에 소거 패스가 검출되면, 상기 선택된 워드 라인의 주소는 상기 워드 라인 주소 래치로부터 삭제되는 불휘발성 메모리 장치.
  40. 제 35 항에 있어서,
    상기 각 메모리 블록은
    상기 기판 상의 제 1 방향을 따라 신장되고, 상기 기판과 교차하는 제 2 방향을 따라 적층되고, 그리고 상기 기판 상의 제 3 방향을 따라 특정 거리 만큼 이격되어 제공되는 구조물들; 그리고
    각 구조물에서, 상기 제 1 방향을 따라 특정 거리만큼 이격되어 제공되며 상기 제 2 방향을 따라 각 구조물을 관통하여 상기 기판에 접촉하는 필라들을 포함하고,
    상기 기판 상에서 상기 제 1 방향은 상기 제 3 방향과 교차하고,
    상기 구조물들 및 상기 필라들은 상기 복수의 메모리 셀들을 포함하는 상기 복수의 메모리 셀 그룹들을 구성하는 불휘발성 메모리 장치.
  41. 제 40 항에 있어서,
    상기 각 메모리 블록은 상기 기판 중 상기 구조물들 사이의 영역에 제공되는 도핑 영역들을 더 포함하고, 상기 도핑 영역들은 공통 소스 라인으로 동작하는 불휘발성 메모리 장치.
  42. 제 40 항에 있어서,
    각 구조물은 상기 제 2 방향을 따라 반복적으로 적층되는 금속 물질 및 절연 물질을 포함하고,
    상기 금속 물질은 상기 복수의 메모리 셀들의 게이트로 동작하는 불휘발성 메모리 장치.
  43. 제 35 항에 있어서,
    상기 각 메모리 블록은
    상기 기판 상의 제 1 방향 및 제 3 방향을 따라 신장되고, 그리고 상기 기판과 교차하는 제 2 방향을 따라 적층되는 구조물; 그리고
    상기 제 1 방향 및 제 3 방향을 따라 특정 거리만큼 이격되어 제공되며 상기 제 2 방향을 따라 상기 구조물을 관통하여 상기 기판에 접촉하는 필라들을 포함하고,
    상기 기판 상에서 상기 제 1 방향은 상기 제 3 방향과 교차하고,
    상기 구조물 및 상기 필라들은 상기 복수의 메모리 셀들을 포함하는 상기 복수의 메모리 셀 그룹들을 구성하는 불휘발성 메모리 장치.
  44. 제 35 항에 있어서,
    상기 각 메모리 블록은
    상기 기판 상의 제 1 방향을 따라 신장되고, 상기 기판과 교차하는 제 2 방향을 따라 적층되고, 그리고 상기 기판 상의 제 3 방향을 따라 특정 거리 만큼 이격되어 제공되는 구조물들; 그리고
    각 구조물에서, 상기 제 3 방향을 따라 특정 거리 만큼 이격되어 제공되는 필라 쌍들을 포함하고,
    상기 구조물들 제 1 구조물의 한 쌍의 필라들 중 하나의 필라와 제 2 구조물의 한 쌍의 필라들 중 하나의 필라는 상기 제 2 방향을 따라 상기 제 1 구조물 및 상기 제 2 구조물을 각각 관통하여 상기 기판에 접촉하고, 그리고 상기 기판에서 상기 제 3 방향을 따라 신장되어 서로 연결되고,
    상기 구조물들 및 상기 필라 쌍들은 상기 복수의 메모리 셀들을 포함하는 상기 복수의 메모리 셀 그룹들을 구성하는 불휘발성 메모리 장치.
  45. 제 35 항에 있어서,
    상기 각 메모리 블록의 상기 복수의 접지 선택 라인들은 공통으로 연결되는 불휘발성 메모리 장치.
  46. 제 35 항에 있어서,
    상기 선택된 스트링 선택 라인에 대응하고 그리고 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들에 연결된 복수의 메모리 셀들이 소거 패스되면, 상기 선택된 메모리 블록의 상기 복수의 스트링 선택 라인들 중 다른 스트링 선택 라인이 선택되고, 그리고 상기 소거 검증이 다시 수행되는 불휘발성 메모리 장치.
  47. 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    복수의 워드 라인들을 통해 상기 복수의 메모리 블록들에 연결되는 디코더;
    복수의 비트 라인들을 통해 상기 복수의 메모리 블록들에 연결되는 읽기 및 쓰기부;
    각 메모리 블록의 복수의 워드 라인들 중 일부 워드 라인들의 주소들을 적어도 하나의 퓨즈를 이용하여 저장하도록 구성되는 퓨즈부;
    적어도 하나의 워드 라인의 주소들을 저장하도록 구성되는 워드 라인 주소 래치;
    상기 메모리 셀 어레이 및 상기 디코더에 전압을 공급하도록 구성되는 전압 생성부; 그리고
    상기 복수의 메모리 블록들 중 수신된 소거 주소에 대응하는 메모리 블록이 선택되도록, 그리고 상기 선택된 메모리 블록이 소거 및 소거 검증되도록 상기 디코더, 상기 읽기 및 쓰기부, 그리고 상기 전압 생성부를 제어하는 제어 로직을 포함하고,
    상기 퓨즈부에 저장된 일부 워드 라인들의 주소들이 상기 워드 라인 주소 래치에 저장되고,
    상기 소거 검증 시에, 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들에 연결된 복수의 메모리 셀들이 각 워드 라인의 단위로 소거 검증되고,
    상기 소거 검증 시에 소거 페일이 검출되면, 상기 선택된 메모리 블록이 다시 소거되고 그리고 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 상기 복수의 메모리 셀들이 상기 소거 페일된 메모리 셀들에 대응하는 워드 라인으로부터 각 워드 라인의 단위로 다시 소거 검증되는 불휘발성 메모리 장치.
  48. 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    각 메모리 블록은 기판 및 상기 기판과 교차하는 방향으로 적층된 복수의 메모리 셀들을 포함하고, 상기 각 메모리 블록은 복수의 워드 라인들, 복수의 스트링 선택 라인들, 그리고 복수의 접지 선택 라인들에 연결되고;
    상기 복수의 워드 라인들, 상기 복수의 스트링 선택 라인들, 그리고 상기 복수의 접지 선택 라인들을 통해 상기 각 메모리 블록에 연결되는 디코더;
    복수의 비트 라인들을 통해 상기 각 메모리 블록에 연결되는 읽기 및 쓰기부;
    각 메모리 블록의 복수의 워드 라인들 중 일부 워드 라인들의 주소들을 적어도 하나의 퓨즈를 이용하여 저장하도록 구성되는 퓨즈부;
    적어도 하나의 워드 라인들의 주소들을 저장하도록 구성되는 워드 라인 주소 래치;
    상기 메모리 셀 어레이 및 상기 디코더에 전압을 공급하도록 구성되는 전압 생성부; 그리고
    상기 복수의 메모리 블록들 중 수신된 소거 주소에 대응하는 메모리 블록이 선택되도록, 그리고 상기 선택된 메모리 블록이 소거 및 소거 검증되도록 상기 디코더, 상기 읽기 및 쓰기부, 그리고 상기 전압 생성부를 제어하는 제어 로직을 포함하고,
    상기 퓨즈부에 저장된 일부 워드 라인들의 주소들이 상기 워드 라인 주소 래치에 저장되고,
    상기 선택된 메모리 블록의 복수의 스트링 선택 라인들 중 하나의 스트링 선택 라인이 선택되고,
    상기 소거 검증 시에, 상기 선택된 스트링 선택 라인에 대응하고 그리고 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들에 연결된 복수의 메모리 셀들이 각 워드 라인의 단위로 소거 검증되고,
    상기 소거 검증 시에 소거 페일이 검출되면, 상기 선택된 메모리 블록이 다시 소거되고, 그리고 상기 선택된 스트링 선택 라인에 대응하고 그리고 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들에 연결된 상기 복수의 메모리 셀들이 상기 소거 페일된 메모리 셀들에 대응하는 워드 라인으로부터 각 워드 라인의 단위로 다시 소거 검증되는 불휘발성 메모리 장치.
  49. 제 48 항에 있어서,
    적어도 하나의 스트링 선택 라인 주소를 저장하도록 구성되는 스트링 선택 라인 주소 래치를 더 포함하고,
    상기 퓨즈부는 상기 각 메모리 블록의 상기 복수의 스트링 선택 라인들 중 일부 스트링 선택 라인들의 주소들을 저장하도록 더 구성되고,
    상기 퓨즈부에 저장된 상기 일부 스트링 선택 라인들의 주소들은 상기 스트링 선택 라인 주소 래치에 저장되고,
    상기 스트링 선택 라인 주소 래치에 저장된 주소들에 대응하는 스트링 선택 라인들 중 하나가 선택되는 불휘발성 메모리 장치.
  50. 불휘발성 메모리 장치; 그리고
    상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고,
    상기 불휘발성 메모리 장치는 상기 컨트롤러부터 수신되는 소거 커맨드 및 주소에 응답하여 소거 및 소거 검증을 수행하고, 그리고 상기 소거 및 소거 검증의 결과를 상기 컨트롤러에 전송하도록 구성되고,
    상기 불휘발성 메모리 장치는
    복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    복수의 워드 라인들을 통해 상기 복수의 메모리 블록들에 연결되는 디코더;
    복수의 비트 라인들을 통해 상기 복수의 메모리 블록들에 연결되는 읽기 및 쓰기부;
    적어도 하나의 워드 라인의 주소들을 저장하도록 구성되는 워드 라인 주소 래치;
    상기 메모리 셀 어레이 및 상기 디코더에 전압을 공급하도록 구성되는 전압 생성부; 그리고
    상기 복수의 메모리 블록들 중 수신된 소거 주소에 대응하는 메모리 블록이 선택되도록, 그리고 상기 선택된 메모리 블록이 소거 및 소거 검증되도록 상기 디코더, 상기 읽기 및 쓰기부, 그리고 상기 전압 생성부를 제어하는 제어 로직을 포함하고,
    상기 선택된 메모리 블록의 워드 라인들 중 일부 워드 라인들의 주소들이 상기 워드 라인 주소 래치에 저장되고,
    상기 소거 검증 시에, 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 워드 라인들에 연결된 복수의 메모리 셀들이 각 워드 라인의 단위로 소거 검증되고,
    상기 소거 검증 시에 소거 페일이 검출되면, 상기 선택된 메모리 블록이 다시 소거되고 그리고 상기 워드 라인 주소 래치에 저장된 주소들에 대응하는 상기 복수의 메모리 셀들이 상기 소거 페일된 메모리 셀들에 대응하는 워드 라인으로부터 각 워드 라인의 단위로 다시 소거 검증되는 메모리 시스템.
  51. 제 50 항에 있어서,
    상기 불휘발성 메모리 장치 및 상기 컨트롤러는 솔리드 스테이트 드라이브(Solid State Drive, SSD)를 구성하는 메모리 시스템.
KR1020100083039A 2010-08-26 2010-08-26 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템 KR101710089B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020100083039A KR101710089B1 (ko) 2010-08-26 2010-08-26 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US13/038,962 US8467246B2 (en) 2010-08-26 2011-03-02 Nonvolatile memory device, operating method thereof and memory system including the same
CN201110248483.3A CN102385918B (zh) 2010-08-26 2011-08-26 非易失性存储器件、其操作方法以及包括其的存储系统
US13/909,238 US8837224B2 (en) 2010-08-26 2013-06-04 Nonvolatile memory device, operating method thereof and memory system including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100083039A KR101710089B1 (ko) 2010-08-26 2010-08-26 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템

Publications (2)

Publication Number Publication Date
KR20120019682A true KR20120019682A (ko) 2012-03-07
KR101710089B1 KR101710089B1 (ko) 2017-02-24

Family

ID=45697110

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100083039A KR101710089B1 (ko) 2010-08-26 2010-08-26 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템

Country Status (3)

Country Link
US (2) US8467246B2 (ko)
KR (1) KR101710089B1 (ko)
CN (1) CN102385918B (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130112257A (ko) * 2012-04-03 2013-10-14 삼성전자주식회사 불휘발성 메모리 장치, 메모리 시스템 및 그것의 프로그램 방법
KR20150091670A (ko) * 2014-02-03 2015-08-12 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 소거 방법
KR20160107606A (ko) * 2015-03-04 2016-09-19 삼성전자주식회사 비휘발성 메모리 장치, 메모리 시스템, 상기 비휘발성 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
US10580496B2 (en) 2017-04-26 2020-03-03 SK Hynix Inc. Memory device including voltage generating circuit
US11355207B2 (en) 2020-03-25 2022-06-07 SK Hynix Inc. Memory device and method of operating the same
US11422905B2 (en) 2018-10-25 2022-08-23 SK Hynix Inc. Storage device and method of operating the same

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090266044A1 (en) * 2008-04-25 2009-10-29 Coers Bruce A Integrated draper belt support and skid shoe in an agricultural harvesting machine
US9378831B2 (en) 2010-02-09 2016-06-28 Samsung Electronics Co., Ltd. Nonvolatile memory devices, operating methods thereof and memory systems including the same
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US9324440B2 (en) 2010-02-09 2016-04-26 Samsung Electronics Co., Ltd. Nonvolatile memory devices, operating methods thereof and memory systems including the same
KR101658479B1 (ko) 2010-02-09 2016-09-21 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101691088B1 (ko) 2010-02-17 2016-12-29 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8923060B2 (en) 2010-02-17 2014-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory devices and operating methods thereof
JP5788183B2 (ja) 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
US8908431B2 (en) 2010-02-17 2014-12-09 Samsung Electronics Co., Ltd. Control method of nonvolatile memory device
JP2011170956A (ja) 2010-02-18 2011-09-01 Samsung Electronics Co Ltd 不揮発性メモリ装置およびそのプログラム方法と、それを含むメモリシステム
US8792282B2 (en) 2010-03-04 2014-07-29 Samsung Electronics Co., Ltd. Nonvolatile memory devices, memory systems and computing systems
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
JP5468489B2 (ja) * 2010-07-29 2014-04-09 株式会社東芝 半導体記憶装置の動作方法
JP5606883B2 (ja) * 2010-11-22 2014-10-15 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US9007836B2 (en) * 2011-01-13 2015-04-14 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
KR101762828B1 (ko) 2011-04-05 2017-07-31 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
KR101736457B1 (ko) * 2011-07-12 2017-05-17 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 소거 방법, 불휘발성 메모리 장치의 동작 방법, 불휘발성 메모리 장치를 포함하는 메모리 시스템, 메모리 시스템의 동작 방법, 불휘발성 메모리 장치를 포함하는 메모리 카드 및 솔리드 스테이트 드라이브
KR101759659B1 (ko) * 2011-07-25 2017-07-20 삼성전자 주식회사 3차원 반도체 메모리 장치
KR20130045050A (ko) * 2011-10-25 2013-05-03 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자
KR20130127180A (ko) * 2012-05-14 2013-11-22 삼성전자주식회사 저항성 랜덤 액세스 메모리의 소거 방법
KR102000634B1 (ko) * 2012-06-07 2019-07-16 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법
US8971125B2 (en) * 2012-07-02 2015-03-03 Micron Technology, Inc. Erase operations with erase-verify voltages based on where in the erase operations an erase cycle occurs
US8902670B2 (en) * 2012-08-31 2014-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2014053056A (ja) 2012-09-06 2014-03-20 Toshiba Corp 半導体記憶装置
KR102094336B1 (ko) 2013-02-13 2020-04-14 삼성전자주식회사 메모리 시스템 및 그것의 구동 방법
US8824211B1 (en) * 2013-02-14 2014-09-02 Sandisk Technologies Inc. Group word line erase and erase-verify methods for 3D non-volatile memory
KR20150026209A (ko) * 2013-09-02 2015-03-11 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102242022B1 (ko) 2013-09-16 2021-04-21 삼성전자주식회사 불휘발성 메모리 및 그것의 프로그램 방법
KR102154620B1 (ko) 2013-12-19 2020-09-10 삼성전자주식회사 비휘발성 메모리 장치의 소거 방법 및 그것을 포함하는 저장 장치
JP2015176870A (ja) * 2014-03-12 2015-10-05 株式会社東芝 不揮発性半導体記憶装置
JP2015176628A (ja) * 2014-03-17 2015-10-05 株式会社東芝 半導体記憶装置及びメモリコントローラ
US9036428B1 (en) * 2014-06-13 2015-05-19 Sandisk Technologies Inc. Partial block erase for a three dimensional (3D) memory
KR102234273B1 (ko) * 2014-07-02 2021-04-02 삼성전자주식회사 반도체 메모리 장치
US9251914B1 (en) * 2014-08-28 2016-02-02 Cypress Semiconductor Corporation Test control circuit, semiconductor memory device and method for testing the same
US9349458B2 (en) * 2014-10-16 2016-05-24 Sandisk Technologies Inc. Biasing of unselected blocks of non-volatile memory to reduce loading
CN104616689B (zh) * 2014-12-30 2018-02-16 上海华虹宏力半导体制造有限公司 存储器的操作方法
KR102272248B1 (ko) 2015-01-09 2021-07-06 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 데이터 저장 장치 및 그것의 동작 방법
TWI570729B (zh) * 2015-04-10 2017-02-11 旺宏電子股份有限公司 記憶體裝置與其讀取方法
KR20160135055A (ko) * 2015-05-15 2016-11-24 에스케이하이닉스 주식회사 더미 메모리 셀들을 포함하는 반도체 메모리 장치 및 그것의 동작 방법
KR102251815B1 (ko) 2015-07-02 2021-05-13 삼성전자주식회사 메모리 장치 및 메모리 시스템
KR102295528B1 (ko) 2015-08-25 2021-08-30 삼성전자 주식회사 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
CN105976867A (zh) * 2016-07-06 2016-09-28 北京兆易创新科技股份有限公司 一种存储单元的擦除方法
CN106158034A (zh) * 2016-07-06 2016-11-23 北京兆易创新科技股份有限公司 一种存储单元的擦除方法
KR102533016B1 (ko) * 2016-07-28 2023-05-17 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
CN108933139B (zh) * 2017-05-25 2023-10-17 三星电子株式会社 垂直非易失性存储器装置
KR102427645B1 (ko) * 2018-02-22 2022-08-01 삼성전자주식회사 메모리 장치
KR20210091271A (ko) 2018-12-07 2021-07-21 양쯔 메모리 테크놀로지스 씨오., 엘티디. 새로운 3d nand 메모리 소자 및 그 형성 방법
WO2020177023A1 (en) 2019-03-01 2020-09-10 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with architecture of increased number of bit lines
EP3909069A4 (en) 2019-06-28 2022-06-01 Yangtze Memory Technologies Co., Ltd. METHOD OF SEMICONDUCTOR DEVICE MANUFACTURE
KR20210015283A (ko) * 2019-08-01 2021-02-10 에스케이하이닉스 주식회사 페이지 버퍼를 구비하는 반도체 메모리 장치
US11361825B2 (en) * 2019-12-18 2022-06-14 Micron Technology, Inc. Dynamic program erase targeting with bit error rate
KR20220007317A (ko) 2020-07-10 2022-01-18 삼성전자주식회사 비휘발성 메모리 장치의 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치
KR20220020717A (ko) 2020-08-12 2022-02-21 삼성전자주식회사 메모리 장치, 메모리 컨트롤러 및 이들을 포함하는 메모리 시스템
KR20230015967A (ko) * 2020-08-27 2023-01-31 양쯔 메모리 테크놀로지스 씨오., 엘티디. Nand 플래시 메모리 디바이스의 비파괴 모드 캐시 프로그래밍
US11894075B2 (en) 2020-08-27 2024-02-06 Yangtze Memory Technologies Co. Ltd. Non-destructive mode cache programming in NAND flash memory devices
KR20220067419A (ko) 2020-11-17 2022-05-24 삼성전자주식회사 메모리 장치, 메모리 시스템 및 이들의 동작 방법
WO2022204853A1 (en) * 2021-03-29 2022-10-06 Yangtze Memory Technologies Co., Ltd. Negative gate stress operation in multi-pass programming and memory device thereof
CN113228186B (zh) 2021-03-29 2023-09-29 长江存储科技有限责任公司 多遍编程中的负栅极应力操作机器存储器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0172437B1 (ko) * 1995-12-26 1999-03-30 김광호 칼럼불량 구제 및 고속 소거검증 기능을 가지는 불휘발성 반도체 메모리 장치
KR100769771B1 (ko) * 2006-09-29 2007-10-23 주식회사 하이닉스반도체 플래시 메모리 장치 및 그 소거 방법
KR100859258B1 (ko) * 2007-09-10 2008-09-18 주식회사 하이닉스반도체 플래시 메모리 장치 및 동작 방법
KR20100049809A (ko) * 2008-11-04 2010-05-13 삼성전자주식회사 불휘발성 메모리 장치의 소거 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6891752B1 (en) 2002-07-31 2005-05-10 Advanced Micro Devices System and method for erase voltage control during multiple sector erase of a flash memory device
US7110301B2 (en) * 2004-05-07 2006-09-19 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory device and multi-block erase method thereof
KR20060055271A (ko) 2004-08-27 2006-05-23 가부시끼가이샤 르네사스 테크놀로지 불휘발성 반도체 기억 장치
EP1684308A1 (en) 2005-01-19 2006-07-26 Saifun Semiconductors Ltd. Methods for preventing fixed pattern programming
KR100830575B1 (ko) * 2006-09-26 2008-05-21 삼성전자주식회사 플래시 메모리 장치 및 그것의 멀티-블록 소거 방법
US7804718B2 (en) * 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
KR101091844B1 (ko) * 2007-05-17 2011-12-12 삼성전자주식회사 고속으로 배드 블록을 검색하는 플래시 메모리 시스템 및그것의 배드 블록 관리 방법
US7924623B2 (en) * 2008-05-27 2011-04-12 Micron Technology, Inc. Method for memory cell erasure with a programming monitor of reference cells

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0172437B1 (ko) * 1995-12-26 1999-03-30 김광호 칼럼불량 구제 및 고속 소거검증 기능을 가지는 불휘발성 반도체 메모리 장치
KR100769771B1 (ko) * 2006-09-29 2007-10-23 주식회사 하이닉스반도체 플래시 메모리 장치 및 그 소거 방법
KR100859258B1 (ko) * 2007-09-10 2008-09-18 주식회사 하이닉스반도체 플래시 메모리 장치 및 동작 방법
KR20100049809A (ko) * 2008-11-04 2010-05-13 삼성전자주식회사 불휘발성 메모리 장치의 소거 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130112257A (ko) * 2012-04-03 2013-10-14 삼성전자주식회사 불휘발성 메모리 장치, 메모리 시스템 및 그것의 프로그램 방법
KR20150091670A (ko) * 2014-02-03 2015-08-12 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 소거 방법
KR20160107606A (ko) * 2015-03-04 2016-09-19 삼성전자주식회사 비휘발성 메모리 장치, 메모리 시스템, 상기 비휘발성 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
US10580496B2 (en) 2017-04-26 2020-03-03 SK Hynix Inc. Memory device including voltage generating circuit
US11422905B2 (en) 2018-10-25 2022-08-23 SK Hynix Inc. Storage device and method of operating the same
US11355207B2 (en) 2020-03-25 2022-06-07 SK Hynix Inc. Memory device and method of operating the same

Also Published As

Publication number Publication date
US8467246B2 (en) 2013-06-18
CN102385918A (zh) 2012-03-21
CN102385918B (zh) 2017-04-12
US20130336061A1 (en) 2013-12-19
KR101710089B1 (ko) 2017-02-24
US8837224B2 (en) 2014-09-16
US20120051138A1 (en) 2012-03-01

Similar Documents

Publication Publication Date Title
KR101710089B1 (ko) 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101691092B1 (ko) 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101732585B1 (ko) 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
JP5788183B2 (ja) 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
US9147492B2 (en) Control method of nonvolatile memory device
KR101772567B1 (ko) 불휘발성 메모리 장치, 그것의 소거 방법, 그리고 그것을 포함하는 메모리 시스템
KR101811035B1 (ko) 불휘발성 메모리 및 그것의 소거 방법
US8730738B2 (en) Nonvolatile memory devices and methods of operating nonvolatile memory devices
KR101692520B1 (ko) 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101742790B1 (ko) 비휘발성 메모리 장치, 그것의 소거 방법, 그리고 그것을 포함하는 메모리 시스템
US8576629B2 (en) Operating method of nonvolatile memory device
KR101682660B1 (ko) 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템
KR20130042780A (ko) 불휘발성 메모리 장치 및 그것의 동작 방법
KR20130095964A (ko) 비휘발성 메모리 장치 및 그것의 접지 선택 트랜지스터의 문턱전압 조절 방법
KR20130037555A (ko) 불휘발성 메모리 장치의 제어 방법
KR101739059B1 (ko) 불휘발성 메모리 장치
KR20130008220A (ko) 불휘발성 메모리 장치
KR101934905B1 (ko) 불휘발성 메모리 장치의 동작 방법
KR101691094B1 (ko) 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20200131

Year of fee payment: 4