KR101425564B1 - 소스 레벨을 추적하기 위한 판독, 검증 워드 라인 기준 전압 - Google Patents

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Abstract

비휘발성 메모리 디바이스는 병렬로 감지될 메모리 셀의 개별 페이지를 갖는다. 메모리 디바이스는, 워드 라인 전압 공급회로로부터 미리 결정된 워드 라인 전압과 하나 이상의 페이지의 집합 소스 노드의 전압 레벨을 수신하도록 결합되고, 감지 동작 동안 메모리의 워드 라인에 출력 전압을 제공하도록 결합되는 소스 레벨 추적 회로를 포함하며, 소스 레벨 추적 회로는 연산 증폭기를 포함하며, 이에 의해 출력 전압은 집합 노드에서의 전압 레벨을 추적하는 양만큼 오프셋되고 그라운드 루프에서 한정된 저항으로 인한 소스 바이어스 에러를 보상한다.

Description

소스 레벨을 추적하기 위한 판독, 검증 워드 라인 기준 전압{READ, VERIFY WORD LINE REFERENCE VOLTAGE TO TRACK SOURCE LEVEL}
본 발명은, 일반적으로 전기적으로 소거 가능한 프로그래밍 판독 전용 메모리(EEPROM) 및 플래시 EEPROM과 같은 비휘발성 반도체 메모리에 관한 것이고, 보다 구체적으로는, 그라운드 루프에서 제한된 저항에 의한 소스 바이어스 에러를 보상하는 개선된 감지 회로를 갖는 비휘발성 반도체 메모리에 관한 것이다.
전하의 비휘발성 저장이 가능한 고체 메모리는 특히, 소형 인수 카드(small form factor card)로 패키징된 EEPROM 및 플래시 EEPROM의 형태이고, 최근에 다양한 모바일 및 핸드헬드 디바이스, 특히 정보 기기와 가전 제품에서 특상의 저장장치가 되었다. 역시 고체 메모리인 RAM(random access memory; 랜덤 액세스 메모리)과 달리, 플래시 메모리는 전력이 턴 오프된 후에도 저장된 데이터를 보유하는 비휘발성이다. 고가임에도 불구하고, 플래시 메모리는 대용량 저장 애플리케이션에 점차 이용되고 있다. 하드 드라이브와 플로피 디스크와 같은 순환식 자기 매체(rotating magnetic medium)에 기초한 종래의 대용량 저장장치는 모바일 및 핸드헬드 환경에 적합하지 않다. 이것은, 디스크 드라이브가 대용량인 경향이 있고, 기계적으로 고장나기 쉬우며, 높은 대기시간 및 높은 전력 요건을 갖기 때문이다. 이러한 바람직하지 않은 속성은 대부분의 모바일 및 휴대용 애플리케이션에서 디스크 기반 저장장치를 비실용적으로 만든다. 한편, 임베딩형 및 제거 가능한 카드의 형태 둘다의 플래시 메모리는 그 소형 크기, 저전력 소비, 고속 및 고신뢰도 특성들로 인해 모바일 및 핸드헬드 환경에서 이상적으로 어울린다.
EEPROM 및 전기적으로 프로그래밍 가능한 판독 전용 메모리(EPROM)는, 소거될 수 있고 그들의 메모리 셀에 기록되거나 "프로그래밍된(programmed)" 새로운 데이터를 갖는 비휘발성 메모리이다. 모두 소스와 드레인 영역 사이에서 반도체 기판의 채널 영역 위에 위치된 전계 효과 트랜지스터 구조의 플로팅(비접속된) 도전 게이트를 활용한다. 제어 게이트는 그 후에 플로팅 게이트 위에 제공된다. 트랜지스터의 임계 전압 특징은, 플로팅 게이트 상에서 유지되는 전하량에 의해 제어된다. 즉, 플로팅 게이트 상의 주어진 레벨의 전하에 대해, 트랜지스터가 소스와 드레인 영역 사이의 도전을 허용하도록 턴 "온"되기 전에 제어 게이트에 인가되어야 하는 대응 전압(임계)이 있다.
플로팅 게이트는 전하들의 범위를 유지할 수 있고, 따라서 임계 전압 윈도우 내의 임의의 임계 전압 레벨로 프로그래밍될 수 있다. 임계 전압 윈도우의 크기는, 플로팅 게이트 상으로 프로그래밍될 수 있는 전하들의 범위에 대응하는 디바이스의 최소 및 최대 임계 레벨들로 제한된다. 임계 윈도우는 일반적으로 메모리 디바이스의 특징들, 동작 조건들 및 이력에 의존한다. 윈도우 내의 각각의 개별적이고, 분해 가능한 임계 전압 레벨 범위는 대체로, 셀의 명확한 메모리 상태를 나타내기 위해 이용될 수 있다.
메모리 셀의 역할을 하는 트랜지스터는 통상적으로 2개의 메커니즘 중 하나에 의해 "프로그래밍된" 상태로 프로그래밍된다. "열 전자 주입(hot electron)"에서, 드레인에 인가된 고전압은 기판 채널 영역에 걸쳐 전자를 축적한다. 동시에, 제어 게이트에 인가된 고전압은 얇은 게이트 유전체를 통해 플로팅 게이트로 열전자를 끌어당긴다. "터널링 주입(tunneling injection)"에서, 고전압은 기판에 대한 제어 게이트에 인가된다. 이러한 방식으로, 전자는 기판으로부터 개재된 플로팅 게이트로 끌어당겨진다.
메모리 디바이스는 다수의 메커니즘에 의해 소거될 수 있다. EPROM에 대해, 메모리는 자외선 방사에 의해 플로팅 게이트로부터 전하를 제거함으로써 대량 소거 가능하다. EEPROM에 대해, 메모리 셀은, 얇은 산화물을 통해 기판 채널 영역으로 터널링(즉, 파울러-노르트하임 터널링)하기 위해 플로팅 게이트에 전자를 유도하도록 제어 게이트에 대한 기판에 고전압을 인가함으로써 전기적으로 소거 가능하다. 통상적으로, EEPROM은 한 바이트씩 소거 가능하다. 플래시 EEPROM에 대해, 메모리는 한번에 모두 또는 한번에 하나 이상의 블록을 전기적으로 소거할 수 있으며, 블록은 512 바이트 이상의 메모리로 구성될 수 있다.
비휘발성 메모리 셀의 예
메모리 디바이스는 통상적으로, 카드 상에 장착될 수 있는 하나 이상의 메모리 칩을 포함한다. 각 메모리 칩은 디코더 및 소거, 기록 및 판독 회로와 같은 주변 회로에 의해 지원되는 메모리 셀의 어레이를 포함한다. 더욱 정교한 메모리 디바이스는 또한, 지능형이고 보다 높은 레벨의 메모리 동작 및 인터페이싱을 수행하는 제어기를 수반한다. 오늘날 이용되고 있는 많은 상업적으로 성공한 비휘발성 고체 메모리 디바이스가 존재한다. 이들 메모리 디바이스는 상이한 타입의 메모리 셀을 활용할 수 있으며, 각 타입은 하나 이상의 전하 저장 소자를 갖는다.
도 1a 내지 도 1e는 비휘발성 메모리 셀의 서로 상이한 예를 개략적으로 도시한다.
도 1a는 전하를 저장하기 위한 플로팅 게이트를 갖는 EEPROM 셀 형태의 비휘발성 메모리를 개략적으로 도시한다. 전기적으로 소거 가능하고 프로그래밍 가능한 판독 전용 메모리(EEPROM)는 EPROM과 유사한 구조를 가지지만, 또한, UV 방사에 노출할 필요 없이 적당한 전압의 인가시 플로팅 게이트로부터 전기적으로 전하를 제거 및 로딩하기 위한 메커니즘을 제공한다. 이러한 셀 및 이들을 제조하기 위한 방법의 예가 미국 특허 제 5,595,924호에 제공된다.
도 1b는 선택 게이트 및 제어 또는 조종 게이트 모두를 갖는 플래시 EEPROM 셀을 개략적으로 도시한다. 메모리 셀(10)은 소스(14)와 드레인(16) 확산 사이의 "분할-채널(split-channel)"(12)을 갖는다. 셀은 직렬로 된 2개의 트랜지스터 T1과 T2로 효과적으로 형성된다. T1은 플로팅 게이트(20) 및 제어 게이트(30)를 갖는 메모리 트랜지스터의 역할을 한다. 플로팅 게이트는 선택 가능한 양의 전하를 저장할 수 있다. 채널의 T1의 부분을 통해 흐를 수 있는 전류량은 제어 게이트(30) 상의 전압과 개재한 플로팅 게이트(20) 상에 상주하는 전하량에 의존한다. T2는 선택 게이트(40)를 갖는 선택 트랜지스터의 역할을 한다. T2가 선택 게이트(40)에서 전압에 의해 턴 온되면, 채널의 T1의 부분의 전류가 소스와 드레인 사이를 통과하도록 허용한다. 선택 트랜지스터는 제어 게이트의 전압에 무관하게 소스-드레인 채널을 따라 스위치를 제공한다. 한 가지 이점은 플로팅 게이트들에서 전하 공핍(양)으로 인해 영의 제어 게이트 전압에서도 여전히 도전하는 셀을 턴 오프하는데 이용될 수 있다는 점이다. 다른 이점은 소스측 주입 프로그래밍이 더욱 용이하게 구현되도록 허용한다는 점이다.
분할-채널 메모리 셀의 한 가지 간단한 실시예는 선택 게이트 및 제어 게이트가 도 1b에 도시된 점선으로 개략적으로 나타낸 바와 같이, 동일한 워드 라인에 접속되는 경우이다. 이것은 채널의 한 부분 위에 위치된 전하 저장 소자(플로팅 게이트)와 전하 저장 소자 위뿐만 아니라 다른 채널 부분 위에 배치된 제어 게이트 구조(워드 라인의 일부임)를 가짐으로써 달성된다. 이것은 직렬로 된 2개의 트랜지스터를 갖는 셀을 형성하며, 하나(메모리 트랜지스터)는 채널의 그 부분을 통해 흐를 수 있는 전류량을 제어하는 워드 라인 상의 전압 및 전하 저장 소자 상의 전하량의 조합을 가지고, 다른 하나(선택 트랜지스터)는 그 게이트의 역할을 하는 워드 라인 단독을 갖는다. 이러한 셀의 예, 메모리 시스템의 이들의 사용 및 이를 제조하는 방법은, 미국 특허 번호 제 5,070,032호, 제 5,095,344호, 제 5,315,541호, 제 5,343,063호, 및 제 5,661,053호에서 주어진다.
도 1b에 도시된 분할-채널 셀의 더욱 정밀한 실시예는 선택 게이트와 제어 게이트가 무관하고 그들 간에 점선에 의해 접속되지 않을 때이다. 한 가지 구현은 워드 라인에 수직인 제어(또는 조종) 라인에 접속된 셀의 어레이에서 한 컬럼의 제어 게이트를 갖는다. 효과는 선택된 셀을 판독 또는 프로그래밍할 때의 동일한 시간에 2개의 기능을 수행해야 하는 것으로부터 워드 라인을 해방시키는 것이다. 이들 2개의 기능은, (1) 선택 트랜지스터의 게이트의 역할을 하고, 따라서 적당한 전압이 선택 트랜지스터를 턴 온 및 오프하도록 요구하는 것이고, (2) 워드 라인과 전하 저장 소자 사이의 전계(용량성) 결합을 통해 전하 저장 소자의 전압을 원하는 레벨로 구동하는 것이다. 흔히, 단일 전압으로 최적의 방식으로 이들 기능들 모두를 수행하는 것은 어렵다. 제어 게이트 및 선택 게이트의 분리된 제어로, 워드 라인은 기능(1)만을 수행해야 하고, 부가된 제어 라인은 기능 (2)를 수행한다. 이러한 성능은, 프로그래밍 전압이 타겟 데이터에 걸리는 더욱 높은 수행 프로그래밍의 설계를 허용한다. 플래시 EEPROM 어레이에서 무관한 제어(또는 조종) 게이트들의 이용은 예를 들어, 미국 특허 번호들 제 5,313,421호 및 제 6,222,762호에 기술되어 있다.
도 1c는 듀얼 플로팅 게이트들 및 무관한 선택 및 제어 게이트를 갖는 다른 플래시 EEPROM 셀을 개략적으로 도시한다. 메모리 셀(10)은 직렬로 된 3개의 트랜지스터를 효과적으로 갖는 것을 제외하면 도 1b의 셀과 유사하다. 이러한 타입의 셀에서, 2개의 저장 소자(즉, T1-왼쪽 및 T1-오른쪽의 것)는 그들 사이에 선택 트랜지스터 T1을 갖고 소스와 드레인 확산 사이의 채널 위에 포함된다. 메모리 트랜지스터는 플로팅 게이트(20 및 20')와 제어 게이트(30 및 30')을 각각 갖는다. 선택 트랜지스터 T2는 선택 게이트(40)에 의해 제어된다. 임의의 한 시간에서, 메모리 트랜지스터의 쌍 중 단 하나만이 판독 또는 기록을 위해 액세스된다. 저장 유닛 T1-왼쪽이 액세스되고 있으면, 두 T2 및 T1-오른쪽은 채널의 T1-왼쪽 부분의 전류가 소스와 드레인 사이를 통과하도록 허용하기 위해 턴 온된다. 유사하게, 저장 유닛 T1-오른쪽이 액세스되고 있으면, T2 및 T1-왼쪽이 턴 온된다. 플로팅 게이트에 근접하여 선택 게이트 폴리실리콘의 일부를 가지고, 플로팅 게이트 내에 저장된 전자들이 선택 게이트 폴리실리콘으로 터널링할 수 있도록 선택 게이트에 실질적인 양의 전압(예를 들어 20V)을 인가함으로써 소거가 행해진다.
도 1d는 NAND 체인으로 구성된 메모리 셀의 스트링을 개략적으로 도시한다. NAND 체인(50)은 소스 및 드레인에 의해 데이지-체인된(daisy-chained) 일련의 메모리 트랜지스터 Ml, M2, ... Mn (n= 4, 8, 16 또는 그 이상)로 구성된다. 선택 트랜지스터 S1, S2의 쌍은 NAND 체인의 소스 단자(54) 및 드레인 단자(56)를 통해 외부로의 메모리 트랜지스터의 체인 접속을 제어한다. 메모리 어레이에서, 소스 선택 트랜지스터 S1이 턴 온되면, 소스 단자는 소스 라인에 접속된다. 유사하게, 드레인 선택 트랜지스터 S2가 턴 온되면, NAND 체인의 드레인 단자는 메모리 어레이의 비트 라인에 접속된다. 체인의 각 메모리 트랜지스터는 의도된 메모리 상태를 표현하도록 주어진 양의 전하를 저장하기 위한 전하 저장 소자를 갖는다. 각 메모리 트랜지스터의 제어 게이트는 판독 및 기록 동작들에 대한 제어를 제공한다. 선택 트랜지스터 S1, S2의 각각의 제어 게이트는 소스 단자(54) 및 드레인 단자(56) 각각을 통해 NAND 체인에 대한 제어 액세스를 제공한다.
NAND 체인 내의 어드레스된 메모리 트랜지스터가 프로그래밍 중에 판독 및 검증되면, 그 제어 게이트에는 적당한 전압이 공급된다. 동시에, NAND 체인(50)의 어드레스되지 않은 메모리 트랜지스터의 나머지는 그들 제어 게이트들 상의 충분한 전압의 인가에 의해 완전히 턴 온된다. 이러한 방식으로, 도전 경로는 개별 메모리 트랜지스터의 소스로부터 NAND 체인의 소스 단자(54)로 효과적으로 생성되고, 체인의 드레인 단자(56)로의 개별 메모리 트랜지스터의 드레인에 대해서도 마찬가지이다. 그러한 NAND 체인 구조들을 갖는 메모리 디바이스는 미국 특허 번호들 제 5,570,315호, 제 5,903,495호, 제 6,046,935호에 기술되어 있다.
도 1e는 전하를 저장하기 위한 유전체층을 갖는 비휘발성 메모리를 개략적으로 도시한다. 이전에 기술된 도전성 플로팅 게이트 소자들 대신에, 유전체층이 이용된다. 유전체 저장 소자를 활용하는 이러한 메모리 디바이스는 2000년 11월 11일 IEEE 전자 디바이스 문서 제 21권 543 내지 545쪽의 Eitan 등에 의한 "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell,"에 기술되었다. ONO 유전체층은 소스와 드레인 확산들 사이의 채널에 걸쳐 연장한다. 하나의 데이터 비트에 대한 전하는 드레인에 인접한 유전체층에 국부화되고, 다른 데이터 비트에 대한 전하는 소스에 인접한 유전체층에 국부화된다. 예를 들어, 미국 특허 번호 제 5,768,192호와 제 6,011,725호는 2개의 이산화규소층 사이에 끼워진 트래핑 유전체(trapping dielectric)를 갖는 비휘발성 메모리 셀을 개시한다. 다중 상태 데이터 저장은 유전체 내의 공간적으로 분리된 전하 저장 영역의 이진 상태를 개별적으로 판독함으로써 구현된다.
메모리 어레이
메모리 디바이스는 통상적으로, 워드 라인 및 비트 라인에 의해 어드레스 가능하고 로우 및 컬럼으로 배열된 메모리 셀의 2차원 어레이로 구성된다. 어레이는 NOR 타입 또는 NAND 타입 아키텍처에 따라 형성될 수 있다.
NOR 어레이
도 2는 메모리 셀의 NOR 어레이의 예를 도시한다. NOR 타입 아키텍처를 갖는 메모리 디바이스는 도 1b 또는 도 1c에 도시된 타입의 셀들로 구현되었다. 메모리 셀의 각 로우는 데이지-체인 방식으로 소스 및 드레인에 의해 접속된다. 이러한 설계는 때때로 가상 그라운드 설계라고 칭해진다. 각 메모리 셀(10)은 소스(14), 드레인(16), 제어 게이트(30) 및 선택 게이트(40)를 갖는다. 로우의 셀은 워드 라인(42)에 접속된 선택 게이트를 갖는다. 컬럼의 셀은 선택된 비트 라인(34 및 36)에 각각 접속된 소스 및 드레인을 갖는다. 메모리 셀이 무관하게 제어되는 제어 게이트 및 선택 데이터를 갖는 일부 실시예에서, 조종 라인(30)은 또한 컬럼의 셀의 제어 게이트를 접속한다.
많은 플래시 EEPROM 디바이스는 메모리 셀로 구현되며, 이들 각각은 함께 접속된 제어 게이트 및 선택 게이트로 형성된다. 이러한 경우, 조종 라인이 필요 없고, 워드 라인은 각 로우를 따라 셀의 모든 제어 게이트 및 선택 게이트를 간단히 접속한다. 이들 설계의 예는, 미국 특허 번호 제 5,172,338호 및 제 5,418,752호에 개시되어 있다. 이들 설계들에서, 워드 라인은 본질적으로 2개의 기능을 수행하였다: 로우 선택, 및 판독 또는 프로그래밍을 위해 로우의 모든 셀에 공급 제어 게이트 전압을 제공.
NAND 어레이
도 3은 도 1d에 도시된 바와 같은 메모리 셀의 NAND 어레이의 예를 도시한다. NAND 체인의 각 컬럼을 따라, 비트 라인이 각 NAND 체인의 드레인 단자(56)에 결합된다. NAND 체인의 각 로우를 따라, 소스 라인이 모든 그들 소스 단자(54)를 접속할 수 있다. 또한, 로우를 따른 NAND 체인의 제어 게이트는 일련의 대응하는 워드 라인에 접속된다. NAND 체인의 전체 로우는 접속된 워드 라인을 통해 제어 게이트 상에 적당한 전압을 갖는 선택 트랜지스터(도 1d 참조)의 쌍을 턴 온함으로써 어드레스될 수 있다. NAND 체인 내의 메모리 셀을 표현하는 메모리 트랜지스터가 판독되고 있으면, 체인 내의 나머지 메모리 트랜지스터들은 체인을 통해 흐르는 전류가 판독중인 셀에 저장된 전하의 레벨에 본질적으로 의존하도록 연관된 워드 라인을 통해 간신히 턴 온된다. NAND 아키텍처 어레이 및 메모리 시스템의 일부로서의 동작의 예는 미국 특허 번호들 제 5,570,315호, 제 5,774,397호 및 제 6,046,935호에서 찾을 수 있다.
블록 소거
전하 저장 메모리 디바이스들의 프로그래밍은 단지 전하 저장 소자들에 더 많은 전하를 추가할 수 있다. 따라서, 프로그램 동작에 앞서, 전하 저장 소자에 존재하는 전하는 제거되어야 한다(또는 소거되어야 한다). 소거 회로들(도시되지 않음)은 하나 이상의 블록들의 메모리 셀을 소거하도록 제공된다. EEPROM과 같은 비휘발성 메모리는 전체 어레이의 셀들 또는 어레이의 셀의 상당한 그룹들이 함께 전기적으로 소거될 때(즉, 플래시로) "플래시" EEPROM이라고 칭해진다. 일단 소거되면, 셀의 그룹은 다시 프로그래밍될 수 있다. 함께 소거 가능한 셀의 그룹은 하나 이상의 어드레스 가능한 소거 유닛으로 구성될 수 있다. 소거 유닛 또는 블록은 통상적으로, 하나 이상의 데이터 페이지를 저장하고, 페이지는 프로그래밍 및 판독의 단위이지만, 단일 동작에서 하나 이상의 페이지가 프로그래밍 및 판독될 수 있다. 각 페이지는 통상적으로 하나 이상의 데이터 섹터들을 저장하고, 섹터의 크기는 호스트 시스템에 의해 규정된다. 예로는, 사용자 데이터 및/또는 그것이 저장된 블록에 관한 오버헤드 정보의 어떤 수의 바이트들에 더하여 자기 디스크 드라이브들로 확립된 표준 다음의 사용자 데이터의 512 바이트의 섹터이다.
판독/기록 회로
일반적인 2-상태 EEPROM 셀에서, 적어도 하나의 전류 브레이크 포인트 레벨은 도전 윈도우를 2개의 영역으로 분할하도록 확립된다. 미리 결정되고, 고정된 전압을 인가함으로써 셀이 판독될 때, 그 소스/드레인 전류는 브레이크 포인트 레벨(또는 기준 전류 IREF)과 비교함으로써 메모리 상태로 분해된다. 전류 판독이 브레이크 포인트 레벨의 것보다 높다면, 셀은 하나의 논리 상태(예를 들어, "영" 상태)에 있는 되는 것으로 결정된다. 반면, 전류가 브레이크 포인트 레벨의 것보다 낮다면, 셀은 다른 논리 상태(예를 들어, "일" 상태)에 있는 것으로 결정된다. 따라서, 그러한 2-상태 셀은 디지털 정보의 1 비트를 저장한다. 외부적으로 프로그래밍 가능할 수 있는 기준 전류원은 흔히, 브레이크 포인트 레벨 전류를 생성하기 위해 메모리 시스템의 일부로서 제공된다.
메모리 용량을 증가시키기 위하여, 플래시 EEPROM 디바이스는 반도체 기술 진보들의 상태로서 점점 더 높은 밀도로 제조되고 있다. 저장 용량을 증가시키기 위한 다른 방법은 각 메모리 셀이 2개 이상의 상태들을 저장하게 하는 것이다.
다중 상태 또는 다중 레벨 EEPROM 메모리 셀에 대해, 도전 윈도우는 각 셀이 하나 이상의 비트의 데이터를 저장할 수 있도록 하나 이상의 브레이크 포인트에 의해 2개 이상의 영역으로 분할된다. 따라서, 주어진 EEPROM 어레이가 저장할 수 있는 정보는 각 셀이 저장할 수 있는 상태들의 수와 함께 증가된다. 다중 상태 또는 다중 레벨 메모리 셀을 갖는 EEPROM 또는 플래시 EEPROM은 미국 특허 번호 제 5,172,338호에 기술되었다.
실제로, 셀의 메모리 상태는 일반적으로, 기준 전압이 제어 게이트에 인가될 때, 셀의 소스와 드레인 전극들 양단에서 도전 전류를 감지함으로써 판독된다. 따라서, 셀의 플로팅 게이트 상에 각각 주어진 전하에 대해, 고정된 기준 제어 게이트 전압에 대한 대응하는 도전 전류가 검출될 수 있다. 유사하게, 플로팅 게이트 상으로 프로그래밍 가능한 전하의 범위는 대응하는 임계 전압 윈도우 또는 대응하는 도전 전류 윈도우를 규정한다.
대안적으로, 분할된 전류 윈도우 중에서 도전 전류를 검출하는 대신에, 제어 게이트에서의 테스트 하에 주어진 메모리 상태에 대한 임계 전압을 설정하고, 도전 전류가 임계 전류보다 낮거나 높은지를 검출하는 것이 가능하다. 한 구현에서, 임계 전류에 대한 도전 전류의 검출은 도전 전류가 비트 라인의 커패시턴스를 통해 방전하고 있는 속도를 조사함으로써 달성된다.
도 4는, 플로팅 게이트가 임의의 한 시간에 선택적으로 저장될 수 있는 4개의 상이한 전하 Q1 내지 Q4에 대해, 소스-드레인 전류 ID와 제어 게이트 전압 VCG 사이의 관계를 도시한다. 4개의 고형 ID 대 VCG 곡선은 메모리 셀의 플로팅 게이트 상에서 프로그래밍될 수 있는 4개의 가능한 전하 레벨을 표현하며, 각각 4개의 가능한 메모리 상태에 대응한다. 예를 들어, 한 집단의 셀의 임계 전압 윈도우는 0.5V 내지 3.5V의 범위가 될 수 있다. 6개의 메모리 상태는 임계 윈도우를 0.5V의 간격으로 5개의 영역으로 분할하여 분리될 수 있다. 예를 들어, 도시된 바와 같이 2㎂의 기준 전류 IREF이 이용되면, Q1로 프로그래밍된 셀은, 그 곡선이 VCG = 0.5V 및 1.0V로 분리된 임계 윈도우의 영역에서 IREF와 상호작용하기 때문에, 메모리 상태 "1"에 있는 것으로 간주될 수 있다. 유사하게, Q4는 메모리 상태 "5"에 있다.
상술된 것으로 알 수 있는 바와 같이, 메모리 셀이 저장하도록 만들어진 상태가 많을수록, 임계 윈도우가 더욱 미세하게 분할된다. 이것은 요구된 분해능을 달성할 수 있기 위하여, 프로그래밍 및 판독 동작들에서 더 높은 정밀도를 요구할 것이다.
미국 특허 번호 제 4,357,685호는, 셀이 주어진 상태로 프로그래밍될 때, 플로팅 게이트에 증가하는 전하를 추가할 때마다, 연속적인 프로그래밍 전압 펄스들에 종속하는 2-상태 EPROM을 프로그래밍하는 방법을 개시한다. 펄스들 사이에서, 셀은 브레이크 포인트 레벨에 대한 소스-드레인 전류를 결정하기 위해 다시 판독되거나 검증된다. 프로그래밍은 전류 상태가 원하는 상태에 도달하는 것이 검증되면 중단한다. 이용된 프로그래밍 펄스 트레인은 증가하는 주기 또는 진폭을 가질 수 있다.
종래 기술의 프로그래밍 회로들은 타겟 상태에 도달될 때까지 소거 또는 그라운드 상태로부터 임계 윈도우를 통해 단계에 프로그래밍 펄스들을 단순히 인가한다. 실제로, 적당한 분해능을 허용하기 위해, 각 분할되거나 분리된 영역은 적어도 약 5개의 프로그래밍 단계들을 가로지르도록 요구한다. 그 성능은 2-상태 메모리 셀에 수용 가능하다. 그러나, 다중-상태 셀에 대해서는 요구된 단계들의 수가 분할들의 수와 함께 증가하고, 따라서, 프로그래밍 정밀도 또는 분해능이 증가되어야 한다. 예를 들어, 16-상태 셀은 타겟 상태로 프로그래밍하기 위해 평균적으로 적어도 40개의 프로그래밍 펄스들을 요구할 수 있다.
도 5는 로우 디코더(130) 및 컬럼 디코더(160)를 통해 판독/기록 회로들(170)에 의해 액세스 가능한 메모리 어레이(100)의 통상적인 구성을 갖는 메모리 디바이스를 개략적으로 도시한다. 도 2 및 도 3과 관련하여 기술된 바와 같이, 메모리 어레이(100)에서 메모리 셀의 메모리 트랜지스터는 선택된 워드 라인(들) 및 비트 라인(들)의 세트를 통해 어드레스 가능하다. 어드레스된 메모리 트랜지스터의 각각의 게이트들에 적당한 전압을 인가하기 위하여, 로우 디코더(130)는 하나 이상의 워드 라인을 선택하고, 컬럼 디코더(160)는 하나 이상의 비트 라인을 선택한다. 판독/기록 회로들(170)은 어드레스된 메모리 트랜지스터의 메모리 상태들을 판독 또는 기록(프로그래밍)하기 위해 제공된다. 판독/기록 회로들(170)은 어레이의 메모리 소자들에 비트 라인을 통해 접속 가능한 다수의 판독/기록 모듈들을 포함한다.
판독/기록 성능과 정밀도에 영향을 미치는 인자
판독 및 프로그램 성능을 개선시키기 위하여, 어레이 내의 다중 전하 저장 소자 또는 메모리 트랜지스터가 병렬로 판독되거나 프로그래밍된다. 따라서, 메모리 소자의 논리 "페이지(page)"가 함께 판독되거나 프로그래밍된다. 기존 메모리 아키텍처에서, 로우는 통상적으로 여러 개의 인터리브된 페이지를 포함한다. 페이지의 모든 메모리 소자는 함께 판독되거나 프로그래밍될 것이다. 컬럼 디코더는 인터리브된 페이지 각각을 대응하는 수의 판독/기록 모듈에 선택적으로 접속할 것이다. 예를 들어, 한 구현에서, 메모리 어레이는 512 바이트(512 바이트 + 20 바이트의 오버헤드)의 페이지 크기를 갖도록 설계된다. 각 컬럼이 드레인 비트 라인을 포함하고, 로우 당 2개의 인터리브된 페이지가 있다면, 이것은 8512개의 컬럼에 이르며, 각 페이지는 4256개의 컬럼과 연관된다. 모든 짝수 비트 라인 또는 홀수 비트 라인에 병렬로 판독 또는 기록하도록 접속 가능한 4256개의 감지 모듈이 있을 것이다. 이러한 방식으로, 데이터의 4256 비트(즉, 532 바이트들)의 페이지는 병렬로 메모리 소자의 페이지로부터 판독되거나 이에 프로그래밍된다. 판독/기록 회로(170)를 형성하는 판독/기록 모듈은 다양한 아키텍처로 구성될 수 있다.
이전에 언급된 바와 같이, 종래의 메모리 디바이스는 한번에 모든 짝수 또는 모든 홀수 비트 라인에 대해 대량 병렬 방식으로 동작함으로써 판독/기록 동작을 개선한다. 2개의 인터리브된 페이지로 구성된 로우의 이러한 "교호-비트-라인(alternate-bit-line)" 이 아키텍처는 판독/기록 회로를 적합하게 하는 문제를 완화하도록 도울 것이다. 그것은 또한 비트-라인 대 비트 라인 용량성 결합을 제어하는 고려사항에 의해 지시된다. 블록 디코더는 짝수 페이지 또는 홀수 페이지에 판독/기록 모듈의 세트를 멀티플렉싱하기 위해 이용된다. 이러한 방식으로, 한 세트의 비트 라인이 판독되거나 프로그래밍될 때마다, 인터리빙 세트는 바로 이웃의 결합을 최소화하기 위해 그라운드될 수 있다.
그러나, 인터리빙 페이지 아키텍처는 적어도 3개의 관점들에서 단점이 있다. 첫째, 부가의 멀티플렉싱 회로를 요구한다. 둘째, 성능이 느려진다. 로우에서 또는 워드 라인에 의해 접속된 메모리 셀의 판독 또는 프로그램을 종료하기 위해, 2개의 판독 또는 2개의 프로그램 동작들이 요구된다. 셋째, 이것은 또한, 별도로 홀수 및 짝수 페이지에서와 같이, 상이한 시간들에 2개의 이웃들이 프로그래밍될 때 플로팅 게이트 레벨의 이웃하는 전하 저장 소자들 간의 필드 결합과 같은 다른 방해 영향들을 처리하는데 있어서 최적이 아니다.
미국 특허 공개 번호 제 2004-0057318-A1호는, 복수의 연속하는 메모리 셀을 병렬로 감지하도록 하는 메모리 디바이스 및 그 방법을 개시한다. 예를 들어, 동일한 워드 라인을 공유하는 로우를 따르는 모든 메모리 셀은 페이지로서 함께 판독되거나 프로그래밍된다. 이러한 "모든-비트-라인(all-bit-line)" 아키텍처는 이웃하는 방해 영향들에 의해 유발된 에러들을 최소화하면서 "교호-비트-라인" 아키텍처의 성능을 두 배로 한다. 그러나, 모든 비트 라인을 감지하는 것은 그들 상호 커패시턴스로부터 유도된 전류들로 인해 이웃하는 비트 라인 간의 크로스토크의 문제를 가져온다. 이것은 도전 전류가 감지되는 시간에 실질적으로 무관하게 각 인접한 쌍의 비트 라인 사이에 전압 차이를 유지함으로써 다루어진다. 이 조건이 부과되면, 다양한 비트 라인의 커패시턴스로 인한 모든 변위 전류는 이들이 모두 시변 전압 차이에 의존하기 때문에 드롭 아웃된다. 각 비트 라인에 결합된 감지 회로는 비트 라인 상에 전압 클램프를 가져서, 접속된 비트 라인의 임의의 인접하는 쌍에 대한 전위차가 시간에 무관하다. 비트 라인 전압이 클램프되면, 비트 라인 커패시턴스로 인한 방전을 감지하는 종래의 방법은 적용될 수 없다. 대신, 감지 회로 및 방법은 비트 라인에 무관한 주어진 커패시터를 방전하거나 충전하는 속도를 주지함으로써 메모리 셀의 도전 전류의 결정을 허용한다. 이것은 감지 회로가 메모리 어레이의 아키텍처에 무관(즉, 비트 라인 커패시턴스에 무관)하게 할 것이다. 특히, 이것은 비트 라인 크로스토크를 회피하기 위하여 감지 동안 비트 라인 전압들이 클램프되게 한다.
이전에 언급된 바와 같이, 종래의 메모리 디바이스는 대량 병렬 방식으로 동작함으로써 판독/기록 동작을 개선한다. 이러한 방법은 성능을 개선하지만 판독 및 기록 동작의 정밀도에 영향들을 갖는다.
한 가지 문제는 소스 라인 바이어스 에러이다. 이것은 다수의 메모리 셀들이 소스 라인에서 그라운드에 함께 결합된 소스들을 갖는 메모리 아키텍처에 대해 특히 심각하다. 이들 메모리 셀의 공동의 소스로의 병렬 감지는 소스 라인을 통한 실질적인 전류를 유발한다. 소스 라인의 영이 아닌 저항으로 인해, 이것은 각 메모리 셀의 소스 전극과 실제 그라운드 사이의 감지할 수 있는 전위차를 유발한다. 감지 동안, 각 메모리 셀의 제어 게이트에 공급된 임계 전압은 소스 전극에 대한 것이지만, 시스템 전력 공급은 실제 그라운드에 대한 것이다. 따라서, 감지는 소스 라인 바이어스 에러의 존재로 인해 정밀해지지 않을 수 있다.
미국 특허 공개 번호 제 2004-0057287-A1호는 복수의 연속하는 메모리 셀을 병렬로 감지하게 하는 메모리 디바이스 및 그 방법을 개시한다. 소스 라인 바이어스의 감소는 다수-통과 감지(multi-pass sensing)를 위한 특성들 및 기술들을 갖는 판독/기록 회로들에 의해 수행된다. 메모리 셀의 페이지가 병렬로 감지되고 있으면, 각 통과는 주어진 경계 전류값보다 높은 도전 전류를 갖는 메모리 셀을 식별하여 셧다운하도록 돕는다. 식별된 메모리 셀은 연관된 비트 라인을 그라운드로 끌어당김으로써 셧다운된다. 달리 말하면, 더 높은 도전 전류를 가지고 해당 감지와 무관한 이들 셀들이 감지되고, 전류 감지의 실제 데이터가 판독되기 전에, 그들 전류는 셧다운된다.
따라서, 전력 소비가 감소된 고성능 및 고용량 비휘발성 메모리에 대한 일반적인 필요성이 있다. 특히, 전력 효율적인 개선된 판독 및 프로그램 성능을 갖는 소형 비휘발성 메모리에 대한 필요성이 있다.
고용량 및 고성능 비휘발성 메모리 디바이스에 대한 필요성은 메모리 셀의 대응하는 페이지를 병렬로 판독 및 기록하기 위한 판독/기록 회로의 큰 페이지를 가짐으로써 충족된다. 특히, 고밀도 칩 집적화에 고유한 상호작용 잡음의 영향은 판독 및 프로그래밍에 에러를 도입할 수 있으며, 이것은 제거되거나 최소화된다.
소스 라인 바이어스는 판독/기록 회로의 그라운드 루프에 영이 아닌 저항에 의해 도입되는 에러이다. 에러는 전류가 흐를 때 칩의 그라운드로의 소스 경로의 저항 양단의 전압 강하에 의해 유발된다.
병렬로 감지될 메모리 셀의 개별 페이지를 갖는 비휘발성 메모리 디바이스로서, 각 메모리 셀은 소스, 드레인, 전하 저장 유닛, 및 상기 드레인 및 소스를 따라 도전 전류를 제어하기 위한 제어 게이트를 갖는, 상기 메모리 디바이스가 제공된다. 메모리 디바이스는 페이지의 각 메모리 셀의 상기 소스에 결합된 페이지 소스 라인, 개별 페이지 소스 라인들에 결합된 집합 노드, 메모리 동작을 위해 상기 집합 노드를 통해 선택된 페이지의 페이지 소스 라인에 결합된 소스 전압 제어 회로, 및 상기 페이지의 각 메모리 셀의 상기 제어 게이트에 결합된 워드 라인을 포함한다. 워드 라인 전압 공급회로는 미리 결정된 워드 라인 전압을 감지 동작 동안 상기 페이지의 각 메모리 셀의 워드 라인에 제공하기 위한 것이다. 메모리 디바이스는 또한, 상기 워드 라인 전압 및 상기 집합 노드의 전압 레벨을 수신하도록 접속 가능하고 감지 동작 동안 출력 전압을 상기 워드 라인에 제공하도록 접속 가능한 소스 레벨 추적 회로로서, 상기 출력 전압을 제공하는 출력을 갖는 연산 증폭기를 포함하고, 상기 워드 라인 전압 및 상기 집합 노드 전압으로부터 도출된 전압을 수신하도록 접속된 제 1 입력을 갖고, 상기 출력으로부터의 피드백 루프에 의해 접속된 제 2 입력을 갖는, 상기 소스 레벨 추적 회로를 포함한다.
병렬로 감지될 메모리 셀의 개별 페이지를 갖는 비휘발성 메모리 디바이스로서, 각 메모리 셀은 소스, 드레인, 전하 저장 유닛, 및 상기 드레인 및 소스를 따라 도전 전류를 제어하기 위한 제어 게이트를 갖는, 상기 메모리 디바이스가 제공된다. 메모리 디바이스는 페이지의 각 메모리 셀의 상기 소스에 결합된 페이지 소스 라인, 개별 페이지 소스 라인들에 결합된 집합 노드, 메모리 동작을 위해 상기 집합 노드를 통해 선택된 페이지의 페이지 소스 라인에 결합된 소스 전압 제어 회로, 및 상기 페이지의 각 메모리 셀의 상기 제어 게이트에 결합된 워드 라인을 포함한다. 워드 라인 전압 공급회로는 감지 동작 동안 상기 페이지의 각 메모리 셀의 워드 라인에 미리 결정된 워드 라인 전압을 제공하기 위한 것이다. 메모리 디바이스는 또한, 상기 워드 라인 전압 및 상기 집합 노드의 전압 레벨을 수신하도록 접속 가능하고 감지 동작 동안 출력 전압을 상기 워드 라인에 제공하도록 접속 가능한 소스 레벨 추적 회로로서, 연산 증폭기를 포함하여, 상기 출력 전압은 상기 집합 노드의 전압 레벨을 추적하기 위한 양만큼 오프셋된 워드 라인 전압인, 상기 소스 레벨 추적 회로를 포함한다.
본 발명의 다양한 양상, 이점, 특성 및 실시예는 예시적인 예의 다음 기술에 포함되고, 그 기술은 첨부 도면과 함께 취해져야 한다. 본 명세서에 참조된 모든 특허, 특허 출원, 물품, 다른 공보, 문헌 및 물건은 모든 목적을 위해 참조로 완전히 본 명세서에 포함된다. 포함된 공보, 문헌 또는 물건 중 어느 것과 본 출원 사이에서 규정 또는 용어 이용의 임의적인 불일치나 충돌의 연장에 대해서는, 본 출원의 것이 우세해야 한다.
본 발명은, 그라운드 루프에서 제한된 저항에 의한 소스 바이어스 에러를 보상하는 개선된 감지 회로를 갖는 비휘발성 반도체 메모리를 제공하는 효과를 갖는다.
도 1a 내지 도 1e는 비휘발성 메모리 셀의 서로 다른 예를 개략적으로 도시한 도면.
도 2는, 메모리 셀의 NOR 어레이의 예를 도시한 도면.
도 3은, 도 1d에 도시된 것과 같은 메모리 셀의 NAND 어레이의 예를 도시한 도면.
도 4는, 플로팅 게이트가 언제라도 저장될 수 있는 4개의 서로 다른 전하 Q1 내지 Q4에 대한 제어 게이트 전압과 소스-드레인 전류 사이의 관계를 도시한 도면.
도 5는, 로우 및 컬럼 디코더를 통해 판독/기록 회로에 의해 액세스 가능한 메모리 어레이의 통상적인 구성을 개략적으로 도시한 도면.
도 6a는, 본 발명이 구현되는 환경을 제공하는 판독/기록 회로의 뱅크를 갖는 소형 메모리 디바이스를 개략적으로 도시한 도면.
도 6b는, 도 6a에 도시된 소형 메모리 디바이스의 양호한 구성을 도시한 도면.
도 7a는, 비트 라인 전압 제어, 워드 라인 전압 제어 및 소스 전압 제어가 모두 IC 메모리 칩의 동일한 그라운드로부터 기준이 되는 종래의 구성을 도시한 도면.
도 7b는, 소스 라인 전압 강하에 의해 유발되는 메모리 셀의 게이트 전압과 드레인 전압 모두의 에러를 도시한 도면.
도 8은, 4-상태 메모리에 대한 메모리 셀의 페이지의 예시적인 모집단 분포로 소스 바이어스 에러의 영향을 도시한 도면.
도 9는, 로컬 소스 전압을 추적하기 위한 워드 라인 전압 생성 회로의 예시적인 실시예를 도시한 도면.
도 6a는 본 발명이 구현되는 환경을 제공하는 판독/기록 회로의 뱅크를 갖는 소형 메모리 디바이스를 개략적으로 도시한다. 메모리 디바이스는 2차원 어레이의 메모리 셀들(300), 제어 회로(310) 및 판독/기록 회로들(370)을 포함한다. 메모리 어레이(300)는 로우 디코더(330)를 통한 워드 라인들에 의해 그리고 컬럼 디코더(360)를 통한 비트 라인들에 의해 어드레스 가능하다. 판독/기록 회로들(370)은 감지 모듈들(480)의 뱅크로 구현되며 메모리 셀의 블록(또한 "페이지"라고 칭해짐)을 병렬로 판독되거나 프로그래밍되게 한다. 양호한 실시예에서, 페이지는 메모리 셀의 연속하는 로우로부터 구성된다. 메모리 셀의 로우가 다중 블록들 또는 페이지들로 분할되는 다른 실시예에서, 블록 멀티플렉서(350)는 판독/기록 회로들(370)을 개별 블록들로 멀티플렉싱하도록 제공된다.
제어 회로(310)는 메모리 어레이(300)에 대한 메모리 동작들을 수행하기 위해 판독/기록 회로들(370)과 협력한다. 제어 회로(310)는 상태 머신(312), 온칩 어드레스 디코더(314) 및 전력 제어 모듈(316)을 포함한다. 상태 머신(312)은 메모리 동작들의 칩 레벨 제어를 제공한다. 온칩 어드레스 디코더(314)는 디코더들(330 및 370)에 의해 이용된 하드웨어 어드레스와 호스트 또는 메모리 제어기에 의해 이용되는 어드레스 간에 어드레스 인터페이스를 제공한다. 전력 제어 모듈(316)은 메모리 동작들 동안 워드 라인 및 비트 라인에 공급되는 전력 및 전압을 제어한다.
도 6b는 도 6a에 도시된 소형 메모리 디바이스의 양호한 구성을 도시한다. 다양한 주변 회로에 의한 메모리 어레이(300)에 대한 액세스는 어레이의 대향 측상에 대칭 방식으로 구현되어, 각 측면 상의 액세스 라인 및 회로가 절반으로 감소된다. 따라서, 로우 디코더는 로우 디코더(330A 및 330B)로 나누어지고, 컬럼 디코더는 컬럼 디코더(360A 및 360B)로 나누어진다. 메모리 셀의 로우가 다중 블록으로 분할되는 실시예에서, 블록 멀티플렉서(350)는 블록 멀티플렉서(350A 및 350B)로 나누어진다. 유사하게, 판독/기록 회로는 하부로부터 비트 라인에 접속하는 판독/기록 회로(370A) 및 비트 어레인(300)의 상부로부터 비트 라인에 접속하는 판독/기록 회로(370B)로 나누어진다. 이러한 방식으로, 판독/기록 모듈의 밀도와 이에 따른 감지 모듈(480)의 뱅크 밀도는 본질적으로 절반으로 감소된다.
병렬로 동작하는 p 감지 모듈(480)의 전체 뱅크는 로우를 따르는 p 셀의 뱅크(또는 페이지)가 병렬로 판독 또는 프로그래밍되게 한다. 일례의 메모리 어레이는 p = 512 바이트(512 × 8 비트)를 가질 수 있다. 양호한 실시예에서, 블록은 셀의 전체 로우의 실행이다. 다른 실시예에서, 블록은 로우의 셀의 서브세트이다. 예를 들어, 셀의 서브세트는 전체 로우의 1/2 또는 전체 로우의 1/4가 될 수 있다. 셀의 서브세트는 연속하는 셀 또는 하나씩 걸러 한 셀, 또는 미리 결정된 수만큼 걸러 한 셀의 실행이 될 수 있다. 각 감지 모듈은 메모리 셀의 도전 전류를 감지하기 위해 감지 증폭기를 포함한다. 양호한 감지 증폭기는 미국 특허 공개 번호 제 2004-0109357-A1호에 개시되어 있으며, 전체 개시내용은 본 명세서에 참조로 포함된다.
소스 라인 에러 관리
메모리 셀을 감지하는데 있어서의 한 가지 잠재적 문제는 소스 라인 바이어스이다. 다수의 메모리 셀들이 병렬로 감지될 때, 그들 조합 전류는 한정된 저항을 갖는 그라운드 루프에서 상당한 전압 강하를 유발할 수 있다. 이것은 임계 전압 감지를 이용하는 감지 동작에서 에러를 유발하는 소스 라인 바이어스를 유발한다. 또한, 셀이 선형 영역에 가깝게 동작하고 있다면, 도전 전류는 그 영역에서 한번 소스-드레인 전압에 민감하고, 소스 라인 바이어스는 드레인 전압이 바이어스에 의해 오프셋될 때 감지 동작에서 에러를 유발할 것이다.
도 7a는 비트 라인 전압 제어, 워드 라인 전압 제어 및 소스 전압 제어가 모두 IC 메모리 칩의 동일한 그라운드로부터 기준이 되는 종래의 구성을 도시한다. 판독/기록 회로들(370)은 메모리 셀의 페이지에 대해 동시에 동작한다. 판독/기록 회로들에서 각 감지 모듈(480)은 비트 라인(36)과 같은 비트 라인을 통해 대응하는 셀에 결합된다. 예를 들어, 감지 모듈(480)은 메모리 셀(10)의 도전 전류 i1(소스-드레인 전류)를 감지한다. 도전 전류는 비트 라인(36)을 통해 감지 모듈로부터 메모리 셀(10)의 드레인으로 흐르고, 소스 라인(34) 및 고정된 소스 라인(40)을 통한 후에 소스 제어 회로(400)를 통해 칩의 그라운드(401)로 진행하기 전에 소스(14)로부터 나온다. 소스 라인(34)은 통상적으로, 메모리 어레이의 로우를 따라 페이지의 메모리 셀의 모든 소스들에 참여한다. 집적 회로 칩에서, 메모리 어레이의 개별 로우들의 소스 라인들(34)은 소스 제어 회로(400)에 접속된 고정된 소스 라인(40)의 다중 브랜치들로서 모두 함께 연결된다. 소스 제어 회로(400)는 고정된 소스 라인(40)을 칩의 그라운드(401)에 끌어당기도록 제어되는 풀다운 트랜지스터(402)를 갖고, 그라운드(401)는, 궁극적으로 메모리 칩의 외부 그라운드 패드(예를 들어 Vss 패드)에 접속된다. 금속 스트랩핑(metal strapping)이 소스 라인의 저항을 감소시키기 위해 이용될 때에도, 메모리 셀의 소스 전극과 그라운드 패드 사이의 영이 아닌 저항 R이 남아 있다. 통상적으로, 평균 그라운드 루프 저항 R은 50옴 정도가 될 수 있다.
메모리의 전체 페이지가 병렬로 감지되는 것에 대해, 고정된 소스 라인(40)을 통해 흐르는 총 전류는 모든 도전 전류들의 합이며, 즉, iTOT = i1 + i2 +..., +ip 이다. 일반적으로, 각 메모리 셀은 전하 저장 소자로 프로그래밍된 전하량에 의존하는 도전 전류를 갖는다. 메모리 셀의 주어진 제어 게이트 전압에 대해, 프로그래밍된 전하가 적게 산출될수록 도전 전류가 높다(도 4 참조). 한정된 저항이 메모리 셀의 소스 전극과 그라운드 패드 사이의 경로에 존재할 때, 저항 양단의 전압 강하는 Vdrop ~ iTOTR로 주어진다.
예를 들어, 4,256개의 비트 라인들이 동시에 방전하고, 각각이 1㎂의 전류를 갖는다면, 소스 라인 전압 강하는 4000 라인 x 1㎂/라인 x 50옴~0.2볼트와 같을 것이다. 이것은 그라운드 전위가 되는 대신, 유효 소스가 이제 0.2V임을 의미한다. 비트 라인 전압 및 워드 라인 전압이 동일한 칩의 그라운드(401)에 대해 기준이 되기 때문에, 이 0.2 볼트의 소스 라인 바이어스는 0.2V만큼 감소된 유효 드레인 전압 및 제어 게이트 전압 모두를 가질 것이다.
도 7b는 소스 라인 전압 강하에 의해 유발된 메모리 셀의 임계 전압 레벨에서의 에러를 도시한다. 메모리 셀(10)의 제어 게이트(30)에 공급된 임계 전압 VT는 칩의 그라운드(401)에 대한 것이다. 그러나, 메모리 셀에 의해 보여진 유효 VT는 제어 게이트(30)와 소스(14) 사이의 전압 차이이다. 공급 VT와 유효 VT 사이에 대략 Vdrop 또는 ΔV의 차가 있다(소스(14)로부터 소스 라인으로의 작은 분포의 전압 강하를 무시함). 이러한 ΔV 또는 소스 라인 바이어스는 메모리 셀의 임계 전압들이 감지될 때 예를 들어 0.2볼트의 감지 에러에 기여할 것이다. 이러한 바이어스는 데이터 의존형, 즉 페이지의 메모리 셀의 메모리 상태에 의존하기 때문에 쉽게 제거될 수 없다.
도 7b는 또한, 소스 라인 전압 강하에 의해 유발된 메모리 셀의 드레인 전압 레벨에서의 에러를 도시한다. 메모리 셀(10)의 드레인(16)에 인가된 드레인 전압은 칩의 그라운드(401)에 대한 것이다. 그러나, 메모리 셀에 의해 보여진 유효 드레인 전압 VDS는 드레인(16)과 소스(14) 사이의 전압 차이이다. 공급 VDS와 유효 VDS 사이에 대략 ΔV의 차가 있다. 이러한 ΔV 또는 소스 라인 바이어스는 메모리 셀들이 VDS에 민감한 동작 영역에서 감지될 때 감지 에러에 기여할 것이다. 상술된 바와 같이, 이러한 바이어스는 데이터 의존형, 즉 페이지의 메모리 셀의 메모리 상태에 의존하기 때문에 쉽게 제거될 수 없다.
도 8은 4-상태 메모리에 대한 메모리 셀의 페이지의 예시적인 모집단 분포로 소스 바이어스 에러들의 영향을 도시한다. 메모리 상태의 각 클러스터는 서로 명확하게 분리된 도전 전류들 ISD의 범위 내에서 프로그래밍된다. 예를 들어, 브레이크 포인트(381)가 "1" 및 "2" 메모리 상태들을 각각 표현하는 2개의 클러스터 사이의 고정된 전류값이다. "2" 메모리 상태에 대한 필요한 조건은 브레이크 포인트(381)보다 작은 도전 전류를 갖는 것일 것이다. 소스 라인 바이어스가 없다면, 공급된 임계 전압 VT에 대한 모집단 분포는 실선의 곡선에 의해 주어질 것이다. 그러나, 소스 라인 바이어스 에러로 인해, 제어 게이트의 메모리 셀들 각각의 유효 임계 전압은 그라운드에 대한 공급 전압으로부터 소스 라인 바이어스 ΔV만큼 감소된다. 유사하게, 유효 드레인 전압도 또한 공급 전압으로부터 소스 라인 바이어스만큼 감소된다.
소스 라인 바이어스는 유효 전압에서 부족액을 보충하기 위하여 더 높은 공급 VT쪽으로 분포(파선)의 이동을 유발한다. 메모리 상태가 높을수록(더 낮은 전류) 이동이 많아질 것이다. 브레이크 포인트(381)가 소스 라인 에러 없는 경우에 대해 설계되면, 소스 라인 에러의 존재는 도전이 없는 영역에서 나타나도록 도전 전류들을 갖는 "1" 상태들의 일부 끝부분을 가질 것이며, 이것은 브레이크 포인트(381)보다 높은 것을 의미한다. 이것은 "1" 상태들(더 많은 도전)의 일부가 "2" 상태들(더 낮은 도전)로서 잘못 고정되는 것을 유발할 것이다.
로컬 소스 레벨로의 워드라인 전압 추적
이전 섹션들에 기술된 바와 같이, 메모리 밀도가 증가함에 따라, 조합된 총 메모리 셀 전류는 소스 전압(어레이 그라운드)이 전류 설계들에서 전압의 최대 여러 개의 10번째까지 7b 및 도 8에 관해 기술된 결과로서 생긴 감지 에러들로 평가되게 할 수 있다. 다중-평면 판독/검증 동작들에서, 각 평면은 각 평면의 임계 전압의 분포로 인해 상이한 어레이 그라운드 전위를 가질 수 있다. 표준 워드 라인 전압 바이어싱 방식들로, 감지 임계 전압들에서의 오프셋은 셀들이 도전 상태 또는 오프 상태에 있을 때의 사이가 클 것이다. 이들에서 오류 검출을 회피하기 위하여, 환경들은 소스 전위의 바운스가 밝혀지지 않는 한 임계 분포들 사이에 더 큰 분리를 필연적으로 요구한다.
이 섹션에서 제공된 실시예들은 판독 및 검증과 같은 감지 동작들에서 메모리 셀에 인가된 제어 게이트 전압 레벨들이 증가된 어레이 그라운드 전위를 추적하게 한다. 기존의 판독/검증 전압 생성기들을 수정할 필요 없이, 이 섹션에서 제공된 실시예들은 다이 크기 또는 전력 소비에 대한 상대적인 영향으로 이들 어레이 그라운드 및 다중-평면 동작 문제들을 해결하는데 도움을 주기 위해 이용될 수 있다.
이 섹션에서 제공된 기술들 외에도, 일종의 소스 레벨 또는 어레이 그라운드, 칩의 그라운드 레벨에 대한 바운스를 다루기 위한 다른 방법들이 미국 특허 번호 제 7,170,784호 및 제 7,173,854호와 본 출원과 동시에 출원된 Dana Lee, Nima Mokhlesi, 및 Deepak Chandra Sekar에 의한 발명이 명칭이 "Regulation of Source Potential to Combat Cell Source IR Drop"인 미국 특허 출원에 제공된다. 이들 다양한 방식들은 다양한 상대적인 이점들을 가지며, 이들 중 하나 이상이 특정 애플리케이션을 위해 조합될 수 있다는 점에서 상보적이고, 선택은 성능, 영역 레이아웃, 전력 소비에 대한 다양한 필요성들의 균형에 기초하여 설계 판단이며, 이것은 본 기술분야의 통상의 지식을 갖는 기술자에게 친숙할 것이다. 이러한 섹션의 실시예들은 양호한 응답 시간을 제공하고, 낮은 전류 당김을 가지고, 비교적 작은 다이 영역을 이용하고, 기존 전압 바이어스 회로에 대한 변경을 요구하지 않는다.
도 9는 워드 라인 전압이 어레이 세그먼트의 집합 소스에서 보여진 바운스를 추적하게 하는 회로의 예시적인 실시예를 도시한다. 제어 게이트 판독 전압(CGRV) 생성기(910)는 동작들 동안 이용되고 본 기술분야에서 발견되거나 개발될 수 있는 전압 레벨을 제공한다. 예를 들어, 미국 특허 출원 번호 제 11/618,541호 및 제 11/499,067호는 온도 보상을 포함하는 버전들을 기술한다. 출력 VCGRV는 노드 C에 제공되어 그로부터 다양한 평면들에 분포된다. 이 전압은 감지되는 셀에 선택된 워드 라인을 통해 바이어스 레벨을 제공하기 위해 이용된다. (감지 동작 동안 이들 판독 또는 검증 전압을 결합하는 다양한 스위치들 및 제어 회로는 여기에 명시적으로 도시되지 않았지만, 본 기술분야에 친숙한 것들 중 하나인 것으로 이해할 것이다.) 도 9의 예시적인 실시예는 평면에서의 VCGRV 수신된 값과 워드 라인들로의 이 전압의 공급 사이의 어떤 지점의 각 면에 로컬 VCGRV 추적 소자(940)를 추가한다.
본 기술이 평면 당 하나의 로컬 추적 소자(940)의 관점에서 주어진다는 것을 유념해야 한다. 다른 실시예들에서, 이것은 감지 처리들에 이용되는 다른 하부구조들에 대해 상이한 레벨들에서 구현될 수 있다. 예를 들어, 집합 소스 노드(35)에서 전체 구조적 블록을 함께 조정하기보다는, 더욱 정밀한 조정이 희망되는 경우에 개별 페이지가 또한 조정될 수 있다(즉, 복합 라인(40) 대신 도 7a의 소스 라인(34)의 각각을 조정함); 그러나, 이것은 증가된 회로 및 복잡도의 부담을 끼친다.
각 평면은 로컬 추적 회로를 가질 수 있으며, 이중 2개(9401, 9402)가 도시되어 있다. 각 추적 회로(940)는, 임의의 필요한 전력 공급 및 그라운드 접속들뿐만 아니라 평면에 대한 집합 소스 노드(35)(도 7a 참조)(또는 감지되는 페이지 또는 페이지에 대응하는 적당한 노드)에서 취해지는 로컬 어레이 그라운드 레벨 VCS과 노드 C로부터 공급된 VCGRV를 입력으로서 가질 것이다. 출력으로서, 추적 회로(940)는 보상된 제어 게이트 판독 전압 V'CGRV를 가질 것이며, 이것은 감지 동작에서 선택된 워드 라인 상에서 이용되도록 넘겨진다. 예시적인 실시예에서, 회로는 V'CGRV = VCGRV + VCS가 되도록 구성되고, V'CGRV는 활성 회로 소자에 대한 피드백 루프의 일부가 되어, 제어 전압들은 소스 레벨이 증가하는 것과 동일한 양만큼 보상될 것이다. 대안적인 버전들에서, 보상은 상이한 양, V'CGRV = VCGRV + cVCS을 추적하도록 변경될 수 있으며, 여기서 c는 어떤 상수이다; 예를 들어, c는 적은 부가 보상을 제공하는 것이 바람직한 경우, 또는 실제 셀 소스로부터 추적되는 VCS로 추가의 전압 강하가 있는 경우에 1보다 약간 더 크게 취해질 수 있다.
도 9의 실시예에서, 연산 증폭기(951)의 + 입력은, CGRV 생성기(910)로부터 공급되는 VCGRV와 집합 노드(35)로부터 공급되는 VCS 사이에 직렬로 저항 소자들 R3(945) 및 R4(947)의 쌍 사이의 노드 B에 의해 공급된다. 연산 증폭기(951)의 - 입력은, 연산 증폭기(951)의 출력과 그라운드 사이에 직렬로 접속되는 저항 소자 R1(941)과 R2(943) 사이의 노드 A로부터 취해지는 출력이 피드백 루프에 의해 공급된다.
예시적인 실시예에서, 저항 소자들 R1(941), R2(943), R3(945), 및 R4(947)은 모두 동일한 값을 가지도록 취해져서, 노드 B에서의 전압은 VB = (VCGRV + VCS)/2이고, 903 상의 출력 전압은 원하는 바와 같이 V'CGRV = 2VB = VCGRV + VCS이다. 예를 들어, 부가의 보상을 제공하기 위하여, 입력 전압들의 상이한 조합을 가지기 위해 다른 예들이 이용될 수 있다.
이러한 기본 실시예에서, 각 평면에 요구된 회로는 각 평면에 대한 레지스터의 2개의 쌍들과 1개의 연산 증폭기가다. 대안적으로, 저항기들 분할기들 대신, 용량성 분할기가 이용될 수 있다. 연산 증폭기는 본 기술분야에 친숙한 임의의 방식들에 의해 구현될 수 있다. 결과적으로, 레이아웃 영역에 대한 충격은 심각하지 않다. 전압 바이어싱된 구현, 결과로서 생긴 전류, 결과로서 생긴 전력으로서, 요건들도 역시 극미하다. 대안적으로, 임의의 소자들을 공급하기 위해 높은 전압 전력원은 필요하지 않다.
본 발명의 여러 양상이 특정 실시예에 대해 기술되었지만, 본 발명은 첨부된 특허청구범위의 전체 범위 내에서 보호가 부여된다는 것을 이해한다.

Claims (23)

  1. 병렬로 감지될 메모리 셀의 개별 페이지를 갖는 비휘발성 메모리 디바이스에서, 각 메모리 셀은 소스, 드레인, 전하 저장 유닛, 및 상기 드레인과 소스를 따라 도전 전류를 제어하기 위한 제어 게이트를 갖는, 상기 메모리 디바이스에 있어서,
    페이지에서 각 메모리 셀의 상기 소스에 결합된 페이지 소스 라인과,
    개별 페이지 소스 라인에 결합된 집합 노드(aggregate node)와,
    메모리 동작을 위해 선택 페이지의 페이지 소스 라인에 상기 집합 노드를 통해 결합된 소스 전압 제어 회로와,
    상기 페이지의 각 메모리 셀의 상기 제어 게이트에 결합된 워드 라인과,
    미리 결정된 워드 라인 전압을 제공하기 위한 워드 라인 전압 공급회로와,
    상기 워드 라인 전압 및 상기 집합 노드의 전압 레벨을 수신하도록 접속 가능하고 감지 동작 동안 출력 전압을 상기 워드 라인에 제공하도록 접속 가능한 소스 레벨 추적 회로로서, 상기 출력 전압을 제공하는 출력을 갖는 연산 증폭기를 포함하고, 상기 워드 라인 전압 및 상기 집합 노드 전압으로부터 도출된 전압을 수신하도록 접속된 제 1 입력을 가지며, 상기 출력으로부터의 피드백 루프에 의해 접속된 제 2 입력을 갖는, 상기 소스 레벨 추적 회로를
    포함하는, 비휘발성 메모리 디바이스.
  2. 제 1항에 있어서, 상기 소스 레벨 추적 회로는,
    상기 워드 라인 전압과 상기 집합 노드의 전압 레벨 사이에 직렬로 접속된 제 1 저항 소자 및 제 2 저항 소자로서, 상기 제 1 입력은 상기 제 1 저항 소자와 제 2 저항 소자 사이의 노드를 통해 접속되는, 상기 제 1 저항 소자와 제 2 저항 소자를 더 포함하는, 비휘발성 메모리 디바이스.
  3. 제 2항에 있어서, 상기 소스 레벨 추적 회로는,
    상기 출력과 그라운드 사이에 직렬로 접속된 제 3 저항 소자 및 제 4 저항 소자로서, 상기 제 2 입력은 상기 제 3 저항 소자와 제 4 저항 소자 사이의 노드를 통해 접속되는, 상기 제 3 저항 소자 및 제 4 저항 소자를 더 포함하는, 비휘발성 메모리 디바이스.
  4. 제 3항에 있어서, 상기 제 1, 제 2, 제 3 및 제 4 저항 소자는 필수적으로 동일한 저항값을 갖도록 형성되는, 비휘발성 메모리 디바이스.
  5. 제 3항에 있어서, 상기 제 1, 제 2, 제 3 및 제 4 저항 소자는 이들이 모두 필수적으로 동일한 저항값을 갖지 않도록 형성되는, 비휘발성 메모리 디바이스.
  6. 제 1항에 있어서, 상기 소스 레벨 추적 회로는,
    상기 워드 라인 전압과 상기 집합 노드의 전압 레벨 사이에 직렬로 접속된 제 1 용량성 소자 및 제 2 용량성 소자로서, 상기 제 1 입력은 상기 제 1 저항 소자와 제 2 저항 소자 사이의 노드를 통해 접속되는, 상기 제 1 용량성 소자 및 제 2 용량성 소자와,
    상기 출력과 그라운드 사이에 직렬로 접속된 제 3 용량성 소자 및 제 4 용량성 소자로서, 상기 제 2 입력은 상기 제 3 저항 소자와 제 4 저항 소자 사이의 노드를 통해 접속되는, 상기 제 3 용량성 소자 및 제 4 용량성 소자를
    더 포함하는, 비휘발성 메모리 디바이스.
  7. 제 1항에 있어서, 출력 전압은 워드 라인 전압과 상기 집합 노드의 전압 레벨의 미리 결정된 비의 합과 동일한, 비휘발성 메모리 디바이스.
  8. 제 7항에 있어서, 출력 전압은 워드 라인 전압과 상기 집합 노드의 전압 레벨의 합과 동일한, 비휘발성 메모리 디바이스.
  9. 제 1항에 있어서, 상기 감지 동작은 판독 동작인, 비휘발성 메모리 디바이스.
  10. 제 1항에 있어서, 상기 감지 동작은 검증 동작인, 비휘발성 메모리 디바이스.
  11. 삭제
  12. 병렬로 감지될 메모리 셀의 개별 페이지를 갖는 비휘발성 메모리 디바이스에서, 각 메모리 셀은 소스, 드레인, 전하 저장 유닛, 및 상기 드레인과 소스를 따라 도전 전류를 제어하기 위한 제어 게이트를 갖는, 상기 메모리 디바이스에 있어서,
    페이지에서 각 메모리 셀의 상기 소스에 결합된 페이지 소스 라인과,
    개별 페이지 소스 라인에 결합된 집합 노드와,
    메모리 동작을 위해 상기 집합 노드를 통해 선택된 페이지의 페이지 소스 라인에 결합된 소스 전압 제어 회로와,
    상기 페이지의 각 메모리 셀의 상기 제어 게이트에 결합된 워드 라인과,
    미리 결정된 워드 라인 전압을 제공하기 위한 워드 라인 전압 공급회로와,
    상기 워드 라인 전압 및 상기 집합 노드의 전압 레벨을 수신하도록 접속 가능하고 감지 동작 동안 출력 전압을 상기 워드 라인에 제공하도록 접속 가능한 소스 레벨 추적 회로로서, 연산 증폭기를 포함하여, 출력 전압은 상기 집합 노드의 전압 레벨을 추적하기 위한 양만큼 오프셋된 워드 라인 전압인, 상기 소스 레벨 추적 회로를
    포함하는, 비휘발성 메모리 디바이스.
  13. 제 12항에 있어서, 출력 전압은 상기 워드 라인 전압과 소스 노드에 대한 상기 집합 노드의 전압 레벨의 미리 결정된 비의 합과 동일한, 비휘발성 메모리 디바이스.
  14. 제 13항에 있어서, 출력 전압은 상기 워드 라인 전압과 상기 집합 노드의 전압 레벨의 합과 동일한, 비휘발성 메모리 디바이스.
  15. 제 12항에 있어서, 상기 감지 동작은 판독 동작인, 비휘발성 메모리 디바이스.
  16. 제 12항에 있어서, 상기 감지 동작은 검증 동작인, 비휘발성 메모리 디바이스.
  17. 삭제
  18. 병렬로 감지될 메모리 셀의 개별 페이지를 갖는 비휘발성 메모리 디바이스에서, 각 메모리 셀은 소스, 드레인, 전하 저장 유닛, 및 상기 드레인과 소스를 따라 도전 전류를 제어하기 위한 제어 게이트를 갖는, 메모리 셀의 페이지를 감지하는 방법에 있어서,
    페이지 소스 라인을 제공하는 단계와,
    상기 페이지 라인 소스 라인에 상기 페이지의 각 메모리 셀의 상기 소스를 결합하는 단계와,
    개별 페이지 소스 라인들에 결합된 집합 노드를 제공하는 단계와,
    감지 동작을 위해 소스 전압 제어 회로에 상기 집합 노드를 결합하는 단계와,
    워드 라인을 제공하는 단계와,
    상기 페이지의 각 메모리 셀의 상기 제어 게이트에 상기 워드 라인을 결합하는 단계와,
    미리 결정된 워드 라인 전압을 제공하는 단계와,
    소스 레벨 추적 회로에서 상기 워드 라인 전압 및 상기 집합 노드의 전압 레벨을 수신하는 단계와,
    상기 소스 레벨 추적 회로로부터의 출력 전압을 상기 워드 라인에 제공하는 단계로서, 상기 소스 레벨 추적 회로는 연산 증폭기를 포함하여, 상기 출력 전압은 상기 집합 노드의 전압 레벨을 추적하기 위한 양만큼 오프셋된 상기 워드 라인 전압인, 상기 출력 전압 제공 단계를
    포함하는, 메모리 셀의 페이지 감지 방법.
  19. 제 18항에 있어서, 출력 전압은 상기 워드 라인 전압과 소스 노드에 대한 상기 집합 노드의 전압 레벨의 미리 결정된 비의 합과 동일한, 메모리 셀의 페이지 감지 방법.
  20. 제 19항에 있어서, 출력 전압은 상기 워드 라인 전압과 상기 집합 노드의 전압 레벨의 합과 동일한, 메모리 셀의 페이지 감지 방법.
  21. 제 18항에 있어서, 상기 감지 동작은 판독 동작인, 메모리 셀의 페이지 감지 방법.
  22. 제 18항에 있어서, 상기 감지 동작은 검증 동작인, 메모리 셀의 페이지 감지 방법.
  23. 삭제
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