JP3199902B2 - 電気的に書換え可能な不揮発性メモリ - Google Patents
電気的に書換え可能な不揮発性メモリInfo
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- Japan
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- reset signal
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- lines
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Links
- 238000007599 discharging Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/20—Initialising; Data preset; Chip identification
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、選択ゲートＭＯＳト
ランジスタ、制御ゲートＭＯＳトランジスタ、ワード
線、制御線、ビット線などで構成されるメモリセルを有
する電気的に書換え可能な不揮発性メモリ、即ち、ＥＥ
ＰＲＯＭに関する。
ランジスタ、制御ゲートＭＯＳトランジスタ、ワード
線、制御線、ビット線などで構成されるメモリセルを有
する電気的に書換え可能な不揮発性メモリ、即ち、ＥＥ
ＰＲＯＭに関する。
【０００２】
【従来の技術】従来、図２に示すようなＥＥＰＲＯＭの
メモリセル１において、消去時には選択されたワード線
１０１と制御線１１１およびその両者により選択された
制御ゲート１３１が高電圧（２０Ｖ）になるよう設定さ
れており、書き込み時には選択されたワード線１０１と
ビット線１２１およびその両者により選択された制御ゲ
ートＭＯＳトランジスタ１２のドレイン１３２が高電圧
になるよう設定されている。消去および書き込みの終了
時には高電圧の供給を停止し、消去終了時にはそれまで
選択されていた制御線１１１と制御ゲート１３１が、書
き込み終了時にはそれまで選択されていたビット線１２
１と制御ゲートＭＯＳトランジスタ１２のドレイン１３
２が選択された状態のまま、一定時間（数μＳ）高電圧
の供給源をグラウンドレベル（０Ｖ）にすることによっ
て、消去終了時には選択された制御線１１１と制御ゲー
ト１３１が、書き込み終了時には選択されたビット線１
２１と制御ゲートＭＯＳトランジスタ１２のドレイン１
３２がディスチャージされる。
メモリセル１において、消去時には選択されたワード線
１０１と制御線１１１およびその両者により選択された
制御ゲート１３１が高電圧（２０Ｖ）になるよう設定さ
れており、書き込み時には選択されたワード線１０１と
ビット線１２１およびその両者により選択された制御ゲ
ートＭＯＳトランジスタ１２のドレイン１３２が高電圧
になるよう設定されている。消去および書き込みの終了
時には高電圧の供給を停止し、消去終了時にはそれまで
選択されていた制御線１１１と制御ゲート１３１が、書
き込み終了時にはそれまで選択されていたビット線１２
１と制御ゲートＭＯＳトランジスタ１２のドレイン１３
２が選択された状態のまま、一定時間（数μＳ）高電圧
の供給源をグラウンドレベル（０Ｖ）にすることによっ
て、消去終了時には選択された制御線１１１と制御ゲー
ト１３１が、書き込み終了時には選択されたビット線１
２１と制御ゲートＭＯＳトランジスタ１２のドレイン１
３２がディスチャージされる。
【０００３】
【発明が解決しようとする課題】しかし従来のＥＥＰＲ
ＯＭでは、消去中および書き込み中にパワーオフする
と、パワーオン後は、パワーオフ直前まで選択されてい
たワード線はグラウンドレベルになり、パワーオフ直前
まで選択されていた制御線またはビット線は解放（ハイ
インピーダンス）となるため、制御線と制御ゲートまた
はビット線と制御ゲートＭＯＳトランジスタのドレイン
に高電圧による電荷が残留し、誤消去、誤書き込みおよ
び誤読み出しが発生するという課題があった。
ＯＭでは、消去中および書き込み中にパワーオフする
と、パワーオン後は、パワーオフ直前まで選択されてい
たワード線はグラウンドレベルになり、パワーオフ直前
まで選択されていた制御線またはビット線は解放（ハイ
インピーダンス）となるため、制御線と制御ゲートまた
はビット線と制御ゲートＭＯＳトランジスタのドレイン
に高電圧による電荷が残留し、誤消去、誤書き込みおよ
び誤読み出しが発生するという課題があった。
【０００４】そこで、この発明の目的は、従来のこのよ
うな課題を解決するため、消去中および書き込み中のパ
ワーオフにより残留した高電圧による電荷をパワーオン
時にディスチャージし、誤消去、誤書き込みおよび誤読
み出しを防止する機能を有することを特徴とするＥＥＰ
ＲＯＭを得ることである。
うな課題を解決するため、消去中および書き込み中のパ
ワーオフにより残留した高電圧による電荷をパワーオン
時にディスチャージし、誤消去、誤書き込みおよび誤読
み出しを防止する機能を有することを特徴とするＥＥＰ
ＲＯＭを得ることである。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、この発明は、パワーオン時リセット信号を出力する
リセット回路と、前記リセット信号の期間一定電圧を出
力するバイアス回路と、前記リセット信号の期間前記一
定電圧で全ワード線を選択・駆動するドライバと、前記
リセット信号の期間全制御線および全ビット線をディス
チャージするディスチャージ回路を有する構成とし、消
去中および書き込み中のパワーオフにより残留した高電
圧による電荷をパワーオン時にディスチャージし、誤消
去、誤書き込みおよび誤読み出しを防止する機能が図れ
るようにした。
に、この発明は、パワーオン時リセット信号を出力する
リセット回路と、前記リセット信号の期間一定電圧を出
力するバイアス回路と、前記リセット信号の期間前記一
定電圧で全ワード線を選択・駆動するドライバと、前記
リセット信号の期間全制御線および全ビット線をディス
チャージするディスチャージ回路を有する構成とし、消
去中および書き込み中のパワーオフにより残留した高電
圧による電荷をパワーオン時にディスチャージし、誤消
去、誤書き込みおよび誤読み出しを防止する機能が図れ
るようにした。
【０００６】
【作用】上記のように構成されたＥＥＰＲＯＭにおいて
は、パワーオン時にリセット回路から出力されるリセッ
ト信号の期間、ドライバはバイアス回路から得られる一
定電圧で全ワード線を選択・駆動し、ディスチャージ回
路は制御ゲートおよびビット線をディスチャージするよ
うに作動して、誤消去、誤書き込みおよび誤読み出しを
防止することとなる。
は、パワーオン時にリセット回路から出力されるリセッ
ト信号の期間、ドライバはバイアス回路から得られる一
定電圧で全ワード線を選択・駆動し、ディスチャージ回
路は制御ゲートおよびビット線をディスチャージするよ
うに作動して、誤消去、誤書き込みおよび誤読み出しを
防止することとなる。
【０００７】
【実施例】以下に、この発明の実施例を図に基づいて説
明する。図１は、本発明を具体化した実施例で、４つの
メモリセル１を持つＥＥＰＲＯＭのブロック図であり、
ここではメモリセル１のほかリセット回路２とバイアス
回路３とドライバ４と２つのディスチャージ回路５で構
成されている。。
明する。図１は、本発明を具体化した実施例で、４つの
メモリセル１を持つＥＥＰＲＯＭのブロック図であり、
ここではメモリセル１のほかリセット回路２とバイアス
回路３とドライバ４と２つのディスチャージ回路５で構
成されている。。
【０００８】図２は４つのメモリセル１の内部を示した
回路図であり、従来のＥＥＰＲＯＭと同じである。制御
線１１１には選択ゲートＭＯＳトランジスタ１０が接続
され、ビット線１２１には選択ゲートＭＯＳトランジス
タ１１が接続され、さらに制御ゲートＭＯＳトランジス
タ１２とで構成されている。
回路図であり、従来のＥＥＰＲＯＭと同じである。制御
線１１１には選択ゲートＭＯＳトランジスタ１０が接続
され、ビット線１２１には選択ゲートＭＯＳトランジス
タ１１が接続され、さらに制御ゲートＭＯＳトランジス
タ１２とで構成されている。
【０００９】図３はドライバ４の内部を示した回路図で
あり、ここではデコーダ４０と２つのＭＯＳトランジス
タ４１で構成されている。図４はディスチャージ回路５
の内部を示した回路図であり、ここでは制御線１１１と
グラウンドの間に２つのＭＯＳトランジスタが直列に接
続され、ビット線１２１とグラウンドの間に２つのＭＯ
Ｓトランジスタが直列に接続され、計４つのＭＯＳトラ
ンジスタで構成されている。
あり、ここではデコーダ４０と２つのＭＯＳトランジス
タ４１で構成されている。図４はディスチャージ回路５
の内部を示した回路図であり、ここでは制御線１１１と
グラウンドの間に２つのＭＯＳトランジスタが直列に接
続され、ビット線１２１とグラウンドの間に２つのＭＯ
Ｓトランジスタが直列に接続され、計４つのＭＯＳトラ
ンジスタで構成されている。
【００１０】パワーオン時リセット回路２はリセット信
号２０１を一定時間（数μＳ）出力する。バイアス回路
３はリセット信号２０１が入力されると一定電圧（２
Ｖ）を３０１に出力する。ドライバ４内部はリセット信
号２０１が入力されると全ワード線を選択する機能を持
つデコーダ４０の働きにより４０１および４０２にはロ
ジックハイレベルである電源電圧が出力され２つのＭＯ
Ｓトランジスタ４１のソースに供給される。２つのＭＯ
Ｓトランジスタ４１のゲート３０１にはバイアス回路３
から出力された一定電圧が供給されているので２つのＭ
ＯＳトランジスタ４１のドレインであるワード線１０１
とワード線１０２にはバイアス回路３から供給された一
定電圧に等しい電圧が出力される。すなわち全ワード線
が一定電圧で選択・駆動される。その結果４つのメモリ
セル１の選択ゲートＭＯＳトランジスタ１０はオンする
ので、制御線１１１と制御ゲート１３１とは導通状態と
なる。
号２０１を一定時間（数μＳ）出力する。バイアス回路
３はリセット信号２０１が入力されると一定電圧（２
Ｖ）を３０１に出力する。ドライバ４内部はリセット信
号２０１が入力されると全ワード線を選択する機能を持
つデコーダ４０の働きにより４０１および４０２にはロ
ジックハイレベルである電源電圧が出力され２つのＭＯ
Ｓトランジスタ４１のソースに供給される。２つのＭＯ
Ｓトランジスタ４１のゲート３０１にはバイアス回路３
から出力された一定電圧が供給されているので２つのＭ
ＯＳトランジスタ４１のドレインであるワード線１０１
とワード線１０２にはバイアス回路３から供給された一
定電圧に等しい電圧が出力される。すなわち全ワード線
が一定電圧で選択・駆動される。その結果４つのメモリ
セル１の選択ゲートＭＯＳトランジスタ１０はオンする
ので、制御線１１１と制御ゲート１３１とは導通状態と
なる。
【００１１】同様に選択ゲートＭＯＳトランジスタ１１
もオンするので、ビット線１２１と制御ゲートＭＯＳト
ランジスタ１２のドレイン１３２とは導通状態となる。
ディスチャージ回路５はリセット信号２０１が入力され
るとディスチャージ動作を開始し、制御線１１１と１１
２、ビット線１２１と１２２はグラウンドレベルに引っ
張られて、ディスチャージされるのである。すなわち全
制御線と全制御ゲートと全ビット線と全制御ＭＯＳトラ
ンジスタのドレインがディスチャージされるのである。
もオンするので、ビット線１２１と制御ゲートＭＯＳト
ランジスタ１２のドレイン１３２とは導通状態となる。
ディスチャージ回路５はリセット信号２０１が入力され
るとディスチャージ動作を開始し、制御線１１１と１１
２、ビット線１２１と１２２はグラウンドレベルに引っ
張られて、ディスチャージされるのである。すなわち全
制御線と全制御ゲートと全ビット線と全制御ＭＯＳトラ
ンジスタのドレインがディスチャージされるのである。
【００１２】ディスチャージはリセット信号の期間（数
μＳ）継続される。この時全ワード線を選択するため、
制御線およびビット線を介してメモリセル間の短絡が発
生するが、ロジックハイレベルである電源電圧でなくプ
ログラム可能な最低電圧よりも低いバイアス回路の一定
電圧（２Ｖ）で全ワード線を選択・駆動するので、短絡
による誤消去、誤書き込みは発生しない。
μＳ）継続される。この時全ワード線を選択するため、
制御線およびビット線を介してメモリセル間の短絡が発
生するが、ロジックハイレベルである電源電圧でなくプ
ログラム可能な最低電圧よりも低いバイアス回路の一定
電圧（２Ｖ）で全ワード線を選択・駆動するので、短絡
による誤消去、誤書き込みは発生しない。
【００１３】
【発明の効果】この発明は、以上説明したように、パワ
ーオン時リセット信号を出力するリセット回路と、前記
リセット信号の期間一定電圧を出力するバイアス回路
と、前記リセット信号の期間前記一定電圧で全ワード線
を選択駆動するドライバと、前記リセット信号の期間全
制御線および全ビット線をディスチャージするディスチ
ャージ回路という構成としたので、消去中および書き込
み中のパワーオフにより残留した高電圧による電荷をパ
ワーオン時にディスチャージし誤消去、誤書き込みおよ
び誤読み出しを防止する効果がある。
ーオン時リセット信号を出力するリセット回路と、前記
リセット信号の期間一定電圧を出力するバイアス回路
と、前記リセット信号の期間前記一定電圧で全ワード線
を選択駆動するドライバと、前記リセット信号の期間全
制御線および全ビット線をディスチャージするディスチ
ャージ回路という構成としたので、消去中および書き込
み中のパワーオフにより残留した高電圧による電荷をパ
ワーオン時にディスチャージし誤消去、誤書き込みおよ
び誤読み出しを防止する効果がある。
【図面の簡単な説明】
【図１】本発明のＥＥＰＲＯＭのブロック図である。
【図２】従来のＥＥＰＲＯＭのメモリセルの回路図であ
る。
る。
【図３】ドライバの回路図である。
【図４】ディスチャージ回路の回路図である。
１ メモリセル ２ リセット回路 ３ バイアス回路 ４ ドライバ ５ ディスチャージ回路
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/06 H01L 21/8247 H01L 27/115
Claims (1)
- 【請求項１】 すくなくとも制御ゲートＭＯＳトランジ
スタよりなる複数のメモリセルと、前記各々のメモリセ
ルの電気的書き込み読み出しを行うための選択ゲートＭ
ＯＳトランジスタ、ワード線、制御線、ビット線で構成
される電気的に書換え可能な不揮発性メモリにおいて、 パワーオン時リセット信号を出力するリセット回路と、
前記リセット信号の期間一定電圧を出力するバイアス回
路と、前記リセット信号の期間前記一定電圧で前記メモ
リセルの全ワード線を選択・駆動するドライバと、前記
リセット信号の期間前記各メモリセルの全制御線および
全ビット線をディスチャージするディスチャージ回路と
からなることを特徴とする電気的書換え可能な不揮発性
メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10294493A JP3199902B2 (ja) | 1993-04-28 | 1993-04-28 | 電気的に書換え可能な不揮発性メモリ |
| US08/232,613 US5502679A (en) | 1993-04-28 | 1994-04-25 | Electrically erasable nonvolatile memory having discharging circuits |
| US08/620,891 US5638325A (en) | 1993-04-28 | 1996-03-22 | Circuitry for resetting an electrically erasable memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10294493A JP3199902B2 (ja) | 1993-04-28 | 1993-04-28 | 電気的に書換え可能な不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06309889A JPH06309889A (ja) | 1994-11-04 |
| JP3199902B2 true JP3199902B2 (ja) | 2001-08-20 |
Family
ID=14340941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10294493A Expired - Lifetime JP3199902B2 (ja) | 1993-04-28 | 1993-04-28 | 電気的に書換え可能な不揮発性メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5502679A (ja) |
| JP (1) | JP3199902B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5627788A (en) * | 1995-05-05 | 1997-05-06 | Intel Corporation | Memory unit with bit line discharger |
| US6992938B1 (en) | 2001-12-06 | 2006-01-31 | Virage Logic Corporation | Methods and apparatuses for test circuitry for a dual-polarity non-volatile memory cell |
| US6788574B1 (en) | 2001-12-06 | 2004-09-07 | Virage Logic Corporation | Electrically-alterable non-volatile memory cell |
| US6842375B1 (en) * | 2001-12-06 | 2005-01-11 | Virage Logic Corporation | Methods and apparatuses for maintaining information stored in a non-volatile memory cell |
| US7130213B1 (en) | 2001-12-06 | 2006-10-31 | Virage Logic Corporation | Methods and apparatuses for a dual-polarity non-volatile memory cell |
| US6909639B2 (en) * | 2003-04-22 | 2005-06-21 | Nexflash Technologies, Inc. | Nonvolatile memory having bit line discharge, and method of operation thereof |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2504743B2 (ja) * | 1985-03-18 | 1996-06-05 | 日本電気株式会社 | 半導体記憶装置 |
| US5138575A (en) * | 1988-12-19 | 1992-08-11 | Fujitsu Limited | Electricaly erasable and programmable read only memory with a discharge device |
-
1993
- 1993-04-28 JP JP10294493A patent/JP3199902B2/ja not_active Expired - Lifetime
-
1994
- 1994-04-25 US US08/232,613 patent/US5502679A/en not_active Expired - Lifetime
-
1996
- 1996-03-22 US US08/620,891 patent/US5638325A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06309889A (ja) | 1994-11-04 |
| US5502679A (en) | 1996-03-26 |
| US5638325A (en) | 1997-06-10 |
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