JPH06309889A - 電気的に書換え可能な不揮発性メモリ - Google Patents
電気的に書換え可能な不揮発性メモリInfo
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/20—Initialising; Data preset; Chip identification
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
残留した高電圧による電荷をパワーオン時にディスチャ
ージし、誤消去・誤書き込みおよび誤読み出しを防止す
る。 【構成】 パワーオン時リセット信号を出力するリセッ
ト回路2と、リセット信号の期間一定電圧を出力するバ
イアス回路3と、リセット信号の期間一定電圧で全ワー
ド線を選択・駆動するドライバ4と、リセット信号の期
間全制御線および全ビット線をディスチャージするディ
スチャージ回路5とからなる。
Description
ランジスタ、制御ゲートMOSトランジスタ、ワード
線、制御線、ビット線などで構成されるメモリセルを有
する電気的に書換え可能な不揮発性メモリ、即ち、EE
PROMに関する。
メモリセル1において、消去時には選択されたワード線
101と制御線111およびその両者により選択された
制御ゲート131が高電圧(20V)になるよう設定さ
れており、書き込み時には選択されたワード線101と
ビット線121およびその両者により選択された制御ゲ
ートMOSトランジスタ12のドレイン132が高電圧
になるよう設定されている。消去および書き込みの終了
時には高電圧の供給を停止し、消去終了時にはそれまで
選択されていた制御線111と制御ゲート131が、書
き込み終了時にはそれまで選択されていたビット線12
1と制御ゲートMOSトランジスタ12のドレイン13
2が選択された状態のまま、一定時間(数μS)高電圧
の供給源をグラウンドレベル(0V)にすることによっ
て、消去終了時には選択された制御線111と制御ゲー
ト131が、書き込み終了時には選択されたビット線1
21と制御ゲートMOSトランジスタ12のドレイン1
32がディスチャージされる。
OMでは、消去中および書き込み中にパワーオフする
と、パワーオン後は、パワーオフ直前まで選択されてい
たワード線はグラウンドレベルになり、パワーオフ直前
まで選択されていた制御線またはビット線は解放(ハイ
インピーダンス)となるため、制御線と制御ゲートまた
はビット線と制御ゲートMOSトランジスタのドレイン
に高電圧による電荷が残留し、誤消去、誤書き込みおよ
び誤読み出しが発生するという課題があった。
うな課題を解決するため、消去中および書き込み中のパ
ワーオフにより残留した高電圧による電荷をパワーオン
時にディスチャージし、誤消去、誤書き込みおよび誤読
み出しを防止する機能を有することを特徴とするEEP
ROMを得ることである。
に、この発明は、パワーオン時リセット信号を出力する
リセット回路と、前記リセット信号の期間一定電圧を出
力するバイアス回路と、前記リセット信号の期間前記一
定電圧で全ワード線を選択・駆動するドライバと、前記
リセット信号の期間全制御線および全ビット線をディス
チャージするディスチャージ回路を有する構成とし、消
去中および書き込み中のパワーオフにより残留した高電
圧による電荷をパワーオン時にディスチャージし、誤消
去、誤書き込みおよび誤読み出しを防止する機能が図れ
るようにした。
は、パワーオン時にリセット回路から出力されるリセッ
ト信号の期間、ドライバはバイアス回路から得られる一
定電圧で全ワード線を選択・駆動し、ディスチャージ回
路は制御ゲートおよびビット線をディスチャージするよ
うに作動して、誤消去、誤書き込みおよび誤読み出しを
防止することとなる。
明する。図1は、本発明を具体化した実施例で、4つの
メモリセル1を持つEEPROMのブロック図であり、
ここではメモリセル1のほかリセット回路2とバイアス
回路3とドライバ4と2つのディスチャージ回路5で構
成されている。。
回路図であり、従来のEEPROMと同じである。制御
線111には選択ゲートMOSトランジスタ10が接続
され、ビット線121には選択ゲートMOSトランジス
タ11が接続され、さらに制御ゲートMOSトランジス
タ12とで構成されている。
あり、ここではデコーダ40と2つのMOSトランジス
タ41で構成されている。図4はディスチャージ回路5
の内部を示した回路図であり、ここでは制御線111と
グラウンドの間に2つのMOSトランジスタが直列に接
続され、ビット線121とグラウンドの間に2つのMO
Sトランジスタが直列に接続され、計4つのMOSトラ
ンジスタで構成されている。
号201を一定時間(数μS)出力する。バイアス回路
3はリセット信号201が入力されると一定電圧(2
V)を301に出力する。ドライバ4内部はリセット信
号201が入力されると全ワード線を選択する機能を持
つデコーダ40の働きにより401および402にはロ
ジックハイレベルである電源電圧が出力され2つのMO
Sトランジスタ41のソースに供給される。2つのMO
Sトランジスタ41のゲート301にはバイアス回路3
から出力された一定電圧が供給されているので2つのM
OSトランジスタ41のドレインであるワード線101
とワード線102にはバイアス回路3から供給された一
定電圧に等しい電圧が出力される。すなわち全ワード線
が一定電圧で選択・駆動される。その結果4つのメモリ
セル1の選択ゲートMOSトランジスタ10はオンする
ので、制御線111と制御ゲート131とは導通状態と
なる。
もオンするので、ビット線121と制御ゲートMOSト
ランジスタ12のドレイン132とは導通状態となる。
ディスチャージ回路5はリセット信号201が入力され
るとディスチャージ動作を開始し、制御線111と11
2、ビット線121と122はグラウンドレベルに引っ
張られて、ディスチャージされるのである。すなわち全
制御線と全制御ゲートと全ビット線と全制御MOSトラ
ンジスタのドレインがディスチャージされるのである。
μS)継続される。この時全ワード線を選択するため、
制御線およびビット線を介してメモリセル間の短絡が発
生するが、ロジックハイレベルである電源電圧でなくプ
ログラム可能な最低電圧よりも低いバイアス回路の一定
電圧(2V)で全ワード線を選択・駆動するので、短絡
による誤消去、誤書き込みは発生しない。
ーオン時リセット信号を出力するリセット回路と、前記
リセット信号の期間一定電圧を出力するバイアス回路
と、前記リセット信号の期間前記一定電圧で全ワード線
を選択駆動するドライバと、前記リセット信号の期間全
制御線および全ビット線をディスチャージするディスチ
ャージ回路という構成としたので、消去中および書き込
み中のパワーオフにより残留した高電圧による電荷をパ
ワーオン時にディスチャージし誤消去、誤書き込みおよ
び誤読み出しを防止する効果がある。
る。
Claims (1)
- 【請求項1】 選択ゲートMOSトランジスタ、制御ゲ
ートMOSトランジスタ、ワード線、制御線、ビット線
で構成される電気的に書換え可能な不揮発性メモリセル
を有する電気的に書換え可能な不揮発性メモリにおい
て、パワーオン時リセット信号を出力するリセット回路
と、前記リセット信号の期間一定電圧を出力するバイア
ス回路と、前記リセット信号の期間前記一定電圧で前記
メモリセルの全ワード線を選択・駆動するドライバと、
前記リセット信号の期間前記メモリセルの全制御線およ
び全ビット線をディスチャージするディスチャージ回路
とからなることを特徴とする電気的書換え可能な不揮発
性メモリ。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10294493A JP3199902B2 (ja) | 1993-04-28 | 1993-04-28 | 電気的に書換え可能な不揮発性メモリ |
US08/232,613 US5502679A (en) | 1993-04-28 | 1994-04-25 | Electrically erasable nonvolatile memory having discharging circuits |
US08/620,891 US5638325A (en) | 1993-04-28 | 1996-03-22 | Circuitry for resetting an electrically erasable memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10294493A JP3199902B2 (ja) | 1993-04-28 | 1993-04-28 | 電気的に書換え可能な不揮発性メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06309889A true JPH06309889A (ja) | 1994-11-04 |
JP3199902B2 JP3199902B2 (ja) | 2001-08-20 |
Family
ID=14340941
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10294493A Expired - Lifetime JP3199902B2 (ja) | 1993-04-28 | 1993-04-28 | 電気的に書換え可能な不揮発性メモリ |
Country Status (2)
Country | Link |
---|---|
US (2) | US5502679A (ja) |
JP (1) | JP3199902B2 (ja) |
Families Citing this family (6)
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US6788574B1 (en) | 2001-12-06 | 2004-09-07 | Virage Logic Corporation | Electrically-alterable non-volatile memory cell |
US6992938B1 (en) | 2001-12-06 | 2006-01-31 | Virage Logic Corporation | Methods and apparatuses for test circuitry for a dual-polarity non-volatile memory cell |
US7130213B1 (en) * | 2001-12-06 | 2006-10-31 | Virage Logic Corporation | Methods and apparatuses for a dual-polarity non-volatile memory cell |
US6842375B1 (en) * | 2001-12-06 | 2005-01-11 | Virage Logic Corporation | Methods and apparatuses for maintaining information stored in a non-volatile memory cell |
US6909639B2 (en) * | 2003-04-22 | 2005-06-21 | Nexflash Technologies, Inc. | Nonvolatile memory having bit line discharge, and method of operation thereof |
Family Cites Families (2)
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---|---|---|---|---|
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US5138575A (en) * | 1988-12-19 | 1992-08-11 | Fujitsu Limited | Electricaly erasable and programmable read only memory with a discharge device |
-
1993
- 1993-04-28 JP JP10294493A patent/JP3199902B2/ja not_active Expired - Lifetime
-
1994
- 1994-04-25 US US08/232,613 patent/US5502679A/en not_active Expired - Lifetime
-
1996
- 1996-03-22 US US08/620,891 patent/US5638325A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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JP3199902B2 (ja) | 2001-08-20 |
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