JP3768251B2 - 半導体集積回路メモリ装置 - Google Patents
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Description
【発明の背景】
本発明は一般に、ページ指定消去アーキテクチャを有するフラッシュ電気的消去可能プログラマブル読出専用メモリ(EEPROM)セルのアレイなどのフローティングゲートメモリ装置に関する。より特定的には、本発明は、耐久性を大きくしかつ性能を向上するために複数の独立したアレイ接地回路を含むページ指定消去を有するフラッシュEEPROMセルのアレイのための改良されたアーキテクチャに関する。
【0002】
【先行技術の説明】
1991年12月31日発行のサメール・エス・ハダド(Sameer S. Haddad)らへの米国特許第5,077,691 号には、負ゲート電圧消去動作を有するフラッシュEEPROMアレイが開示される。'691特許は本発明と同一の譲受人に譲渡され、そのすべてがここに引用により援用される。正の消去電圧をフラッシュEEPROM中のすべてのメモリセルのソース領域にソース共通線を介して同時に与える代わりに、負の消去電圧をワード線を介して制御ゲートに与えることによって得られる利点の1つは、チップのメモリセルすべてを同時に消去しなければならない代わりに1行ごとに消去を選択的に行なうことができることである。好ましくは、1セクタを規定する各グループがページ選択可能な消去ブロックを与えるように行のグループが形成される。たとえば、大きな数からなるメモリアレイでは、N×M(つまり1000以上)個のかかるメモリセルは典型的にはN×Mマトリックス形状で1つの集積回路チップ上に形成され、Nは列の数に相当し、Mは行の数に相当する。このマトリックスが100万個(つまり1024×1024)のセルを有すると仮定すれば、各128行からなるグループはマトリックスを8つのセクタに分割するように協働して形成され得る。さらに、各セクタは2つのセグメント(左セクタおよび右セクタ)に分割され得る。したがって、メモリアレイは典型的には16の半セクタから形成され得る。したがって、メモリアレイはすべてのメモリセルを同時に消去するのではなくて、所与の数の半セクタについて半セクタごとに選択的に消去され得る。
【0003】
1992年6月30日発行のアントニオ・ジェイ・モンタルボ(Antonio J. Montalvo )らへの米国特許第5,126,808 号には、ページ指定消去アーキテクチャを有するフラッシュEEPROMアレイが開示される。この'808特許は本発明と同一の譲受人に譲渡され、その全体がここに引用によって援用される。このページ指定消去アーキテクチャを用いると、ページの消去の間に相対的に高い−12ボルトの負電位が数百ミリ秒の間選択されたページのワード線を介してトランジスタセルのすべての制御ゲートに与えられる。さらに、選択されたページ中のトランジスタセルのソース領域は約+5.5ボルトの正電圧へと引き上げられ、そのドレイン領域はフローティングすることが可能となる。代替的に、1つの行を選択的に消去するために、選択されたページ中の1つのワード線のみに負電圧を加えることもできる。選択されないすべてのページについては、ワード線に0ボルトが加えられる。先行技術のアーキテクチャの問題点は、選択されたページの消去の間に選択されないページのトランジスタセルもなお妨害されることである。これは、選択されないページ中のワード線は接地されているにもかかわらず、フラッシュEEPROMアレイ中のすべてのトランジスタセルのソース領域に結合される共通ソース線を介して、選択されたページのソース領域に+5.0ボルトが加えられるためである。したがって、アレイ中で消去ディスターバンスが発生する。
【0004】
さらに、'808特許では、この消去ディスターバンス(フローティングゲート上に記憶される電荷をディスターブすること)を完全に排除するために、選択されないページ中のすべてのワード線にVCCレベルの+5.0ボルトを加えることが提案されている。しかしながら、この技術には、制御ゲートおよびソース領域の容量が充電および放電されなければならないために各セルごとの電力消費が増大することから生じる欠点があった。この結果、100万個以上のセルを有するメモリアレイ(メガバイトチップ)に必要な電力が実質的に増大し得る。この先行技術の第2の欠点は選択されないセクタ中のトランジスタメモリセル上での放電および充電の周期によって引き起こされ、これは耐久性を減じ、最終的には物理的損傷につながる。
【0005】
同時係属中かつ同一譲受人に譲渡された1992年10月22日出願の「負電源(Negative Power Spply)」と題されたエム・エー・バン・バスカーク(M. A. Van Buskirk )らへの米国特許出願連続番号第07/964,807号(対応の日本出願は特願平5−262495、1993年10月20日出願)には、フラッシュ消去の動作モードの間にワード線を介して、選択されたメモリセルトランジスタの制御ゲートに調整された電位を発生しかつ供給するための負電源が開示される。この出願連続番号第07/964,807号はその全体がここに引用により援用される。'807出願の図1には、消去の間に選択されたメモリセルのソース領域にVCCレベルの+5.0ボルトを供給するために使用されるアレイVSS回路22を含む負電源10のブロック図が示される。アレイVSS回路22の概略の回路図は'807出願の図9に示される。アレイVSS回路22は全メモリアレイのために一度使用され、このアレイのためにたった1つの大域接地線VSSを与える。したがって、'808特許に関してここに議論したのと同じ欠点が'807出願にも同様に見られる。
【0006】
本発明は、上述の'808特許および'807出願の各々に示される、メモリアレイのために1つの大域接地線VSSを用いる先行技術に対して大幅な改良を示す。本発明は各々が半セクタ接地線信号を発生する複数個の接地線回路を含む。各半セクタ中のすべてのメモリセルトランジスタのソース領域は別個の独立した接地線に接続される。別個の独立した接地線の各々は、対応する接地線回路の1つに接続されて、フラッシュ消去の間に所定の正電位である関連した半セクタ接地線信号を受ける。
【0007】
【発明の概要】
したがって、本発明の一般的な目的は、ページ指定消去を有するフラッシュEEPROMセルのアレイのための改良されたアーキテクチャを提供し、かつ先行技術のページ指定消去アーキテクチャの欠点を克服することである。
【0008】
本発明の1つの目的は、耐久性を高めかつ性能を向上させるために複数の独立したアレイ接地線回路を含む、ページ指定消去を有するフラッシュEEPROMセルのアレイのための改良されたアーキテクチャを提供することである。
【0009】
本発明の他の目的は、その各々が半セクタと関連して、消去の間に所定の正電位である半セクタ接地線信号を発生するための複数個の接地線回路を含む、ページ指定消去を有するフラッシュEEPROMセルのアレイのための改良されたアーキテクチャを提供することである。
【0010】
本発明のさらに他の目的は、各半セクタ中の接地線が半セクタ接地信号を発生するために用いられ、かつ別個の独立した接地線が各半セクタ中のメモリセルトランジスタのソースおよび対応する接地線回路に接続されて半セクタ接地線信号を受ける、ページ指定消去を有するフラッシュEEPROMセルのアレイのための改良されたアーキテクチャを提供することである。
【0011】
これらの目標および目的に従って、本発明は複数個の半セクタから形成されるアレイ手段を有する半導体集積回路メモリ装置を提供することに関する。複数個の半セクタの各々はワード線の行とワード線の行に交差するビット線の列とのアレイ状に形成される複数個のメモリセルを含む。各メモリセルは、ソース、ドレイン、フローティングゲートおよび制御ゲートを有するフローティングゲートトランジスタを含む。複数個の半セクタビット線の各々は、半セクタビット線に接続されるメモリセルが1つの列を形成し、かつ列中のメモリセルが半セクタビット線に平行に接続されるように、各行のメモリセルのドレインに接続される。複数個の半セクタビット線に作動的に結合されて1つの半セクタを選択するための手段が設けられる。
【0012】
各行のメモリセルの制御ゲートはワード線のうちの1つに接続される。メモリセルのソースは別個の独立した接地線に接続される。接地線回路は半セクタ接地線信号を発生するために設けられる。複数個のセクタ中の選択されないセクタは選択されたセクタのフラッシュ消去動作の間に影響を受けない。別個の独立した接地線は接地線回路に接続されて半セクタ接地線信号を受ける。
【0013】
本発明のこれらのおよび他の目的および利点は添付の図面とともに考慮する場合に以下の詳細な説明からより完全に明白となるであろう。添付図面中、類似の参照番号は対応部分を示す。
【0014】
【実施例】
ここで図面を詳細に参照して、図1にブロック図が示され、これは上述の'807出願の図1に対応するもので、フラッシュ消去動作モードの間に、選択されたメモリセルトランジスタの制御ゲートにワード線を介して調整された負電位を発生しかつ供給するための先行技術の負電源10である。負電源10は、N×Mマトリックスに配列された多数のフラッシュEEPROMメモリセルを有するアレイを含む1つの集積回路チップ(図示せず)の一部として構成される。典型的には+5.0ボルトである外部またはオフチップ電源電位VCC(これも図示せず)が集積回路チップに供給され、かつ負電源10の入力に与えられる。フラッシュEEPROMメモリセルのアレイは列および行を規定するように基板上に形成され、基板は少なくとも行の1つに沿って延びる共通ソース線と各列に沿って延びる複数個のビット線とを含む。各メモリセルは共通ソース線に結合されたN型ソース領域と、制御ゲートと、フローティングゲートと、チャネル領域と、ビット線のそれぞれ1つに結合されるN型ドレイン領域とを含む。さらに、各メモリセルは、ホットエレクトロンをフローティングゲート中へ移すことによって主としてプログラム可能であり、かつエレクトロンをフローティングゲートからソース領域へトンネルすることによって主として消去可能である。
【0015】
図1の負電源10は4段のクロック回路14に応答して相対的に高い負電位NEGOUTをライン36上に発生するためのPチャネルチャージポンプ回路12を含む。電源10はまた外部電源電圧VCCに関して負の高電圧を調整するための負の調整器回路16と、負のウェル電圧VNWをライン34上に発生するために使用される負のウェル回路20中のPチャネルプルアップ装置の酸化物を保護するための保護回路18とを含む。さらに、負電源はアレイVSS信号をライン64上に発生するためのアレイVSS回路22を含む。アレイVSS信号は消去の間に、選択されたメモリセルのソース領域に+5.0ボルトを加える。
【0016】
メモリアレイがたとえば物理的に1024行×1024列のマトリックスに配列されている場合は、ページ選択可能消去ブロックを規定するセクタを形成するように所定数の行がグループにされ得るということを理解されたい。たとえば1024行は各々同数の行(各128行)からなる8つのセクタに分割され得る。しかしながら、各セクタは同一ではない数の行から形成されてもよいということが当業者には明白である。さらに、列は各セクタが左側と右側とを有するようにセグメントに分割され得る。
【0017】
したがって、点線内のポンプ回路12および負のウェル回路20は、8つのセクタの各々について各側(左および右)に1度ずつ16回繰返されるということが理解される。参照符号n=0,1,…,7であり、かつ参照符号m=L(左)またはR(右)である。しかしながら、アレイVSS回路22は一度しか反復されず、8つの左セクタと8つの右セクタとに1つずつ形成される。
【0018】
図1のアレイVSS回路はライン66上で消去制御信号DO ERASEを受取り、このライン66はノードERに接続される。さらに、アレイVSS回路は入力ノードERPUB0MないしERPUB7Mを含み、これらはライン62を介してのノードERPUBNM上の出力信号と同様、他の負のウェル回路上の他の対応する出力信号に接続される。アレイVSS回路22はその出力上でアレイVSS信号をライン64に発生する。
【0019】
図2には図1のアレイVSS回路22の詳細な概略の回路図が示される。アレイ回路22は複数個(8)のPチャネル消去プルアップトランジスタP900−P907を有する。トランジスタP900−P907の各々はアレイの特定の半分中の8つのセクタの1つに関連する。トランジスタP900−P907のソースは電源電位VCCに接続される。これらのトランジスタのゲートはデコード信号ERPUB0m−ERPUB7mのうちのそれぞれ1つを受けるように接続される。これらのトランジスタのドレインは負荷抵抗器R900−R907の各々1つを介して共通ノード116に結合される。ノード116はアレイ信号ARVSSmを与える。
【0020】
非消去動作モードの間、デコード信号ERPUB0m−ERPUB7mのすべてはトランジスタP901−P907のすべてがオフになるようにハイである。さらに、消去信号ERは、NORゲートの出力がハイになってプルダウントランジスタN901をオンにするように、非消去モードの間はローである。この結果アレイ信号ARVSSmは接地される。なお、この先行技術では、アレイの各半分中のフラッシュEEPROMセルのソースはすべて共通結合され、このアレイ信号ARVSSmを受けるように接続される。
【0021】
消去モードの間、消去信号ERは、NORゲートの出力がローとなりプルダウントランジスタN901をオフにするようにハイになる。したがって、アレイの半分中の8つのセクタのうちの1つが消去モードの間に選択される場合、その対応するデコード信号はローとなり、関連する消去プルアップトランジスタをオンにする。この結果、アレイ信号ARVSSmは、アレイ半分の選択されたセクタ中のメモリセルのソースに消去動作の間に+5.0ボルトが加えられるように、電源電位VCCにされる。しかしながら、これによりアレイ半分中の選択されないセクタ中のメモリセルのすべてのソースにも同様に+5.0ボルトが加えられるという望ましくない影響を及ぼす。このことはセルトランジスタの充電および放電の周期を増大させ、これにより耐久性を減じ性能を悪化させる。
【0022】
周期充電という所望されない影響を克服するために、本発明は大域型アレイVSS回路22を複数個の半セクタベースのアレイARVSSnm接地線回路322と取換える。アレイARVSSnm接地線回路の各々は、選択されない経路セクタ中のメモリセルのソース領域が消去の間に接地電位に保持されるように、個々の半セクタ接地線信号を発生するために用いられる。特に、メモリアレイが16の半セクタ(左側および右側の各々に8つの半セクタ)に分割される場合、各々が対応する半セクタの1つに関連する16のかかるアレイARVSSnm接地線回路322が設けられる。半セクタベースのアレイARVSSnm回路322の1つの詳細な概略の回路図が図3に示される。
【0023】
アレイARVSSnm回路322は、インバータゲート324、326と、NAND論理ゲート328と、PチャネルMOSトランジスタP330−P334と、NチャネルMOSトランジスタN336−N340と、抵抗器R342とを含む。NAND論理ゲート328の第1の入力は、半セクタ選択信号Sn0mを受けるように接地線回路322の第1の入力端子344に接続される。NANDゲートの第2の入力はNウェル電圧VNWmを受けるためにインバータゲート324を介して接地線回路の第2の入力端子346に結合される。出力端子348はアレイの半セクタのために別個の独立した半セクタ接地線信号ARVSSnmを発生するために用いられる。
【0024】
非消去動作の間、半セクタ選択信号Sn0mはローの論理レベルであり、かつNウェル電圧VNWnmはハイの論理レベルである。これによりNANDゲート328の出力がハイになり、トランジスタP330を導通し、かつトランジスタN336を非導通にする。この結果、出力プルダウントランジスタN340はオンにされ、かつ出力プルアップトランジスタP334はオフにされる。こうして、別個の独立した接地線信号ARVSSnmはローになる。
【0025】
消去動作モードの間、負のウェル電圧VNWnmはローの論理レベルになる。また、半セクタ選択信号Sn0mは半セクタが選択された場合にのみハイになる。選択された半セクタについては、NANDゲート328の出力はローの論理レベルに変化する。これによりトランジスタN336を導通状態にし、かつトランジスタP330を非導通状態にする。この結果、出力プルダウントランジスタN340はオフにされ、かつ出力プルアップトランジスタはオンにされる。したがって、信号ARVSSnmは選択された半セクタについてのみハイになる。トランジスタP332およびN338の抵抗ならびにトランジスタP334のゲート容量は、クローバ電流効果を回避するようにトランジスタN340がP334がオンになる前にまずオフになることを保証するように働く。
【0026】
半セクタ選択信号は選択されない半セクタについてはローであるため、アレイ接地線回路322中のNANDゲート328の出力は選択されない半セクタについてはハイの論理レベルにとどまるということを理解されたい。したがって、別個の独立した接地線信号ARVSSnmは選択されない半セクタについては接地電位に維持される。本発明では先行技術のようにゲートディスターバンスを排除するために選択されない半セクタ中のメモリセルのゲートを上げる必要はなく、これはなぜなら消去の間に選択されない半セクタについてゲートもまた接地状態のままでいることが可能なためである。この態様によって消去の間の所望されない周期の効果が排除される。
【0027】
図4には本発明のアーキテクチャを用いるフラッシュEEPROMメモリセルアレイの2つの半セクタの概略の回路図が示される。2つの半セクタ402(セクタn)および404(セクタn+1)はフラッシュEEPROMメモリセルアレイ400中に配列される。各セクタ402および404の構成は同一のため、セクタ402についてのみ説明を行なう。セクタ402は列406−0ないし406−kおよび行408−0ないし408−iのアレイに配列された多数のEEPROMセルを含む。各フラッシュEEPROMセルトランジスタは、ソースと、ドレインと、フローティングゲートと、制御ゲートとを含む。セクタ402には、そのセクタのフラッシュEEPROMセルのゲートに結合される複数個のワード線WLが設けられる。たとえば、行408−0内ではワード線WLnmはその行のEEPROMセルの制御ゲートに接続される。
【0028】
セクタ402はまた、行pに配列された多数の半セクタ選択トランジスタ410−0ないし410−kを含む。選択トランジスタの数は列の数に対応する。各選択トランジスタはドレインとソースとゲートとを有する。行pでは、選択トランジスタのゲートはともに接続されて共通半セクタ選択信号SSEL0nを受け、これは図3の信号Sn0mに対応する。各選択トランジスタのドレインは、選択トランジスタが含まれる半セクタ中の列に関連したアレイビット線に接続される。たとえば、選択トランジスタ410−0のドレインは列406−0に関連し、アレイビット線BLjに接続される。各列406−0ないし406−k中のフラッシュEEPROMセルのドレインは関連するセクタビット線SBL−0ないしSBL−kに接続される。セクタビット線はまた関連する選択トランジスタ410−0ないし410−kのソースに接続される。先行技術のフラッシュEEPROMアレイアーキテクチャとは異なり、半セクタ402内のフラッシュEEPROMセルのソースSはすべてともに結合され、別個の独立したまたは個々の半セクタ接地線412nに結合される。
【0029】
たとえば、別個の個々の接地線412nはセクタ402(セクタn)中のセルのソースのすべておよび内部ノード414nに接続される。ノード414nは図3のアレイARVSSnm接地線回路322から個々の接地線信号ARVSSnmを受ける。したがって、個々の接地線信号ARVSSnは、もし半セクタ402が他の選択されないセクタの妨害なしに選択されれば、消去の間に+5.0ボルトに上げられる。言い換えれば、選択されないセクタはその対応する別個の接地線信号を接地電位にとどめる。
【0030】
上述の詳細な説明より、本発明はページ指定消去を有するフラッシュEEPROMセルのアレイのための改良されたアーキテクチャを提供することが理解される。アレイは複数個の半セクタから形成される。各半セクタでは、メモリセルトランジスタのソースが別個のそれぞれの接地線に接続される。接地線回路は半セクタ接地線信号を発生するために設けられる。別個のそれぞれの接地線は接地線回路に接続されて半セクタ接地線信号を受ける。
【0031】
本発明の好ましい実施例と現在のところ考えられるものを例示しかつ説明してきたが、様々な変更および修正が可能であり、かつ本発明の真の範囲を逸脱することなくそのエレメントを等価物と取り替えることが可能であるということが当業者には理解される。さらに、本発明の中心範囲を逸脱することなく特定の状況または材料を本発明の教示に採り入れるために多数の修正がなされ得る。したがって、本発明は、本発明を実行するために企図されるベストモードとして開示される具体的実施例に限定されるものではなく、前掲の特許請求の範囲内のすべての実施例を含むと意図する。
【図面の簡単な説明】
【図1】先行技術のアレイVSS回路の負電源のブロック図である。
【図2】図1のアレイVSS回路の詳細な概略回路図である。
【図3】本発明の原理に従って構成された、半セクタ接地線回路の1つの概略の回路図である。
【図4】本発明のアーキテクチャを用いるフラッシュEEPROMメモリセルアレイの2つのセクタを示す図である。
【符号の説明】
322 アレイARVSSnm回路
324、326 インバータゲート
328 NAND論理ゲート
P330−P334 PチャネルMOSトランジスタ
N336−N340 NチャネルMOSトランジスタ
R342 抵抗器
Claims (15)
- 複数個の半セクタ(402、404...)から構成されるアレイ手段を有する半導体集積回路メモリ装置において、前記複数個の半セクタの各々は、
ワード線の行(408−0...408−i)と前記ワード線の行(406−0...406−k)に交差するビット線の列とのアレイ状に形成される複数個のメモリセルを含み、前記メモリセルの各々は、ソースとドレインとフローティングゲートと制御ゲートとを有するフローティングゲートトランジスタを含み、さらに
複数個の半セクタビット線手段(SBL−0...SBL−k)を含み、前記半セクタビット線手段の各々は、前記半セクタビット線手段に接続された前記メモリ手段が列を形成し、かつ前記列中の前記メモリセルが前記複数個の半セクタビット線手段に平行に接続されるように、各前記行のメモリセルのドレインに接続され、さらに
前記複数個の半セクタビット線手段に作動的に結合されて半セクタを選択するための手段(410−0...410−k)を含み、
各前記行の前記メモリセルの前記制御ゲートは前記ワード線の1つに接続され、前記メモリセルの前記ソースは別個のそれぞれの接地線(412n)に接続され、さらに
半セクタ接地線信号(ARVSSnm)を発生するための接地線回路手段(322)を含み、前記複数個のセクタ中の選択されないセクタは前記選択されたセクタの消去動作の間に影響を受けず、
前記別個のそれぞれの接地線は前記接地線回路手段に接続されて前記半セクタ接地線信号を受け、
前記接地線回路手段は、半セクタ選択信号(Sn0m)に応答して、前記半セクタが選択されると消去の間に所定の正電位となり、前記半セクタが選択されないと消去の間に接地電位となる、半セクタ接地線信号を発生し、
前記接地線回路手段は、第1および第2のインバータゲート(324、326)と、NAND論理ゲート(328)と、第1および第2のPチャネルMOSトランジスタ(P330、P334)と、第1および第2のNチャネルMOSトランジスタ(N336、N340)と、抵抗器(R342)とを含み、
前記NAND論理ゲートは、前記半セクタ接地線信号を受けるように接続される第1の入力と、前記第1のインバータゲートを介してNウェル電圧(VNWnm)を受けるように結合される第2の入力と、前記第2のインバータゲートの入力に接続される出力とを有
し、
前記第1のPチャネルMOSトランジスタは、電源電圧(VCC)に接続されるソースと、前記第2のインバータゲートの出力に接続されるゲートと、前記第1のNチャネルMOSトランジスタのドレインに結合されるドレインとを有し、前記第1のNチャネルMOSトランジスタは、前記第2のインバータゲートの出力に接続されるゲートと、接地電位に接続されるソースとを有し、
前記第2のPチャネルMOSトランジスタは、電源電圧に接続されるソースと、前記第1のPチャネルMOSトランジスタのドレインに接続されるゲートと、前記第2のNチャネルMOSトランジスタのドレインに結合されるドレインとを有し、前記アレイ手段の半セクタの対応する1つに前記半セクタ接地線信号を与え、前記第2のNチャネルMOSトランジスタは、前記第1のNチャネルMOSトランジスタのドレインに接続されるゲートと、接地電位に接続されるソースとを有する、半導体集積回路メモリ装置。 - 前記半セクタを選択するための手段は、各々がソースとドレインとゲートとを有する複数個の半セクタ選択トランジスタを含む、請求項1に記載の半導体集積回路メモリ装置。
- 各前記半セクタビット線手段は前記半セクタ選択トランジスタのうちの1つのソースに接続される、請求項2に記載の半導体集積回路メモリ装置。
- 前記半セクタ選択トランジスタの前記ゲートは半セクタ選択信号を受けるように接続される、請求項3に記載の半導体集積回路メモリ装置。
- 前記所定の正電位は約+5.0ボルトである、請求項1に記載の半導体集積回路メモリ装置。
- 消去の間に選択されたセクタ中の前記メモリの前記制御ゲートに相対的に負の電位を発生しかつ供給するための負の供給手段をさらに含む、請求項1に記載の半導体集積回路メモリ装置。
- 前記負の電位は約−12.0ボルトである、請求項6に記載の半導体集積回路メモリ装置。
- 複数個の半セクタ(402、404...)から構成されるアレイ手段を有する半導体集積回路メモリ装置において、前記複数個の半セクタの各々は、
ワード線の行(408−0...408−i)と前記ワード線の行(406−0...406−k)に交差するビット線の列とのアレイ状に形成される複数個のメモリセルを含み、前記メモリセルの各々は、ソースとドレインとフローティングゲートと制御ゲートとを有するフローティングゲートトランジスタを含み、さらに
複数個の半セクタビット線手段(SBL−0...SBL−k)を含み、各前記半セクタビット線手段は、前記半セクタビット線手段に接続される前記メモリ手段が列を形成し、かつ前記列中の前記メモリセルが前記複数個の半セクタビット線手段に平行に接続されるように、各前記行のメモリセルのドレインに接続され、さらに
前記複数個の半セクタビット線手段に作動的に結合されて半セクタを選択するための手段(410−0...410−k)を含み、
各前記行の前記メモリセルの前記制御ゲートは前記ワード線のうちの1つに接続され、前記メモリセルの前記ソースは別個のそれぞれの接地線(412n)に接続され、さらに
複数の半セクタ接地線信号(ARVSSnm)を発生するための複数個の接地線回路手段(322)を含み、前記複数個のセクタ中の選択されないセクタは前記選択されたセクタの消去動作の間に影響を受けず、
前記別個のそれぞれの接地線は前記複数個の接地線回路手段のうちの関連した1つに接続されて、前記複数の半セクタ接地線信号のうちの対応する1つを受け、
前記複数個の接地線回路手段の各々は、対応する半セクタ選択信号(Sn0m)に応答して、前記半セクタが選択されると消去の間に所定の正電位となり、前記半セクタが選択されないと消去の間に接地電位となる、複数の半セクタ接地線信号のうちの対応する1つを発生し、
前記複数の接地線回路手段の各々は、第1および第2のインバータゲート(324、3
26)と、NAND論理ゲート(328)と、第1および第2のPチャネルMOSトランジスタ(P330、P334)と、第1および第2のNチャネルMOSトランジスタ(N336、N340)と、抵抗器(R342)とを含み、
前記NAND論理ゲートは、前記半セクタ接地線信号の対応する1つを受けるように接続される第1の入力と、前記第1のインバータゲートを介してNウェル電圧(VNWnm)を受けるように結合される第2の入力と、前記第2のインバータゲートの入力に接続される出力とを有し、
前記第1のPチャネルMOSトランジスタは、電源電圧(VCC)に接続されるソースと、前記第2のインバータゲートの出力に接続されるゲートと、前記第1のNチャネルMOSトランジスタのドレインに結合されるドレインとを有し、前記第1のNチャネルMOSトランジスタは、前記第2のインバータゲートの出力に接続されるゲートと、接地電位に接続されるソースとを有し、
前記第2のPチャネルMOSトランジスタは、電源電圧に接続されるソースと、前記第1のPチャネルMOSトランジスタのドレインに接続されるゲートと、前記第2のNチャネルMOSトランジスタのドレインに結合されるドレインとを有し、前記アレイ手段の半セクタの対応する1つに前記複数の半セクタ接地線信号の対応する1つを与え、前記第2のNチャネルMOSトランジスタは、前記第1のNチャネルMOSトランジスタのドレインに接続されるゲートと、接地電位に接続されるソースとを有する、半導体集積回路メモリ装置。 - 前記半セクタを選択するための手段は、各々がソースとドレインとゲートとを有する複数個の半セクタ選択トランジスタを含む、請求項8に記載の半導体集積回路メモリ装置。
- 各前記半セクタビット線手段は前記半セクタ選択トランジスタのうちの1つのソースに接続される、請求項9に記載の半導体集積回路メモリ装置。
- 前記半セクタ選択トランジスタの前記ゲートは半セクタ選択信号を受けるように接続される、請求項10に記載の半導体集積回路メモリ装置。
- 前記所定の正電位は約+5.0ボルトである、請求項8に記載の半導体集積回路メモリ装置。
- 消去の間に選択されたセクタ中の前記メモリセルの前記制御ゲートに相対的に負の電位を発生しかつ供給するための負の供給手段をさらに含む、請求項8に記載の半導体集積回路メモリ装置。
- 前記負の電位は約−12.0ボルトである、請求項13に記載の半導体集積回路メモリ装置。
- 複数個の半セクタから構成されるアレイ手段を有する半導体集積回路メモリ装置において、前記複数個の半セクタの各々は、ワード線の行と前記ワード線の行に交差するビット線の列とのアレイ状に形成される複数個のメモリセルを含み、前記メモリセルの各々は、フローティングゲートと、制御ゲートと、個別の独立した接地線に接続されたソース領域と、ビット線のそれぞれ1つに結合されたドレイン領域とを含み、各メモリセルは主にホットエレクトロンをフローティングゲートに移すことによってプログラム可能であり、かつ主にエレクトロンをフローティングゲートからソース領域にトンネルすることによって消去可能であり、前記複数個の半セクタの各々は、
フラッシュ消去の間に相対的に負の電位を受ける各メモリセルの前記制御ゲートと、
半セクタ接地線信号(ARVSSnm)を発生するための接地線回路手段(322)とを含み、前記別個の独立した接地線(412n)は前記接地線回路手段に接続されて前記半セクタ接地線信号を受け、
前記接地線回路手段は、半セクタ選択信号(Sn0m)に応答して、前記半セクタが選択されると消去の間に所定の正電位となり、前記半セクタが選択されないと消去の間に接地電位となる、半セクタ接地線信号を発生し、
前記接地線回路手段は、第1および第2のインバータゲート(324、326)と、NAND論理ゲート(328)と、第1および第2のPチャネルMOSトランジスタ(P3
30、P334)と、第1および第2のNチャネルMOSトランジスタ(N336、N340)と、抵抗器(R342)とを含み、
前記NAND論理ゲートは、前記半セクタ接地線信号を受けるように接続される第1の入力と、前記第1のインバータゲートを介してNウェル電圧(VNWnm)を受けるように結合される第2の入力と、前記第2のインバータゲートの入力に接続される出力とを有し、
前記第1のPチャネルMOSトランジスタは、電源電圧(VCC)に接続されるソースと、前記第2のインバータゲートの出力に接続されるゲートと、前記第1のNチャネルMOSトランジスタのドレインに結合されるドレインとを有し、前記第1のNチャネルMOSトランジスタは、前記第2のインバータゲートの出力に接続されるゲートと、接地電位に接続されるソースとを有し、
前記第2のPチャネルMOSトランジスタは、電源電圧に接続されるソースと、前記第1のPチャネルMOSトランジスタのドレインに接続されるゲートと、前記第2のNチャネルMOSトランジスタのドレインに結合されるドレインとを有し、前記アレイ手段の半セクタの対応する1つに前記半セクタ接地線信号を与え、前記第2のNチャネルMOSトランジスタは、前記第1のNチャネルMOSトランジスタのドレインに接続されるゲートと、接地電位に接続されるソースとを有する、半導体集積回路メモリ装置。
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