TW320722B - - Google Patents

Description

A7 B7 *20722 五、發明説明（ [發明所屬之技術領域] (請先閱讀背面之注$項再填寫本頁) 本發明係闞於一種半導體積體锺路者’尤其是闞於一種 與時鐘信號同步動作的閂鎖電路者。 [習知之技術] _10顯示習知閂鎖锺路之例的電路困。圆10中，閂鎖霣 路100，係由五個反相器锺路101、102、103、104、105* 和二届H通道M0S電晶SS(M下，稱為NM0S®晶ΒΠ106、 107，和二涸P通道H0S電晶體（W下，稱為PM0S®晶89) 108、109所構成。NM0S霄晶體107和PM0SS晶賊109之各汲 極係被互相連接，更且各源極亦互相埋接。 NM0SS晶體107和PM0S笛晶體109之各汲極的連接部’係 被連接至反相器電路103的输人端子上，而HM0SS晶《9107 和PM0S®晶體109之各源極的連接郤，係被連接至反相器 霣路104的輪出端子上。反相器霣路1〇3的赖出端子係被埋 接垄反相器®路104的_入端子上，K反相器霣路1〇3、 104，NMOS®晶體107及PM0S®晶體109形成記憧®路11〇° 娌濟部中央樣準局—工消费合作杜印製 NM0S®晶體106和PM0S®晶體108之各汲極係被連接’更 且各源極亦被互相速接。NH0S電晶體106和PM0SS晶通1〇8 之各汲極的連接部，係被連接至反相器電路103的檐入端 子上，而N Μ 0 S霣晶體1 0 6和P Μ 0 S @晶髖1 0 8之各源極的速接 部，係被連接至閂鎖電路1 〇 0的資料輪入端子I Ν上。上述 NM0SS晶艏107和PM0S®晶體108之各閘極係被互相連接並 與反相器電路101的褕出端子連接。該反相器電路1〇1的_ 入端子，係被谏掩至由外部輸入時鐘信號的時趨输入端子 4 本紙張尺度適用中國國家橾準（CNS ).Λ4*ΙΙ格（2丨0'〆297公釐） 五、發明説明（2 ) CLK 上。 上述NMOS電晶體106和PMOS電晶體109之各閘極係被互相 連接並與反相器電路102的輸出端子連接。該反相器®路 102的翰入端子，係被連接至反枏器電路101的输出端子上 。又，上述反相器電路103的輸出端子和反相器S路104的 _入端子之連接部係被連接至反相器電路105的輸入端子 上*該反相器電路105的輸出端子係被連接至閂鎖電路100 的資料輸出端子OUT上。在此，將反相器電路103的輸入 端子、NM0S電晶體107的汲極及PM0S電晶體109的汲捶之連 接部當作端子A·將反相器電路103的輸出端子和反相器雷 路104的输人端子之連接部當作端子B。另外，HM0S®晶體 106和PM0S電晶赌108、NM0S電晶體107和PM0S®晶》109係 各別形成傳输閘。 經濟部中央樣準局貝工消費合作社印製 (靖先閱讀背面之注$項再填寫本頁) 在如上述之構成中，當時鐘輸入端子CLK 為「H」準位 時，反相器電路101的輸出端子會變成「Lj準位，反相器 電路102的輪出端子會變成「丨丨」準位。因而，NM0S電晶雅 106及PM0S®晶體108會因0N而成導通狀態，NM0S電晶體 107及PM0S電晶體109因OFF而成截止狀態，而來自由資料 _入端子IN所輸入的外部之資料信號會被輸入至上述記憶 笛路110的端子A上。被輸入至端子A上的資料信號，會 依反相器電路103而反轉並由記憶電路110的端子B _入至 反相器電路105的輸入端子上，利用反相器電路105而反轉 並由資料_出端子OUT輸出。如此，時鐘輸入端子CLK為 「H」準位之期間，被輸入至資料檐人端子IN的資料倍號 本紙張尺度逍用中國阈家榡肀（CNS ) Λ4現格（2IOX2W公竣） _ c _ 經濟部中央梂準局貝工消費合作杜印製 320722 at B7 五、發明説明（3 ) 會Μ原狀傳送輸出至資料输出端子OUT上。 一方面，當時鐘输入端子CLK由「H」準位變化至「Lj 準位時，反相器電路101的輸出端子會變成「Lj準位，反 相器電路102的輸出端子會變成「H」準位。因而，H M0S甯 晶體106及PM0S電晶體108會因OFF而成截止狀態，NM0S電 晶《107及PH0SS晶體109會因0N而成導通狀態，並在上述 記憶®路110上保持端子A及端子B的資料。利用被输入 至時鐘輪入端子CLK的時鐘信號之下降而被保持的資料， 在時鑪信號為「L」之期間，可在記憶電路110被保持’而 被_入至資料輸入端子I N的資料信號之準位，即使在時鐘 信號為「Lj之期間變化，但是由資料輸出端子OUT所輸 出的資料信號之準位不會變化而成一定。 [發明所欲解決之問題] 將上述閂鎖電路1 0 0使用在記憶器之感測放大器上’並 當作感测閂鎖（sense latch)來使用時，可Μ字線指定記 憶單元陣列所褥要的記憶單元，該記憶單元之記憶資料會 透遇位元線、資料線及感測放大器而輸入至上述閂鎖霣路 100的資料輸入端子IN上。如上述，在習知之閂鎖霣路1〇〇 中，依時鐘信號之下降而為了可保持資料，當作感測閂鎖 來使用時，比時鏤信號下降的時間«更有必要預先確定被 輸入至閂瑣電路100的資料_入端子IN上的翰入資料，即 由記憶體所謓出之所痛要的記憶單元資枓。 因而，依時鐘信號的下降，而選擇所指定的位址之字線 ，被記憧在記憶單元中的記憶資料，若將透遇位元線、資 本紙張尺度逍用中國阉家梯率（CNS ) Λ4規格（2丨0〆297公釐) _ 6 _ (請先閲讀背面之注ί項再填寫本頁) '衣. r A7 B7 鯉濟部中央梂準局員工消費合作社印製 五 «發明説明（4 ) 1 1 料 線 及 感 測 放大 器而 直至被傳送至閂鎖霉路100的資料輸 1 1 入 端 子 ΙΗ上 為止 的延 遲 時 間 當 作 11 而 將 時 鐘 信 號 為 厂 Η 1 1 J 準位之期間當作th的話 則 為 了 必需滿足t h > 11的闞係 請 先* 1 •1 就 有 必 要 m 行時 間設 計 〇 該 時 間 設 計 因 很 複 雜 尤 其 是 當 閲 讀 背. 1 I | 通 期 時 間 (c y c 1 e t i m e)變成短的高速動作 或 記 憶 體 容 量 面 之 •! 注 變 大 時 時 鐘信 號之 工 作 遇 期 (d u t y c y cl e )比為5 0 X 因 變 意 事 1 項 *1 成 無 法 動 作 ，而 有必 要 使 時 鐘 信 號 之 工 作 通 期 比 增 大 所 再一 填， 裝 1 Μ 舍 發 生 其 時間 設計 很 困 難 之 沏 題 〇 本 頁 本 發 明 係 為解 決上 述 之 間 題 而 所 成 者 其 百 的 係 在 於 獲 1 得 一 種 不 用 考慮 時鐘 信 虢 中 之 信 號 準 位 變 化 的 時 間 1 I (t ί Β1 i η 8!)魷可進 行正 常 的 閂 鎖 動 作 的 閂 m 電 路 〇 1 1 ... 訂 [解決間題之手段] 1 1 本 發 明 係 在與 時鐘 信 號 同 步 動 作 的 閂 鎖 電 路 中 所 成 者 〇 1 1 亦 即 本 發明 係提 供 一 種 閂 鎖 電 路 者 其 為 在 如 上 述 之 1 1 閂 鎖 電 路 中 ，其特微為具備有 記憶部， 係 由 第 一 及 第 二 反 乂 相 器 電 路 所 構成 且將 其 一 方 之 m 入 端 子 各 別 連 接 另 一 方 之 1 I 鑰 出 端 子 而 所形 成者 第 一 開 關 部 係 連 接 於 該 記 憶 部 之 1 4 . 第 一 反相器電路之输入端子和接地間之例如由H0S電晶體 1 1 所 構 成 者 第二 及第 二 開 關 部 係 互 相 串 聯 連 接 且 連 接 1 1 於 上 述 記 憶 部之 第二 反 相 器 電 路 之 輸 入 端 子 和 接 地 間 之 例 J I 如 由 H0S電晶體所構成者 第- -控制部 偁按照由外部所 1 1 入 之 二 進 位的 資料 信 號 控 制 上 述 第 一 開 關 部 的 開 關 動 1 1 作 者 第 二 控制 部， 係 按 照 上 述 資 料 信 號 以 控 制 上 述 第 二 1 開 關 部 的 開 關動 作者 延 遲 部 用 使 上 述 記 憶 部 之 第 二 1 1 本紙张尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -7 320722 A7 ___B7 五、發明説明（5 ) 反相器霣路中之输入端子的信號準位變化延遲而傳送者； 及第三控制部，係按照由外部所输入之時鏟信虢和由該延 遲部所輸入之信號的各信號準位Μ控制上逑第三開闞部之 開闞動作者。 具體而言，上述第二控制部，係對來自外部的資料信號 ，進行與第一開關部的開關動作相反的開關動作Κ控制第 二開闞部，上述記憶部，在第一開關部及第三開W部同時 為截止狀態時，保持被寫入的資料信號之信號準位。又， 上述第三控制部，係由二輸入AND (及閘）電路所構成，當 該AND 電路之各輸入端子全部變為「Η」準位時，亦即， 當由外部所_人之時鐘信號和由上述延遲部所輪入之信號 的各信號準位全部變為「丨丨」準位時 > 使上述第三開關部 成為導通吠態。 經濟部中央樣準局貝工消费合作社印製 (請先聞讀背面之注^^項再填寫本頁) 又，本發明係提供一種與時鐮信號同步動作的閂鎖電路 者，其特激為具備有：記憶部，係由第一及第二反相器® 路所構成且將其一方之輸入端子各別連接另一方之_出端 子而所形成者；第一開關部*係連接於該記憶部之第一反 相器電路之輸入端子和接地間之例如由M0S電晶體所構成 者；第二開闞部，係被連接於上述記憶部之第二反相器霣 路之輪入端子和接地間之例如由M0S電晶體所構成者；第 一控制部，係按照由外部所输入之二進位的資料信號以控 制上述第一開關部的開闞動作者；延遲部*用Μ使上述記 憶都之第二反相器電路中之輸入端子的信號準位變化延遲 而傅送者；及第二控制部，偽按照上述資料信號、由外部 本紙張尺度適用中國國家梂準（CNS ) Α4规格（210Χ297公釐） -8 - A7 B7 經濟部中央梯準局貝工消费合作社印製 五、 發明説明 6 ) 1 1 所 輪 人 之 時 鐘 信 號 及 由 上 述 延 遲 部 所 输 入 之 信 號 的 各 信 1 1 I 號 準 位 Η 控 制 上 述 第 二 開 關 部 之 開 關 動 作 者 〇 1 1 1 如 上 述 之 各 閂 鎖 電 路 中 9 更 具 備 有 / 第 四 開 蘭 部 r 係 被 -Ν 請 先 1 連 接 至 上 述 記 憶 部 之 第 二 反 相 器 電 路 的 m 入 端 子 和 m 源 間 閲 讀 背 Λ 1 I 者 » 及 第 四 控 制 部 f 係 按 照 由 外 部 所 輸 入 之 二 進 位 的 資 料 之 注 1 f 信 號 K 控 制 第 四 開 m 部 的 開 關 動 作 者 » 其 中 該 第 四 控 制 部 1 項 Is » 係 對 來 白 外 部 的 資 料 信 號 » 進 行 和 第 一 開 藺 部 相 同 的 開 再 填 闞 動 作 » 以 控 制 例 如 由 MOS 電 晶 體 所 構 成 的 第 四 開 Μ 都 0 寫 本 頁 采 1 更 且 » 本 發 明 係 提 供 -~· 種 與 時 鐘 信 號 同 步 動 作 的 鎖 電 1 1 路 者 其 特 激 為 具 備 有 » 記 憶 部 係 由 第 一 及 第 二 反 相 器 1 I 電 路 所 構 成 且 將 其 _. 方 之 輸 入 端 子 各 別 連 接 另 -- 方 之 出 1 訂 端 子 而 所 形 成 者 第 開 關 部 係 連 接 於 該 記 憶 部 之 第 二 1 | 反 相 器 電 路 之 輸 入 端 子 和 接 地 間 之 例 如 由 MOS 電 晶 HS 所 構 1 1 成 者 第 二 開 關 郤 係 被 連 接 於 上 述 記 憶 部 之 第 一 反 相 器 1 1 電 路 之 输 入 端 子 和 接 地 間 之 例 如 由 HOS 電 晶 賭 所 構 成 者 • t 1 第 一 控 制 部 > 係 按 照 由 外 部 所 m 入 之 二 進 位 的 資 枓 信 號 Μ 1 I 控 制 上 述 第 一 開 Μ 部 的 開 關 動 作 者 » 延 遅 都 9 用 Μ 使 上 述 1 Γ 1 記 憶 部 之 第 二 反 相 器 锺 路 中 之 m 入 端 子 的 信 號 準 位 變 化 延 1 C 1 遲 而 傳 送 者 * 及 第 二 控 制 部 t 係 按 照 上 述 資 料 信 號 Λ 由 外 1 部 所 輪 入 之 時 鐘 信 號 Λ 及 由 上 述 延 遲 部 所 翰 入 之 信 號 的 各 Γ 信 號 準 位 Μ 控 制 上 述 第 二 開 U 部 之 開 Μ 動 作 者 〇 1 1 · 更 且 ， 本 發 明 係 提 供 一 種 與 時 鐘 信 驶 jER 同 步 動 作 的 閂 m 窜 1 1 i 路 者 9 其 特 激 為 « 具 潜 有 t 記 憶 部 1 係 由 — 阔 反 相 器 霣 路 1 1 9 和 第 —. 開 關 部 » 係 被 連 接 至 該 反 相 器 電 路 之 輸 入 端 子 和 1 1 华 榡 家 國 國 中 用 適 度 尺 張 紙 本

s N 規 f 公 9 320722 at B7 經濟部中央標準局只工消費合作社印袈 五、· 發明説明 { Ί ) 1 1 源 間 之 例 如 串 聯 連 接 複 數 個 M0S 電 晶 髑 所 成 者 和 第 二 1 1 I 開 闢 部 係 被 連 接 至 上 述 反 相 器 霣 路 之 出 端 子 和 接 地 間 1 1 I 之 例 如 由 串 聯 連 接 複 數 個 H0S 電 晶 髖 所 成 的 所 構 成 者 第 請 先 Μ 1 .卜 三 開 Μ 部 係 被 連 接 於 該 記 憶 部 之 反 相 器 霣 路 之 輪 入 端 子 背 1 和 接 地 間 之 例 如 由 M0S 電 晶 體 所 構 成 者 第 四 開 Μ 部 係 面 之 注 1 被 連 接 於 上 述 記 憶 部 之 反 相 器 電 路 之 m 入 端 子 和 接 地 間 之 1 項 1 r- 再 1 i 1 例 如 由 M0S 電 晶 體 所 構 成 者 第 一 控 制 部 係 按 照 由 外 部 填 Λ 寫 本 本 所 输 入 之 二 進 位 的 資 料 信 號 Μ 控 制 上 述 第 三 開 關 都 的 開 翡 頁 1 動 作 者 延 遲 部 用 Μ 使 上 述 記 憶 部 之 反 相 器 路 中 之 輸 1 1 入 端 子 的 信 號 準 位 變 化 延 遲 而 傳 送 者 及 第 二 控 制 部 係 1 1 按 照 上 述 資 料 信 號 、 由 外 部 所 輸 入 之 時 鐘 信 號 、 及 由 上 述 1 訂 1 I 延 遲 部 所 輸 入 之 信 虢 的 各 信 號 準 位 以 控 制 上 述 第 四 開 關 部 之 開 醑 動 作 者 f 其 中 上 述 第 一 開 關 部 係 按 照 上 述 反 相 器 1 1 霣 路 之 輸 出 端 子 的 信 號 準 位 和 由 上 述 第 二 控 制 部 所 輸 出 1 1 之 控 制 信 號 的 信 號 準 位 進 行 開 關 動 作 而 上 述 第 二 開 闞 部 1 9 係 按 照 上 述 反 相 器 電 路 之 输 出 端 子 的 信 號 準 位 和 由 上 1 1 述 第 一 控 制 部 所 輸 出 之 控 制 信 彌 的 信 號 準 位 進 行 開 翮 動 作 1* 1 者 〇 1 «1 I [發明之實施形態] 1 其 次 根 據 圈 面 所 示 之 簧 施 形 態 詳 细 說 明 本 發 明 〇 1 賨 施 形 態 1 . 1 I , _ 1顯示本發明實施形態1 中 之 閂 II 電 路 之 例 的 霣 路 圓 〇 1 1 圖 1中 閂娘電路1 f 係 由 二 輸 入 AND S路2 六 個 反 相 器 1 1 I η 路 3 4 、 5、 6 7 8 二 傾 NM0S 電 晶 體 9 > 1 0、 1 1 及 1 1 本紙張尺度適用中國國家標準（CNS ) Λ4况格（2丨OX 297公釐） A7 B7 五、發明説明（8 ) 延遲霄路12所構成。該延遅電路12，係串聯連接複數涸反 相器電路所形成*或依將配線ffl案形成於印刷電路板上並 加長該配線圈案的長度以形成電容悬而所構成，Μ便不用 反轉被輸入的信號而就可輸出。 另外，圖1中，上述反相器電路4構成第一反相器電路， 上述反相器電路3構成第二反相器電路*上述記憶笛路15 構成如申請專利範圍1所記載的記憶部。又，上述NMOS電 晶體11構成如申請專利範圍1所記載的第一開關部，上述 H MOS電晶體10構成如申請專利範圃1所記載的第二開闞部 ，上述NM0S電晶體9構成如申請專利範圍1所記載的第三開 關部，上述反相器電路6構成如申請專利範圍1所記載的第 一控制部，上述反相器電路5及6構成如申誚專利範圃1所 記載的第二控制部，上述AND甯路2構成如申請專利範園1 所記載的第三控制部，上述延遲電路12構成延遲部。 經濟部中央標準局爲工消費合作社印裂 (請先閲面乏注$項再填寫本頁) 反相器電路3的輪出端子被連接至反相器電路4的翰入端 子上，而反相器電路4的输出端子被連接至反相器霄路3的 輪入端子上，Μ反相器電路3及4形成記憶霉路15。在反相 器雷路3的输入端子被連接至反相器電路4的輪出端子之連 接部上，連接NM0S電晶體9的汲極，同時連接延遲電路12 的輸入端子。HM0S電晶體9的源極係被連接至NMOS電晶_ 10的汲極上，而NM0S電晶體10的源極被接地。上述延遲電 路12的檢出端子係被連接至AND 電路2的一方输入端子上 ，而AND 霣路2的另一方輸入端子，係被連接至由外部輪 入時结信號的時结輸人端子CLK上· AND®路2的稱出端子 本紙張尺度遙用中國國家標準（CNS > Λ4規格（210X 297公釐) -~Π~: A7 B7 五、發明説明（9 ) ，被連接至NMOS電晶體9的閘極上。 在反相器電路3的输出端子及反相器電路4的輸入端子之 連接部上，連接NMOS電晶體11的汲極|而NMOS霄晶髓11的 源極被接地。NMOS電晶體11的閘極，被連接至反相器霣路 5的_入端子及反相器電路6的輸出端子上，反相器電路5 的輸出端子被連接至NHOS電晶體10的閘極上，反相器霣路 6的輪入端子，被連接至閂鎖霣路1中之由外部输入資料信 號的資料_入端子IN上。 經濟部中央樣準局貝工消费合作社印製 又，反相器電路7及8被串聯連接形成串聪電路，構成該 串聪電路之輪入端子的反相器電路7之輸入端子，係被連 接至反相器電路3的輸出端子及反相器電路4的輪入端子之 連接部上，而構成上述串聯電路的輸出端子之反相器霄路 8的输出端子，被連接至閂鎖電路1中之資料输出端子OUT 上。另外•將反相器電路3的輪入端子和反相器電路4的翰 出端子之連接部當作記憶電路15的端子A，將反相器電路3 的輸出端子和反相器電路4的輸入端子之連接部當作記憶 霣路15的端子B，而將延遲電路12的輪出端子當作端子D。 其次，_2為上述圖1中所示之閂鎖電路1中之時序圖， 使用圈1及圈2說明上述圖1中所示之閂鎖電路1動作例。首 先最初，就依時鐘信號之上升而重置（reset)被保持於上 述記憶電路15中的資料之動作加以說明。作為初期狀態， 係資料輪入端子IN，依預充電電路（未圖示）等而被重置成 12 本紙张尺度適用中國阄家標準（CNS ) A4C格（2I0X297公釐） A7 B7 320722 五、發明説明（10 ) 「H」準位。亦即，反相器電路6的輸出端子變成「L」準 位，而反相器電路5的輸出端子變成「Hj準位。因而， HMOS®晶體11因OFF而成截止狀態，而NM0S電晶體10因0H 而成導通狀態。 在此，當時鐘輸入端子CLK為「L」準位時，與記愤電 路15的端子A和同準位的延遲甯路12之輸出端子D的準位 無關，而AND電路2的輸出端子為「L」準位，HM0S電晶® 9因OFF而成截止狀態。在該狀態之時，記憶®路15的端 子A及端子B被電氣接地的匯流排不會存在，而記憶霣路 15處於保持初期資料的狀態。因而，從資料輸出端子OUT 中亦可出初期資料值。 其次，時鐘信號上升，當時鐘输入端子CLK從「Lj準 位變化成「H」準位時，記憶電路15之端子A為「L」準位 之情況時，AND電路2的輸出端子不會從「L」準位中發生 變化，記憶甯路1 5的端子B不會從「H j準位中發生變化 ，因而，資料輸出端子OUT不會從「Hj準位中發生變化 。另一方面，記憶電路15之端子A 為「Hj準位之情況時 ，因時鐘輸入端子CLK會從「L」準位變化成「Hj準位， 所KAND 電路2的輸出端子會從「L」準位變化成「H」準 位。因此，處於截止狀態的NM0S電晶體9會因ON而成導通 狀態，且NM0S電晶體10會因0N而處於導通狀態，所Μ記憶 電路15之端子A，因透適NM0S電晶體9及10而接地成「L」 準位，随之，端子B變成「Η」準位且安定。 之後，延遲電路12之輸出端子D，隨著端子Α從「Hj準 本紙悚尺度遴州t國國家梯準（CNS ) Λ4規格（210X297公麈） -13- (請先閲讀背面之注$項再填寫本頁) 衣·

,1T 經濟部申央樣準工消费合作社印製 經濟部中央梯準爲負工消費合作社印製 A 7 B7 五、發明説明Ui ) 位變成「U準位，而跟著從「丨丨」準位變成「L」準位， 而因AND 電路2的輸出端子會從「Η」準位變化成「Lj準 位，所MNMOS電晶體9因OFF 而成截止狀態。接著，記憶 電路15因再次變成保持資料的狀態，而資料輸出端子OUT 會重置成「Η」準位。如此一來就結束里置動作。 次，就資料的閂鎖動作加Μ說明。在上述重置動作結 束後，對應所讀出之記憶單元的資料，畲使被_入至資料 輸人端子IN的信號準位變化。但是，從記憶單元讀出「Η j準位的資料之情況，在閂鎖電路1的動作上沒有發生變 化，而可從資料輪出端子OUT 輸出和重置狀態相同的「Η 」準位的信號。在從記憶單元謓出「L」準位的資料之情 況，被輸人至資料輸入端子IN的信號準位會從「Η」準位 變化成「Lj準位，NM0S電晶體10會因OFF 而成截止狀態 ，NM0S電晶體11會因0H而成導通狀態，記憶電路15之端子 B因透過HM0S電晶體11而接地，記憶電路15之端子B會變 成「L」準位，端子Λ會變成「Hj準位且安定，而資料輸 出端子01) T會從「Η」準位變化成「L」準位。

此際，資料輸入端子I Ν由於會從「Η」準位變化成「L j 準位而使Ν Μ 0 S電晶體1 0因0 F F而成截止狀態，而即使Ν Μ 0 S 電晶賭9因OH而成導通狀態，記憶電路15之端子Α亦不會 被接地。因此，從資料輸出端子OUT所輸出的信號之信號 準位，不會因被输入至時鐘輸入端子CLK的時鐘信號之信 號準位而變化。當被輸人至資科輸入端子IN的信號準位從 「Hj準位下降至「L」準位時，記憶電路15之端子A會從 本紙浪尺度適用中國國家揉率（CNS ) Λ4说格（210X297公釐) I~V~a~I I---VI*---《衣-- (請先閲1^面之注$項再填寫本頁)

、1T 五、發明説明（I2 ) 「L」準位變化成「H」準位，而端子B 會從「H」準位 變化成「L」準位且被閂鎖，隨之，資料輪出端子〇 I] T 會 從「Η」準位變化成「L」準位。 Μ濟ίΜ-央標準局貝工消费合作社印製 (請先閲婧背面之注$項再填寫本頁) 被閂鎖於記憶單元15的資料在從資料輸出端子OUT _出 而被讀出之後，為了進行下面之週期動作而使資料輪入端 子IN，因預充電電路等而變成「H」準位，閂鎖谭路1因進 行上述重置動作而再次被重置，其時間在圖2中Μ符號a 表示。在此，上述延遲電路12，只有在保證記憶電路15的 端子A從「Hj準位變成「L」準位的時間，才有必要使之 延遲，而延遲電路12的延遲時間，係被設定成從端子A中 的「H j準位可保證「L j準位的變化之時間。又，閂鎖® 路1中的上述重置動作所需要的時間，由於只依延遲電路 1 2的延遲時間就可調整，所Μ無須考慮其他的時間。如上 述，在本發明之實施形態1之閂鎖電路1中，被輸入至時鐘 輸入端子CL1(的時鐘信號所下降的時間，係亦可比被_入 至資料輸入端子IΝ的信號準位變化的時間早或慢。從此現 象中，可知時鐘信號的「丨丨」準位之期間，若為記憶電路 1 5重置所褥要的時間Κ上即可，而沒有必要考嫌被輸入至 資料輸入端子I Η的信號變化的時間和時鐘信號的信號準位 變化的時間之時間設計，該時間設計就可變得很容易*並 可在一般常使用的工作週期比50 3；之時鐘信號中可奄無問 題地使之動作。 實施形態2 . 圖3顯示上述實施形態1之閂絹電路1中所使用的各反相 本紙悵尺度適用中國國家榡準（CNS ) Λ4規格（21〇Χ2()7公釐) -~Γδ~- A7 320722 __B7_ 五、發明説明（13 ) (請先閲讀背面之注f項再填疼本頁) 器霣路之霣路例之霄路圖。圈3中，反相器鬣路，係W PM0SS晶體20和HM0S電晶體21所構成，PM0S電晶體20的源 極係從電源施加電源電壓Vcc，PM0S電晶體20的汲極被連 接至NM0S電晶體21的汲極.上，該連接部構成反相器電路的 輸出端子，OOS電晶體21的源極被接地。又，PM0S®晶體 20及NM0S電晶體21的各閘極互相連接，而該連接部構成反 相器電路的輸入端子。 從此現象中，可知上述記憶電路15的端子A 從「L」準 位切換成「H」準位之際，在反相器電路4中，藉由上述 PM0S®晶體20導通而NM0S電晶體21截止，而使反相器電路 4的輸出端子變成「H j準位。在此，為了使端子A更確實 且快地成為「丨丨」準位，而縮窄上述PM0S電晶體20的閘寬 及加大導通電阻，使用閜寬寛而導通電阻小的M0S電晶體 ，則將端子Λ從「L」準位切換成「丨丨」準位即可，將如此 所形成者當作本發明的實施形態2。 經濟部中央樣準爲貝工消費合作社印裝 圖4顯示本發明的實施形態2中之閂鎖電路之例的電路圈 。另外，圖4中，和上述圖1相同者以同一符號表示，在此 省略其說明，同時只說明和上述圖1之相異點。 圃4中和圖1之相異點，係在於追加Ρ Μ 0 S電晶體2 6，随之 ，將圈1閂鎖電路1作為閂鎖甯路2 5。圈4中，上述Ρ Μ 0 S電 晶體26的汲極被連接至記憶電路15的端子Α上，PM0S®晶 體26的閘極被連接至反相器電路6的輸出端子上。又， PM0S電晶賭26的源極係從電源施加電源電壓Vcc。上述PM0S 窜晶體26偯構成如申誧專利範園第7項中的第四開鼷都， 氏尺度逋用中國國家標準（CNS ) A4規格（21〇X：297公釐) 1 ~16 - 經濟部中央梂準局貝工消费合作社印製 本紙張尺度適用中國國家橾準（CNS ) Λ4規格（210Χ 297公釐） A7 __B7_ 五、發明説明（u) 上述反相器電路6亦構成如申請專利範圍第7項中的第四控 制部。 如上述之構成中，當記憶電路15的端子A 從「L」準位 變成「H j準位時，亦即在記憶電路1 5中寫入資料之際’ 上述PMOS電晶體26必會和反相器電路4中的PMOS電晶體20 同時因0Ν而成導通狀態。因此，可更確實且快地使記憶® 路15的端子A從「L」準位變成「Η」準位，而使端子B從 「Η」準位變成「L」準位，並可改菩記憶電路15的寫入特 性。 實施形態3 . 圖5顯示本發明的實施形態3中之閂鎖電路之例的電路圓 。圖4中，和上述圖1相同者以同一符號表示，在此省略其 說明，同時只說明和上述圖1之相異點。 圈5中，反相器電路6的輸出端子，被連接至KM0S電晶體 11的閘極，同時被連接至N0R甯路32的一方輸入端子上。 N0R霣路32的另一方輸入端子，係被連接至NAND電路31的_ 出端子上。在NAND電路31的一方輸人端子上，連接有上述 延遲電路12的輸出端子D，而HAND電路31的另一方输入端 子，被連接至上述時鐘輸入端子CLK上。又* NOR電路32 的输出端子被連接至NM0S電晶體9的閘極上，MM0S電晶體9 的汲極被連接至記憶電路15的端子A上，而NM0S電晶賭9 的源極被接地。 另外，圖5中，反相器電路6構成如申請專利範圃第6項 中的第一控制部，反相器電路6、NAND電路31及NOR ®路32 -17 - .---Λ衣------訂------^ (請先閲讀背面之注$項再填寫本頁) 經濟部中央標準局負工消费合作社印製 A7 B7 五、發明説明（15 ) 構成如申謅專利範圍第6項中的第二控制部，NMOS雷晶體 11構成如申請專利範圍第6項中的第一開闞部，NMOS霣晶 體9構成如申請專利範圃第6項中的第二開關部，而記憶爾 路1 5構成如申請專利範圃第6項中的記憶部。 在如上述之構成中，係說明閂鎖電路3 0的動作例。另外 ，圖5所示之閂鎖電路3 0中的時序圖由於和上述画2同故省 略。 首先最初，就依時鐘信號之上升而重置（reset)被保持 於上述記憶電路1 5中的資料之動作加以說明。作為初期狀 態，係資料輪入端子IH，依預充電電路（未圖示）等而被重 置成「H j準位。亦即，反相器電路6的輸出端子變成「L 」準位，Ν Μ 0 S電晶體11因0 F F而成截止狀態。 在此，當時鐘輸入端子C L Κ 為「L」準位時，與記憶電 路15的端子Α和同準位的延遲電路12之輸出端子D之準位 無關，NAND電路31的輸出端子為「H」準位。因而，NOR電 路32的輸出端子為「L」準位，NH0S電晶體9會因OFF而變 成截止狀態。在該狀態時，記憶電路1 5的端子A 及端子B 被電氣接地的匯流排不會存在，而記憶電路1 5會處於保持 初期資料的狀態。因而，亦可從資料輸出端子OUT輸出初 期資料值。 其次，時鐘信號上升，當時鐘輸入端子CLK 從「L」準 位變化成「Hj準位時，g憶電路15之端子A為「L」準位 之情況時，HAND電路31的_出端子不會從「H」準位中發 生變化，記憶電路15的端子B 不會從「Hj準位中發生變 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公t ) _ , 〇 _ -Iμι—,——裝------訂------f (請先閲讀背面之注$項再填寫本頁) A7 _ B7 五、發明説明（16 ) 化，因而，資料輸出端子0 U T 不會從「Η」準位中發生變 化。另一方面，記憶電路15之端子Α 為「Η」準位之情況 時，因時鏞輸入端子CU會從「L」準位變化成「Η」準位 ，所Μ ΝΑ N D電路3 1的输出端子會從「Η」準位變化成「L」 準位，NOR電路32的輪出端子會從「Lj準位變化成「Η」 準位。因此，處於截止狀態的NM0S電晶體9因ON而成導通 狀態，記憶電路15之端子A，因透過NM0S電晶體9而接地成 「Lj準位，隨之，端子B變成「H」準位且安定。 之後，延遲電路〗2之輸出端子D，隨著端子A從「H j準 位變成「L」準位，而跟著從「Η」準位變成「Lj準位， 而因Ν Λ N D電路3 1的輸出端子會從「L」準位變化成「H j準 位，因而，Ν 0 R 電路3 2的輸出端子會從「H j準位變化成 「L」準位，而NM0S電晶體9會因OFF而成截止狀態。接著 ，記憶電路1 5因再次變成保持資料的狀態*而資料输出端 子0 U T會重置成「Η」準位。如此一來就結束重置動作。 經濟部中央樣準局貝工消费合作社印製 ! n Lrt -»ΓΙ I - ........ _ ( (請先閲讀背面之注意Ϋ項再填寫本頁) 其次，就資料的閂鎖動作加以說明。在上述重置動作結 束後，對應所謓出之記憶單元的資料，會使被輸人至資料 輸入端子IN的信號準位變化。但是，從記憶單元讓出「Η 」準位的資料之情況，在閂鎖電路30的動作上沒有發生變 化，而可從資料輸出端子OUT 輸出和重置狀態相同的「Η 」準位的信號。在從記憶單元讀出「L」準位的資料之情 況，被輸入至資料输入端子I Ν的信號準位會從「Η」準位 變化成「L」準位，NM0S®晶體11因0Ν而成導通狀態，記 憶電路15之端子B因透過NM0S電晶體11而接地，記憶甯路 本紙張尺度適用中罔國家標準（CNS ) Λ4規格（210X297公釐) _1〇_ 經濟部中央標準局貝工消費合作社印製 B7 五、發明説明（ρ ) 15之端子B會變成「Lj準位，端子A會變成「Η」準位且 安定，而資料輸出端子OUT會從「Η」準位變化成「L」準 位0 此際*資料輸入端子I N由於會從「Η」準位變化成「L」 準位，而NOR 電路32之一方輸入端子會變成「Η」準位， 而NOR電路32的輸出端子會變成「L」準位使NM0S®晶體9 因OFF而成截止狀態，所Μ記憶電路15之端子A不會被接 地，而從資料輪出端子OUT所輸出的信號之信號準位’不 會因被輸入至時鐘輸入端子CLK的時鐘信號之信號準位而 變化。當被輸入至資料輸入端子I N的信號準位從「丨丨」準 位下降至「Lj準位時，記憶電路15之端子Α會從「U準 位變化成「Η」準位，而端子B 會從「Η」準位變化成「L 」準位且被閂鎖，随之，資料輸出端子〇 U Τ 會從「Η」準 位變化成「L」準位。 被閂鎖於記憶單元1 5的資料在從資料輸出端子〇 U Τ輪出 而被讀出之後，為了進行下面之週期動作而使資料_入端 子I Ν，因預充電甯路等而變成「Η」準位，閂鎖電路3 0因 進行上述重置動作而再次被重置，其時間在圖2中以符號a 表示。閗鎖電路3 0中的上述重置動作所霈要的時間，由於 只依延遲電路12的延遲時間就可調整，所以無須考應其他 的時間。 如上述，在本發明之實施形態3之閂鎖電路30中，加上 和上述實施形態1同樣的效果，更且從只M NM0S霄晶體9進 行使上述記憶電路15的端子Α從「Η」準位變成「Lj準位 本紙張尺度遶用中國國家標準 ( CNS ) Λ4規格（210X297公釐） -20 - I十--^--/---^-- (請先閲讀背面之注意事項再填寫本頁) 訂 320722 Α7 Β7 五、發明説明（is ) 中，就可更確實且快地使記憶霜路15的端子A 從「Η」準 位變成「L」準位，而使端子Β 從「L」準位變成「Hj準 位，並可改善記憶電路15的寫入特性。 實施形態4 . 即使在上述實施形態3之閂鎖電路30中，亦和上述賁施 形態2相同，在上述記憶電路15的端子A從「L」準位切換 成「H」準位之際，在反相器電路4中，藉由上述PM0S電晶 體20導通而NM0S電晶體21截止，使反相器電路4的輸出端 子變成「H」準位。在此，在上述實施形態3中，為了更確 S且快地使端子Λ 成為「丨丨」準位，而縮窄上述PM0S電晶 體20及NM0S電晶體21的閘寬及加大導通電胆，並使用閘寬 寬而導通電阻小的Μ 0 S 電晶體，則將端子Α從「L j準位 切換成「丨丨」準位即可，將如此所形成者當作本發明的賁 施形態4。 圖6顧示本發明的實施形態4中之閂鎖電路之例的窜路圈 。另外，圖6中，和上述圖5相同者Μ同一符號表示，在此 省略其說明，同時只說明和上述圖5之相異點。 經濟部中央標準局貝工消費合作社印製 (請先閲讀背南之注$項再填寫本頁) 圈6中和圖5之相異點 > 係在於追加PM0SII晶體36和反相 器電路3 7，随之，將圖5之閂鎖電路3 0作為閂鎖電路3 5。 圖6中，上述PM0S電晶體36的汲極，被連接至記憶雷路 15的端子Α上，PH0S電晶體36的閘極|被連接至反相器電 路37的輸出端子上•反相器電路37的輸入端子，被連接至 反相器電路6的输出端子上。又，PM0S電晶體36的源極係 從電源中施加電源電壓Vcc。另外，圃6中，PM0SIS晶體36 本紙悵尺度適用中國國家標準（CNS ) Μ規格（210X 297公釐) :~21 ~~ A7 B7 五、發明説明（19 ) 構成如申講專利範圃第7項中的第四開關部，反相器霣路6 及37構成如申請專利範圃第7項中的第四控制部。 在如上述的構成中，當記憶電路1 5的端子A 從「L」準 位變成「H」準位時，亦即，在資料輪入端子IN從「H」準 位變成「L」準位且NMOS電晶體11因ON而導通，而記憶爾 路15中寫人資料之際，上述PM0S電晶體36必會和反相器霣 路4中的PM0SIS晶體20同時因ON而構成導通狀態。因此， 可更確實且快地使記憶電路15的端子A 從「Lj準位變成 「Hj準位，而使端子B 從「11」準位變成「L」準位，並 可改菩記憶電路15的寫入特性。 實施形態5 . .在上述實施形態4之閂鎖電路中，藉由設置上述PM0S電 晶體3 6，就可廢除N Μ 0 S電晶體1 1。將如此所成者作為本S 明的實施肜態5。 圖7顯示本發明的實施形態5中之閂鎖電路之例的電路圓 。另外，圖7中，和上述圖6相同者Μ同一符號表示，在此 省略其說明，同時只說明和上述圖6之相異點。 經濟部中央棟準局貝工消費合作社印氧 I.---γ I----《务-- (請先閲讀背面之注$項再填寫本頁) 圈7中和圖6之相異點*係在於廢除圖6中的NM0S電晶賭 11，將反相器電路6的輸出端子，連接N0R 電路32的一方 輸入端子和反相器電路37的輸入端子，随之，將圖6之閂 鎖電路3 5作為閂鎖電路4 0。 另外，圖7中，PM0S電晶體36構成如申請專利範圃第9項 中的第一開關部，NM0S電晶體9構成如申請專利範圍第9項 中的第二開闞部。又，反相器電路6及37樽成如申請專利 本紙張尺度逋用中國國家標率（CNS ) Λ4规格（210X297公釐) -22- 五、發明説明（20 ) 範圍第9項中的第一控制部，反相器電路6、NAND電路31及 NOR 電路32構成如申請專利範圍第9項中的第二控制部· 記憶電路15構成如申請專利範圍第9項中的記憶部。 在如上述之構成中，低說明閂鎖電路4 0的動作例。另外 ，圖7所示之閂鎖電路4 0中的時序圖由於和上述圈2同故省 略。又，就重置動作而言，除了廢除HH0S電晶體11M外* 由於其餘和上述圖6之閂鎖電路3 5相同所Μ省略其說明。 就閂鎖電路4 0的資料之閂鎖動作加Κ說明。在里置動作 結束後，對應所讀出之記憶單元的資料，會使被輪入至資 料輸入端子I Ν的信號準位變化。但是，從記憶單元讀出「 H j準位的資料之情況，在閂鎖電路4 0的動作上沒有發生 變化。 經濟部中央梯準局貝工消费合作社印製 (請先閲讀背面之注$項再填寫本頁) 在從記憶單元謓出「L」準位的資料之情況，被輪入至 資料輸入端子IN的信號準位合從「Η」準位變化成「Lj準 位，PM0S電晶體36因0N而成導通狀態，記憶電路15之端子 A因透過PM0S電晶體36而胞加電源電壓，記憶電路15之端 子A舍變成「H」準位，端子B會變成「L」準位且安定’ 而資料輸出端子OUT會從「丨丨」準位變化成「U準位。除 此之外，由於係和上述圖6之閂鎖電路3 5的動作相同所Μ 省略其說明。 如此，本實施形態5中之閂鎖甯路40，除了廢除上述圖6 之閂鎖電路35的HM0S電晶體11Μ外，由於其構成及動作和 上述閂鎖電路3 5相同，所Μ可獲得和上述實施形態1的閂 鎖爾路1同樣的效果。 本紙張尺度通用中國阐家標準（CNS > Λ4規格（2Ι0Χ 297公釐) -2 3—"二 A7 320722 __B7 五、發明説明（21) 實施形態6. (請先閲讀背面之注f項再填寫本頁) 圈8顧示本發明的實施形態6中之閂鎖電路之例的笛路圈 。另外，圖8中，和上述圖7相同者Μ同一符號表示，在此 省略其說明，同時只說明和上述圖7之相異點。 圖8中和圖7之相異點，係在於廢除反相器電路4，並追 加PMOS®晶體46、47及HMOS電晶體48、49，皤之，將圖7 之記憶電路15作為記憶電路50，將圖7之閂鎖電路40作為 閂鎖霣路45。 經濟部中央標準局負工消费合作社印製 圓8中，記憶電路50，係Μ反相器锺路3，PM0S電晶賭46 、47及NM0S電晶體48、4g所構成。PM0S電晶體4&、47及NM0S ®晶體48、49係被串聯連接，PM0S電晶體46的汲極和PM0S 電晶18 4 7的源極相連接，Ρ Μ 0 S霄晶體4 7的汲極被連接至 NM0S電晶體48的汲極上，NM0S電晶體48的源極被連接至 NM0S®晶體49的汲極上。又，PM0S電晶體46的源極被連接 至電源®SVcc的電源上，而NM0S電晶體49的源極被接地 。上述PM0S電晶體47的汲極和NM0S霄晶體48的汲極之連接 部，被連接至上述反相器3的輸入端子上，並將該連接部 作為記憶電路50的端子A。 又，上述PM0S電晶體46及NM0S電晶體49的各閘極係被互 相連接，該連接部被連接至上逑反相器3的輪出端子上， 並將該連接部作為記憶笛路50的端子B。上述PM0S電晶體47 的閘極，被連接至H0R電路32的輸出端子上，NM0S®晶體 48的閘極，被連接至上述反相器37的輸出端子上。PM0S電 晶體36的汲極、NM0S電晶體9的汲極及延遲電路12的輪人 本紙浪尺度適用中國國家樣準（CNS ) A4規格（2丨0'〆297公釐） -24 - 經濟部中央標準局貝工消费合作社印装 A7 —__B7_ 五、發明説明（22) 端子，被各別連接至上述記憶電路50的端子A上，而反相 器7的输入端子被連接至上述記憶電路50的端子B上。 另外，圈8中，NM0S電晶體46及47構成如申請專利範圍 第10項中的第一開關部，PM0S電晶體48及49構成如申請專 利範圃第10項中的第二開關部，反相器電路3構成如申誧 專利範圍第10項中的記憶部的反相器甯路，記憶部50構成 如申請專利範圍第10項中的記憶部。又，PM0S電晶體36構 成如申請專利範圔第10項中的第三開闢部，KM0S電晶體9 構成如申請專利範圍第13項中的第四開關部，反相器電路 6及3 7辑成如申請專利範圍第1 0項中的第一控制部，反相 器電路6、NAND電路31及N0R電路32構成如申請專利範圍第 1 0項中的第二控制部。 在如上述之構成中，係說明閂鎖電路4 5的動作例。另外 '，圖8所示之閂鎖電路45中的時序圖由於和上述_2同故省 略。 首先最初，就依時鐘信號之上升而重置（reset)被保持 於上述記憶電路50中的資料之動作加以說明。作為初期狀 態，係資料输入端子IN，依預充電電路（未圖示）等而被重 置成「Hj準位。亦即，反相器電路37的输出端子變成「Η 」準位，PM0S電晶體36因OFF而成截止狀態，NM0S®晶體 48因0N而成導通狀態。 此時，記憶電路50的端子A 為「L」準位之情況時，端 子B 為「H」準位，PM0S®晶體46因OFF而成截止狀態， HM0S霣晶賵49因0N而成専通狀態。又，延遲罨路12的输出 本紙張尺度適用中國國家梂準（CNS ) Λ4现格（2)0X297公釐） 0 Γ —十— -VI,----Α户------訂------f C請先閲讀背面之注$項再填寫本頁) 經濟部中央標準局貝工消费合作社印製 A7 — B7 五、發明説明（23) 端子D的準位由於和記憶電路50的端子A相同，所KNAND 霣路31的一方輪入端子為「L」準位，與時鐘信號的信號 準位無關，而NANDIS路31的輸出端子為「Hj準位。因而 N0R 11路32的输出端子為「L」準位，NM0S®晶體9因OFF 而成截止狀態，PM0S電晶體47因ON而成導通狀態。如此， 因NM0S®晶體9、PM0S®晶體36及46為截止狀態，而PM0S® 晶體47、NM0S電晶體48及49處於導通狀態，所Μ記憶電路 5 0的端子Α 不會從「L」準位變化，而記憶電路5 0會處於 保持初期資料的狀態。 λ其次，當資料輸入端子IN被設定在「Η」準位作為初期 狀態時，而記憶電路50的端子Α 為「丨丨」準位之情況時， 端子B 就為「L」準位，PM0S電晶體46因0N而成導通狀態 ，而N Μ 0 S電晶體4 9因0 F F而成截止狀態。又，延遲®路1 2 的输出端子D的準位由於和記憶電路5 0的端子A相同，所 以HAND®路31的一方輸入端子為「H」準位。在此，NAND 電路31的另一方輸入端子上，從時鐘輸入端子CLK中輸入 時鐘信號，當該時鐘信號的信號準位為「L」準位時，N0R 電路32的輪出端子為「L」準位，NM0S電晶肢9因OFF而成 截止狀態* PM0S電晶體47因0N而成導通狀態。如此，因 NM0S®晶體9、46及PM0S®晶體36為截止狀態，而PM0S電晶 «46、47處於導通狀態，所Μ記憶電路50的端子A 不會從 「Hj準位中變化。在此，當時鏽信號上升，而時鏟輸入 端子C L K從「L j準位變化成「Η」準位時，N A N D霣路3 1的 输出端子，變成「Lj準位>N0R電路32的輸入端子全部成 本纸張尺度適用中國國家標率（CNS ) Λ4規格（2IOX 297公缝） _ 2 6 - —:r-1---Λ 策------訂------f、——*——J1 (請先閲讀背面之注$項再填寫本頁) . 鯉濟部中央標準局—工消費合作社印装 320722 A7 B7 五、發明説明（24 ) 為「Lj準位，所MN0R電路32的输出端子變成「H」準位 ，NM0S電晶體9因0N而成導通狀態，PM0S電晶體47因OFF 而成截止狀態。如此，因NM0S電晶體9、48及PM0S®晶體46 為導通狀態，PM0S®晶體36、47及1^05甯晶體49#變成截 止狀態，而記憶®路5 0的端子A ，會透過N Μ 0 S電晶賭9被 接地，而從「Η」準位變成「L」準位。陲之，端子Β變為 「Hj準位，PM0S電晶體46因OFF 而變成截止狀態，同時 NM0S電晶體49因0N而變成導通狀態且安定。 之後，延遲電路12之輸出端子D，随著端子A從「H」準 位變成「L」準位，而跟著從「Η」準位變成「L」準位， 而因NAHD電路31的輸出端子與從時鐘輸入端子CLK所_入 的時鐘信號之信號準位無關而會從「L」準位變化成「Η」 準位，因而，Ν 0 R 電路3 2的輸出端子會從「H j準位變化 成「L」準位，而NH0S電晶體9因OFF而成截止狀態，同時 PM0S霜晶體47因0H而變成導通狀態。亦即，NM0S®晶體9 及PH0S電晶體36、46變成截止狀態，PM0S電晶體47及NM0S 雷晶體48、49變成導通狀態，記憶甯路15因再次變成保持 資料的狀態，而資料輪出端子0 U T 會重置成「Η」準位。 如此一來就结束重置動作。 其次，就資料的閂鎖動作加Κ說明。在上述重置動作结 束後，對應所讀出之記憶單元的資料，會使被輸入至資料 輸入端子I Ν的信號準位變化。但是，從記憶單元讀出「Η j準位的資料之情況，資料輸人端子IN為「Hj準位，而 上述里置動作结束後之閂纟貞罨路4 5的動作沒有變化。 本紙張尺度適用中國國家榡準（CNS ) Λ4規格（2丨0 X 297公釐） _ 〇 7 _ I ^---lel---rA ^------訂------f ' .(請先閲讀背面之注$項再填寫本頁) 經濟部中央樣準局貝工消費合作社印製 A7 __B7 五、發明説明（25) 在上述重置動作結束後，從記憶單元讀出「L」準位的 資料之情況，被輸人至資料輸入端子IN的信號準位會從「 H j準位變化成「L」準位，PMOS電晶體36因0H而成導通狀 態，而NMOS®晶體48因OFF 而成截止狀態。又，NOR霣路 32的一方輸入端子上輸入「H」準位，而與另一方輪入端 子的準位無關，亦即與延遲電路12的輸出端子D及時箱_ 入端子CLK的準位無關，NOR電路32的輸出端子成為「U 準位，NM0S電晶體9因OFF 而成截止狀態，PM0S電晶饉47 因ON而成導通狀態。如此，NM0S電晶體9、48及PM0S®晶體 46變成截止狀態，PM0S電晶體36'47及HM0S電晶體49變成 導通狀態，記憶電路15之端子A會變成「Hj準位，端子B 會變成「L」準位且安定，而資料輸出端子OUT會從「H」 準位變化成「L」準位。 此際，資料輪人端子I N由於會從「Η」準位變化成「L j 準位，而H0R 電路32之一方輸入端子會變成「Hj準位， 而NOR電路32的输出端子會變成「Lj準位使NM0S霄晶體9 因OFF而成截止狀態，所以記憧電路50之端子A不會被接 地，而從資料輸出端子ΟϋΤ所輸出的信號之信號準位，不 畲因被輸入至時鐘輸入端子CLK的時鐘信號之信號準位而 變化。當被输入至賣料输入端子IN的信號準位從「Η」準 位下降至「L」準位時*記憶電路50之端子A會從「L」準 位變化成「Η」準位，而端子B 會從「Η」準位變化成「L 」準位且被閂鎖，随之，資料輸出端子OUT 會從「H j準 位變化成「L j準位。 本紙張尺度逍用中國國家橾率（CNS ) Α4規格（210X297公釐) _ 9 X - 1---^1.---f 装------訂------f (請先閲讀背面之注$項再填寫本頁) 五、發明説明（26)

A7 B7 經濟部中央標準局貞工消费合作社印製 此，被閂鎖於記憶單元5 0的資料在從資料_出端子 OUT輸出而被讀出之後，為了進行下面之週期動作而使資 料輸入端子IN，因預充電電路等而變成「H」準位，閂鎖 18路45因進行上述重置動作而再次被里置，其時間在麵2 中Μ符號a表示。閂鎖電路45中的上述重置動作所需要的 時間，由於只依延遲甯路12的延遲時間就可調整，所W無 須考慮其他的時間。 如上述，在本發明之莨施形態6之閂鎖電路45中，加上 和上述實施形態1同樣的效果，更且，NM0S1[晶體9及PH0S 電晶體47不會同時變成導通狀態，同時即使在PM0S®晶《 36及NM0S電晶體48中亦不會變成導通狀態，更且，由於 NM0S電晶S9及PH0S®晶體36不會同時變成導通狀態，所 以在PM0S電晶體36因ON而成導通狀態之情況時，可確實端 子A 沒有被接地，更且，在HM0S電晶體9因ON而成導通狀 態之倩況時，可確實端子A 上沒有被施加電源®壓Vcc， 所W就可更確實且快地使記憶電路15的端子A 從「Hj準 位變成「L」準位，而使端子B 從「L」準位變成「Hj準 位，並可改善記憶電路50的寫入特性，同時可謀求低消耗 功率化。 實胞形態7 . 從上述實胞形態1至實施形態6的閂鎖電路中，雖將延遲 電路12的輸入端子連接反相器電路3的輸入端子，即記憶 電路的端子A上，但是亦可將延遲電路12的輸入端子連接 反相器電路7的输出端子和反相器電路8的輸入端子之連接 (請先閲讀背面之注$項再填寫本頁)

ml I'^i l Lvn • I

，1T Λ 本紙張尺度適用中國國家#準（CNS ) Λ4規格（2IOX297公t ) 29 320722 A7 _ B7 五、發明説明（27 ) ^部上。將如此所成者作為本發明之實施形態7。 圖9顯示本發明的實施形態7中之閂鎖霣路之例的霣路_ 。另外，圖9中，和上述圖1相同者Μ同一符號表示，在此 省略其說明，同時只說明和上述圄1之相異點。 圈9中和圈1之相異點，係在於不將延遲霣路12的输入端 子埋接在反相器電路3的輸入端子和反相器電路4的輸出端 子之連接部上，而連接於反相器電路7的_出端子和反相 器霣路8的輪人端子之連接部上，從此情況中可知，可將 圖1之閂鎖電路1作為閂鎖電路6 0。另外，在本實施形態7 中，雖Μ實施形態1之上述圈1的閂鎖電路1為例來加以說 明，但是即使從上述實施形態2至實施形態6的各閂鎖霣路 中由於皆為相同所Μ在此省略其說明。 經濟部中央標準局身工消費合作社印装 (請先閲讀背面之注$項再填寫本頁〕 在閂鎖電路60的動作中，和上述圖1之閂鎖電路的之動 作之不同點，係在圖1的閂鎖霄路1中，將記憶電路15的端 子Α之準位變化直接傳送至延遲電路12的蝙入端子上*相 對於此，在>4鎖霄路60中，記憶電路15的端子A之準位變 化係透遇反相器電路3及反相器霄路7而傅送至延遲®路12 的_入端子上。 從此悚況中可知，在圈1之閂鎖锺路1中，雖只K延遲霣 路12進行延遲，但是在閂鎖電路60中，在Μ延遅霣路12所 設定的延遲時間内|可以加上依反相器®路3及7所產生的 延遲時間之時間來進行延遲，更可確實使之延遲，同時可 將延遲堪路12的延遲時間設定得很小•可使構成延8¾路 12的反相器®路數滅少*或可縮短構成延埋霣路12的K烺 本紙張尺度適用中國國家橾準（CN.S ) Λ4规格（210X297公釐) -30 - A7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明（28 ) 1 1 圈 案 之 長 度 及 締 小 印 刷 電 路 板 中 的 所 佔 面 積 t 並 可 減 低 花 1 I 在 延 遲 電 路 1 2上 的 成 本 0 1 1 1 [發明之突 ί果] 請 先 1 •r 閲 從 上 述 說 明 中 可 知 若 依 據 本 發 明 之 閂 m 電 路 » 其 記 憶 背 面 之 -ί 部 f 係 由 第 __. 反 相 器 電 路 及 第 二 反 相 器 電 路 所 構 成 f 且 其 注 r 構 成 為 將 其 一 方 之 輸 入 端 子 各 別 連 接 另 —- 方 之 輪 出 端 子 而 1 項 1 所 形 成 9 第 一 反 相 器 電 路 之 輸 入 端 子 i 例 如 係 依 由NHOS霄 再 填 輸 入 1 装 晶 體 所 構 成 的 第 —* 開 Μ 部 而 接 地 第 二 反 相 器 電 路 之 f 1 端 子 f 例 如 係 依 各 別 由 HMOS 電 晶 體 所 構 成 的 第 二 開 闞 部 及 1 1 第 三 開 關 部 的 串 聯 電 路 而 接 地 第 一 開 關 部 及 第 二 開 醑 部 1 I f 係 對 由 外 部 所 輸 入 的 二 進 位 之 資 料 信 號 進 行 相 反 的 開 1 訂 關 動 作 而 第 三 開 醑 部 像 按 照 上 述 延 遲 部 的 输 出 端 子 之 信 號 準 位 和 由 外 部 所 輸 入 的 時 鐘 信 號 之 各 信 號 準 位 而 進 行 開 關 動 作 〇 具 體 而 言 ， 對 來 I 外 部 的 資 料 信 號 參 進 行 與 第 一 開 m 部 Λ 的 開 關 動 作 相 反 的 開 關 動 作 Μ 控 制 第 二 開 關 部 上 述 記 愤 1 I 部 » 在 第 一 開 關 部 及 第 三 開 關 部 同 時 為 截 止 狀 態 時 > 保 持 1 Γ 1 被 寫 入 的 資 料 信 號 之 信 號 準 位 〇 又 f K二输人AHD 電 路 控 1 »1 制 上 述 第 三 開 關 部 的 開 關 動 作 » 當該AND 電 路 之 各 輸 入 端 1 子 全 部 變 為 厂 Η _ 準位Β 寺 ，亦即 ，當由外部所輸入之時鐘 'yr 1 信 號 和 由 上 述 延 遲 部 所 輸 入 之 信 號 的 各 信 號 準 位 全 部 變 為 $ I 1' 厂 Η . 準位時 ，ί 吏上述第i 三Μ闞部f δ為導通狀態 0 1 1 I 從 此 情 況 中 可 知 > 使 由 外 部 所 輸 人 的 時 鐘 信 號 之 信 號 準 1 1 位 變 化 的 時 間 9 亦 可 比 使 由 外 部 所 輸 入 的 二 進 位 之 資 料 信 1 1 -31- 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2ΙΟΧ 297公釐） 320722 A7 B7 五、發明説明（29 號鐘的信號準位變化的時間适快或慢。因此，沒有必要進 行考慮上述資料信號之信號準位的變化時間，和上述時雄 信號之信號準位變化的時間之時間設計，就可容易進行該 時間設計，可毫無問題地Μ —般常使用的工作週期比50 %的時鐘信號使之動作。 又，若嵌據本發明之閂鎖電路，其記憶部，係由第一反 相器電路及第二反相器電路所構成，且其構成為將其一方 之輸人端子各別連接另一方之輸出端子而所形成’第一反 相器霣路之輸入端子，例如係依由NM0S電晶體所構成的第 一開關部而接地，第二反相器電路之輸入端子，例如係依 由NM0S電晶髖所構成的第二開闞部而接地*第一開闞部’ 係按照由外部所輸入的上述資料信號，進行開關動作，而 第二開關部，係按照上述資料信號、由外部所輸入的時鐘 信號、及由上述延遲部所輸入的信號之各信號準位而進行 開關動作。 經濟部中央標準局負工消費合作社印製 從此情況中可知，沒有必要進行考慮上述資料信號之信 號準位的變化時間，和上述時鐘信號之信號準位變化的時 間之時間設計，就可容易進行該時間設計，同時可只以第 二開關部進行使第二反相器電路的輸入端子從「Η」準位 變成「L」準位，和使用被串聯連接的二個開關部來進行 的情況比較，可更確實且快地使第二反相器電路之輸入端 子從「Η」準位變成「L」準位，使第一反相器電路之輸入 端子從「L」準位變成「Η」準位，並可改善記憶部的寫入 特性。 32 (請先聞讀背面之注f項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2丨〇X297公釐） A7 B7 經濟部中央梯準局貝工消費合作社印製 五、發明説明（3〇 ) 1 1 在 如 上 述 的 各 閂 鎖 電 路 中 9 更 構 成 記 憶 部 之 第 二 反 相 器 1 路 的 输 人 端 子 例 如 可 依 由 NH0S 電 晶 體 所 構 成 的 第 四 開 1 1 m 部 而 施 加 源 懕 t 第 四 開 關 部 ， 係 按 照 由 外 部 所 m 入 /-—S 請 ! 先 的 上 述 資 料 信 號 進 行 開 關 動 作 〇 具 S3 而 9 上 述 第 四 開 闞 閲 讀 背 1 Λ 部 係 進 行 和 第 一 開 關 部 相 同 的 開 關 動 作 9 並 會 在 使 記 憶 面 之 1, 注 都 的 第 一 反 相 器 電 路 之 輸 人 端 子 從 厂 L」 準β Σ變成 'Η J 準 % 1 位 之 際 變 成 導 通 狀 態 〇 I 從 此 情 況 中 可 知 可 更 確 實 且 快 地 使 記 憶 部 的 第 一 反 相 寫 本 頁 '表 1 器 霣 路 之 入 端 子 從 厂 L j 準位變成 Η J 準 位 / 使 第 二 反 、〆 1 | 相 器 電 路 之 輸 入 端 子 從 厂 H j 準位變成 「L J 準 位 並 更 可 1 I 改 善 記 憶 部 的 寫 入 特 性 〇 1 1 訂 更 且 若 根 據 本 發 明 之 閂 鎖 電 路 t 其 記 憶 部 係 由 第 -* 1 反 相 器 電 路 及 第 二 反 相 器 電 路 所 構 成 且 其 構 成 為 將 其 一 1 1 方 之 输 入 端 子 各 別 連 接 另 ___. 方 之 輸 出 端 子 而 所 形 成 第 一 1 I 反 相 器 電 路 之 輸 入 端 子 例 如 係 依 由 NH0SH 晶 體 所 構 成 的 Λ •第 一 開 闞 部 而 施 加 電 源 電 壓 更 且 例 如 依 由 NM0S電 晶 體 1 1 所 構 成 的 第 二 開 關 部 而 接 地 第 ___· 開 關 部 係 按 照 由 外 部 1 Γ 所 m 入 的 上 述 資 料 信 號 t 進 行 開 關 動 作 9 而 第 二 開 關 部 9 1 1 係 按 照 上 述 資 料 信 號 由 外 部 所 輸 入 的 時 鐘 信 號 及 由 上 - 1 述 延 遲 部 所 輪 入 的 信 號 之 各 信 號 準 位 而 進 行 開 闞 動 作 〇 | 一 ! 從 此 情 況 中 可 知 9 使 由 外 部 所 輸 入 的 時 鐘 信 號 之 信 號 準 1 L 位 變 化 的 時 間 亦 可 比 使 由 外 部 所 輸 入 的 二 進 位 之 資 料 信 1 1 號 鑪 的 信 號 準 位 變 化 的 時 間 遨 快 或 慢 0 因 此 y 沒 有 必 要 進 1 1 行 考 慮 上 述 資 料 信 號 之 信 虢 準 位 的 變 化 時 間 » 和 上 述 時 鐘 1 1 本紙張尺度通用中國國家標準（CNS ) A4規格（210X297公釐） -33-

A7 B7 經濟部中央標準局員工消t合作社印製 五、發明説明（31 ) 1 1 信 號 之 信 號 準 位 變 化 的 時 間 之 時 間 設 計 J 就 可 容 易 進 行 該 I 1 時 間 設 計 1 可 奄 無 間 題 地 以 _. 般 常 使 用 的 工 作 週 期 比 50 I 1 % 的時鐘信號使之動作。 請 先 1 -1' 另 _. 方 面 9 在 如 上 述 之 各 閂 m 甯 路 中 9 亦 可 透 過 至 少 一 閲 讀 1 背 Μ 反 相 器 電 路 將 上 述 延 遲 部 的 輪 入 端 子 連 接 至 上 述 記 憶 部 面 之 注 I 1 的 第 二 反 相 器 路 之 輸 出 端 子 上 〇 如 ft 來 9 藉 此 可 在 1 1 1 延 m 部 所 設 定 的 延 遲 時 間 内 9 各 別 加 上 依 記 憶 部 的 第 二 反 再 填 相 器 霣 路 而 產 生 的 延 遲 時 間 ， 及 依 在 第 二 反 相 器 的 輸 出 端 % 本 頁 1 子 和 延 m 部 的 輸 入 端 子 間 所 設 的 反 相 器 電 路 而 產 生 的 延 遲 V-^ 1 1 時 間 Μ 進 行 時 間 之 延 遲 且 由 於 可 將 延 遲 部 的 延 m 時 間 設 1 1 定 的 很 小 所 Μ 可 使 構 成 延 遲 部 的 反 相 器 電 路 數 減 少 或 1 1 訂 可 使 構 成 延 遲 部 的 配 線 圈 案 之 長 度 嫌 短 並 可 使 印 刷 霣 路 板 中 的 所 佔 面 積 減 少 可 減 低 延 遲 部 所 花 的 成 本 〇 又 若 根 撺 本 發 明 之 閂 m 電 路 t 則 其 構 成 為 記 憶 部 9 係 由 —* 個 反 相 器 電 路 第 一 開 關 部 係、 被 連 接 至 該 反 相 器 Λ 電 路 之 输 入 端 子 和 電 源 間 之 钶如串聯連接複數個K0S 笛 晶 | 體 所 成 者 » 及 第 二 開 關 部 » 係 被 連 接 至 上 述 反 相 器 15 路 之 1 Γ m 出 端 子 和 接 地 間 之 例 如 由 串聯連接複數個M0S 霣 晶 體 所 1 成 的 所 構 成 f 而 記 憶 部 之 反 相 器 電 路 之 輸 入 端 子 9 例 如 可 1 依 由HM0S電 晶體所構成的第三開關部 而 施 加 電 源 電 壓 费 更 I 且 9 例如可依由Ν Μ 0 S電 晶 體 所 構 成 的 第 四 開 關 部 而 接 地 < 1 I ~ 上 述 第 一 開 闞 部 9 係 按 昭 上 述 反 相 器 電 路 之 輸 出 端 子 的 信 1 1 號 準 位 f 和 由 上 述 第 二 控 制 部 所 輸 出 之 控 制 信 號 的 信 號 準 1 1 位 而 進 行 m 關 動 作 f 而 上 述 第 二 開 關 部 » 係 按 照 上 述 反 相 1 1 本紙悵尺度適用中國國家櫺隼（CNS ) Λ4規格（210X297公釐） -34- 320722 A7 ___B7_ 五、發明説明（32 ) 器®路之輸出端子的信虢準位，和由上述第一控制部所鷂 出之控制信號的信號準位進行而開關動作。又，第三開鼷 部，係按照由外部所輸入的上述資料信號而進行開闞動作 ，而第四開Μ部，係按照上述資料信號、由外部所_入的 時鐘信號、及由上述延遲部所輸入的信號之各信號準位而 進行開關動作。 經濟部中央標準局貝工消费合作社印裝 (請先閲讀背面之注f項再填寫本頁) 從此情況中可知，沒有必要進行考處上述資料信號之信 號準位的變化時間*和上述時鐘信號之信號準位變化的時 間之時間設計，就可容易進行該時間設計。加上，第一開 關部和第四開關部、第二開闞部和第三開關部、第三開關 都和第四開闞部由於各別不會同時變成導通狀態，所以在 第三開關部變成導通狀態之情況時，記憶部的反相器笛路 之輸入端子可確實不會被接地，更且，在第四開闞部變成 導通狀態之情況時，在記憶部的反相器電路之输入端子上 可確實不會被施加電源電壓。因此，可更確實且快地使記 惽部的反相器電路之輸入端子「U準位變成「Hj準位， 使反相器電路之輪出端子從「H」準位變成「L」準位，並 更可改善記憶部的寫入特性，同時可謀求低消耗功率。 更且，上述延遲部的輸入端子亦可透過至少一個反相器 電路連接至上述記憶部的第二反相器電路之_出端子上， 如此一來，藉此可在以延遲部所設定的延遲時間内，各別 加上依記憶部的第二反相器霜路而產生的延遲時間，及依 在第二反相器的輸出端子和延遲部的輸入端子間所設的反 相器霄路而產生的延遲時間Μ進行時間之延遲，旦由於可 本紙尺度適用中國國家標準（CNS ) Λ4规格（2丨0X 297公釐) —35 — A7 B7 五、發明説明（33 的度部 部畏遲 遲之延 延案低 成圖減 構線可 使配 ， 可的少 Μ 部減 所遲積 , 延 面 小成佔 很構所 的使的 定可中 設或板 間，.路 時少電 遲減刷 延数印 的路使 部電可 遲器並 延相短 將反縮 本 成 的 花 所 圖 圖圖圈

說發 »·Γ^ 簡 示 之顯 示I 為 2 顯 3 國 路 電 之 例 之 路 電 鎖 閂 的 中 11 態 形 腌 實 之 之 路 電 器 相 〇 反 圖各 序的 時用 的使 中所 1中 中 1 路路 電電 鎖鎖 crp .mL HP 之之 示il lms B 示 圔 路 電 之 例 之 路 電 鎖 閂 的 中 2 態 形 施 實 之 ο _ 明 路^ * 電 Hy 2 顧 例 4 路圔 圖圃圖H圖 5 6 本 示 顯 明明 發發 態 形 施 實 之 態 肜 施 實 之 態 形 施 實 之 明 發 本 示 顯 圆匾圈 路路路 窜電電 之之之 例例例 之之 i 路路路 s ε鎖鎖 Βφ ΠΓΡ BTp dlL m.L ί- *flH fyp *^n. 中.中中 閂 的 中 閂 的 中 6 7 態態 形形 施施 實實 之 之 明 明 發發 本本 示示 顬顯 8 9 路 ^sr 之 例 之 路S 鎖 閂 知 習 示 顧 ο 1X 圖 03Λ ABM 3 Ι^ΪΓ £3Γ c 鎖鎖鎖圖 圏 圓 路路 笛電 之 之 例 例 之之 路路 .........- 1— *1 m^i I mj n (請先閲讀背面之注f項再填寫本頁) 經濟部中央梯準局SB；工消費合作社印製 [元件鏞號之說明] 1，25，30，35，40，45，60 閂鎖電路；2 二輸入 AND 電路；3， 4， 5， 6， 7， 8， 37 反相器電路；9， 10， 11， 48，49 NM0S電晶體；12延遲電路；15，50記憶電路； 26，36，46，47 PM0S 電晶體；31 HAND® 路；32 N0R 電 路；OUT 資料輪出端子；IN資料輪入端子；CLK時鑰輪 入端子。 本紙张尺度请用中國囤家棣準（CNS ) Λ4規格（210X 297公釐） 3G -

Claims (1)

1. 320722 A 8 B8 C8 D8 々、申請專利範圍 '1 . 一種問鎖電路，其為與時鐘信號同步動作的閂鎖霣路 ，其特徴為具備有： 記憶部，由第一反相器電路及第二反相器電路所構成， 係將其一方之輸入端子各別連接另一方之輸出端子而所形 成者； 第一開關部，係連接於該記憶部之第一反相器電路之输 入端子和接地間； 第二開關部及第三開關部，係互相串聯連接’且連接於 上述記憶部之第二反相器電路之輸入端子和接地間； 第一控制部，係按照由外部所輸入之二進位的資料信號 Μ控制上述第一開關部的開闞動作者； 第二控制部，係按照上述資料信號以控制上述第二開闞 部的開關動作者； 延遲部，用以使上述記憶部之第二反相器電路中之輸入 端子的信號準位變化延遲而傳送者；及 第三控制部，係按照由外部所输入之時 <鐘信號和由該延 遲部所輸入之信號的各信號準位Μ控制上述第三開關部之 開關動作者。 、2 .如申請專利範圃第1項之閂鎖電路，其中上述第二控 V . 制部，係對來自外部的資料信號，進行與第一開鬮部的開 關動作相反的開關動作以控制上述第二開關部者。 、3 .如申請專利範圃第1項之閂鎖電路，其中上述記憶部 ，係在上述第一開關部及第三開關部同時為截止狀態時， 保持被寫入的資料信號之信號準位者。 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ：297公釐） -]- | i 1 -I m --- I - - - - ----- I I s -I - ---- - - I 111 -- - I ^ n n (请先閲讀背面之注$項再填寫本頁) 經濟部中央標準局貞工消费合作社印裝 六、申請專利範圍 .i.如申請專利範圃第1項之閂鎖電路，其中上述第一開 翮部、第二開關部及第三開關部，係各別由MOS電晶體所 構成者。 、&.如申請專利範圍第1項之閂鎖電路，其中上述第三控 制部，係由二輸入AND電路所構成，當該AND ®路之各_ 入端子全部變為「Η」準位時，使上述第三開Μ部成為導 \ 通狀態者。 6 . —種閂鎖電路，其為與時鐘信號同步動作的閂鎖霣路 ，其特徵為具備有： 記憶部，由第一反相器電路及第二反相器電路所構成， 係將其一方之輸入端子各別連接另一方之輸出端子而所形 成者； 第一開闞部，係連接於該記憶部之第一反相器電路之輸 入端子和接地間； 第二開闞部，係被埋接於上述記憶部之第二反相器電路 之输入端子和接地間； 經濟部中央梂準局貝工消费合作社印製 (請先閲$面之注$項再填寫本頁) 第一控制部，係按照由外部所輸入之二進位的資料信號 Μ控制上述第一開關部的開關動作者； 延遲部，用Μ使上述記憶部之第二反相器電路中之輸入 端子的信號準位變化延遲而傳送者；及 第二控制部，僑按照上述資料信號、由外部所輪入之時 鐘信號、及由上述延遲部所輸人之信號的各信號準位Μ控 制上述第二開闞部之開關動作者。 7 .如印請.専利範圃第]至6項中任一項之閂鎖電路，其為 本紙張尺度適用中國國家榡率（CNS ) Λ4規格（2]0Χ297公釐) ~ 2 ~ A8 B8 C8 D8 六、申請專利範圍 更具備有：第四開闞部，係被連接至上述記憶部之第二反 相器電路的輸入端子和電源間者；及第四控制部，係按照 由上述外部所輪入之二進位的資料信號以控制該第四開闞 部的開關動作者。 .如申請專利範圍第7項之閂鎖電路，其中上述第四控 制部，係對來自上述外部的資料信號，進行和上述第一開 關部相同的開闞動作，Μ控制上述第四開關部者。 9 . 一種閂鎖電路，其為與時鐘信號同步動作的閂鎖電路 ，其特激為具備有： 記憶部，由第一反相器電路及第二反相器電路所構成， 係將其一方之輸入端子各別連接另一方之输出端子而所形 成者； 第一開關部，係連接於該記憶部之第二反相器電路之輪 入端子和接地間； 第二開關部，係被連接於上述記憶部之第一反相器®路 之輸入端子和接地間； 經濟部中央梂準局月工消費合作社印製 ----U----•裝-- (请先閲讀背面之注f項再填寫本頁) " 第一控制部，係按照由外部所輸入之二進位的資料信號 Κ控制上述第一開關部的開關動作者； 延遅部，用Μ使上述記憶部之第二反相器電路中之輸入 端子的信號準位變化延遲而傅送者；及 第二控制部，係按照上述資料信號、由外部所輸入之時 鐘信號、及由上述延遲部所輸入之信號的各信號準位以控 制上述第二開闞部之開關動作者。 1 0 . —種閗績電路，其為與時鐘信號同步動作的閂鎖鬣 本紙張尺度適用中國國家樣準（CNS ) Λ4規格（210X297公釐） -3 - 320722 A8 B8 C8 D8 々、申請專利範圍 路者，其特激為具備有： (請先閲讀背面之注$項再填寫本頁〉 記憶部，偁由一個反相器電路，和第一開闞部·係被連 接至該反相器電路之輪入端子和電源間，和第二開關部， 係被連接至上述反相器電路之輸出端子和接地間者； 第三開關部，係被連接於該記憶部之反相器電路之输入 端子和接地間； 第四開關部，係被連接於上述記憶部之反相器®路之_ 入端子和接地間； 第一控制部，係按照由外部所輸入之二進位的資料信號 Μ控制上述第三開Μ部的開翮動作者； 延遲部，用Μ使上述記憶部之反相器電路中之输入端子 的信號準位變化延遲而傳送者；及 第二控制部，係按照上述資料信號、由外部所輪入之時 鐘信號、及由上述延遲部所輸入之信號的各信號準位以控 制上述第四開闞部之開關動作者；其中 經濟部中央標準局只工消费合作社印製 上述第一開W部，係按照上述反相器電路之輸出端子的 信號準位，和由上述第二控制部所输出之控制信號的信號 準位以進行開關動作，而上述第二開關部，係按照上逑反 相器電路之輸出端子的信號準位，和由上述第一控制部所 輸出之,控剌信號的信號準位Μ進行開關動作者。 4 本紙张尺度速用中國國家標率（CNS ) Α4*見格（210Χ297公釐）