TWI411233B - 數位類比轉換裝置 - Google Patents

Description

數位類比轉換裝置

本發明係有關一種轉換裝置，特別是關於一種數位類比轉換裝置。

近年來數位技術的提昇，積體電路的高度應用，以數位方式處理訊號已經成為一種普遍的方式。我們利用數位技術將現實世界中多數的類比訊號，經取樣的過程將訊號轉成數位資料，再來做分析處理、壓縮與傳遞，使得數位訊號的優點充分的被利用，然後在接收端經解壓縮，再還原成原來類比訊號，雖然訊號傳遞的過程中會使訊號產生些微的失真，然而在可容忍的失真範圍內，我們所得到數位訊號的益處，遠高於這微不足道的缺點。因此，數位化的訊號處理，迅速的發展應用，大哥大、數位相機、網路電話、語音與指紋辨識、運動控制器等數位訊號處理發展出的產品，被普遍的應用在日常生活中。數位化世界儼然成形，數位訊號處理應用的領域也就越來越廣，相對的數位/類比轉換器的應用也越來越廣。

在高速、高解析度的數位類比轉換器設計中，切換電流式數位類比轉換器(current-steering DAC)因具有不需額外的放大器來作轉換，輸出直接驅動幾十歐姆的電阻，因此成為高速、高解析度數位類比轉換器的最佳架構。其中，二進位加權式(binary-weighted)是最直接又簡單的實施方式；但是這種架構有一個很大的缺點，就是當數位輸入改變時，輸出端會有暫態突波(transient glitch)，特別是從0111...11變化至1000...00時(major code transition)，類比輸出會產生很大突波，進而破壞了數位類比轉換器之單調性，如第1圖所示。突波產生的原因主要在於從輸入到輸出的路徑上，不同位元彼此之間沒有做好匹配所致。為了改善這個問題，有一種所謂的熱碼式(thermometer code)數位類比轉換器，可以明顯地降低暫態突波，但是它需要額外的二進位轉單元解碼器(binary-to-unary decoder)，當位元數大時，此解碼器有面積大、速度慢、平均功率消耗增加等缺點，所以不適合用於高速、高解析度的數位類比轉換器中。因此，為了結合二進位加權式與熱碼式的優缺點，許多的設計是採用分段式(segmented)，即高位元部份採用熱碼式，低位元部份採用二進位加權式來取得平衡，不過這種分段式架構仍然在低位元部份具有潛在的非單調性問題，而且還需要另外的延遲電路去作高低位元輸入訊號的同步。

因此，本發明係在針對上述之困擾，提出一種數位類比轉換裝置，以解決習知所產生的問題。

本發明之主要目的，在於提供一種數位類比轉換裝置，其係採用小面積、低功耗的可變延遲緩衝電路，以改變不同輸入位元所對應的延遲時間，來控制電子開關的時序(timing)與改變控制電子開關之訊號的上升或下降時間，進而明顯降低暫態突波、提升無寄生動態範圍(SFDR)。

為達上述目的，本發明提供一種數位類比轉換裝置，包含一可變延遲緩衝電路、複數同步電路與一數位類比轉換單元，緩衝電路接收一具複數位元之數位訊號，並依據上述位元從高至低之順序，分別對應依序延緩輸出一第一互補數位訊號組。每一同步電路分別接收每一第一互補數位訊號組與一時脈訊號，並以時脈訊號作為第一互補數位訊號組之時間基準，進而分別對應每一第一互補數位訊號組，輸出每一第二互補數位訊號組，供數位類比轉換單元接收。數位類比轉換單元包含複數電流源，每一電流源之電流量分別對應由低至高之位元順序，以二進位加權式遞增。另有複數電子開關，每一電子開關分別連接每一同步電路與每一電流源，並分別接收每一第二互補數位訊號組，以切換導通狀態。上述電子開關更連接至少一電阻，每一電流源之電流係分別根據每一電子開關之導通狀態流至電阻，以產生一類比訊號。

茲為使　貴審查委員對本發明之結構特徵及所達成之功效更有進一步之瞭解與認識，謹佐以較佳之實施例圖及配合詳細之說明，說明如後：

以下請參閱第2圖，本發明包含一可變延遲緩衝電路10與和其連接之複數同步電路12，可變延遲緩衝電路10接收一具複數位元之數位訊號，並依據位元從高至低之順序，分別對應依序延緩輸出一第一互補數位訊號組，其中每一位元以Bi表示，每一第一互補數位訊號組以Ci、表示，i為自然數。上述同步電路12連接一高電壓VDD，並分別接收每一第一互補數位訊號組與一時脈訊號，並以時脈訊號作為第一互補數位訊號組之時間基準，進而分別對應每一第一互補數位訊號組，輸出每一第二互補數位訊號組，其中每一第二互補數位訊號組以Di、表示，i為自然數。每一同步電路12連接一低振幅開關驅動器組14，此低振幅開關驅動器組14連接高電壓VDD，並同步接收第二互補數位訊號組，以調整其振幅小於全擺動(full swing)振幅後，輸出至一與低振幅開關驅動器組14連接之數位類比轉換單元16中，進而轉換成一類比訊號。其中第二互補數位訊號組經過低振幅開關驅動器組14處理後的訊號，係以Si、表示，i為自然數。

請同時參閱第3圖，本發明之可變延遲緩衝電路10更包含複數可變電阻18，每一可變電阻18之電阻值分別對應由低至高之該位元順序，依序遞減，在此係以二進位加權式遞減為例，即每一可變電阻18之電阻值Ri=R/2ⁱ ，i為自然數。每一可變電阻18連接一緩衝器20與一反向器22，上述緩衝器20透過對應之可變電阻18分別接收每一位元，以依據位元從高至低之順序，分別對應依序延緩輸出一數位緩衝訊號；而反向器22亦透過對應之可變電阻18分別接收每一位元，以依據位元從高至低之順序，分別對應依序延緩輸出一數位反向訊號，使對應同一位元之數位反向訊號與數位緩衝訊號係形成第一互補數位訊號組。其中數位緩衝訊號與數位反向訊號分別以Ci、表示，i為自然數。對較高位元的輸出而言，由於其所需要推動數位類比轉換單元16的電流開關較多，因此本發明藉由調整電阻值來彌補高低位元的差異，對高位元而言，其緩衝器20與反向器22的面積大小不用很大，可以設計成跟低位元一樣大或大一點即可。本發明利用可變電阻18來調整輸入延遲，使輸出端不但不需要額外安裝取樣保持電路或濾波器，亦不需要熱碼式數位類比轉換器所用的解碼器，以達到小面積、低功耗、速度快及電路簡單之優點。

請繼續參閱第2圖及第4圖，本發明之同步電路12係以閂鎖(latch)電路為例。另外，上述每一第二互補數位訊號組包含一數位同步訊號與一數位反向同步訊號，數位同步訊號與數位反向同步訊號分別以Di、表示，i為自然數。每一低振幅開關驅動器組14更包含一第一P通道場效電晶體24，其係連接高電壓VDD與一第一反向器26，且第一P通道場效電晶體24之臨界電壓係小於第一反向器26之電晶體的臨界電壓，第一反向器26接收數位反向同步訊號，以調整其振幅小於全擺動振幅，並反向後，輸出至數位類比轉換單元16。另有一第二P通道場效電晶體28，其係連接高電壓VDD與一第二反向器30，且第二P通道場效電晶體28之臨界電壓係小於第二反向器30之電晶體的臨界電壓，第二反向器30接收數位同步訊號Di，以調整其振幅小於全擺動振幅，並反向後，輸出至數位類比轉換單元16。當數位同步訊號Di與數位反向同步訊號經過降低振幅之調整後，除了可提高整體操作速度外，在主碼轉換時，也對降低突波有幫助。

請參閱第2圖及第5圖，數位類比轉換單元16可為電阻式數位類比轉換單元、電流式數位類比轉換單元或電容式數位類比轉換單元，在此係以電流式數位類比轉換單元為例。電流式數位類比轉換單元更包含複數電流源32、複數電子開關34與至少一電阻36。由於每一電子開關34可以設計成單端(single end)輸出或差動(differential end)輸出，若為單端輸出，則電阻36數量為一；若為差動輸出，則電阻36數量為二。在本實施例中，電阻36數量係以一為例。每一電流源32之電流量分別對應由低至高之位元順序，以二進位加權式遞增，即每一電流源32之電流量Ii=2^i-1 I，i為自然數。且每一電子開關分別連接每一低振幅開關驅動器組14與每一電流源32，並分別接收每一經過低振幅開關驅動器組14處理之第二互補數位訊號組Si、，以切換導通狀態。電阻36連接電子開關34，且每一電流源32之電流係分別根據每一電子開關34之導通狀態流至電阻36，以產生類比訊號。由於電流源32之電流量係以二進位加權式遞增，使得本發明不但可以單獨作為二進位加權式數位類比轉換器，也可用於分段式之數位類比轉換器的低位元部份或其他無線通訊的數位類比轉換器。

請參閱第3圖，當每一緩衝器20及每一反向器22透過可變電阻18接收對應之位元後，因應電阻值的大小，以依據位元從高至低之順序，分別對應依序延緩輸出數位緩衝訊號Ci及數位反向訊號，換言之，即愈低位元愈慢輸出訊號，愈高位元因為推動電流開關較多，則愈快輸出訊號。

接著，請參閱第4圖與第5圖，每一同步電路12接收時脈訊號、數位緩衝訊號Ci及數位反向訊號，並以時脈訊號作為數位緩衝訊號Ci及數位反向訊號之時間基準，分別對應輸出數位反向同步訊號與數位同步訊號Di。再來，連接同一同步電路12之第一、第二反向器26、30，分別接收數位反向同步訊號與數位同步訊號Di，以調整其振幅小於全擺動振幅，並反向後，輸出至同一電子開關34，以控制其導通狀態。最後，每一電流源32之電流係分別根據每一電子開關34之導通狀態流至電阻36，以產生類比訊號。

由於數位緩衝訊號Ci及數位反向訊號有經過延遲處理，因此可進而控制電子開關的時序(timing)，使其一致，並改變控制電子開關之訊號的上升或下降時間，以明顯降低暫態突波、提升無寄生動態範圍(SFDR)。

請繼續參閱第6圖，此為本發明在主碼轉換時輸出的波形圖，透過可變延遲緩衝電路的補償後，可以明顯看出暫態突波的大小相對第1圖而變小，且波形也改變為正半週與負半週波形相互對稱。而改變波形的好處是，當計算突波能量時，正負是互相抵消的，因此改善了線性度。

綜上所述，本發明利用可變延遲緩衝電路調整輸入延遲，以達到小面積、低電路複雜度、高速、低功耗及降低暫態突波之優點。

以上所述者，僅為本發明一較佳實施例而已，並非用來限定本發明實施之範圍，故舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。

10‧‧‧可變延遲緩衝電路

12‧‧‧同步電路

14‧‧‧低振幅開關驅動器組

16‧‧‧數位類比轉換單元

18‧‧‧可變電阻

20‧‧‧緩衝器

22‧‧‧反向器

24‧‧‧第一P通道場效電晶體

26‧‧‧第一反向器

28‧‧‧第二P通道場效電晶體

30‧‧‧第二反向器

32‧‧‧電流源

34‧‧‧電子開關

36‧‧‧電阻

第1圖為先前技術於主碼轉換時的類比輸出電壓波形圖。

第2圖為本發明之裝置電路方塊圖。

第3圖為本發明之可變延遲緩衝電路示意圖。

第4圖為本發明之同步電路與低振幅開關驅動器組之電路示意圖。

第5圖為本發明之電流式數位類比轉換單元之電路示意圖。

第6圖為本發明於主碼轉換時的類比輸出電壓波形圖。

10．．．可變延遲緩衝電路

12．．．同步電路

14．．．低振幅開關驅動器組

16．．．數位類比轉換單元

Claims (7)

1. 一種數位類比轉換裝置，包含：一可變延遲緩衝電路，其係接收一具複數位元之數位訊號，並依據該些位元從高至低之順序，分別對應依序延緩輸出一第一互補數位訊號組，且該可變延遲緩衝電路更包含：複數可變電阻，每一該可變電阻之電阻值分別對應由低至高之該位元順序，依序遞減；複數緩衝器，每一該緩衝器係分別連接每一該可變電阻，以透過對應之該可變電阻分別接收每一該位元，該些緩衝器依據該些位元從高至低之順序，分別對應依序延緩輸出一數位緩衝訊號；以及複數反向器，每一該反向器係分別連接每一該可變電阻，以透過對應之該可變電阻分別接收每一該位元，該些緩衝器依據該些位元從高至低之順序，分別對應依序延緩輸出一數位反向訊號，且對應同一該位元之該數位反向訊號與該數位緩衝訊號係形成該第一互補數位訊號組；複數同步電路，其係分別接收每一該第一互補數位訊號組與一時脈訊號，並以該時脈訊號作為該第一互補數位訊號組之時間基準，進而分別對應每一該第一互補數位訊號組，輸出每一第二互補數位訊號組；以及一數位類比轉換單元，其係接收該些第二互補數位訊號組，並將其轉換為一類比訊號輸出。
2. 如申請專利範圍第1項所述之數位類比轉換裝置，其中該數位類比轉換 單元為電阻式數位類比轉換單元、電流式數位類比轉換單元或電容式數位類比轉換單元。
3. 如申請專利範圍第1項所述之數位類比轉換裝置，其中該數位類比轉換單元更包含：複數電流源，每一該電流源之電流量分別對應由低至高之該位元順序，以二進位加權式遞增；複數電子開關，每一該電子開關分別連接每一該同步電路與每一該電流源，並分別接收每一該第二互補數位訊號組，以切換導通狀態；以及至少一電阻，其係連接該些電子開關，每一該電流源之電流係分別根據每一該電子開關之導通狀態流至該電阻，以產生該類比訊號。
4. 如申請專利範圍第1項所述之數位類比轉換裝置，其中每一該同步電路更連接一低振幅開關驅動器組，其係連接一高電壓，並同步接收該第二互補數位訊號組，以調整其振幅小於全擺動(full swing)振幅後，輸出至該數位類比轉換單元。
5. 如申請專利範圍第4項所述之數位類比轉換裝置，其中每一該第二互補數位訊號組包含一數位同步訊號與一數位反向同步訊號，且每一該低振幅開關驅動器組更包含：一第一P通道場效電晶體，連接該高電壓；一第一反向器，連接該第一P通道場效電晶體，且該第一P通道場效電晶體之臨界電壓係小於該第一反向器之電晶體的臨界電壓，該第一反向器接收該數位反向同步訊號，以調整其振幅小於全擺動振幅，並反向後，輸出至該數位類比轉換單元； 一第二P通道場效電晶體，連接該高電壓；以及一第二反向器，連接該第二P通道場效電晶體，且該第二P通道場效電晶體之臨界電壓係小於該第二反向器之電晶體的臨界電壓，該第二反向器接收該數位同步訊號，以調整其振幅小於全擺動振幅，並反向後，輸出至該數位類比轉換單元。
6. 如申請專利範圍第1項所述之數位類比轉換裝置，其中每一該同步電路為閂鎖(latch)電路。
7. 如申請專利範圍第1項所述之數位類比轉換裝置，其中該每一該可變電阻之電阻值分別對應由低至高之該位元順序，以二進位加權式遞減。