JP2012138881A

JP2012138881A - デジタル／アナログ変換装置

Info

Publication number: JP2012138881A
Application number: JP2011021569A
Authority: JP
Inventors: Fang-Ding Chou; 周芳鼎; Chung-Chih Hung; 洪崇智
Original assignee: National Chiao Tung University NCTU
Current assignee: National Yang Ming Chiao Tung University NYCU
Priority date: 2010-12-24
Filing date: 2011-02-03
Publication date: 2012-07-19
Also published as: US8427351B2; CN102088293B; TW201228239A; CN102088293A; TWI411233B; US20120161997A1

Abstract

【課題】デジタル／アナログ変換装置を提供する。
【解決手段】デジタル／アナログ変換装置は、可変遅延バッファ回路と複数の同期化回路を有する。バッファ回路は、複数のビットを有するデジタル信号を受信し、高ビットから低ビットの順序に従って、それぞれ、複数の第一相補デジタル信号組を遅延出力する。各同期化回路は、第一相補デジタル信号組とクロック信号を受信し、クロック信号を、第一相補デジタル信号組の時間基準とし、第一相補デジタル組に対応して、第二相補デジタル信号組を、デジタル／アナログ変換ユニットに出力して、第二相補デジタル信号をアナログ信号に変換する。本発明は、異なる入力ビットにそれぞれ対応する遅延時間を使用して、電流スイッチのタイミングを制御し、過渡グリッチが減少する。
【選択図】図２

Description

本発明は、デジタル／アナログ変換装置に関するものである。

近年、デジタル技術が向上し、集積回路の高度応用において、デジタル方式で信号を処理することが普遍的になっている。デジタル技術を利用して、現実世界中の多くのアナログ信号は、サンプリングを経て、信号をデジタルデータに転換し、分析処理、圧縮と伝送が行われ、デジタル信号の長所が十分に利用され、その後、受信端で、圧縮解凍され、本来のアナログ信号に還元し、信号伝送の過程中で、信号は若干のゆがみを生じるが、それは、許容範囲内であり、得られるデジタル信号の長所は多く、これらの欠点をカバーすることができる。よって、デジタル化の信号処理、迅速な発展応用、携帯電話、デジタルカメラ、インターネット電話、音声と指紋識別、運動コントローラー等のデジタル信号処理から発展する商品は、普遍的に、日常生活中に応用されている。デジタル化世界はこのように形成され、デジタル信号処理の分野もますます広くなり、デジタル／アナログ変換器の応用も、それに対応して、ますます広くなっている。

高速、高解像度のデジタル／アナログ変換器設計中、電流ステアリング式デジタル／アナログ変換器（ｃｕｒｒｅｎｔ−ｓｔｅｅｒｉｎｇＤＡＣ）は、別の増幅器により変換する必要がなく、出力して、直接、数十オームの抵抗を駆動するので、高速、高解像度のデジタル／アナログ変換器の最適な構造となっている。中でも、バイナリ加重式（ｂｉｎａｒｙ−ｗｅｉｇｈｔｅｄ）は、最も直接的で、簡単な実施方式である。

しかし、このような構造には大きな欠点がある。それは、デジタル入力変更時、出力端が、過渡グリッチ（ｔｒａｎｓｉｅｎｔｇｌｉｔｃｈ）を有し、特に、０１１１…１１から１０００…００に変化する時（全ビット反転、ｍａｊｏｒｃｏｄｅｔｒａｎｓｉｔｉｏｎ）、図１で示されるように、アナログ出力は、大きいグリッチを生成し、デジタル／アナログ変換器の単調性を破壊する。
グリッチ生成の原因は、主に、入力から出力の過程で、異なるビット間が適合されていないことである。

この問題点を改善するため、いわゆる温度計コード式（ｔｈｅｒｍｏｍｅｔｅｒｃｏｄｅ）デジタル／アナログ変換器があり、過渡グリッチを大幅に減少させている。
しかし、別に、二進数単項デコーダ（ｂｉｎａｒｙ−ｔｏ−ｕｎａｒｙｄｅｃｏｄｅｒ）が必要で、ビット数が大きい時、このデコーダは、面積が大きい、速度が遅い、平均電力消耗が増加する等の欠点があるので、高速、高解像度のデジタル／アナログ変換器中への使用に適しない。

よって、バイナリ加重式と温度計コード式の長所と短所を結合するため、多くの設計は、分段式（ｓｅｇｍｅｎｔｅｄ）を採用し、即ち、高ビット部分は、温度計コード式を採用し、低ビット部分は、バイナリ加重式を採用して、バランスをとっているが、このような分段式構造は、依然として、低ビット部分に、潜在的な非単調性問題があり、また、別に遅延回路を必要として、高低ビット入力信号の同期化を実行しなければならない。
よって、本発明は、上述の問題を改善することができるデジタル／アナログ変換装置を提供する。

本発明は、デジタル／アナログ変換装置を提供し、小面積、低電力消耗の可変遅延バッファ回路を採用して、異なる入力ビットが対応する遅延時間を変化させることにより、電子スイッチのタイミング（ｔｉｍｉｎｇ）を制御し、電子スイッチを制御する信号の上昇、又は、下降時間を変化させて、過渡グリッチを大幅に減少させ、スプリアスフリーダイナミックレンジ（ＳＦＤＲ）を増加することを目的とする。

上述の目的を達成するため、本発明は、可変遅延バッファ回路、複数の同期化回路とデジタル／アナログ変換ユニットを有するデジタル／アナログ変換装置を提供し、バッファ回路は、複数のビットを有するデジタル信号を受信し、高ビットから低ビットの順序に従って、それぞれ、対応して、第一相補デジタル信号組を遅延出力する。各同期化回路は、それぞれ、各第一相補デジタル信号組とクロック信号を受信し、クロック信号を第一相補デジタル信号組の時間基準として、それぞれ、各第一相補デジタル信号組に対応して、各第二相補デジタル信号組を出力し、デジタル／アナログ変換ユニットに接收される。デジタル／アナログ変換ユニットは、複数の電流源を有し、各電流源の電流量は、それぞれ、低ビットから高ビットの順序に対応して、バイナリ加重式で逓増する。別に、複数の電子スイッチを有し、各電子スイッチは、それぞれ、各同期化回路と各電流源を連接し、それぞれ、各第二相補デジタル信号組を受信して、導通状態を切り換える。上述の電子スイッチは、更に、少なくとも一つの抵抗を連接し、各電流源の電流は、それぞれ、各電子スイッチの導通状態に基づいて、抵抗まで流れ、アナログ信号を生成する。

本発明は、可変遅延バッファ回路により、入力遅延を調整して、小面積、低回路複雜度、高速、低電力消耗、及び、過渡グリッチの減少を達成することができる。

公知技術のメインコード変換時のアナログ出力電圧波形図である。本発明の裝置回路のブロック図である。本発明の可変遅延バッファ回路を示す図である。本発明の同期化回路と低振幅スイッチドライバ組の回路図である。本発明の電流式デジタル／アナログ変換ユニットの回路図である。本発明のメインコード変換時のアナログ出力電圧波形図である。

図２を参照すると、本発明は、可変遅延バッファ回路１０と、可変遅延バッファ回路１０と連接される複数の同期化回路１２を有する。可変遅延バッファ回路１０は、複数のビットを有するデジタル信号を受信し、高ビットから低ビットの順序に従って、それぞれ、対応して、第一相補デジタル信号組を遅延出力する。

同時に、図３を参照すると、本発明の可変遅延バッファ回路１０は、更に、複数の可変抵抗１８を有する。各可変抵抗１８の抵抗値は、低ビットから高ビットの順序に対応して、順に逓減し、ここでは、バイナリ加重式逓減を例とし、即ち、各可変抵抗１８の抵抗値はＲｉ＝Ｒ／２ⁱ、ｉは自然数である。

各可変抵抗１８は、バッファ２０とインバータ２２を連接し、バッファ２０は、対応する可変抵抗１８により、それぞれ、各ビットを受信し、高ビットから低ビットの順序に従って、それぞれ、対応して、デジタルバッファ信号を遅延出力する。

本発明は、可変抵抗１８により、入力遅延を調整し、出力端は、別に、サンプリング保持回路、又は、フィルターを装着する必要がなく、また、温度計コード式デジタル／アナログ変換器により用いられるデコーダも不要で、小面積、低電力消耗、速度快、及び、簡潔な回路が得られる。

図２と図５を参照すると、デジタル／アナログ変換ユニット１６は、抵抗式デジタル／アナログ変換ユニット、電流式デジタル／アナログ変換ユニット、又は、電容式デジタル／アナログ変換ユニットであり、ここでは、電流式デジタル／アナログ変換ユニットを例とする。

電流式デジタル／アナログ変換ユニットは、更に、複数の電流源３２、複数の電子スイッチ３４と少なくとも一つの抵抗３６を有する。

各電子スイッチ３４は、シングルエンド（ｓｉｎｇｌｅｅｎｄ）出力、又は、差動（ｄｉｆｆｅｒｅｎｔｉａｌｅｎｄ）出力に設計できるので、シングルエンド出力の場合、抵抗３６数量は一である；差動出力の場合、抵抗３６数量は二である。本実施例中、抵抗３６数量は一を例とする。

抵抗３６は電子スイッチ３４を連接し、且つ、各電流源３２の電流は、それぞれ、各電子スイッチ３４の導通状態に基づいて、抵抗３６まで流れ、アナログ信号を生成する。

電流源３２の電流量は、バイナリ加重式で逓増するので、本発明は、単独で、バイナリ加重式デジタル／アナログ変換器にすることができ、分段式のデジタル／アナログ変換器の低ビット部分、又は、その他の無線通信のデジタル／アナログ変換器に用いることもできる。

引き続き、図６を参照すると、本発明のメインコード変換時の出力波形を示す図で、可変遅延バッファ回路による補償後、過渡グリッチの大きさが、図１よりも小さくなり、且つ、波形も、正半週と負半週波形が対称になるように変化する。波形の変化の長所は、グリッチエネルギーの計算時、正負が相殺されるので、線形度を改善することができることである。

上述のように、本発明は、可変遅延バッファ回路により、入力遅延を調整して、小面積、低回路複雜度、高速、低電力消耗、及び、過渡グリッチの減少を達成することができる。
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。

１０可変遅延バッファ回路
１２同期化回路
１４低振幅スイッチドライバ組
１６デジタル／アナログ変換ユニット
１８可変抵抗
２０バッファ
２２インバータ
２４第一Ｐチャネル電界効果トランジスタ
２６第一インバータ
２８第二Ｐチャネル電界効果トランジスタ
３０第二インバータ
３２電流源
３４電子スイッチ
３６抵抗

Claims

デジタル／アナログ変換装置であって、
複数のビットを有するデジタル信号を受信し、高ビットから低ビットの順序に従って、それぞれ、対応して、第一相補デジタル信号組を遅延出力する可変遅延バッファ回路と、
それぞれ、前記の各第一相補デジタル信号組とクロック信号を受信し、前記クロック信号を前記第一相補デジタル信号組の時間基準として、それぞれ、前記の各第一相補デジタル信号組に対応して、各第二相補デジタル信号組を出力する複数の同期化回路と、
前記第二相補デジタル信号組を受信し、アナログ信号に変換して出力するデジタル／アナログ変換ユニットと、
を有することを特徴とするデジタル／アナログ変換装置。
前記デジタル／アナログ変換ユニットは、抵抗式デジタル／アナログ変換ユニット、電流式デジタル／アナログ変換ユニット、又は、電容式デジタル／アナログ変換ユニットであることを特徴とする請求項１に記載のデジタル／アナログ変換装置。
前記デジタル／アナログ変換ユニットは、更に、
電流量が、それぞれ、低ビットから高ビットの順序に対応して、バイナリ加重式で逓増する複数の電流源と、
それぞれ、前記の各同期化回路と前記の各電流源を連接し、それぞれ、前記の各第二相補デジタル信号組を受信して、導通状態を切り換える複数の電子スイッチと、
前記電子スイッチを連接し、前記の各電流源の電流は、それぞれ、前記の各電子スイッチの導通状態に基づいて流れ、前記アナログ信号を生成する少なくとも一つの抵抗と、
を有することを特徴とする請求項１に記載のデジタル／アナログ変換装置。
前記の各同期化回路は、更に、高電圧を連接する低振幅スイッチドライバ組を連接し、同時に、前記第二相補デジタル信号組を受信して、振幅がフルスウィング（ｆｕｌｌｓｗｉｎｇ）振幅より小さくなるように調整後、前記デジタル／アナログ変換ユニットに出力することを特徴とする請求項１に記載のデジタル／アナログ変換装置。
前記の各第二相補デジタル信号組は、デジタル同期信号とデジタル反転同期信号を有し、且つ、前記の各低振幅スイッチドライバ組は、更に、
前記高電圧を連接する第一Ｐチャネル電界効果トランジスタと、
前記第一Ｐチャネル電界効果トランジスタを連接し、且つ、前記第一Ｐチャネル電界効果トランジスタのスレショルド電圧が、トランジスタのスレショルド電圧より小さく、前記デジタル反転同期信号を受信して、振幅がフルスウィング振幅より小さくなるように調整し、反転後、前記デジタル／アナログ変換ユニットに出力する第一インバータと、
前記高電圧を連接する第二Ｐチャネル電界効果トランジスタと、
前記第二Ｐチャネル電界効果トランジスタを連接し、且つ、前記第二Ｐチャネル電界効果トランジスタのスレショルド電圧は、トランジスタのスレショルド電圧より小さく、前記デジタル同期信号を受信して、振幅がフルスウィング振幅より小さくなるよう調整し、反転後、前記デジタル／アナログ変換ユニットに出力する第二インバータと、
を有することを特徴とする請求項４に記載のデジタル／アナログ変換装置。
前記の各同期化回路はラッチ（ｌａｔｃｈ）回路であることを特徴とする請求項１に記載のデジタル／アナログ変換装置。
前記可変遅延バッファ回路は、更に、
抵抗値が、それぞれ、低ビットから高ビットの順序に対応して、順に逓減する複数の可変抵抗と、
それぞれ、前記の各可変抵抗を連接し、対応する前記可変抵抗により、それぞれ、前記の各ビットを受信し、前記些高ビットから低ビットの順序に従って、それぞれ、対応して、デジタルバッファ信号を遅延出力する複数のバッファと、
それぞれ、前記の各可変抵抗を連接して、対応する前記可変抵抗により、それぞれ、前記の各ビットを受信し、前記バッファは、前記の高ビットから低ビットの順序に従って、それぞれ、対応して、デジタル反転信号を遅延出力し、且つ、対応する同一の前記ビットの前記デジタル反転信号と前記デジタルバッファ信号は、前記第一相補デジタル信号組を形成する複数のインバータと、
を有することを特徴とする請求項１に記載のデジタル／アナログ変換装置。
前記の各可変抵抗の抵抗値は、それぞれ、低ビットから高ビットの順序に対応して、バイナリ加重式で逓減することを特徴とする請求項７に記載のデジタル／アナログ変換装置。