KR20230153925A - 멀티 어레이 동기식 랜덤 액세스 메모리(sram)의 글로벌 데이터 라인 - Google Patents

멀티 어레이 동기식 랜덤 액세스 메모리(sram)의 글로벌 데이터 라인 Download PDF

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Abstract

다양한 양태들은 SRAM(synchronous random access memory)의 단일-레일 정적-동작 글로벌 데이터 라인을 갖는 회로를 포함한다. 회로는 SRAM의 단일 레일 정적 작동 글로벌 데이터 라인에 연결된 하나 이상의 자동 3-상 드라이버를 포함할 수 있다. 회로는 하나 이상의 자동 3상태 드라이버에 연결된 하나 이상의 감지 증폭기를 포함할 수 있다. 회로는 단일-레일 정적-동작 글로벌 데이터 라인에 결합된 래치를 포함할 수 있다. 일부 실시 예은 다중 어레이 SRAM의 글로벌 데이터 라인을 동작시키기 위한 방법을 포함할 수 있다. 이 방법은 SRAM의 단일-레일 정적-동작 글로벌 데이터 라인을 SRAM의 하나 이상의 자동 3-상 드라이버에 연결하는 단계와 게이팅 신호 없이, 하나 이상의 자동 3-상 드라이버를 작동시키는 단계를 포함할 수 있다. 방법은 SRAM의 단일-레일 정적-동작 글로벌 데이터 라인을 정적 신호로 작동시키는 단계를 포함할 수 있다.

Description

멀티 어레이 동기식 랜덤 액세스 메모리(SRAM)의 글로벌 데이터 라인{GLOBAL DATA LINE OF MULTI-ARRAY SYNCHRONOUS RANDOM ACCESS MEMORY(SRAM)}
본 발명의 실시 예들은 동기식 랜덤 액세스 메모리(synchronous random access memory, SRAM)에 관한 것으로, 특히 멀티 어레이 SRAM의 글로벌 데이터 라인에 관한 것이다.
2개 이상의 서브 어레이(sub-array)들을 포함하는 고밀도 SRAM 장치는 서브 어레이의 비트 셀로부터 출력 데이터를 얻기 위해 글로벌 데이터 라인을 사용할 수 있다. 글로벌 데이터 라인은 블록 0에서 블록 3까지와 같이 서로 다른 하위 어레이의 서로 다른 비트 셀에 걸쳐 위치할 수 있기 때문에 로드가 클 수 있다. 글로벌 데이터 라인에 가해지는 부하는 SRAM 장치의 총 타이밍 및 전력 예산의 상당 부분을 차지한다.
본 발명의 목적은 멀티 어레이 SRAM의 글로벌 데이터 라인을 제공하는 것을 목적으로 한다.
다양한 양태는 SRAM의 단일 레일 정적 동작(single-rail static-operation) 글로벌 데이터 라인을 갖는 회로를 포함한다. 회로는 SRAM의 단일 레일 정적 동작 글로벌 데이터 라인에 연결된 하나 이상의 자동 3상 드라이버들을 포함할 수 있다. 회로는 하나 이상의 자동 3상 드라이버들에 연결된 하나 이상의 감지 증폭기(sense amplifier)들을 포함할 수 있다. 회로는 단일 레일 정적 동작 글로벌 데이터 라인에 결합된 래치를 포함할 수 있다.
일부 실시 예들은 다중 어레이 SRAM의 글로벌 데이터 라인을 동작시키는 방법을 포함할 수 있다. 상기 방법은 SRAM의 단일 레일 정적 동작 글로벌 데이터 라인을 SRAM의 하나 이상의 자동 3상 드라이버들에 연결하는 단계와 게이팅 신호 없이 하나 이상의 자동 3상 드라이버들을 작동시키는 단계를 포함할 수 있다. 상기 방법은 SRAM의 단일 레일 글로벌 데이터 라인을 정적 신호로 동작시키는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 회로는 단일-레일 정적-동작 글로벌 데이터 라인과 연결된 자동 3-상 드라이버를 포함한다. 자동 3-상 드라이버는 게이팅 신호 없이 동적 신호를 정적 신호로 변환할 수 있다. 이에 따라, 더 나은 전력 특성들 및 향상된 채널 가용성을 갖는 글로벌 데이터 라인이 제공된다.
본 발명의 상술된 특징들, 추가 특징들 및 이점들은 첨부된 도면을 참조하여 이루어진 다음의 상세한 설명으로부터 더욱 명백해질 것이다.
도 1은 본 발명의 일부 실시 예들에 따른 회로를 도시한다.
도 2는 여기에 개시된 일부 실시 예들에 따른 SRAM의 자동 3-상태 드라이버를 포함하는 회로를 도시한다.
도 3은 본 발명의 일부 실시 예들에 따른 도 2의 회로의 세부 사항들을 도시한다.
도 4는 본 발명의 일부 실시 예들에 따른 도 2 및 3의 회로들과 관련된 타이밍도를 도시한다.
도 5는 본 발명의 일부 실시 예들에 따른 다중 어레이 SRAM의 글로벌 데이터 라인을 동작시키는 방법을 도시하는 흐름도이다.
이하에서, 본 발명에 따른 실시 예들을 상세히 참조할 것이며, 그 예들은 첨부된 도면들에 도시되어 있다. 이하의 상세한 설명에서는 본 발명의 개념을 완전히 이해할 수 있도록 많은 특정 세부 사항들이 제시된다. 그러나, 통상의 기술자들이라면 이러한 특정 세부사항들 없이 본 발명의 개념을 실시할 수 있음을 이해해야 한다. 다른 예들에서, 잘 알려진 방법들, 절차들, 구성 요소들, 회로들 및 네트워크들은 실시 예들의 양상들을 불필요하게 모호하게 하지 않도록 상세히 설명되지 않았다.
본 명세서에서 제1, 제2 등의 용어들이 다양한 요소들을 설명하기 위해 사용될 수 있지만, 이러한 요소들이 이들 용어들에 의해 제한되어서는 안 된다는 것을 이해할 것이다. 이러한 용어들은 한 요소를 다른 요소와 구별하는 데만 사용된다. 예를 들어, 제1 회로는 제2 회로라고 할 수 있고, 마찬가지로, 제2 회로는 발명적 개념의 범위를 벗어나지 않고 제1 회로라고 할 수 있다.
본 명세서에서 발명적 개념의 설명에 사용되는 용어는 특정 실시 예들을 설명하기 위한 것일 뿐, 발명적 개념의 제한을 의도하는 것은 아니다. 본 발명의 개념 및 첨부된 청구항에 대한 설명에서 사용되는 바와 같이, 단수 형태는 문맥상 명확하게 달리 명시되지 않는 한 복수 형태도 포함하도록 의도된다. 또한, 본 명세서에서 사용되는 용어 "및/또는"은 하나 이상의 관련 목록 항목의 가능한 모든 조합을 의미하고 포함하는 것으로 이해될 것이다. 본 명세서에서, “포함하다” 및/또는 "포함하는"이라는 용어는 명시된 특징들, 정수들, 단계들, 작동들, 요소들 및/또는 구성요소들의 존재를 명시하지만, 그것의 하나 이상의 다른 특징들, 정수들, 단계들, 작동들, 요소들, 구성요소들 및/또는 그룹들의 존재 또는 추가를 배제하지 않는다는 것이 추가로 이해될 것이다. 도면의 구성요소들 및 특징들은 반드시 축척에 맞게 그려지지는 않는다.
본 명세서에 개시된 실시 예들은 더 나은 전력 특성들 및 향상된 채널 가용성을 갖는 다중 어레이 SRAM의 구성요소들을 포함한다. 이하에 개시된 SRAM의 구성 요소들은 단일 레일 정적 동작 글로벌 데이터 라인, 정적 신호 및 동적 동작을 사용하여 기능하는 하나 이상의 자동 3상 드라이버들을 갖는 하나 이상의 회로들을 포함할 수 있다.
도 1은 본 발명의 일부 실시 예들에 따른 회로를 도시한다. 회로(100)는 제1 감지 증폭기(SA0) 및 제2 감지 증폭기(SA1)을 포함하는 제1 섹션(105)을 포함할 수 있다. 제1 감지 증폭기(SA0)는 감지 증폭기 인에이블(SA0_EN) 입력 신호를 수신할 수 있다. 제2 감지 증폭기(SA1)는 감지 증폭기 인에이블(SA1_EN) 입력 신호를 수신할 수 있다. 제1 감지 증폭기(SA0)는 블록 0과 관련된 하나 이상의 비트 라인들에 연결될 수 있다. 제2 감지 증폭기(SA1)는 블록 1과 관련된 하나 이상의 비트 라인들에 연결될 수 있다. 제1 감지 증폭기(SA0)의 출력 단자는 NAND 게이트(110)의 제1 입력 단자에 연결될 수 있다. 제2 감지 증폭기(SA1)의 출력 단자는 NAND 게이트(110)의 제2 입력 단자에 연결될 수 있다. NAND 게이트(110)의 출력 단자는 제1 3-상 정적 드라이버(115)에 연결될 수 있다.
제1 3-상 정적 드라이버(115)는 게이팅 신호(예를 들어, SEC_SELO)를 수신할 수 있다. 제1 3-상 정적 드라이버(115)는 글로벌 데이터 라인(120)에 연결될 수 있다. 글로벌 데이터 라인(120)은 제2 3-상 정적 드라이버(125)에 연결될 수 있다. 제2 3-상 정적 드라이버(125)는 게이팅 신호(예를 들어, SEC_SEL1)를 수신할 수 있다. 회로(100)는 제1 감지 증폭기(SA0) 및 제2 감지 증폭기(SA1)를 포함하는 제2 섹션(130)을 포함할 수 있다. 제2 섹션(130)은 제2 3-상 정적 드라이버(125)에 연결될 수 있다.
제2 섹션(130)의 제1 감지 증폭기(SA0)는 제2 섹션(130)의 블록 0과 관련된 하나 이상의 비트 라인들에 연결될 수 있다. 제2 섹션(130)의 제2 감지 증폭기(SA1)는 제2 섹션(130)의 블록 1과 관련된 하나 이상의 비트 라인들에 연결될 수 있다. 제2 섹션(130)의 제1 감지 증폭기(SA0)의 출력 단자는 NAND 게이트(135)의 제1 입력 단자에 연결될 수 있다. 제2 섹션(130)의 제2 감지 증폭기(SA1)의 출력 단자는 NAND 게이트(135)의 제2 입력 단자에 연결될 수 있다. 글로벌 데이터 라인(120)은 래치(140)에 결합될 수 있다. 래치(140)는 래치 신호(145)(예를 들어, /LATCH) 및 글로벌 데이터 라인 프리차지 신호(150)(예를 들어, /GDL_PRECHARGE)를 수신할 수 있다.
도 2는 본 발명의 일부 실시 예들에 따른 SRAM의 자동 3-상 동적 드라이버를 포함하는 회로를 도시한다. 전력 특성들 및 채널 가용성 측면에서, 단일-레일 정적-동작 글로벌 데이터 라인(single-rail static-operating global data line, 220)이 이중-레일 글로벌 데이터 라인(dual-rail global data line)보다 우수하다. 전력을 줄이기 위해서는 글로벌 데이터 라인(220) 상의 정적 신호(static signal)가 동적(즉, 펄스형) 신호보다 유용할 수 있다. 정적 동작 글로벌 데이터 라인은 하이(H)/로우(L) 신호 전이들 H->L, H->H, L->H 및 L->L로 특징지을 수 있다. 반면에, 동적 동작 글로벌 데이터 라인은 H/L 신호 전이들 H->L, H->H, L->H 및 L->H->L로 특징지어질 수 있다. 회로 속도 특성을 개선하기 위해서는 자동 3상 드라이버(예: 215, 225)가 정적 드라이버보다 유용할 수 있다.
회로(200)는 감지 증폭기(SA0)를 포함하는 제1 섹션(205)을 포함할 수 있다. 감지 증폭기(SA0)는 입력 신호(SA0_EN)를 수신할 수 있다. 감지 증폭기(SA0)는 블록 0과 관련된 하나 이상의 비트 라인들에 연결될 수 있다. 대안적으로 또는 추가적으로, 감지 증폭기(SA0)는 블록 1과 관련된 하나 이상의 비트 라인들에 연결될 수 있다. 감지 증폭기(SA0)의 출력 단자는 제1 자동 3-상 드라이버(215)에 연결될 수 있다. 회로(200)의 섹션(205)은 회로(100)의 섹션(105)과 같은 NAND 게이트를 포함할 필요가 없다. 제1 자동 3-상 드라이버(215)는 회로(100)의 게이팅 신호(SEC_SELO)와 같은 신호를 포함할 필요가 없다.
제1 자동 3-상 드라이버(215)는 감지 증폭기(SA0)로부터 출력 신호를 수신할 수 있다. 제1 자동 3-상 드라이버(215)는 단일 레일 정적 동작 글로벌 데이터 라인(220)에 연결될 수 있다. 단일-레일 정적-동작 글로벌 데이터 라인(220)은 제2 자동 3-상 드라이버(225)에 연결될 수 있다. 회로(200)는 감지 증폭기(SA1)를 포함하는 제2 섹션(230)을 포함할 수 있다. 감지 증폭기(SA1)는 입력 신호(예를 들어, SA1_EN)를 수신할 수 있다. 제2 섹션(230)은 제2 자동 3-상 드라이버(225)에 연결될 수 있다. 제2 자동 3-상 드라이버(225)는 회로(100)의 게이팅 신호(SEC_SEL1)와 같은 신호를 포함할 필요가 없다. 3-상 드라이버들(예: 215, 225)은 게이팅 신호 없이 동적 신호를 정적 신호로 변환하기 때문에 자동이다.
제2 섹션(230)의 감지 증폭기(SA1)는 제2 섹션(230)의 블록 2와 관련된 하나 이상의 비트 라인들에 연결될 수 있다. 대안적으로 또는 추가적으로, 제2 섹션(230)의 감지 증폭기(SA1)는 제2 섹션(230)의 블록 3과 관련된 하나 이상의 비트 라인들에 연결될 수 있다. 제2 섹션(230)의 감지 증폭기(SA1)의 출력 단자는 자동 3-상 드라이버(225)에 연결될 수 있다. 회로(200)의 섹션(230)은 회로(100)의 섹션(130)과 같은 NAND 게이트를 포함할 필요가 없다.
단일 레일 정적 동작 글로벌 데이터 라인(220)은 래치(240)에 결합될 수 있다. 래치(240)는 래치 인에이블 신호(245)(예를 들어, LATEN)를 수신할 수 있다. 래치(240)는 회로(100)의 래치(140)와 같은 글로벌 데이터 라인 프리차지 신호(150)를 수신할 필요가 없으며, 단일 레일 정적 동작 글로벌 데이터 라인(220)은 펄스 동작이 아니라 정적 동작을 고려할 때 프리차지될 필요가 없다. 회로(200)는 출력 신호(Dout)를 출력할 수 있고, 단일 레일 정적 동작 글로벌 데이터 라인(220)에 결합된 데이터 출력 버퍼(255)를 포함할 수 있다.
도 3은 본 명세서에 개시된 일부 실시 예들에 따른 도 2의 회로(200)의 세부사항을 도시한다. 구체적으로, 회로(200)의 섹션(205)의 감지 증폭기(SA0) 및 회로(200)의 자동 3-상 드라이버(215)의 세부사항이 도시된다. 섹션(230)의 감지 증폭기(SA1)는 감지 증폭기(SA0)와 동일 또는 유사하므로 감지 증폭기(SA1)의 세부 사항은 도시하지 않음을 알 수 있을 것이다. 유사하게, 제2 자동 3-상 구동기(225)는 제1 자동 3-상 구동기(215)와 동일 또는 유사하므로, 제2 자동 3-상 구동기(225)에 대한 상세한 설명은 생략한다.
감지 증폭기(SA0)는 P형 트랜지스터(P1), P형 트랜지스터(P2), N형 트랜지스터(N1), N형 트랜지스터(N2) 및 N형 트랜지스터(N3)를 포함할 수 있다. 제1 감지 노드(SL)는 트랜지스터(P1) 및 트랜지스터(N1)에 연결될 수 있다. 제1 감지 노드(SL)는 비트 라인으로부터의 라인((예를 들어, from bl, 305)에 결합될 수 있다. 제2 감지 노드(SLB)는 트랜지스터(P2) 및 트랜지스터(N2)에 연결될 수 있다. 제2 감지 노드(SLB)는 비트 라인으로부터의 라인(예를 들어, from blb, 310)에 결합될 수 있다. 트랜지스터(N3)의 게이트는 입력 신호(SA0_EN)를 수신할 수 있다.
자동 3상태 드라이버(215)는 P형 트랜지스터(P3), P형 트랜지스터(P4), P형 트랜지스터(P5) 및 P형 트랜지스터(P6)를 포함할 수 있다. 자동 3-상 드라이버(215)는 N형 트랜지스터(N4), N형 트랜지스터(N5), N형 트랜지스터(N6) 및 N형 트랜지스터(N7)를 포함할 수 있다. 트랜지스터(P4) 및 트랜지스터(N5)는 노드(NODE1)에 연결될 수 있다. 트랜지스터들(P5, N7)은 동적 드라이버(315)를 구성한다. 동적 드라이버(315)의 트랜지스터들(P5, N7)은 노드들(NODE1, NODE2)에 각각 연결될 수 있다. 동적 드라이버(315)는 트랜지스터(P5)의 게이트에서, 노드(NODE1)로부터의 신호(Datah_l)를 수신하고, 트랜지스터(N7)의 게이트에서, 노드(NODE2)로부터의 신호(Datal)를 수신할 수 있다. 동적 드라이버(315)는 단일-레일 정적-동작 글로벌 데이터 라인(220)에 연결될 수 있다. 단일-레일 정적-동작 글로벌 데이터 라인(220)은 이중-레일 동적-동작 글로벌 데이터 라인(즉, 펄스 신호) 전력의 약 1/4을 소비할 수 있고, 단일-레일 동적-동작 글로벌 데이터 라인(즉, 펄스 신호) 전력의 약 1/2을 소비할 수 있다.
동적 드라이버(315)를 사용하면 동적 게이트가 과부하 라인에 대한 정적 게이트보다 훨씬 빠르기 때문에 회로 속도가 향상된다. 또한, 자동 3-상 드라이버(215)는 게이팅 신호(예를 들어, 도 1의 SEC_SEL)를 포함할 필요가 없으며, 이는 개선된 회로 속도, 게이트 수의 감소(즉, 감소된 회로 영역) 및 스택 게이트와 타이밍 복잡성의 제거를 가져온다. 추가적으로, 단일-레일 정적-작동 글로벌 데이터 라인(220)의 사용은 라우팅 채널 가용성을 향상시키고 이중 레일보다 적어도 2배 더 나은 성능을 가져올 수 있다.
보다 구체적으로, 회로(200)는 SRAM(202)의 단일-레일 정적-동작 글로벌 데이터 라인(220)을 포함할 수 있다. 하나 이상의 자동 3-상 드라이버들(예를 들어, 215, 225)는 SRAM(202)의 단일-레일 정적-동작 글로벌 데이터 라인(220)에 연결될 수 있다. 회로(200)는 하나 이상의 자동 3-상 드라이버들(예를 들어, 215, 225)에 각각 연결된 하나 이상의 감지 증폭기들(예를 들어, SA0, SA1)를 포함할 수 있다. 회로(200)는 하나 이상의 감지 증폭기들(예를 들어, SA0, SA1)에 결합된 하나 이상의 서브 어레이들(예를 들어, 블록 0, 블록 1, 블록 2, 블록 3)의 하나 이상의 비트 셀들을 포함할 수 있다. 회로(200)는 단일-레일 정적-동작 글로벌 데이터 라인(220)에 연결된 래치(240)를 포함할 수 있다. 일부 실시 예들에서, 래치는 래치 인에이블 신호를 수신하도록 구성되고 프리차지 신호를 수신하지 않도록 구성된다.
일부 실시 예들에서, 하나 이상의 자동 3-상 드라이버들(예를 들어, 215, 225)은 SRAM(202)의 단일-레일 정적-동작 글로벌 데이터 라인(220)에 연결된 제1 자동 3-상 드라이버(215), 제1 자동 3-상 드라이버(215)에 직접 결합된 제1 감지 증폭기(SA0), SRAM(202)의 단일-레일 정적-동작 글로벌 데이터 라인(220)에 연결된 제2 자동 3-상 드라이버(225) 및 제2 자동 3-상 구동기(225)에 직접 연결된 제2 감지 증폭기(SA1)를 포함한다.
일부 실시 예들에서, 제1 자동 3-상 드라이버(215)는 P형 트랜지스터(P3), P형 트랜지스터(P4), P형 트랜지스터(P3)에 결합된 N형 트랜지스터(N4), P형 트랜지스터(P4)에 연결된 N형 트랜지스터(N5), P형 트랜지스터 및 N형 트랜지스터(N5)에 연결된 제1 노드(NODE1), P형 트랜지스터(P5), P형 트랜지스터(P6), N형 트랜지스터(N6), P형 트랜지스터(P5)에 연결된 N형 트랜지스터 및 P형 트랜지스터와 N형 트랜지스터에 연결된 제2 노드(NODE2)를 포함한다. 일부 실시예에서, 제1 노드(NODE1)는 트랜지스터(P5)의 게이트에 직접 연결되고, 제2 노드 NODE2는 트랜지스터(N7)의 게이트에 직접 연결되고, 트랜지스터(P5) 및 트랜지스터(N7)은 단일-레일 정적-동작 글로벌 데이터 라인(220)에 직접 연결된다.
일부 실시 예들에서, 제1 감지 증폭기(SA0)는 P형 트랜지스터(P1), P형 트랜지스터(P2), N형 트랜지스터(N1), N형 트랜지스터(N2), 트랜지스터들(P1, N1)에 연결된 제1 제1 감지 노드(SL) 및 트랜지스터들(P2, N2)에 연결된 제2 제2 감지 노드(SLB)를 포함한다. 일부 실시 예들에서, 제2 제2 감지 노드(SLB)는 제1 자동 3-상 드라이버(215)의 트랜지스터들(P3, N4)에 직접 연결된다.
일부 실시 예들에서, 제2 자동 3-상 드라이버(225)는 P형 트랜지스터(P3)를 포함하고, P형 트랜지스터(P4), 트랜지스터(P3)에 연결된 N형 트랜지스터(N4), 트랜지스터(P4)에 연결된 N형 트랜지스터(N5), 트랜지스터들(P4, N5)에 연결된 제1 노드(NODE1), P형 트랜지스터(P5), P형 트랜지스터(P6), N형 트랜지스터(N6), 트랜지스터(P5)에 연결된 N형 트랜지스터(N7), 및 트랜지스터들(P6, N6)에 연결된 제2 노드(NODE2)를 포함한다. 일부 실시 예들에서, 제1 노드(NODE1)는 트랜지스터(P5)의 게이트에 직접 연결되고, 제2 노드 NODE2는 트랜지스터(N7)의 게이트에 직접 연결되고, 트랜지스터들(P5, N7)은 단일 레일 정적 동작 글로벌 데이터 라인(220)에 직접 연결된다.
일부 실시 예들에서, 제2 감지 증폭기(SA1)는 P형 트랜지스터(P1)를 포함하고, P형 트랜지스터(P2), N형 트랜지스터(N1), N형 트랜지스터(N2), 트랜지스터들(P1, N1)에 연결된 제1 제1 감지 노드(SL), 및 트랜지스터들(P2, N2)에 연결된 제2 제2 감지 노드(SLB)를 포함한다. 일부 실시 예들에서, 제2 제2 감지 노드(SLB)는 제2 자동 3-상 드라이버(225)의 트랜지스터들(P3, N4)에 직접 연결된다.
도 4는 본 발명의 일부 실시 예들에 따른 도 2 및 도 3의 회로와 관련된 타이밍도를 도시한다. 타이밍도(400)는 클럭 신호(CLK), 감지 증폭기 인에이블 신호(예를 들어, SA0_EN 및/또는 SA1_EN), 제1 감지 노드(SL), 제2 감지 노드(SLB), 신호(Datah_l), 신호(Datal), 래치 인에이블 신호(LATEN) 및 정적-동작 글로벌 데이터 라인 신호를 포함한다. 405에서 클록 신호(CLK)는 하이 레벨로 천이될 수 있으며, 이는 감지 증폭기 인에이블 신호(SA_EN)가 410에서 하이 레벨로 천이되게 할 수 있다. 또한, 클록 신호(CLK)의 하이 레벨로의 천이는 래치 인에이블 신호(LATEN)가 415에서 하이 레벨에서 로우 레벨로 천이하게 하여 래치(예를 들어, 도 2의 240)를 턴-오프시킬 수 있다.
감지 증폭기 인에이블 신호(SA_EN)가 410에서 하이 레벨로 전환된 후, 제1 감지 노드(SL) 및 제2 감지 노드(SLB)는 420에 표시된 것처럼 특정 하이 및/또는 로우 레벨로 분해될 수 있으며, 이로 인해 신호(Datah_l)가 425에서 하이 레벨에서 로우 레벨로 천이될 수 있다. 신호(Datah_l)가 하이 레벨에서 로우 레벨로 천이되면 430에서, 글로벌 데이터 라인이 로우 레벨에서 하이 레벨로 천이될 수 있다. 래치 인에이블 신호(LATEN)는 435에서, 로우 레벨에서 하이 레벨로 천이하여 래치를 다시 켤 수 있다. 감지 증폭기 인에이블 신호(SA_EN)는 440에서, 하이 레벨에서 로우 레벨로 다시 천이할 수 있다.
445에서, 감지 증폭기 인에이블 신호(SA_EN)는 로우 레벨에서 하이 레벨로 천이할 수 있다. 제1 감지 노드(SL) 및 제2 감지 노드(SLB)는 450에 도시된 바와 같이 특정 하이 및/또는 로우 레벨로 분해될 수 있으며, 이는 신호(Datal)가 455에서 로우 레벨에서 하이 레벨로 천이하게 할 수 있고, 이로 인해 글로벌 데이터 라인 신호가 460에서 하이 레벨에서 로우 레벨로 천이할 수 있다.
도 5는 본 발명의 일부 실시 예들에 따라 다중 어레이 SRAM의 글로벌 데이터 라인을 동작시키는 방법을 도시하는 흐름도이다. 이제 도 2 및 도 5를 참조한다. S505단계에서, SRAM(202)의 하나 이상의 자동 3-상 드라이버들(예를 들어, 215, 225)는 게이팅 신호(예를 들어, SEC_SEL) 없이 동적 신호를 정적 신호로 변환한다. S510 단계에서, SRAM(202)의 단일-레일 정적-동작 글로벌 데이터 라인(220)은 하나 이상의 자동 3-상 드라이버들(예를 들어, 215, 225)로부터 정적 신호를 수신한다. S515 단계에서, SRAM(202)의 단일-레일 글로벌 데이터 라인(220)은 데이터를 데이터 출력 버퍼(예를 들어, 255)로 출력한다.
상술된 방법의 다양한 동작은 다양한 하드웨어 및/또는 소프트웨어 구성요소(들), 회로 및/또는 모듈(들)과 같은 동작을 수행할 수 있는 임의의 적절한 수단에 의해 수행될 수 있다.
본 명세서에 개시된 실시 예들과 관련하여 설명된 방법 또는 알고리즘의 블록들 또는 단계들 및 기능들은 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이들 둘의 조합으로 직접 구현될 수 있다. 소프트웨어로 구현되는 경우, 기능들은 유형의 비일시적 컴퓨터 판독 가능 매체에 하나 이상의 명령 또는 코드로 저장되거나 전송될 수 있다. 소프트웨어 모듈은 RAM(Random Access Memory), 플래시 메모리, ROM(Read Only Memory), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 레지스터, 하드 디스크, 이동식 디스크, CD ROM 또는 본 발명이 속하는 기술분야에 알려진 임의의 다른 형태의 저장 매체에 존재할 수 있다.
다음 논의는 본 발명의 개념의 특정 측면이 구현될 수 있는 적합한 기계 또는 기계들에 대한 간략하고 일반적인 설명을 제공하기 위한 것이다. 일반적으로, 기계 또는 기계들은 프로세서, 메모리, 예를 들어 RAM, ROM 또는 다른 상태 보존 매체, 저장 장치, 비디오 인터페이스 및 입력/출력 인터페이스 포트가 부착된 시스템 버스를 포함한다. 기계 또는 기계들은 적어도 부분적으로는 키보드, 마우스 등과 같은 종래의 입력 장치로부터의 입력뿐만 아니라 다른 기계에서 받은 지시, 가상 현실(VR) 환경과의 상호 작용, 생체 피드백 또는 기타 입력 신호에 의해 제어될 수 있다. 본 명세서에서 사용되는 바와 같이, "머신"이라는 용어는 단일 머신, 가상 머신, 또는 통신적으로 결합된 머신, 가상 머신 또는 함께 작동하는 장치의 시스템을 광범위하게 포함하도록 의도된다. 예시적인 기계들은 개인용 컴퓨터, 워크스테이션, 서버, 휴대용 컴퓨터, 핸드헬드 장치, 전화, 태블릿 등과 같은 컴퓨팅 장치뿐만 아니라 자동차, 기차, 택시 등과 같은 개인 또는 대중 교통과 같은 운송 장치를 포함한다.
머신 또는 머신들은 프로그래밍 가능 또는 프로그래밍 불가능 로직 디바이스 또는 어레이, ASIC(Application Specific Integrated Circuits), 임베디드 컴퓨터, 스마트 카드 등과 같은 임베디드 컨트롤러를 포함할 수 있다. 기계 또는 기계들은 네트워크 인터페이스, 모뎀 또는 기타 통신 결합을 통해 하나 이상의 원격 기계에 대한 하나 이상의 연결을 활용할 수 있다. 머신은 인트라넷, 인터넷, 근거리 통신망, 광역 통신망 등과 같은 물리적 및/또는 논리적 네트워크를 통해 상호 연결될 수 있다. 통상의 기술자는 네트워크 통신이 다양한 유선 및/또는 무선 단거리 또는 장거리 캐리어들과 무선 주파수(RF), 위성, 마이크로웨이브, IEEE(Institute of Electrical and Electronics Engineers) 545.11, Bluetooth®광학, 적외선, 케이블, 레이저 등을 포함한 프로토콜을 이용할 수 있음을 이해할 것이다.
본 발명의 실시 예들은 기능, 절차, 데이터 구조, 애플리케이션 프로그램 등을 포함하는 관련 데이터를 참조하거나 관련하여 설명될 수 있다. 기계가 관련 데이터에 액세스 하면 작업을 수행하거나 추상 데이터 유형 또는 로우 레벨 하드웨어 컨텍스트들(low-level hardware contexts)을 정의하게 된다. 관련 데이터는 예를 들어 휘발성 및/또는 비휘발성 메모리, 예를 들어 RAM, ROM 등 또는 하드 드라이브, 플로피 디스크, 광 저장 장치, 테이프, 플래시 메모리, 메모리 스틱들, 디지털 비디오 디스크들, 생물학적 저장 장치 등을 포함하는 다른 저장 장치 및 관련 저장 매체에 저장될 수 있다. 관련 데이터는 패킷들, 직렬 데이터, 병렬 데이터, 전파 신호들 등의 형태로 물리적 및/또는 논리적 네트워크를 포함한 전송 환경을 통해 전달될 수 있으며, 압축 또는 암호화된 형식으로 사용될 수 있다. 연결된 데이터는 분산된 환경에서 사용할 수 있으며 기계 액세스를 위해 로컬 및/또는 원격으로 저장할 수 있다.
예시된 실시 예들을 참조하여 본 발명의 원리를 설명하고 예시하였지만, 예시된 실시 예들은 이러한 원리를 벗어나지 않고 배열 및 세부 사항에서 수정될 수 있고 임의의 원하는 방식으로 결합될 수 있음을 인식할 것이다. 전술한 논의는 특정 실시 예들에 초점을 맞추었지만, 다른 구성들이 고려된다. 특히, 본 명세서에서 "본 발명의 실시 예에 따른" 등의 표현이 사용되더라도, 이러한 문구는 실시 예의 가능성을 일반적으로 지칭하는 의미이며, 본 발명의 개념을 특정한 실시 예 구성들로 한정하려는 의도는 아니다. 본 명세서에서 사용되는 바와 같이, 이들 용어들은 다른 실시 예들로 결합 가능한 동일하거나 상이한 실시 예들을 지칭할 수 있다.
본 발명의 실시 예들은 하나 이상의 프로세서에 의해 실행 가능한 명령어를 포함하는 비일시적 기계 판독 가능 매체를 포함할 수 있으며, 상기 명령어는 본 명세서에 설명된 발명 개념의 요소를 수행하기 위한 명령어를 포함한다.
전술한 예시적인 실시 예들은 본 발명의 개념을 제한하는 것으로 해석되어서는 안 된다. 몇 가지 실시 예들이 설명되었지만, 통상의 기술자는 본 발명의 새로운 교시 및 이점으로부터 실질적으로 벗어나지 않고 이러한 실시 예들에 대한 많은 수정이 가능하다는 것을 쉽게 이해할 것이다. 따라서, 이러한 모든 수정은 청구범위에 정의된 바와 같이 본 발명의 범위 내에 포함되도록 의도된다.
110: NAND 게이트
120: 글로벌 데이터 라인
135: NAND 게이트
220: 글로벌 데이터 라인

Claims (20)

  1. SRAM(synchronous random access memory)의 단일-레일 정적-동작(single-rail static-operation) 글로벌 데이터 라인; 및 상기 SRAM의 상기 단일-레일 정적-동작 글로벌 데이터 라인에 연결된 하나 이상의 자동 3-상 드라이버들을 포함하는 회로.
  2. 제1 항에 있어서,
    상기 하나 이상의 자동 3-상 드라이버에 연결된 하나 이상의 감지 증폭기들을 더 포함하는 회로.
  3. 제2 항에 있어서,
    상기 하나 이상의 감지 증폭기들에 결합된 하나 이상의 서브 어레이들의 하나 이상의 비트 셀들을 더 포함하는 회로.
  4. 제2 항에 있어서,
    상기 단일-레일 정적-동작 글로벌 데이터 라인에 연결된 래치를 더 포함하는 회로.
  5. 제4 항에 있어서,
    상기 래치는 래치 인에이블 신호를 수신하도록 구성되고, 프리차지 신호를 수신하지 않도록 구성되는 회로.
  6. 제1 항에 있어서,
    상기 하나 이상의 감지 증폭기들은:
    제1 P형 트랜지스터;
    제2 P형 트랜지스터;
    제1 N형 트랜지스터;
    제2 N형 트랜지스터;
    상기 제1 P형 트랜지스터 및 상기 제1 N형 트랜지스터에 연결된 제1 노드 및 상기 제2 P형 트랜지스터 및 상기 제2 N형 트랜지스터에 연결된 제2 노드를 포함하는 회로.
  7. 제6 항에 있어서,
    상기 하나 이상의 감지 증폭기들은 상기 제1 N형 트랜지스터 및 상기 제2 N형 트랜지스터에 연결된 제3 N형 트랜지스터를 더 포함하는 회로.
  8. 제6 항에 있어서,
    상기 제2 노드는 상기 하나 이상의 자동 3-상 드라이버들에 연결되는 회로.
  9. 제1 항에 있어서,
    상기 하나 이상의 자동 3-상 드라이버들은:
    제3 P형 트랜지스터;
    제4 P형 트랜지스터;
    상기 제3 P형 트랜지스터에 연결된 제4 N형 트랜지스터;
    상기 제4 P형 트랜지스터에 연결된 제5 N형 트랜지스터 및
    상기 제4 P형 트랜지스터 및 상기 제5 N형 트랜지스터에 연결된 제1 노드를 포함하는 회로.
  10. 제9 항에 있어서,
    상기 하나 이상의 자동 3-상 드라이버들은:
    제5 P형 트랜지스터;
    제6 P형 트랜지스터;
    제6 N형 트랜지스터;
    상기 제5 P형 트랜지스터에 연결된 제7 N형 트랜지스터 및
    상기 제6 P형 트랜지스터 및 상기 제6 N형 트랜지스터에 연결된 제2 노드를 더 포함하는 회로.
  11. 제10 항에 있어서,
    상기 제1 노드는 상기 제5 P형 트랜지스터의 게이트에 직접 연결되는 회로.
  12. 제11 항에 있어서,
    상기 제2 노드는 상기 제7 N형 트랜지스터의 게이트에 직접 연결되는 회로.
  13. 제12 항에 있어서,
    상기 제5 P형 트랜지스터 및 제7 N형 트랜지스터는 상기 단일-레일 정적-동작 글로벌 데이터 라인에 연결되는 회로.
  14. 제1 항에 있어서,
    상기 하나 이상의 자동 3-상 드라이버들은:
    상기 SRAM의 상기 단일-레일 정적-동작 글로벌 데이터 라인에 결합된 제1 자동 3-상 드라이버;
    상기 제1 자동 3-상 드라이버에 연결된 제1 감지 증폭기;
    상기 SRAM의 상기 단일-레일 정적-동작 글로벌 데이터 라인에 연결된 제2 자동 3-상 드라이버; 및
    상기 제3 자동 3-상 드라이버에 연결된 제2 감지 증폭기를 포함하는 회로.
  15. 제14 항에 있어서,
    상기 제1 자동 3-상 드라이버는:
    제3 P형 트랜지스터;
    제4 P형 트랜지스터;
    상기 제3 P형 트랜지스터에 연결된 제4 N형 트랜지스터;
    상기 제4 P형 트랜지스터에 연결된 제5 N형 트랜지스터;
    상기 제4 P형 트랜지스터 및 상기 제5 N 형 트랜지스터에 연결된 제1 노드;
    제5 P형 트랜지스터;
    제6 P형 트랜지스터;
    제6 N형 트랜지스터;
    상기 제5 P형 트랜지스터에 연결된 제7 N형 트랜지스터; 및
    상기 제6 P형 트랜지스터 및 상기 제6 N형 트랜지스터에 연결된 제2 노드를 포함하되,
    상기 제1 노드는 상기 제5 P형 트랜지스터의 게이트에 연결되고,
    상기 제2 노드는 상기 제7 N형 트랜지스터의 게이트에 연결되고, 그리고
    상기 제5 P형 트랜지스터 및 상기 제7 N형 트랜지스터는 상기 단일-레일 정적-동작 글로벌 데이터 라인에 연결되는 회로.
  16. 제15 항에 있어서,
    상기 제1 감지 증폭기는:
    제1 P형 트랜지스터;
    제2 P형 트랜지스터;
    제1 N형 트랜지스터;
    제2 N형 트랜지스터;
    상기 제1 P형 트랜지스터 및 상기 제1 N형 트랜지스터에 연결된 제1 감지 노드; 및
    상기 제2 P형 트랜지스터 및 상기 제2 N형 트랜지스터에 연결된 제2 감지 노드를 포함하고,
    상기 제2 감지 노드는 상기 제1 자동 3-상 드라이버의 상기 제3 P형 트랜지스터 및 상기 제4 N 형 트랜지스터에 연결되는 회로.
  17. 제14 항에 있어서,
    상기 제2 자동 3-상 드라이버는:
    제3 P형 트랜지스터;
    제4 P형 트랜지스터;
    상기 제3 P형 트랜지스터에 연결된 제4 N형 트랜지스터;
    상기 제4 P형 트랜지스터에 연결된 제5 N형 트랜지스터;
    상기 제4 P형 트랜지스터 및 상기 제5 N 형 트랜지스터에 연결된 제1 노드;
    제5 P형 트랜지스터;
    제6 P형 트랜지스터;
    제6 N형 트랜지스터;
    상기 제5 P형 트랜지스터에 연결된 제7 N형 트랜지스터; 및
    상기 제6 P형 트랜지스터 및 상기 제6 N형 트랜지스터에 연결된 제2 노드를 포함하되,
    상기 제1 노드는 상기 제5 P형 트랜지스터의 게이트에 직접 연결되고,
    상기 제2 노드는 상기 제7 N형 트랜지스터의 게이트에 직접 연결되고, 그리고
    상기 제5 P형 트랜지스터 및 상기 제7 N형 트랜지스터는 상기 단일-레일 정적-동작 글로벌 데이터 라인에 연결되는 회로.
  18. 제17 항에 있어서,
    상기 제2 감지 증폭기는:
    제1 P형 트랜지스터;
    제2 P형 트랜지스터;
    제1 N형 트랜지스터;
    제2 N형 트랜지스터;
    상기 제1 P형 트랜지스터 및 상기 제1 N형 트랜지스터에 연결된 제1 감지 노드; 및
    상기 제2 P형 트랜지스터 및 상기 제2 N형 트랜지스터에 연결된 제2 감지 노드를 포함하고,
    상기 제2 감지 노드는 상기 제1 자동 3-상 드라이버의 상기 제3 P형 트랜지스터 및 상기 제4 N 형 트랜지스터에 연결되는 회로.
  19. 멀티 어레이 SRAM(Synchronous Random Access Memory)의 글로벌 데이터 라인 동작 방법에 있어서,
    상기 SRAM의 하나 이상의 자동 3-상 드라이버들에 의해 게이팅 신호 없이 동적 신호를 정적 신호로 변환하는 단계; 및
    상기 SRAM의 단일-레일 정적-동작 글로벌 데이터 라인에 의해 상기 하나 이상의 자동 3-상 드라이버로부터 상기 정적 신호를 수신하는 단계를 포함하는 동작 방법.
  20. 제19항에 있어서, 상기 SRAM의 상기 단일-레일 정적-동작 글로벌 데이터 라인이 데이터를 데이터 출력 버퍼로 출력하는 단계를 더 포함하는 방법.
KR1020230042627A 2022-04-29 2023-03-31 멀티 어레이 동기식 랜덤 액세스 메모리(sram)의 글로벌 데이터 라인 KR20230153925A (ko)

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