JP2011124995A - 半導体装置 - Google Patents
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Abstract
【解決手段】本発明では、上記課題である(1)電源・グランドピン数増加と(2)給電ラインインダクタンスの増加を生じることなく、制御回路で問題となるノイズが出力バッファに回り込まないような技術を提供する。具体的な手法は、(A)制御回路用のオンチップバイパスキャパシタンスを設け、AC的に制御回路と出力バッファの給電経路を切り分ける方法、と(B)給電経路の電気パラメータノイズの振動モードが過減衰になるような設計(抵抗の挿入)をする方法がある。
【選択図】図1
Description
(2)給電ラインインダクタンスの増加
(1)は、出力バッファ用、制御回路用に別々に電源・グランドを用意することによる、半導体パッケージや半導体装置のピン数の増加を意味し、半導体装置サイズの増加やコストアップという問題を生じる。
(2)は、限られたエリアで2系統の給電ラインを形成するため、給電配線の幅が狭くなりインダクタンスが増加し、結果としてノイズに悪影響を及ぼす問題がある。
技術1では、On-Chip SSOノイズが発生する際の電流の経路を変えることにより、制御回路部におけるスイッチ素子のスイッチがノイズの発生に寄与しないようにする方法を提供する。
これにより、電源・グランドピン数の増加や給電経路の配線インダクタンス増加無しにGbps超の高速半導体装置で大きい問題になると考えられるOn-Chip-SSOノイズを抑制できる利点がある。
図7に、出力バッファのCMOSの切替えによりチップ外へ電気信号を伝送する半導体装置の内部回路の模式図を示す。半導体装置は、図中1の半導体チップとそれを封止する図中2の半導体パッケージにより構成されており、システムよりグランド電位Vssを基準に、電源電圧Vddqを給電されている。図7では、図を簡略化するため、図中3、4で示すPMOS、NMOSで構成されたCMOSによる出力バッファを一段と、5、6で示すPMOS、NMOSで構成されたCMOSによるプリバッファを一段のみしか描写していないが、実際には複数の出力バッファおよびプリバッファが存在する。今回問題とするノイズは、多くのスイッチ素子が同時に遷移する場合を想定しているため、1つのみの描写で代用した。また、半導体パッケージにおける給電ラインの描写も、図の簡略化のため、電源ライン、グランドラインを一本にまとめて描写しているが、実際には複数本のラインにより給電されている場合が多い。今、出力バッファの出力がHighからLow出力に切り替わった場合を考える。この時、出力バッファのNMOS4をONにするために、プリバッファのPMOS5がチャージ、NMOS6がディスチャージされ、また出力バッファのPMOS3をディスチャージ、NMOS4がチャージされる。この際、出力バッファに最も近い電荷貯蔵庫であるオンチップバイパスキャパシタンス7からこれらへの電荷を供給する。このときの電流経路は図中50の通りである。このため、一時的にオンチップバイパスキャパシタンス7の電荷量が不十分な状態となり、その補充のために給電ラインから電荷を供給する。すなわち、半導体パッケージの電源ライン8とグランドライン10を介して、図中51のような経路を電流が通ってバイパスキャパシタンスがチャージされる。半導体パッケージの配線はインダクタンスが支配的であり、またチップ内の配線インダクタンスは非常に小さいことからほとんど無視でき、電流経路51の等価回路は、半導体パッケージの配線インダクタンスLpkg(Lp+Lg)、半導体チップのオンチップキャパシタンスCdec、および低い配線抵抗Rpgを直列に接続した、RLC直列2次回路と見なすことができる。このような回路では、以下の(式2)で示されるような回路方程式が成り立つことが数学的にすでにわかっている。
一般的な半導体チップ、半導体パッケージの物理量として、Rpg=200MΩ, Cdec=500pF, Lpkg=1nHを与えると、Q>>1/2の不足減衰状態で、ノイズが落ち着くのに要する時間である減衰時間τ(=1/α)は10nsとなる。これは、1GHzの信号に対して10周期分もの長さになる。
このような不足減衰ノイズに対して、ノイズ振動がすぐに落ち着く状態を過減衰と言い、この状態になるための条件はQ<1/2である。また、不足減衰と過減衰のちょうど境目の状態を臨界減衰と言い、これはQ=1/2が条件である。
上記の3種類のいずれかの状態のノイズが電源ラインに発生することで、電源・グランドを共有している出力バッファの信号線にノイズが発生することで、問題となる。
通常、電源・グランドラインは低抵抗に設計するためRpgが小さく、その結果、Q>>1/2なる状況となり、不足減衰の状態にあり、図8のようなOn-Chip-SSOノイズが発生している。以上が、ノイズ発生の原理である。
このノイズの発生を、プリバッファ等制御回路のスイッチ素子へのチャージング時の給電経路を変えることで、ノイズの発生を抑える方法を与えるのが実施例1であり、この時の簡易等価回路を図1に示す。
さらには、チップにスイッチで切り替え可能あるいはメタルオプションで切り替え可能な抵抗を実装し、パッケージ封止前後で最適RCLの値をパッケージに応じて選択できるようにするチップを作ることもできる。スイッチで切替可能な抵抗の構成例を図16に示す。
図17では、半導体チップ+半導体パッケージの給電回路電気パラメータを元に抵抗値を決めた後、異なるON抵抗を有するMOS71〜73のON/OFFの組み合わせにより、最適な抵抗値を給電ラインに挿入する物である。なお、図16ではMOSの数を3つしか記述しなかったが、これ以上でもこれ以下でも良い。抵抗値制御回路は、外部からの情報で最適抵抗値がどの程度かを与え、それに基づきどのMOSをONにするかを決める役割をする。
まず、実施例2のように半導体チップと半導体パッケージ間に抵抗を挿入したい場合は、図中18-1に示すように、半導体チップと半導体パッケージを接続する電極パッド部に抵抗薄膜を堆積すれば良い。抵抗薄膜として、特開平6−140215号公報(特許文献2)にあるようなクロム(Cr)、シリコン(Si)、酸素(O)を主成分とした薄膜を抵抗層にする方法がある。その他、公知の抵抗材料として、RuO2系、M2RuO7-x系、MoO3系、LaB6系等の材料、又はタングステン(W)あるいは、タングステン・シリサイドあるいは、タングステン化合物、又は拡散層も用いることが出来る。
ここで、ノイズ低減用抵抗材料の抵抗率を示す。通常の銅配線の抵抗率約1.7×10−6ΩcmやAlの抵抗率約2.75×10−6Ωcmに対して1.8倍以上大きい5×10−6Ωcm〜5×10−3Ωcmの抵抗率。抵抗材料の例として挙げたもののうち、他と比べて低い抵抗率を有するタングステンやモリブテンの抵抗率が約6×10−6Ωcmである。実施例3で示したオンチップキャパシタへの直列抵抗の挿入の方法には、1)オンチップキャパシタ24と給電配線を接続するVIAを高抵抗にする方法(図中20-2)、2)オンチップキャパシタと給電配線を接続する際、上記の抵抗薄膜を介在させる方法(図中18-2)がある。
実施例4で示した半導体パッケージ内での抵抗挿入は、図中20-1で示したVIAを高抵抗にする方法がある。
実施例5で示した半導体チップ内での抵抗挿入は、図16で示した抵抗値制御回路を用いる方法や、図14中20-2で示される給電配線の層を変更するときに用いられるVIAを高抵抗にする方法等がある。
3次元実装型パッケージのノイズ低減例として、説明図を図13に示す。図では3つの半導体チップが1つの積層型モジュールに組み込まれているが、このチップ数はこれ以上でもこれ以下でも良い。これに積層するLSIの電気パラメータは、同じ場合も違う場合もあり、また、何段目に積層されるかによって給電配線の電気パラメータ(特にインダクタンス値)は異なる。そのため、量産行程を考えると、抵抗挿入の位置は図13の32に示すようにLSIとパッケージを接続する電極パッド部に抵抗薄膜を入れることで実現する方法が良い。そのほか、図16で示した抵抗値制御回路を各半導体チップ内に実装する方法でも良い。
DRAMなどのメモリでは、入力信号がHighかLowかを判断するために、その基準となる電圧に参照電圧を用いている。参照電圧は、通常Vddqの半分の値が用いられ、参照電圧を供給する個別の電源ラインが用意されている。
従来のチップ内の電源・グランド配線方法は図19のように複数の電源(またはグランド)パッド86(または87)から、複数の出力回路に配線する際に、全ての電源(またはグランド)配線85(または88)を共有するように接続していた。
2…半導体パッケージ、
3…出力バッファ用PMOS、
4…出力バッファ用NMOS、
5…プリバッファ(あるいは制御回路やコア回路用)PMOS、
6…プリバッファ(あるいは制御回路やコア回路用)NMOS、
7…オンチップバイパスキャパシタンス、
8…半導体パッケージの電源ライン(インダクタンス)、
9…半導体パッケージの信号ライン(インダクタンス)、
10…半導体パッケージのグランドライン(インダクタンス)、
11…プリバッファ(あるいは制御回路やコア回路用)用オンチップキャパシタンス、
12…プリバッファ(あるいは制御回路やコア回路用)と出力バッファ間のデカップリング用抵抗、
13…電源側ノイズ低減用抵抗、
14…グランド側ノイズ低減用抵抗、
15…オンチップキャパシタに直列接続したノイズ低減用抵抗、
16…半導体チップ、
17−1,2…電極パッド、
18−1,2…抵抗薄膜、
19…BGAボール、
20−1,2…VIA、
21…半導体パッケージ、
22−1〜3…給電配線(層)、
23…出力回路、
24…オンチップバイパスキャパシタンス、
30…半導体チップ、
31…電極バンプ、
32…抵抗薄膜電極パッド、
33…LCP、
34…マイクロVIA、
50…プリバッファチャージング電流経路、
51…オンチップキャパシタンスチャージング電流経路、
60…SIPのボード、
61−1〜3…SIPに実装されているLSI、
62−1、2…ノイズ低減用チップ抵抗、
63…SIPボードの電源コネクタ、
70…抵抗制御回路、
71〜73…抵抗制御用MOSスイッチ、
81…電流経路1、
82…電流経路2、
83…電流経路3、
84…出力回路(出力バッファ+プリバッファ)、
85…電源配線、
86…電源パッド、
87…グランドパッド、
88…グランド配線。
Claims (14)
- 出力回路を含む半導体チップと前記半導体チップを搭載した基板と、を有する半導体装置において、
前記基板上に設けられた電源電位を有する第1電極部と、
前記半導体チップ上に形成され前記出力回路の電源電位端子に接続された第1接続端子と、
前記基板上に設けられた接地電位を有する第2電極部と、
前記半導体チップ上に形成され前記出力回路の接地電位端子に接続された第2接続端子と、
前記第1接続端子と前記第2接続端子との間に接続され前記出力回路のバイパスとなる位置に設けられたオンチップバイパスキャパシタンスと、を備え、
前記基板上に設けられ前記半導体チップに給電する給電配線が有するインダクタンス値をLpkgとし、前記オンチップバイパスキャパシタンスの容量値をCdecとした場合に、
前記第1電極部から前記オンチップバイパスキャパシタンスを介して前記第2電極部に至る経路からなる配線上に(式1)を満たす抵抗値Rpgを有する抵抗体を備えることを特徴とする半導体装置。
- 前記抵抗体は、出力回路の出力バッファに信号周期Tの矩形波形を有する電圧が印加された場合の前記出力回路の出力端子間の電位変化が、前記信号周期Tの1.5倍より小さい時定数を有する減衰振動となるように設定されていることを特徴とする請求項1記載の半導体装置。
- 前記抵抗体は複数個あり、複数の抵抗体の総抵抗値をRpgとした場合に、前記(式1)を満たすことを特徴とする請求項1記載の半導体装置。
- 前記第1電極部と前記出力回路の電源電位端子とを接続する第1の配線と、
前記第2電極部と前記出力回路の電源電位端子とを接続する第2の配線と、を備え、
前記抵抗体を前記オンチップバイパスキャパシタンスと前記第2の配線との間に直列に設けられていることを特徴とする請求項1または2記載の半導体装置。 - 前記複数の抵抗体は、前記第1電極部および前記第2電極部に配置されていることを特徴とする請求項3記載の半導体装置。
- 前記複数の抵抗体は、前記第1接続端子および前記第2接続端子に配置されていることを特徴とする請求項3記載の半導体装置。
- 前記複数の抵抗体は、前記第1接続端子と前記第1電極部との間および前記第2接続端子と前記第2電極部との間と、前記オンチップバイパスキャパシタンスと前記第2接続端子間に直列に介在するようにそれぞれ設けられていることを特徴とする請求項3記載の半導体装置。
- さらに、前記半導体チップの給電する給電配線を備え、
前記給電配線の前記半導体チップを実装する基板と接続するための電極と前記出力回路の間の部分に、抵抗切り替え装置が設けられていることを特徴とする請求項1乃至7のいずれかに記載の半導体装置。 - 前記複数の抵抗体は、前記オンチップバイパスキャパシタンスを繋ぐ前記電源電位端子と前記接地電位端子間の配線上と前記給電配線上とに配置され、前記オンチップバイパスキャパシタンスに直列に接続されていることを特徴とする請求項3記載の半導体装置。
- 前記抵抗体は、クロム(Cr)、シリコン(Si)、酸素(O)を主成分とした薄膜、又はRuO2系、Mo2RuO7-x系、MoO3系、LaB6系等の材料、又はタングステン(W)あるいはタングステン・シリサイドあるいはタングステン化合物からなる薄膜、又は拡散層のいずれかよりなる抵抗層を有することを特徴とする請求項1乃至9のいずれかに記載の半導体装置。
- 前記抵抗体は、前記基板内に形成された一の給電配線層と他の給電配線層との間に形成された層間膜を貫通し、前記一の給電配線層と他の給電配線層を電気的に接続するように形成されたVIAであって、
前記VIAを形成する材料の抵抗率を前記給電配線層の抵抗率より高くすることを特徴とする請求項10に記載の半導体装置。 - 前記抵抗体は、前記基板内の給電配線層を接続する電極部であって、クロム(Cr)、シリコン(Si)、酸素(O)を主成分とした薄膜、又はRuO2系、Mo2RuO7-x系、MoO3系、LaB6系等の材料、あるいはタングステン(W)あるいはタングステン・シリサイドあるいはタングステン化合物、又は拡散層のいずれかよりなる抵抗層を有することを特徴とする請求項9に記載の半導体装置。
- 前記抵抗体は、前記半導体チップ内に形成された一の給電配線層と他の給電配線層との間に形成された層間膜を貫通し、前記一の給電配線層と他の給電配線層を電気的に接続するように形成されたVIAであって、
前記VIAを形成する材料の抵抗率を前記給電配線層の抵抗率より高くすることを特徴とする請求項9に記載の半導体装置。 - 前記抵抗体は、前記半導体チップ内の給電配線層を接続する電極部であって、クロム(Cr)、シリコン(Si)、酸素(O)を主成分とした薄膜、又はRuO2系、Mo2RuO7-x系、MoO3系、LaB6系等の材料、又はタングステン(W)あるいはタングステン・シリサイドあるいはタングステン化合物、又は拡散層のいずれかよりなる抵抗層を有することを特徴とする請求項10に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Application Number | Title | Priority Date | Filing Date |
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JP2004212654A Division JP4657640B2 (ja) | 2004-07-21 | 2004-07-21 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
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JP2011124995A true JP2011124995A (ja) | 2011-06-23 |
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Country Status (1)
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
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A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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