JP2008227624A - 電源ノイズの影響低減方法及びその装置 - Google Patents
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Abstract
【解決手段】グローバルクロックからローカルクロックへ伝播された電源ノイズの特定の周波数成分の発生頻度データが、ノイズ周波数測定回路12で測定する。発生頻度データを受け取ったステートマシン14は、発生頻度データに対応する状態値を周波数可変クロックドライバ16に出力する。周波数可変クロックドライバ16は、ローカルクロックの周波数を上記状態値に応じて変化させる。
【選択図】図1
Description
また、従来におけるノイズ設計としては、ノイズの見積り解析を行い、チップの作製を行なってそのチップでどの程度のノイズ量が発生しているかを確認し、不十分な場合などは設計へとフィールドバックする手順を繰り返すことが基本的な技法(以下、従来の第1の技術的手段という)であった。
また、チップの動作周波数の高周波化に伴う設計マージンの減少により、予め電源電圧の変動を遅延設計にマージンとして見込んでしまうと、クリチカルパスでは遅延設計が収束しない状況も現れ始めている。
また、論理回路やアナログ回路等の動作マージンを決める大きな要因は、電源電圧変動(電源ノイズ)に対するマージンであるが、回路への影響は、単純に電源ノイズだけでは規定することはできないということが、既に2005年のVSLIシンボジウムにてインテルのTawfik Rahal-Arabi等によって報告されている。彼等により、ノイズ量が増加してもLSIの最大動作周波数に大きな差分はなかったとするデータが提示されており、ノイズ量が直接性能劣化に結びつかないとする見解が一般的になりつつある。
この実施例の電源ノイズの影響低減装置10は、LSIに搭載され、LSI内のデータパス領域近傍のランダムロジック領域に供給されるグローバルクロックによってローカルクロックに伝播される電源ノイズを軽減する回路であり、図1に示すように、ノイズ周波数測定回路12と、ステートマシン14と、周波数可変クロックドライバ16とから構成される。
一方、ステートマシン14は、図2の(1)のランダムロジック領域に形成される。
そして、図2の(1)のデータパス領域及びランダムロジック領域には、図3のプロセッサコア104、106が構成され、SRAM領域(RAM)は、図3には図示しなが、プロセッサ102、104内部に構成され、IO領域(IO)は、図3のプロセッサ102、104のポイントーポイントインタフェース回路(P−P)及びローカルメモリコントロールハブ(MCH)に構成される。P−Pは、また、他のLSI、例えば、図3のチップセットのP−Pとして構成される。
この実施例でのローカルクロックの周波数は、一般の論理回路と同様、グローバルクロックの周波数の2倍に設定されるものとする。そして、特定の周波数成分の抽出は、グローバルクロックの周期毎に、すなわち、グローバルクロックの周波数でプローブするようにして行う。
ステートマシン14は、ノイズ周波数測定回路12の出力値対応の状態値を記録しており、ノイズ周波数測定回路12から受けた出力値対応の状態値を出力する回路である。状態値は、上述した特定の周波数成分の発生頻度(カウント値)で予め用意されるデータである。
この実施例の動作の説明に先立って、先ず、データパス領域とランダムロジック領域とがLSIチップ上で近接して配置されている状況における従来の動作を説明する。
ランダムロジック領域に供給されるグローバルクロック(図4の(2))の周波数の2倍の周波数のローカルクロック(図4の(1))がデータパス領域に供給されてそれぞれの動作が生ぜしめられると、図4に示すように、ローカルクロックには、1周期置きにグローバルクロックによって発生した電源ノイズ(図4の(3))の影響がジッタとなって重畳される(図4の(4))。それらのジッタ値は、1周期置きに大きな差分が生ずる値となる。
この差分は、タイミングジッタと呼ばれるものであるが、その差分が大きいと、論理回路の遅延設計マージンが大きく削られることになる。
ランダムロジック領域に供給されるグローバルクロックから、ランダムロジック領域に近いデータパス領域に供給されるローカルクロックへ伝播された電源ノイズの特定の周波数成分が、ノイズ周波数測定回路12によって抽出され、その特定の周波数成分が或る一定の評価期間内に発生している発生頻度データがノイズ周波数測定回路12から出力される。
その周波数可変クロックドライバ16は、当該データパス領域へ供給されるクロックの周波数を上記状態値に応じて変化させる。
この周波数可変クロックドライバ16における周波数制御は、データパス領域の動作性能に大きく影響しない範囲で周波数を低くするか、又は高くするようにして行う。この周波数制御により、図5から読み取れるように、グローバルクロックに起因して発生され、ローカルクロックに与えられるノイズ(図5の(3))の影響が低減(緩和)され、ローカルクロックのジッタは、僅か乃至は略無視し得る程度に低減させることが可能になる(図5の(4)の塗り潰し部分)。
これに対して、図2に示すランダムロジック領域に遠いデータパス領域では、グローバルクロックの影響は小さく、したがって、ノイズ周波数測定回路12の発生頻度データ(カウント値)の値が小さいので、周波数可変クロックドライバ16において、ステートマシン14の発生頻度データ対応の状態値に基づく周波数可変制御は行わず、それまでの周波数のローカルクロックを当該データパス領域に供給して動作を続行する。
また、低下の程度が大きいと、演算性能に影響を及ぼすので、ジッタバジェットの設計値からずらし幅を決めるのがよい。ここで、ジッタバジェットとは、LSI等の設計においてLSI等内の特定回路領域のジッタとして許容されるジッタ範囲を表す用語である。
例えば、ローカルクロックの周波数が2GHzである場合に、ジッタバジェットの値が20psであれば、1.9GHz程度まで低下させれば十分である。このときの性能低下は、5%であるが、タイミングジッタ分のマージンが性能向上に寄与して来るので、実際の性能は、逆に向上する。遅延設計の観点から言えば、遅延設計マージンに余剰分を見込まなくて済むことになる(遅延設計マージンの余剰分を排除することが可能になる)。
もしこの実施例に示される発明による動的制御を施さないとすると、タイミングジッタは、40ps程度発生することが考えられ、このタイミングジッタの影響に起因する性能低下を防ぐためには、遅延設計は2.2GHzの周波数をターゲットで行う必要がある。これは、10%に近い性能低下に相当する。
また、性能面でも、論理エリア毎に最適な周波数動作が可能となるため、最大限の性能を引き出すことが可能となる。
この実施例の構成が、実施例1のそれと大きく異なる点は、ステートマシンをアップ/ダウンカウンタに置き替えて構成した点である。
すなわち、この実施例の電源ノイズの影響低減装置10Aは、図5に示すように、ノイズ周波数測定回路12の出力を直接アップ/ダウンカウンタ24に入力し、アップ/ダウンカウンタ24でカウントされるカウント値の増減に応答して周波数可変クロックドライバ16がその出力クロックの周波数を可変制御するようにして構成される。
この構成以外のこの実施例の構成は、実施例1と同じであるので、同一の構成部分には同一の参照符号を付して、その逐一の説明は省略する。
この実施例は、アップ/ダウンカウンタ24から出力されるカウント値に応答して周波数可変クロックドライバ16のクロック周波数が可変制御されることを除いて、実施例1の動作と同様である。
したがって、この実施例においても、実施例1と同効である。
この実施例の構成が、実施例1のそれと大きく異なる点は、ローカルクロックの周波数の可変制御でなく、グローバルクロック領域へ供給される電源電圧を可変制御するようにした点である。
すなわち、この実施例の電源ノイズの影響低減装置10Bは、図7に示すように、ステートマシン16から出力される状態値に応答してデータパス領域に配置される電源電圧可変レギュレータ26の電源電圧を変化させるようにして構成される。
なお、図8は、図2と同等の図である。
この構成以外のこの実施例の構成は、実施例1と同じであるので、同一の構成部分には同一の参照符号を付して、その逐一の説明は省略する。
この実施例においても、ノイズ周波数測定回路12からステートマシン14までの動作は、実施例1と同じである。
ステートマシン16から出力される状態値を受け取った電源電圧可変レギュレータ26は、その状態値に応答してデータパス領域に供給される電源電圧を変化させる。
ノイズ周波数測定回路12で測定される電源ノイズの特定の周波数成分がデータパス領域へ供給されるローカルクロックに伝播し、その影響が大きいことを示す状態値が電源電圧可変レギュレータ26に入力されると、電源電圧可変レギュレータ26は、グローバルクロック領域(たとえば、ランダムロジック領域)に供給される電源電圧を性能に大きく影響しない範囲内で低下させる。
しかし、データパス領域の演算処理が殆どのプロセッサで支配的な項目であるので、LSIチップ全体の性能に対しては大きなインパクトにはならない。
逆に、データパス領域の性能は、タイミングジッタの減少分だけ向上するので、実質的な演算性能は向上する。また、タイミングジッタを減少させ得ることにより、遅延設計における遅延設計マージンの余剰分を除くことが可能になる。
この実施例の構成が、実施例1のそれと大きく異なる点は、ローカルクロックの周波数の可変制御でなく、ローカルクロック領域へ供給されるローカルクロックのジッタを可変制御するようにした点である。
ジッタ発生回路36は、図11に示すように、ローカルクロック領域に供給されるローカルクロック(クロック信号(REF))を受信するPLL(Phase Locked Loop)42と、プログラム可能なベクトルテーブル44と、ジッタ付与回路46と、セレクタ48と、バッファ50と、N分周回路52とから構成される。そして、プログラム可能なベクトルテーブル44の入力にステートマシン14の出力が接続されると共に、バッファ50から出力されるローカルクロックは、ローカルクロック領域内のロジック回路54へ供給されると共に、そのローカルクロックは、N分周回路52へフィードバックされて位相同期を取るように構成される。
なお、図12は、図2と同等の図である。
この構成以外のこの実施例の構成は、実施例1と同じであるので、同一の構成部分には同一の参照符号を付して、その逐一の説明は省略する。
この実施例においても、ノイズ周波数測定回路12からステートマシン14までの動作は、実施例1と同じである。
ステートマシン16から出力される状態値を受け取ったジッタ発生回路36は、その状態値に応じたジッタをデータパス領域に供給されるローカルクロックに印加(付与)させる。
このジッタのローカルクロックへの付与は、次のようにして行われる。
テートマシン14から出力された状態値は、プログラム可能なベクトルテーブル44に入力され、該状態値に対応するジッタ付与制御データがプログラム可能なベクトルテーブル44からジッタ付与回路46に入力される。
ジッタ付与回路46において、PLL42から出力されるクロックの前縁に、図13の(1)に示すようなジッタが付与される。このジッタ付与後のクロックには、グローバルクロック(図13の(2))に起因するノイズ(図13の(3))と合成されたジッタが、ローカルクロックに現れ、その結果として、グローバルクロックジッタは、図13の(4)に示すようになり、グローバルクロックのタイミングジッタは無くなる。
例えば、図15に示すようにグローバルクロックのライズ側(立ち上がり側)で1周期おきにジッタを印加(付与)するようにする。このような印加を行うと、グローバルクロックに起因して発生するジッタと同等のジッタが、常に、ローカルクロックに発生するため、タイミングジッタは解消され、実質遅延へのインパクトはなくなる。遅延設計マージンにその余剰分を見込む必要性は無くなり、余剰マージンを排除できる。
また、グローバルクロックからの影響が小さい場合には、該当するデータパス領域のローカルクロックに印加するジッタは、変えずにそのままにする。
例えば、実施例3及び実施例4において、ステートマシンに代えて、アップ/ダウンカウンタを用いてこの発明を実施し得る。
また、グローバルクロックの周波数のノイズ測定に主眼を置いて説明したが、設計リスクの対象となる回路がPLLであれば、電源ノイズに最も感度の高い周波数は上述した周波数とは異なる。このことは、他の回路の場合にも同様で、制御を必要とする回路仕様に合せて測定する周波数成分は適宜設定すればよい。
また、実施例で挙げた数値等も一例であり、個々のLSIチップの設計に応じて変わり得るものである。
また、周波数ノイズ測定回路の出力は、カウンタ値としているが、デジタル処理可能な値であれば任意である。
また、周波数の可変制御でなく、ローカルクロックの位相を可変制御するようにしてもよい。
また、実施例でのクロック周波数比以外でも、互いに周期的でないクロック間でも、電源ノイズが伝播する信号間でも、この発明を実施し得る。
12 ノイズ周波数測定回路(測定手段)
14 ステートマシン(制御手段の一部)
16 周波数可変クロックドライバ(制御手段の一部)
24 アップ/ダウンカウンタ(制御手段の一部)
26 電源電圧可変レギュレータ(制御手段の一部)
36 ジッタ発生回路(制御手段の残部)
Claims (18)
- 電子回路に設けられる第1の信号線を伝播する第1の信号に乗っている電源ノイズが第2の信号線を伝播する第2の信号に与える影響を軽減する電源ノイズの影響低減方法であって、
前記第2の信号に影響を与える前記電源ノイズ内の特定の周波数成分のノイズを測定し、
測定された前記特定の周波数成分のノイズの発生頻度に応じて前記第1又は第2の信号の成分を制御することを特徴とする電源ノイズの影響低減方法。 - 前記第2の信号は、クロックであることを特徴とする請求項1記載の電源ノイズの影響低減方法。
- 前記第1の信号は、クロックであることを特徴とする請求項1又は2記載の電源ノイズの影響低減方法。
- 前記発生頻度は、所定の評価期間内に生ずる値であることを特徴とする請求項1、2又は3記載の電源ノイズの影響低減方法。
- 前記第2の信号又は前記クロックの成分は、周波数であることを特徴とする請求項1、2、3又は4記載の電源ノイズの影響低減方法。
- 前記第2の信号又は前記クロックの成分は、ジッタであることを特徴とする請求項1、2、3又は4記載の電源ノイズの影響低減方法。
- 前記第1の信号又は前記クロックの成分は、電圧であることを特徴とする請求項1、2、3又は4記載の電源ノイズの影響低減方法。
- 前記電子回路は、半導体集積回路であり、前記第1の信号線は、該半導体集積回路のグローバルクロック線であり、前記第1の信号は、該グローバルクロック線を伝播するグローバルクロックであり、前記第2の信号線は、前記半導体集積回路のローカルクロック線であり、前記第2の信号は、該ローカルクロック線を伝播するローカルクロックであることを特徴とする請求項1乃至7のいずれか一に記載の電源ノイズの影響低減方法。
- 前記グローバルクロックと前記ローカルクロックとは所定の周波数比にあることを特徴とする請求項8記載の電源ノイズの影響低減方法。
- 電子回路に設けられる第1の信号線を伝播する第1の信号に乗っている電源ノイズが前記電子回路に設けられる第2の信号線を伝播する第2の信号に与える影響を軽減する電源ノイズの影響低減装置であって、
前記第1の信号線に接続され、前記電源ノイズ内の前記第2の信号に影響を与える特定の周波数成分のノイズを測定する測定手段と、
該測定手段によって測定された前記特定の周波数成分のノイズの発生頻度に応じて前記第1又は第2の信号の成分を制御する制御手段とを備えることを特徴とする電源ノイズの影響低減装置。 - 前記第2の信号は、クロックであることを特徴とする請求項10記載の電源ノイズの影響低減装置。
- 前記第1の信号は、クロックであることを特徴とする請求項10又は11記載の電源ノイズの影響低減装置。
- 前記発生頻度は、所定の評価期間内に生ずる値であることを特徴とする請求項10、11又は12記載の電源ノイズの影響低減装置。
- 前記制御手段は、前記第2の信号又は前記クロックの周波数を制御する周波数可変クロックドライバであることを特徴とする請求項10、11、12又は13記載の電源ノイズの影響低減装置。
- 前記制御手段は、前記第2の信号又は前記クロックにジッタを付与するジッタ発生回路であるであることを特徴とする請求項10、11、12又は13記載の電源ノイズの影響低減装置。
- 前記制御手段は、前記信号の電圧を制御する電圧可変回路であることを特徴とする請求項10、11、12又は13記載の電源ノイズの影響低減装置。
- 前記電子回路は、半導体集積回路であり、前記第1の信号線は、該半導体集積回路のグローバルクロック線であり、前記第1の信号は、該グローバルクロック線を伝播するグローバルクロックであり、前記第2の信号線は、前記半導体集積回路のローカルクロック線であり、前記第2の信号は、該ローカルクロック線を伝播するローカルクロックであることを特徴とする請求項9乃至15のいずれか一に記載の電源ノイズの影響低減装置。
- 前記グローバルクロックと前記ローカルクロックとは所定の周波数比にあることを特徴とする請求項17記載の電源ノイズの影響低減装置。
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