JP2008227624A - 電源ノイズの影響低減方法及びその装置 - Google Patents

Abstract

【課題】電源ノイズの影響の軽減等を図る。
【解決手段】グローバルクロックからローカルクロックへ伝播された電源ノイズの特定の周波数成分の発生頻度データが、ノイズ周波数測定回路１２で測定する。発生頻度データを受け取ったステートマシン１４は、発生頻度データに対応する状態値を周波数可変クロックドライバ１６に出力する。周波数可変クロックドライバ１６は、ローカルクロックの周波数を上記状態値に応じて変化させる。
【選択図】図１

Description

この発明は、電源ノイズの影響低減方法及びその装置に関し、詳しくは電子回路のクロックに与えられる電源ノイズの影響を除くに有効な電源ノイズの影響低減方法及びその装置に関する。

近年において、ＬＳＩで構成されるマイクロプロセッサの動作周波数も、使用されるトランジスタ数も、増加の一途を辿っている。このように、動作周波数やトランジスタ数が増加すると、それに伴って、消費電流量の時間的変化が大きくなり、消費電流量の大きな時間的変化により電源ノイズが増加する傾向にある。電源ノイズが増加すると、クリチカルパスにおける信号の遅延量の増加やクロックジツタの増加に伴う高速ＩＯ回路の伝送マージンの減少等さまざまな悪影響が発生する。最悪の場合には、回路の誤動作等に繋がり、その回路本来の機能を果たさなくなる可能性がある。

このような不具合を回避する技術的手段として次のような電源ノイズ低減手段がある。すなわち、デカッブリング容量をＬＳＩの中に搭載し、ＬＳＩの動作で発生した電源電圧の変動に対して、即座にデカッブリング容量から電圧受電部へ電荷を供給し、電圧受電部での電圧の変動量を抑制する手段が従来から採用されて来ている。
また、従来におけるノイズ設計としては、ノイズの見積り解析を行い、チップの作製を行なってそのチップでどの程度のノイズ量が発生しているかを確認し、不十分な場合などは設計へとフィールドバックする手順を繰り返すことが基本的な技法（以下、従来の第１の技術的手段という）であった。

また、ＬＳＩの動的制御として、ＬＳＩ内部の温度モニタやＬＳＩパッケージ上の電流モニタにより、論理回路の動作率を観測し、動作周波数や動作電圧等へフィードバックを掛ける技術的仕組みが最も有力な技術的手段（以下、従来の第２の技術的手段という）として採用されている。

上記第１の技術的手段によるノイズ量の評価において、ノイズの周波数が低い場合には、ＬＳＩの外（ＬＳＩパッケージや搭載基板）での測定でも何ら精度的な問題はなかったが、近年でのノイズの高周波化に伴い、ＬＳＩ外での測定では、その精度が得られず、技術的課題となっている。
また、チップの動作周波数の高周波化に伴う設計マージンの減少により、予め電源電圧の変動を遅延設計にマージンとして見込んでしまうと、クリチカルパスでは遅延設計が収束しない状況も現れ始めている。

また、上述の第２の技術的手段は、論理回路の動作率という観点を温度や消費電流に置き換えるのは消費電力を抑制するという点に重点が置かれており、論理回路の遅延マージン等回路自体のマージンを広げるという意味での制御に関しては、なお技術的検討を要するものである。
また、論理回路やアナログ回路等の動作マージンを決める大きな要因は、電源電圧変動（電源ノイズ）に対するマージンであるが、回路への影響は、単純に電源ノイズだけでは規定することはできないということが、既に２００５年のＶＳＬＩシンボジウムにてインテルのＴawfik Ｒahal-Ａrabi等によって報告されている。彼等により、ノイズ量が増加してもＬＳＩの最大動作周波数に大きな差分はなかったとするデータが提示されており、ノイズ量が直接性能劣化に結びつかないとする見解が一般的になりつつある。

この発明は、上述の事情に鑑みてなされたもので、電子回路のクロックに与えられる電源ノイズの影響を排除し得る電源ノイズの影響低減方法及びその装置を提供することを目的としている。

上記課題を解決するために、請求項１記載の発明は、電子回路に設けられる第１の信号線を伝播する第１の信号に乗っている電源ノイズが第2の信号線を伝播する第２の信号に与える影響を軽減する電源ノイズの影響低減方法に係り、上記第２の信号に影響を与える上記電源ノイズ内の特定の周波数成分のノイズを測定し、測定された上記特定の周波数成分のノイズの発生頻度に応じて上記第１又は第２の信号の成分を制御することを特徴としている。

請求項２記載の発明は、請求項１記載の電源ノイズの影響低減方法に係り、上記第２の信号は、クロックであることを特徴としている。

請求項３記載の発明は、請求項１又は２記載の電源ノイズの影響低減方法に係り、上記第１の信号は、クロックであることを特徴としている。

請求項４記載の発明は、請求項１、２又は３記載の電源ノイズの影響低減方法に係り、上記発生頻度は、所定の評価期間内に生ずる値であることを特徴としている。

請求項５記載の発明は、請求項１、２、３又は４記載の電源ノイズの影響低減方法に係り、上記第2の信号又は上記クロックの成分は、周波数であることを特徴としている。

請求項６記載の発明は、請求項１、２、３又は４記載の電源ノイズの影響低減方法に係り、上記第2の信号又は上記クロックの成分は、ジッタであることを特徴としている。

請求項７記載の発明は、請求項１、２、３又は４記載の電源ノイズの影響低減方法に係り、上記第１の信号又は上記クロックの成分は、電圧であることを特徴としている。

請求項８記載の発明は、請求項１乃至６のいずれか一に記載の電源ノイズの影響低減方法に係り、上記電子回路は、半導体集積回路であり、上記第１の信号線は、該半導体集積回路のグローバルクロック線であり、上記第１の信号は、該グローバルクロック線を伝播するグローバルクロックであり、上記第2の信号線は、前記半導体集積回路のローカルクロック線であり、上記第２の信号は、該ローカルクロック線を伝播するローカルクロックであることを特徴としている。

請求項９記載の発明は、請求項８記載の電源ノイズの影響低減方法に係り、上記グローバルクロックと上記ローカルクロックとは所定の周波数比にあることを特徴としている。

請求項１０記載の発明は、電子回路に設けられる第１の信号線を伝播する第１の信号に乗っている電源ノイズが上記電子回路に設けられる第２の信号線を伝播する第２の信号に与える影響を軽減する電源ノイズの影響低減装置に係り、上記第１の信号線に接続され、上記電源ノイズ内の上記第２の信号に影響を与える特定の周波数成分のノイズを測定する測定手段と、該測定手段によって測定された上記特定の周波数成分のノイズの発生頻度に応じて上記第１又は第２の信号の成分を制御する制御手段とを備えることを特徴としている。

請求項１１記載の発明は、請求項１０記載の電源ノイズの影響低減装置に係り、上記第２の信号は、クロックであることを特徴としている。

請求項１２記載の発明は、請求項１０又は１１記載の電源ノイズの影響低減装置に係り、上記第１の信号は、クロックであることを特徴としている。

請求項１３記載の発明は、請求項１０、１１又は１２記載の電源ノイズの影響低減装置に係り、上記発生頻度は、所定の評価期間内に生ずる値であることを特徴としている。

請求項１４記載の発明は、請求項１０、１１、１２又は１３記載の電源ノイズの影響低減装置に係り、上記制御手段は、上記第２の信号又は上記クロックの周波数を制御する周波数可変クロックドライバであることを特徴としている。

請求項１５記載の発明は、請求項１０、１１、１２又は１３記載の電源ノイズの影響低減装置に係り、上記制御手段は、上記第２の信号又は上記クロックにジッタを付与するジッタ発生回路であるであることを特徴としている。

請求項１６記載の発明は、請求項１０、１１、１２又は１３記載の電源ノイズの影響低減装置に係り、上記制御手段は、上記信号の電圧を制御する電圧可変回路であることを特徴としている。

請求項１７記載の発明は、請求項９乃至１５のいずれか一に記載の電源ノイズの影響低減装置に係り、上記電子回路は、半導体集積回路であり、上記第１の信号線は、該半導体集積回路のグローバルクロック線であり、上記第１の信号は、該グローバルクロック線を伝播するグローバルクロックであり、上記第２の信号線は、前記半導体集積回路のローカルクロック線であり、上記第２の信号は、該ローカルクロック線を伝播するローカルクロックであることを特徴としている。

請求項１８記載の発明は、請求項１７記載の電源ノイズの影響低減装置に係り、上記グローバルクロックと上記ローカルクロックとは所定の周波数比にあることを特徴としている。

この発明によれば、電子回路の第１の信号線を伝播する第１の信号に乗っている電源ノイズが電子回路の第2の信号線を伝播する第２の信号に影響を与える電源ノイズ内の特定の周波数成分のノイズを測定し、測定された上記特定の周波数成分のノイズの発生頻度に応じて第１又は第２の信号の成分を制御するようにしたので、上記第２の信号に生ずる電源ノイズの影響を低減することができる。

この発明は、電子回路の第１の信号線を伝播する第１の信号に乗っている電源ノイズが電子回路の第2の信号線を伝播する第２の信号に影響を与える電源ノイズ内の特定の周波数成分のノイズを測定すること、及び測定された上記特定の周波数成分のノイズの発生頻度に応じて第１又は第２の信号の成分を制御することを含んで構成される。

図１は、この発明の実施例１である電源ノイズの影響低減装置の電気的構成を示す図、図２は、同電源ノイズの影響低減装置を搭載し、複数の領域に分割されたＬＳＩチップの平面図、図３は、一般的なマルチプロセッサの構成を示す図、図４は、グローバルクロックに起因するノイズによってローカルクロックに生ぜしめられるジッタの様子を示すタイムチャート、また、図５は、グローバルクロックに起因するノイズによってローカルクロックに生ぜしめられるジッタが軽減される様子を示すタイムチャートである。
この実施例の電源ノイズの影響低減装置１０は、ＬＳＩに搭載され、ＬＳＩ内のデータパス領域近傍のランダムロジック領域に供給されるグローバルクロックによってローカルクロックに伝播される電源ノイズを軽減する回路であり、図１に示すように、ノイズ周波数測定回路１２と、ステートマシン１４と、周波数可変クロックドライバ１６とから構成される。

ノイズ周波数測定回路１２及び周波数可変クロックドライバ１６は、図２に示すように、データパスと呼ばれる最も高速な演算を行うデータパス領域（ＤＰ）と、通常のスタティックな論理演算を行うランダムロジック領域（ＲＬ）と、キャッシュ等を積載するＳＲＡＭ領域（ＲＡＭ）と、外部との信号の入出力を行うＩＯ領域（ＩＯ）とが形成されるＬＳＩのレイヤ（図２の（１））の上のレイヤに形成されるローカルクロックネットに形成される（図２の（２））。
一方、ステートマシン１４は、図２の（１）のランダムロジック領域に形成される。
そして、図２の（１）のデータパス領域及びランダムロジック領域には、図３のプロセッサコア１０４、１０６が構成され、ＳＲＡＭ領域（ＲＡＭ）は、図３には図示しなが、プロセッサ１０２、１０４内部に構成され、ＩＯ領域（ＩＯ）は、図３のプロセッサ１０２、１０４のポイントーポイントインタフェース回路（Ｐ−Ｐ）及びローカルメモリコントロールハブ（ＭＣＨ）に構成される。Ｐ−Ｐは、また、他のＬＳＩ、例えば、図３のチップセットのＰ−Ｐとして構成される。

ノイズ周波数測定回路１２は、ランダムロジック領域に供給されるグローバルクロックからデータパス領域に供給されるローカルクロックに伝播される電源ノイズの特定の周波数成分（ローカルクロックに影響を与える周波数成分）を抽出し、その周波数成分が或る一定の評価期間内にどの程度の頻度で発生するかをカウンタ等の回路でカウントして出力する回路である。
この実施例でのローカルクロックの周波数は、一般の論理回路と同様、グローバルクロックの周波数の２倍に設定されるものとする。そして、特定の周波数成分の抽出は、グローバルクロックの周期毎に、すなわち、グローバルクロックの周波数でプローブするようにして行う。

また、ノイズ周波数測定回路１２は、データパス領域には少なくとも１つ以上配置し、可能ならばクロック周波数が変わる境界付近には必ず配置するようにする。
ステートマシン１４は、ノイズ周波数測定回路１２の出力値対応の状態値を記録しており、ノイズ周波数測定回路１２から受けた出力値対応の状態値を出力する回路である。状態値は、上述した特定の周波数成分の発生頻度（カウント値）で予め用意されるデータである。

周波数可変クロックドライバ１６は、複数の領域に分割されているＬＳＩチップの分割領域毎に配され、ステートマシン１４から受けた状態値に対応する周波数のクロックを当該分割領域へ供給するクロックドライバである。ここで、ＬＳＩチップの領域は、上述したように、例えば、図２に示すように、データパス領域（ＤＰ）と、ランダムロジック領域（ＲＬ）と、ＳＲＡＭ領域（ＲＡＭ）と、ＩＯ領域（ＩＯ）とに分割されるものとする（図２）。

次に、図１乃至図５を参照して、この実施例の動作を説明する。
この実施例の動作の説明に先立って、先ず、データパス領域とランダムロジック領域とがＬＳＩチップ上で近接して配置されている状況における従来の動作を説明する。
ランダムロジック領域に供給されるグローバルクロック（図４の（２））の周波数の２倍の周波数のローカルクロック（図４の（１））がデータパス領域に供給されてそれぞれの動作が生ぜしめられると、図４に示すように、ローカルクロックには、１周期置きにグローバルクロックによって発生した電源ノイズ（図４の（３））の影響がジッタとなって重畳される（図４の（４））。それらのジッタ値は、１周期置きに大きな差分が生ずる値となる。
この差分は、タイミングジッタと呼ばれるものであるが、その差分が大きいと、論理回路の遅延設計マージンが大きく削られることになる。

次に、この実施例の動作について説明する。
ランダムロジック領域に供給されるグローバルクロックから、ランダムロジック領域に近いデータパス領域に供給されるローカルクロックへ伝播された電源ノイズの特定の周波数成分が、ノイズ周波数測定回路１２によって抽出され、その特定の周波数成分が或る一定の評価期間内に発生している発生頻度データがノイズ周波数測定回路１２から出力される。

発生頻度データを受け取ったステートマシン１４は、自己の記録する状態値の中から発生頻度データに対応する状態値を検索してその状態値をデータパス領域に配置されている周波数可変クロックドライバ１６に出力する。
その周波数可変クロックドライバ１６は、当該データパス領域へ供給されるクロックの周波数を上記状態値に応じて変化させる。
この周波数可変クロックドライバ１６における周波数制御は、データパス領域の動作性能に大きく影響しない範囲で周波数を低くするか、又は高くするようにして行う。この周波数制御により、図５から読み取れるように、グローバルクロックに起因して発生され、ローカルクロックに与えられるノイズ（図５の（３））の影響が低減（緩和）され、ローカルクロックのジッタは、僅か乃至は略無視し得る程度に低減させることが可能になる（図５の（４）の塗り潰し部分）。

例えば、図２に示すランダムロジック領域に近いデータパス領域では、グローバルクロックの影響が大きく、ノイズ周波数測定回路１２の発生頻度データ（カウント）の値が大きいので、周波数可変クロックドライバ１６において、図５の可変後で示すような周波数制御が、ステートマシン１４の発生頻度データ対応の状態値に基づいて行われる。これにより、グローバルクロックからのノイズの影響は緩和され、ローカルクロックのジッタは、略無視し得る程度に低減する。
これに対して、図２に示すランダムロジック領域に遠いデータパス領域では、グローバルクロックの影響は小さく、したがって、ノイズ周波数測定回路１２の発生頻度データ（カウント値）の値が小さいので、周波数可変クロックドライバ１６において、ステートマシン１４の発生頻度データ対応の状態値に基づく周波数可変制御は行わず、それまでの周波数のローカルクロックを当該データパス領域に供給して動作を続行する。

通常の遅延設計の対象となるデータパスは、クリチカルパスになることが多いので、上述の周波数可変制御は、クロックの周波数を低下させて行うことになる。
また、低下の程度が大きいと、演算性能に影響を及ぼすので、ジッタバジェットの設計値からずらし幅を決めるのがよい。ここで、ジッタバジェットとは、ＬＳＩ等の設計においてＬＳＩ等内の特定回路領域のジッタとして許容されるジッタ範囲を表す用語である。
例えば、ローカルクロックの周波数が２ＧＨzである場合に、ジッタバジェットの値が２０psであれば、1.9ＧＨｚ程度まで低下させれば十分である。このときの性能低下は、５％であるが、タイミングジッタ分のマージンが性能向上に寄与して来るので、実際の性能は、逆に向上する。遅延設計の観点から言えば、遅延設計マージンに余剰分を見込まなくて済むことになる（遅延設計マージンの余剰分を排除することが可能になる）。
もしこの実施例に示される発明による動的制御を施さないとすると、タイミングジッタは、４０ps程度発生することが考えられ、このタイミングジッタの影響に起因する性能低下を防ぐためには、遅延設計は2.2ＧＨｚの周波数をターゲットで行う必要がある。これは、１０％に近い性能低下に相当する。

このように、この実施例の構成によれば、グローバルクロックが供給されるランダムロジック領域の近くにローカルクロックが供給されるデータパス領域があってそのグローバルクロックからローカルクロックへ電源ノイズが伝播しても、その電源ノイズの特定の周波数成分のノイズが或る一定の評価時間内に発生する頻度に基づいてローカルクロックのジッタを低減させるように上記ローカルクロックの周波数を制御するようにしたので、遅延設計マージンに余剰分を見込む必要が無くなる。結果として効率的な遅延設計が可能になり、設計ＴＡＴ（ＴＡＴはＴurn Ａround Ｔime）の短縮を図ることが可能になる（遅延収束しないケースを回避することが容易にもなる）。
また、性能面でも、論理エリア毎に最適な周波数動作が可能となるため、最大限の性能を引き出すことが可能となる。

図６は、この発明の実施例２である電源ノイズの影響低減装置の電気的構成を示す図である。
この実施例の構成が、実施例１のそれと大きく異なる点は、ステートマシンをアップ／ダウンカウンタに置き替えて構成した点である。
すなわち、この実施例の電源ノイズの影響低減装置１０Ａは、図５に示すように、ノイズ周波数測定回路１２の出力を直接アップ／ダウンカウンタ２４に入力し、アップ／ダウンカウンタ２４でカウントされるカウント値の増減に応答して周波数可変クロックドライバ１６がその出力クロックの周波数を可変制御するようにして構成される。
この構成以外のこの実施例の構成は、実施例１と同じであるので、同一の構成部分には同一の参照符号を付して、その逐一の説明は省略する。

次に、図６を参照して、この実施例の動作について説明する。
この実施例は、アップ／ダウンカウンタ２４から出力されるカウント値に応答して周波数可変クロックドライバ１６のクロック周波数が可変制御されることを除いて、実施例１の動作と同様である。
したがって、この実施例においても、実施例１と同効である。

図７は、この発明の実施例３である電源ノイズの影響低減装置の電気的構成を示す図、図８は、同電源ノイズの影響低減装置を搭載し、複数の領域に分割されたＬＳＩチップの平面図、また、図９は、グローバルクロックに起因するノイズによってローカルクロックに生ぜしめられるジッタが軽減される様子を示すタイムチャートである。
この実施例の構成が、実施例１のそれと大きく異なる点は、ローカルクロックの周波数の可変制御でなく、グローバルクロック領域へ供給される電源電圧を可変制御するようにした点である。
すなわち、この実施例の電源ノイズの影響低減装置１０Ｂは、図７に示すように、ステートマシン１６から出力される状態値に応答してデータパス領域に配置される電源電圧可変レギュレータ２６の電源電圧を変化させるようにして構成される。
なお、図８は、図２と同等の図である。
この構成以外のこの実施例の構成は、実施例１と同じであるので、同一の構成部分には同一の参照符号を付して、その逐一の説明は省略する。

次に、図７乃至図９を参照して、この実施例の動作について説明する。
この実施例においても、ノイズ周波数測定回路１２からステートマシン１４までの動作は、実施例１と同じである。
ステートマシン１６から出力される状態値を受け取った電源電圧可変レギュレータ２６は、その状態値に応答してデータパス領域に供給される電源電圧を変化させる。
ノイズ周波数測定回路１２で測定される電源ノイズの特定の周波数成分がデータパス領域へ供給されるローカルクロックに伝播し、その影響が大きいことを示す状態値が電源電圧可変レギュレータ２６に入力されると、電源電圧可変レギュレータ２６は、グローバルクロック領域（たとえば、ランダムロジック領域）に供給される電源電圧を性能に大きく影響しない範囲内で低下させる。

上記特定の周波数成分の影響が大きいとき、電源電圧可変レギュレータ２６が、データパス領域に供給される電源電圧を性能に大きく影響しない範囲内で低下させれば（図９の（２））、図９から読み取れるように、グローバルクロックに起因してローカルクロック（図９の（１））に伝播するノイズ量が低減される（図９の（３））。したがって、ローカルクロックに発生するジッタ量（図９の（４）の塗り潰し部分）の差分、すなわち、タイミングジッタが減少する。

このような電源電圧の可変制御を行うと、グローバルクロック領域の性能は、電源電圧の低下分遅延が大きくなるため、低下する。
しかし、データパス領域の演算処理が殆どのプロセッサで支配的な項目であるので、ＬＳＩチップ全体の性能に対しては大きなインパクトにはならない。
逆に、データパス領域の性能は、タイミングジッタの減少分だけ向上するので、実質的な演算性能は向上する。また、タイミングジッタを減少させ得ることにより、遅延設計における遅延設計マージンの余剰分を除くことが可能になる。

このように、この実施例の構成によれば、グローバルクロック領域の電源電圧を電源ノイズ含まれる特定の周波数成分に基づいて可変制御するように構成したので、ローカルクロックに伝播するタイミングジッタを低減させ、遅延設計マージンに余剰分を見込まなくて済む等、実施例１と同効が得られる。

図１０は、この発明の実施例４である電源ノイズの影響低減装置の電気的構成を示す図、図１１は、同電源ノイズの影響低減装置を構成するジッタ発生回路の電気的構成を示す図、図１２は、同電源ノイズの影響低減装置を搭載し、複数の領域に分割されたＬＳＩチップの平面図、また、図１３は、グローバルクロックに起因するノイズによってローカルクロックに生ぜしめられるジッタが軽減される様子を示すタイムチャートである。
この実施例の構成が、実施例１のそれと大きく異なる点は、ローカルクロックの周波数の可変制御でなく、ローカルクロック領域へ供給されるローカルクロックのジッタを可変制御するようにした点である。

すなわち、この実施例の電源ノイズの影響低減装置１０Ｃは、図１０に示すように、ジッタ発生回路３６をデータパス領域に配置し、ジッタ発生回路３６からステートマシン１６から出力される状態値に応じたジッタをローカルクロック領域へ供給されるローカルクロックに印加するようにして構成される。
ジッタ発生回路３６は、図１１に示すように、ローカルクロック領域に供給されるローカルクロック（クロック信号（ＲＥＦ））を受信するＰＬＬ（Ｐhase Ｌocked Ｌoop）４２と、プログラム可能なベクトルテーブル４４と、ジッタ付与回路４６と、セレクタ４８と、バッファ５０と、Ｎ分周回路５２とから構成される。そして、プログラム可能なベクトルテーブル４４の入力にステートマシン１４の出力が接続されると共に、バッファ５０から出力されるローカルクロックは、ローカルクロック領域内のロジック回路５４へ供給されると共に、そのローカルクロックは、Ｎ分周回路５２へフィードバックされて位相同期を取るように構成される。
なお、図１２は、図２と同等の図である。
この構成以外のこの実施例の構成は、実施例１と同じであるので、同一の構成部分には同一の参照符号を付して、その逐一の説明は省略する。

次に、図１０乃至図１３を参照して、この実施例の動作について説明する。
この実施例においても、ノイズ周波数測定回路１２からステートマシン１４までの動作は、実施例１と同じである。
ステートマシン１６から出力される状態値を受け取ったジッタ発生回路３６は、その状態値に応じたジッタをデータパス領域に供給されるローカルクロックに印加（付与）させる。
このジッタのローカルクロックへの付与は、次のようにして行われる。
テートマシン１４から出力された状態値は、プログラム可能なベクトルテーブル４４に入力され、該状態値に対応するジッタ付与制御データがプログラム可能なベクトルテーブル４４からジッタ付与回路４６に入力される。
ジッタ付与回路４６において、ＰＬＬ４２から出力されるクロックの前縁に、図１３の（１）に示すようなジッタが付与される。このジッタ付与後のクロックには、グローバルクロック（図１３の（２））に起因するノイズ（図１３の（３））と合成されたジッタが、ローカルクロックに現れ、その結果として、グローバルクロックジッタは、図１３の（４）に示すようになり、グローバルクロックのタイミングジッタは無くなる。

このようにして、ジッタ発生回路３６において、特定の周波数成分の発生頻度対応の状態値に応じたジッタ量（ジッタトレンド：ジッタの加え方）が変えられる結果、ジッタ発生回路３６からタイミングジッタが無いローカルクロックがローカルクロック領域へ供給される。

例えば、グローバルクロックからローカルクロックへの影響が大きい、すなわち、ローカルクロック領域がグローバルクロック領域に近い場合には、当該ローカルクロック領域（データパス領域）に配置されているジッタ発生回路３６でローカルクロックに印加されるジッタ量を性能に大きく影響しない範囲で変える。
例えば、図１５に示すようにグローバルクロックのライズ側（立ち上がり側）で１周期おきにジッタを印加（付与）するようにする。このような印加を行うと、グローバルクロックに起因して発生するジッタと同等のジッタが、常に、ローカルクロックに発生するため、タイミングジッタは解消され、実質遅延へのインパクトはなくなる。遅延設計マージンにその余剰分を見込む必要性は無くなり、余剰マージンを排除できる。
また、グローバルクロックからの影響が小さい場合には、該当するデータパス領域のローカルクロックに印加するジッタは、変えずにそのままにする。

このように、この実施例の構成によれば、グローバルクロック領域に近いローカルクロック領域のローカルクロックに電源ノイズに含まれる特定の周波数成分に応じたジッタを可変制御するように構成したので、ローカルクロックに伝播するタイミングジッタを均等化させ、遅延設計マージンに余剰分を見込まなくて済む等、実施例１と同効が得られる。

以上、この発明の実施例を、図面を参照して詳述してきたが、この発明の具体的な構成は、これらの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもそれらはこの発明に含まれる。
例えば、実施例３及び実施例４において、ステートマシンに代えて、アップ／ダウンカウンタを用いてこの発明を実施し得る。
また、グローバルクロックの周波数のノイズ測定に主眼を置いて説明したが、設計リスクの対象となる回路がＰＬＬであれば、電源ノイズに最も感度の高い周波数は上述した周波数とは異なる。このことは、他の回路の場合にも同様で、制御を必要とする回路仕様に合せて測定する周波数成分は適宜設定すればよい。
また、実施例で挙げた数値等も一例であり、個々のＬＳＩチップの設計に応じて変わり得るものである。
また、周波数ノイズ測定回路の出力は、カウンタ値としているが、デジタル処理可能な値であれば任意である。
また、周波数の可変制御でなく、ローカルクロックの位相を可変制御するようにしてもよい。
また、実施例でのクロック周波数比以外でも、互いに周期的でないクロック間でも、電源ノイズが伝播する信号間でも、この発明を実施し得る。

ここに開示している電源ノイズの影響低減装置は、プロセッサに搭載される例について説明しているが、電子回路の設計において電源ノイズが問題となる各種の回路で利用し得る。

この発明の実施例１である電源ノイズの影響低減装置の電気的構成を示す図である。 同電源ノイズの影響低減装置を搭載し、複数の領域に分割されたＬＳＩチップの平面図である。 一般的なマルチプロセッサの構成を示す図である。 グローバルクロックに起因するノイズによってローカルクロックに生ぜしめられるジッタの様子を示すタイムチャートである。 グローバルクロックに起因するノイズによってローカルクロックに生ぜしめられるジッタが軽減される様子を示すタイムチャートである。 この発明の実施例２である電源ノイズの影響低減装置の電気的構成を示す図である。 この発明の実施例３である電源ノイズの影響低減装置の電気的構成を示す図である。 同電源ノイズの影響低減装置を搭載し、複数の領域に分割されたＬＳＩチップの平面図である。 グローバルクロックに起因するノイズによってローカルクロックに生ぜしめられるジッタが軽減される様子を示すタイムチャートである。 この発明の実施例３である電源ノイズの影響低減装置の電気的構成を示す図である。 同電源ノイズの影響低減装置を構成するジッタ発生回路の電気的構成を示す図である。 同電源ノイズの影響低減装置を搭載し、複数の領域に分割されたＬＳＩチップの平面図である。 グローバルクロックに起因するノイズによってローカルクロックに生ぜしめられるジッタが軽減される様子を示すタイムチャートである。

符号の説明

１０、１０Ａ、１０Ｂ、１０Ｃ 差動伝送回路
１２ ノイズ周波数測定回路（測定手段）
１４ ステートマシン（制御手段の一部）
１６ 周波数可変クロックドライバ（制御手段の一部）
２４ アップ／ダウンカウンタ（制御手段の一部）
２６ 電源電圧可変レギュレータ（制御手段の一部）
３６ ジッタ発生回路（制御手段の残部）

Claims (18)

1. 電子回路に設けられる第１の信号線を伝播する第１の信号に乗っている電源ノイズが第2の信号線を伝播する第２の信号に与える影響を軽減する電源ノイズの影響低減方法であって、
   前記第２の信号に影響を与える前記電源ノイズ内の特定の周波数成分のノイズを測定し、
   測定された前記特定の周波数成分のノイズの発生頻度に応じて前記第１又は第２の信号の成分を制御することを特徴とする電源ノイズの影響低減方法。
2. 前記第２の信号は、クロックであることを特徴とする請求項１記載の電源ノイズの影響低減方法。
3. 前記第１の信号は、クロックであることを特徴とする請求項１又は２記載の電源ノイズの影響低減方法。
4. 前記発生頻度は、所定の評価期間内に生ずる値であることを特徴とする請求項１、２又は３記載の電源ノイズの影響低減方法。
5. 前記第2の信号又は前記クロックの成分は、周波数であることを特徴とする請求項１、２、３又は４記載の電源ノイズの影響低減方法。
6. 前記第2の信号又は前記クロックの成分は、ジッタであることを特徴とする請求項１、２、３又は４記載の電源ノイズの影響低減方法。
7. 前記第１の信号又は前記クロックの成分は、電圧であることを特徴とする請求項１、２、３又は４記載の電源ノイズの影響低減方法。
8. 前記電子回路は、半導体集積回路であり、前記第１の信号線は、該半導体集積回路のグローバルクロック線であり、前記第１の信号は、該グローバルクロック線を伝播するグローバルクロックであり、前記第2の信号線は、前記半導体集積回路のローカルクロック線であり、前記第２の信号は、該ローカルクロック線を伝播するローカルクロックであることを特徴とする請求項１乃至７のいずれか一に記載の電源ノイズの影響低減方法。
9. 前記グローバルクロックと前記ローカルクロックとは所定の周波数比にあることを特徴とする請求項８記載の電源ノイズの影響低減方法。
10. 電子回路に設けられる第１の信号線を伝播する第１の信号に乗っている電源ノイズが前記電子回路に設けられる第２の信号線を伝播する第２の信号に与える影響を軽減する電源ノイズの影響低減装置であって、
    前記第１の信号線に接続され、前記電源ノイズ内の前記第２の信号に影響を与える特定の周波数成分のノイズを測定する測定手段と、
    該測定手段によって測定された前記特定の周波数成分のノイズの発生頻度に応じて前記第１又は第２の信号の成分を制御する制御手段とを備えることを特徴とする電源ノイズの影響低減装置。
11. 前記第２の信号は、クロックであることを特徴とする請求項１０記載の電源ノイズの影響低減装置。
12. 前記第１の信号は、クロックであることを特徴とする請求項１０又は１１記載の電源ノイズの影響低減装置。
13. 前記発生頻度は、所定の評価期間内に生ずる値であることを特徴とする請求項１０、１１又は１２記載の電源ノイズの影響低減装置。
14. 前記制御手段は、前記第２の信号又は前記クロックの周波数を制御する周波数可変クロックドライバであることを特徴とする請求項１０、１１、１２又は１３記載の電源ノイズの影響低減装置。
15. 前記制御手段は、前記第２の信号又は前記クロックにジッタを付与するジッタ発生回路であるであることを特徴とする請求項１０、１１、１２又は１３記載の電源ノイズの影響低減装置。
16. 前記制御手段は、前記信号の電圧を制御する電圧可変回路であることを特徴とする請求項１０、１１、１２又は１３記載の電源ノイズの影響低減装置。
17. 前記電子回路は、半導体集積回路であり、前記第１の信号線は、該半導体集積回路のグローバルクロック線であり、前記第１の信号は、該グローバルクロック線を伝播するグローバルクロックであり、前記第２の信号線は、前記半導体集積回路のローカルクロック線であり、前記第２の信号は、該ローカルクロック線を伝播するローカルクロックであることを特徴とする請求項９乃至１５のいずれか一に記載の電源ノイズの影響低減装置。
18. 前記グローバルクロックと前記ローカルクロックとは所定の周波数比にあることを特徴とする請求項１７記載の電源ノイズの影響低減装置。

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