TWI436451B - Semiconductor device structure and manufacturing method thereof - Google Patents

Description

半導體器件結構及其製造方法

本發明涉及半導體器件的製造領域，尤其涉及通過與半導體襯底連接的虛擬導電插塞來釋放累積電荷的半導體器件結構及其製造方法。

隨著ULSI(超大規模集成)技術的飛速發展，半導體設備的佈線設計原則的小型化在不斷進展。被集成的元件數量在增加，大型積體電路的佈線更為複雜，且金屬佈線變得更細、更窄、更薄。在此情況下，多層互連吸引了注意力，接觸孔導電插塞沉積便是其中關鍵的一種互連技術。互連技術對產品成品率的提高起著關鍵性的作用。

目前製造半導體產品時，常見的互連線工藝中，是形成導電插塞，用於各層金屬線的連通，其過程概述如下：參照圖1所示，半導體襯底1表面已具有經過刻蝕形成溝槽3的第一絕緣層2，所述半導體襯底1中可以是已具有多層金屬線的邏輯結構，也可以是某一層邏輯結構表面的金屬線層，所述第一絕緣層2起到電隔離作用，以保證形成的半導體產品電流僅通過互連線流通。

參照圖2所示，在所述溝槽內填充滿導電物質層，形成第一導電插塞4，所述第一導電插塞4與半導體襯底1中的多層金屬線的邏輯結構連接，或者與某一層邏輯結構表面的金屬線層連接，其中導電物質的材料可以是鎢、銅等。形成所述第一導電插塞4的工藝如下：用化學氣相沉積法在第一絕緣層2表面沉積導電物質層，且將導電物質層填充滿溝槽；用化學機械研磨的方法，將第一絕緣層2表面的導電物質層去除，僅保留溝槽內的導電物質層。

參照圖3所示，在第一絕緣層2表面沉積以鋁或銅等為材料的第一金屬佈線層6，所述第一金屬佈線層6覆蓋所述第一導電插塞4，第一金屬佈線層6之間以相同厚度的第一介質層5進行隔離。

參照圖4所示，在第一金屬佈線層6和第一介質層5上沉積第二絕緣層7。刻蝕第二絕緣層7，在所述第二絕緣層7內形成貫穿其厚度的溝槽，所述溝槽露出第一金屬佈線層6。用化學氣相沉積法在第二絕緣層7上沉積導電物質，且將導電物質填充滿溝槽；用化學機械研磨法將第二絕緣層7上的導電物質層去除，僅保留溝槽內的導電物質，形成與第一金屬佈線層6連接的第二導電插塞8。在第二絕緣層7表面沉積以鋁或銅等為材料的第二金屬佈線層10，所述第二金屬佈線層10覆蓋所述第二導電插塞8，第二金屬佈線層10之間以相同厚度的第二介質層9進行隔離。

在例如申請號為03109677.8的中國專利申請中還能發現更多與上述工藝過程相關的資訊。

現有形成互連線工藝中，由於刻蝕形成導電插塞時，等離子體(plasma)刻蝕帶來的殘留電荷會逐漸累積在金屬佈線層，在一定條件下放電現象會被激發，導致後續測試工藝中金屬佈線層與半導體襯底之間產生放電現象，使測試失效。

本發明解決的技術問題是提供一種半導體器件結構及其製造方法，防止刻蝕形成導電插塞時，等離子體刻蝕帶來的殘留電荷會逐漸累積在金屬佈線層。

為解決上述問題，本發明一種半導體器件結構的製造方法，包括：提供半導體襯底，所述半導體襯底分為器件區和虛擬區，所述虛擬區位於半導體襯底的邊緣；在半導體襯底上依次交替形成若干絕緣層和若干金屬佈線層，所述絕緣層內形成有貫穿絕緣層厚度的器件區導電插塞和虛擬區導電插塞；通過器件區導電插塞將各金屬佈線層進行互相連接，通過虛擬區導電插塞將任意一層金屬佈線層與半導體襯底直接連接。可選的，所述金屬佈線層的材料為銅或鋁。形成所述金屬佈線層的方法為電鍍法或化學氣相沉積法。

可選的，所述絕緣層的材料為二氧化矽或摻雜型氧化矽。所述絕緣層的厚度為小於10000埃。形成所述絕緣層的方法為化學氣相沉積法。

本發明還提供一種半導體器件結構，包括：半導體襯底，所述半導體襯底分為器件區和虛擬區，所述虛擬區位於半導體襯底的邊緣；若干絕緣層，其中一層絕緣層位於半導體襯底上；若干金屬佈線層，形成於各絕緣層之間；器件區導電插塞，位於各絕緣層內且貫穿絕緣層厚度，用於將各金屬佈線層進行互相連接；虛擬區導電插塞，位於絕緣層內且貫穿絕緣層厚度，用於將任意一層金屬佈線層與半導體襯底直接連接。

可選的，所述金屬佈線層的材料為銅或鋁。

可選的，所述絕緣層的材料為二氧化矽或摻雜型氧化矽。所述絕緣層的厚度為小於10000埃。

與現有技術相比，本發明具有以下優點：將任意一層金屬佈線層延伸至虛擬區，通過絕緣層內的虛擬導電插塞直接與虛擬區的半導體襯底連接。半導體襯底具有接地的作用，金屬佈線層與半導體襯底直接連接，能及時釋放由於刻蝕過程中在金屬佈線層和絕緣層裡積累的電荷，避免了殘留電荷導致的晶格缺陷及器件損傷。

現有互連線工藝中，在等離子體刻蝕形成導電插塞時，刻蝕所帶來的殘留電荷會逐漸累積在金屬佈線層，在一定條件下放電現象會被激發，導致後續測試工藝中金屬佈線層與半導體襯底之間產生放電現象，使測試失效。為解決上述問題，本發明將任意一層金屬佈線層延伸至虛擬區，通過絕緣層內的虛擬導電插塞直接與虛擬區的半導體襯底連接。半導體襯底具有接地的作用，金屬佈線層與半導體襯底直接連接，能及時釋放由於刻蝕過程中在金屬佈線層和絕緣層裡積累的電荷，避免了殘留電荷導致的晶格缺陷及器件損傷。

本發明製造包括互連線結構的半導體器件結構的具體實施方式流程如圖5所示，執行步驟S11，提供半導體襯底，所述半導體襯底分為器件區和虛擬區，所述虛擬區位於半導體襯底的邊緣；執行步驟S12，在半導體襯底上依次交替形成若干絕緣層和若干金屬佈線層，所述絕緣層內形成有貫穿絕緣層厚度的器件區導電插塞和虛擬區導電插塞；執行步驟S13，通過器件區導電插塞將各金屬佈線層進行互相連接，通過虛擬區導電插塞將任意一層金屬佈線層與半導體襯底直接連接。

基於上述實施方式形成的半導體器件結構包括：半導體襯底，所述半導體襯底分為器件區和虛擬區，所述虛擬區位於半導體襯底的邊緣；若干絕緣層，其中一層絕緣層位於半導體襯底上；若干金屬佈線層，形成於各絕緣層之間；器件區導電插塞，位於各絕緣層內且貫穿絕緣層厚度，用於將各金屬佈線層進行互相連接；虛擬區導電插塞，位於絕緣層內且貫穿絕緣層厚度，用於將任意一層金屬佈線層與半導體襯底直接連接。

下面結合附圖對本發明的具體實施方式做詳細的說明。

實施例一

圖6至圖9是採用本發明形成互連線結構的第一實施例示意圖。如圖6所示，提供半導體襯底100，所述半導體襯底100可以是已具有多層金屬線的邏輯結構，也可以是某一層邏輯結構表面的金屬線層；其中半導體襯底100分為器件區II和位於半導體襯底100邊緣的虛擬區I。用化學氣相沉積法在半導體襯底100表面形成厚度為小於10000埃的第一絕緣層102，所述第一絕緣層102起到電隔離作用，以保證形成的半導體產品電流僅通過互連線流通。

本實施例中，所述第一絕緣層102的材料可以是氧化矽。

繼續參考圖6，在器件區II形成穿通所述第一絕緣層102的第一溝槽103，在虛擬區I形成穿通所述第一絕緣層102的第一溝槽103。具體形成工藝如下：在第一絕緣層102上旋塗一層光刻膠層，經過曝光顯影工藝後，在虛擬區I和器件區II的光刻膠層上定義出對應的第一溝槽圖形；以光刻膠層為掩膜(mask)，沿溝槽圖形採用乾式刻蝕的方法刻蝕第一絕緣層102至露出半導體襯底100。

本實施例中，針對第一絕緣層102的材料採用相應的刻蝕氣體。例如對於氧化矽，可以採用C₄ F₈ 。所述蝕刻劑的用量根據所述第一絕緣層102的厚度而定。

如圖7所示，在虛擬區I的第一溝槽內填充導電物質層，形成第一導電插塞104；在器件區II的第一溝槽內填充導電物質，形成第一導電插塞104。具體形成工藝如下：在第一絕緣層102上沉積第一導電物質層，且所述第一導電物質層填充滿第一溝槽103；用化學機械研磨法去除第一絕緣層102上的第一導電物質層，保留第一溝槽103內的第一導電物質層。

本實施例中所述第一導電物質層的材料可以是鎢或銅等；沉積鎢可以採用物理氣相沉積的方法，其過程簡述如下：用等離子體轟擊鎢固體靶材，使得鎢在所述第一溝槽103內沉積成膜。

如圖8所示，在第一絕緣層102表面沉積以鎢或鋁或銅等為材料的第一金屬佈線層106，所述第一金屬佈線層106覆蓋所述第一導電插塞104，第一金屬佈線層106之間以相同厚度的第一介質層105進行隔離。

本實施例中，其中部分第一金屬佈線層106覆蓋虛擬區I的第一導電插塞104。

以第一金屬佈線層106的材料為鎢為例，形成方式如下：用物理氣相沉積法在第一絕緣層102上形成以鎢為材料的第一金屬層；在第一金屬層表面塗布光刻膠層。為了防止光刻膠與鎢黏附力不夠而脫膠，也可在塗膠前，先在第一金屬層表面形成黏附層(圖未示)，繼而在黏附層上塗布光刻膠層。所述黏附層的材料通常可以採用介電抗反射層(DARC)，例如SiON。接著，對所述光刻膠層曝光顯影形成第一金屬佈線圖形。然後，以光刻膠層為掩模，沿第一金屬佈線圖形對第一金屬層執行刻蝕，形成與第一導電插塞104連接的第一金屬佈線層106；所述刻蝕鎢可以採用例如反應離子蝕刻的方法。用化學氣相沉積法在第一金屬佈線層106上及之間的空隙內形成第一介質層105；採用化學機械研磨法去除第一金屬佈線層106上的第一介質層105，保留第一金屬佈線層106之間空隙內的第一介質層105。

以第一金屬佈線層106的材料為銅為例，形成方式如下：用化學氣相沉積法在第一絕緣層102上形成第一介質層105；用旋塗法在第一介質層105上形成光刻膠層，經過曝光顯影工藝後，在光刻膠層上定義出第一金屬佈線圖形；以光刻膠層為掩膜，沿第一金屬佈線圖形刻蝕第一介質層105至曝露出第一導電插塞104和部分第一絕緣層102，形成第一金屬佈線開口；用電鍍法在第一介質層105上形成以銅為材料的第一金屬層，且第一金屬層填充滿第一金屬佈線開口；用化學機械研磨法去除第一介質層105上的第一金屬層，保留第一金屬佈線開口內的第一金屬層，形成第一金屬佈線層106。

如圖9所示，在第一金屬佈線層106和第一介質層105上沉積厚度為小於10000埃的第二絕緣層107。乾式刻蝕第二絕緣層107，在所述第二絕緣層107內形成貫穿其厚度的第二溝槽，所述第二溝槽露出第一金屬佈線層106。用化學氣相沉積法在第二絕緣層107上沉積導電物質，且將導電物質填充滿第二溝槽；用化學機械研磨法將第二絕緣層107上的導電物質層去除，僅保留第二溝槽內的導電物質，形成與第一金屬佈線層106連接的第二導電插塞108。在第二絕緣層107表面沉積以鎢或鋁或銅等為材料的第二金屬佈線層110，所述第二金屬佈線層110覆蓋所述第二導電插塞108，並通過第二導電插塞108與第一金屬佈線層106連接，第二金屬佈線層110之間以相同厚度的第二介質層109進行隔離。

本實施例中，如果第二金屬佈線層110的材料為鎢，形成方式如下：採用物理氣相沉積法在第二絕緣層107上形成以鎢為材料的第二金屬層；在第一金屬層表面塗布光刻膠層。接著，對所述光刻膠層曝光顯影形成第二金屬佈線圖形。然後，以光刻膠層為掩膜，沿第二金屬佈線圖形對第二金屬層執行刻蝕，形成與第二導電插塞108連接的第二金屬佈線層110；所述刻蝕鎢可以採用例如反應離子蝕刻的方法。用化學氣相沉積法在第二金屬佈線層110上及之間的空隙內形成第二介質層109；採用化學機械研磨法去除第二金屬佈線層110上的第二介質層109。

以第二金屬佈線層110的材料為銅為例，形成方式如下：用化學氣相沉積法在第二絕緣層107上形成第二介質層109；用旋塗法在第二介質層109上形成光刻膠層，經過曝光顯影工藝後，在光刻膠層上定義出第二金屬佈線圖形；以光刻膠層為掩膜，沿第二金屬佈線圖形刻蝕第二介質層109至曝露出第二導電插塞108和部分第二絕緣層107，形成第二金屬佈線開口；用電鍍法在第二介質層109上形成以銅為材料的第二金屬層，且第二金屬層填充滿第二金屬佈線開口；用化學機械研磨法去除第二介質層109上的第二金屬層，保留第一金屬佈線開口內的第一金屬層。

除實施例外，還可以繼續在第二金屬佈線層110和第二介質層109是依次間隔形成若干包含有導電插塞的絕緣層和金屬佈線層。

器件區II的各層金屬佈線層通過位於虛擬區I的第一金屬佈線層106及第一導電插塞104與半導體襯底100連接，半導體襯底100具有接地的作用，能及時釋放由於刻蝕形成導電插塞過程中在金屬佈線層和絕緣層裡積累的電荷，避免了殘留電荷導致的晶格缺陷及器件損傷。

基於上述實施例形成的半導體器件結構包括：半導體襯底100，所述半導體襯底100可以是已具有多層金屬線的邏輯結構，也可以是某一層邏輯結構表面的金屬線層，其中半導體襯底100分為器件區II和虛擬區I，所述虛擬區I位於半導體襯底100的邊緣；第一絕緣層102，位於半導體襯底100上；第一導電插塞104，位於器件區II和虛擬區I第一絕緣層102內且貫穿第一絕緣層102的厚度，其中至少一個第一導電插塞104位於虛擬區I與半導體襯底100直接接連；第一金屬佈線層106，位於第一絕緣層102上，且覆蓋第一導電插塞104；第一介質層105，位於第一金屬佈線層106之間以隔離第一金屬佈線層106，其厚度與第一金屬佈線層106一致；第二絕緣層107，位於第一金屬佈線層106和第一介質層105上；第二導電插塞108，位於器件區II的第二絕緣層107內且貫穿第二絕緣層107厚度；第二金屬佈線層108，位於第二絕緣層107上，且覆蓋第二導電插塞108；第二介質層109，位於第二金屬佈線層108之間以隔離第二金屬佈線層108，其厚度與第二金屬佈線層108一致。

實施例二

圖10至圖13是採用本發明形成互連線結構的第二實施例示意圖。如圖10所示，提供半導體襯底200，所述半導體襯底200可以是已具有多層金屬線的邏輯結構，也可以是某一層邏輯結構表面的金屬線層；其中半導體襯底200分為器件區II和位於半導體襯底200邊緣的虛擬區I。用化學氣相沉積法在半導體襯底200表面形成厚度為小於10000埃的第一絕緣層202，所述第一絕緣層202起到電隔離作用，以保證形成的半導體產品電流僅通過互連線流通。

本實施例中，所述第一絕緣層202的材料可以是氧化矽。

繼續參考圖10，在器件區II形成穿通所述第一絕緣層202的第一溝槽203，在虛擬區I形成穿通所述第一絕緣層202的第一溝槽203。具體形成工藝如下：在第一絕緣層202上旋塗一層光刻膠層，經過曝光顯影工藝後，在虛擬區I和器件區II的光刻膠層上定義出對應的第一溝槽圖形；以光刻膠層為掩膜，沿溝槽圖形採用乾式刻蝕的方法刻蝕第一絕緣層202至露出半導體襯底200。

本實施例中，針對第一絕緣層202的材料採用相應的刻蝕氣體。例如對於氧化矽，可以採用C₄ F₈ 。所述蝕刻劑的用量根據所述第一絕緣層202的厚度而定。

如圖11所示，在虛擬區I的第一溝槽內填充導電物質層，形成第一導電插塞204；在器件區II的第一溝槽內填充導電物質，形成第一導電插塞204。具體形成工藝如下：在第一絕緣層202上沉積第一導電物質層，且所述第一導電物質層填充滿第一溝槽203；用化學機械研磨法去除第一絕緣層202上的第一導電物質層，保留第一溝槽203內的第一導電物質層。

本實施例中所述第一導電物質層的材料可以是鎢或銅等；沉積鎢可以採用物理氣相沉積的方法，其過程簡述如下：用等離子體轟擊鎢固體靶材，使得鎢在所述第一溝槽203內沉積成膜。

如圖12所示，在第一絕緣層202表面沉積以鎢或鋁或銅等為材料的第一金屬佈線層206，所述第一金屬佈線層206覆蓋所述第一導電插塞204，第一金屬佈線層206之間以相同厚度的第一介質層205進行隔離。

本實施例中，其中部分第一金屬佈線層206覆蓋虛擬區I的第一導電插塞204。

具體形成不同材料的第一金屬佈線層206的方法在實施例一中已有描述，在此不再贅述。

如圖13所示，在第一金屬佈線層206和第一介質層205上沉積厚度為小於10000埃的第二絕緣層207。幹法刻蝕第二絕緣層207，在所述器件區II的第二絕緣層207內形成貫穿其厚度的第二溝槽，所述第二溝槽露出第一金屬佈線層206；乾式刻蝕虛擬區I的第二絕緣層207、第一介質層205和第一絕緣層202至曝露出半導體襯底200，形成第三溝槽。用化學氣相沉積法在第二絕緣層207上沉積導電物質，且將導電物質填充滿第二溝槽和第三溝槽；用化學機械研磨法將第二絕緣層207上的導電物質層去除，僅保留第二溝槽和第三溝槽內的導電物質，在器件區II形成與第一金屬佈線層206連接的第二導電插塞208a，在虛擬區I形成與半導體襯底200連接的第三導電插塞208b。

繼續參考圖13，在第二絕緣層207表面沉積以鎢或鋁或銅等為材料的第二金屬佈線層210，所述第二金屬佈線層210覆蓋所述第二導電插塞208a、第三導電插塞208b；在器件區II第二金屬佈線層210通過第二導電插塞208a與第一金屬佈線層206連接，在虛擬區I第二金屬佈線層210通過第三導電插塞208b與半導體襯底200連接；第二金屬佈線層210之間以相同厚度的第二介質層209進行隔離。

具體形成不同材料的第二金屬佈線層210的方法在實施例一中已有描述，在此不再贅述。

器件區II的各層金屬佈線層通過位於虛擬區I的第一金屬佈線層206及第一導電插塞204與半導體襯底200連接；同時可以再通過虛擬區II的第二金屬佈線層210及第三導電插塞208b與半導體襯底200連接；半導體襯底200具有接地的作用，能及時釋放由於刻蝕形成導電插塞過程中在金屬佈線層和絕緣層裡積累的電荷，避免了殘留電荷導致的晶格缺陷及器件損傷。

除實施例外，還可以繼續在第二金屬佈線層210和第二介質層209是依次間隔形成若干包含有導電插塞的絕緣層和金屬佈線層。且各金屬佈線層都可以直接通過導電插塞與半導體襯底200連接。

基於上述實施例形成的半導體器件結構包括：半導體襯底200，所述半導體襯底200可以是已具有多層金屬線的邏輯結構，也可以是某一層邏輯結構表面的金屬線層，其中半導體襯底200分為器件區II和虛擬區I，所述虛擬區I位於半導體襯底200的邊緣；第一絕緣層202，位於半導體襯底200上；第一導電插塞204，位於器件區II和虛擬區I第一絕緣層202內且貫穿第一絕緣層202的厚度，其中至少一個第一導電插塞204位於虛擬區I與半導體襯底200直接接連；第一金屬佈線層206，位於第一絕緣層202上，且覆蓋第一導電插塞204；第一介質層205，位於第一金屬佈線層206之間以隔離第一金屬佈線層206，其厚度與第一金屬佈線層206一致；第二絕緣層207，位於第一金屬佈線層206和第一介質層205上；第二導電插塞208a，位於器件區II的第二絕緣層207內且貫穿第二絕緣層207厚度；第三導電插塞208b，位於虛擬區I的第二絕緣層207、第一介質層205和第一絕緣層202內；第二金屬佈線層208，位於第二絕緣層207上，且覆蓋第二導電插塞208a和第三導電插塞208b；第二介質層209，位於第二金屬佈線層208之間以隔離第二金屬佈線層208，其厚度與第二金屬佈線層208一致。

雖然本發明已以較佳實施例披露如上，但本發明並非限定於此。任何本領域技術人員，在不脫離本發明的精神和範圍內，均可作各種更動與修改，因此本發明的保護範圍應當以權利要求所限定的範圍為准。

S11．．．步驟

S12．．．步驟

S13．．．步驟

100．．．半導體襯底

I．．．虛擬區

II．．．器件區

102．．．第一絕緣層

103．．．第一溝槽

104．．．第一導電插塞

105．．．第一介質層

106．．．第一金屬佈線層

107．．．第二絕緣層

108．．．第二導電插塞

109．．．第二介質層

110．．．第二金屬佈線層

200．．．半導體襯底

202．．．第一絕緣層

203．．．第一溝槽

204．．．第一導電插塞

205．．．第一介質層

206．．．第一金屬佈線層

207．．．第二絕緣層

208a．．．第二導電插塞

208b．．．第三導電插塞

209．．．第二介質層

210．．．第二金屬佈線層

圖1至圖4是採用現有工藝進行互連線結構製作的示意圖；

圖5是本發明製造包括互連線結構的半導體器件結構的具體實施方式流程圖；

圖6至圖9是採用本發明形成互連線結構的第一實施例示意圖；

圖10至圖13是採用本發明形成互連線結構的第二實施例示意圖。

100．．．半導體襯底

I．．．虛擬區

II．．．器件區

102．．．第一絕緣層

104．．．第一導電插塞

105．．．第一介質層

106．．．第一金屬佈線層

107．．．第二絕緣層

108．．．第二導電插塞

109．．．第二介質層

110．．．第二金屬佈線層

Claims (10)

1. 一種半導體器件結構，其特徵在於，包括：半導體襯底，所述半導體襯底分為器件區和虛擬區，所述虛擬區位於半導體襯底的邊緣；若干絕緣層，其中一層絕緣層位於半導體襯底上；若干金屬佈線層，形成於各絕緣層之間；器件區導電插塞，位於各絕緣層內且貫穿絕緣層厚度，用於將各金屬佈線層進行互相連接；虛擬區導電插塞，位於絕緣層內且貫穿絕緣層厚度，用於將任意一層金屬佈線層與半導體襯底直接連接。
2. 依據申請專利範圍第1項所述之半導體器件結構，其特徵在於，所述金屬佈線層的材料為銅或鋁。
3. 依據申請專利範圍第1項所述之半導體器件結構，其特徵在於，所述絕緣層的材料為二氧化矽或摻雜型氧化矽。
4. 依據申請專利範圍第3項所述之半導體器件結構，其特徵在於，所述絕緣層的厚度為小於10000埃。
5. 一種半導體器件結構的製造方法，其特徵在於，包括：提供半導體襯底，所述半導體襯底分為器件區和虛擬區，所述虛擬區位於半導體襯底的邊緣；在半導體襯底上依次交替形成若干絕緣層和若干金屬佈線層，所述絕緣層內形成有貫穿絕緣層厚度的器件區導電插塞和虛擬區導電插塞；通過器件區導電插塞將各金屬佈線層進行互相連接，通過虛擬區導電插塞將任意一層金屬佈線層與半導體襯底直接連接。
6. 依據申請專利範圍第5項所述之半導體器件結構的製造方法，其特徵在於，所述金屬佈線層的材料為銅或鋁。
7. 依據申請專利範圍第5或6項所述之半導體器件結構的製造方法，其特徵在於，形成所述金屬佈線層的方法為電鍍法或化學氣相沉積法。
8. 依據申請專利範圍第5項所述之半導體器件結構的製造方法，其特徵在於，所述絕緣層的材料為二氧化矽或摻雜型氧化矽。
9. 依據申請專利範圍第8項所述之半導體器件結構的製造方法，其特徵在於，所述絕緣層的厚度為小於10000埃。
10. 依據申請專利範圍第9項所述之半導體器件結構的製造方法，其特徵在於，形成所述絕緣層的方法為化學氣相沉積法。