CN1574284A - 复合低介电常数的介电结构 - Google Patents

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Abstract

一种用于形成一复合金属间介电结构的方法系加以提供。一起始金属间介电结构系加以提供，且其系包含一第一介电层以及二导线，而该二导线乃位于该第一介电层之中，接着，该第一介电层在该二导线间的部分系加以移除，以形成一沟渠，而该沟渠则被一第二介电材质所填充，并且，该第二介电材质系为一介电常数较该第一介电层之介电常数为低的一低k介电质。

Description

复合低介电常数的介电结构
技术领域
本发明系相关于半导体装置的制造程序以及结构，在一方面的构想之中，其系相关于一复合低介电常数(k)的介电结构。
背景技术
低k介电材质所指的是，所具有之介电常数(k)低于热二氧化硅之介电常数(亦即，k＜3.9)的介电材质，而k的最小值乃是空气的1.0，因此，低k介电材质所指的就是所具有的介电常数介于1.0至3.9之间的介电材质。
在半导体装置之集成电路应用的进展中，对于低k介电材质的使用系相当的重要，而在半导体装置中较具优势的低k材质使用，其是用在导体线或导体结构之间(例如，金属间介电结构)。在切换中的RC延迟则为限制半导体装置之操作速度的一个因素，通常，当RC延迟增加时，一半导体装置的最大操作速度会减少，不过，RC延迟系可以藉由减少在该导线/导电结构中的电阻(R)、及/或藉由减少在导线/导体结构间所发展的寄生电容(C)而获得降低，而此寄生电容则是可以藉由使用具有较小电容率值，也就是低k介电材质所提供者，的介电材质而加以降低。
可选择之用于一金属间介电结构中之导线间之主要介电材质的其中之一系为二氧化硅(SiO2)，这乃是由于其介电特征、其机械强度、以及其容易加工的关系。然而，典型地，二氧化硅所具有的介电常数k的范围是3.9至4.5，而此乃是取决于形成它的方法，但此k值对于大多数大约在0.18μm之下的集成电路应用而言都太高，因此，随着半导体装置的几何学持续的缩小，即出现了发展以及使用介电常数值较二氧化硅低很多之新的介电材质，亦即，低k介电质，的推进力。
当试图实施一低k介电材质时，有许多的交换必须加以考虑，举例而言，低k材质的机械强度以及机械效能系典型地会随着k值的减少而降低，而且，许多具有令人向往之电特质的低k介电材质却可能不兼容于其它相邻的材质、及/或用于形成或处理如此之相邻材质的程序，因此，就存在有对实施低k介电材质以获得降低之寄生电容之优点的手段的需要，即使如此之低k介电材质可能具有较少的机械强度及/或不兼容的问题。
图1系显示一习知的金属间介电结构20，举例而言，系为利用单一镶嵌以及双镶嵌工艺(damascene process)所形成者。在图1中使用习知程序而形成的该结构20之中，一介电层21系典型地先被形成，接着，一硬屏蔽层24则系加以形成并且进行图案化，接下来，做为导线26以及通孔28的开口系被进行图案化、蚀刻以及被填以一衬层30以及一导电材质(例如，铝、铜、及/或钨)，因此可知，该介电层21系皆出现在数个接续的程序步骤期间，不过它们中的任何一个却都有可能具有损害、改变或负面地影响该介电层21的潜能(亦即，不兼容于该介电层21)。
通常，在一个习知形成一金属间介电结构20的镶嵌工艺(如显示于图1中者)中，数个有关于对利用于该介电层21之低k介电材质之选择的集成问题系必须而加以满足。通常，该低k介电材质需要的是机械强度够以及结构稳定，而该低k介电材质且典型地需要为CMP兼容(化学地以及机械地)，以于该介电材质出现的同时抵抗所牵涉到的任何CMP程序，这是因为一硬屏蔽24系频繁地于该镶嵌工艺期间加以使用，因此，该低k介电材质可能必须要兼容于该硬屏蔽材质，以及形成、图案化、及/或移除该硬屏蔽层24的程序。再者，所选择的低k介电材质将通常需要兼容于该衬层沉积及/或导体沉积程序。
因为当试着要于一习知的金属间介电结构20中实施、导入或测试一新的低k介电材质时，会有如此多的兼容性问题必须要考虑，因此，发展以及测试新的低k介电质的复杂度、时间以及成本可以是相当的大。所以，有需要寻求降低测试以及实施新的低k材质的复杂度、时间以及成本的方法。
发明内容
上述所提出的问题以及需要系可藉由本发明而被满足。根据本发明一方面的构想，一种用于形成一复合金属间介电结构的方法系加以提供。此方法系包括下列步骤，而其顺序系可有所改变。一起始金属间介电结构系加以提供，且其系包含一第一介电层以及二导线，而该二导线系位于该第一介电层之中，再者，该第一介电层在该二导线间的部分系被移除，以形成一沟渠，而该沟渠系被一第二介电材质所填充，并且，该第二介电材质系为一介电常数较该第一介电层之介电常数为低的一低k介电质。
该起始金属间介电结构系可更进一步包括形成于每一该等导线以及该第一介电层之间的一衬层，并且，该沟渠系可形成于该等导线之该等衬层之间。再者，该起始金属间介电结构系亦可更进一步包括一硬屏蔽层位于该第一介电层之顶上，并且，该移除部分该第一介电层的步骤系可以包括移除该硬屏蔽的部分，以形成该沟渠。接着，一帽盖层系被形成而覆盖于该第二介电材质之上，而该第二介电材质系进行蚀刻，因此，该第二介电材质系会相关于该等导线而形成凹处，一帽盖层系可形成而覆盖于该第二介电材质之上，以及该帽盖层可被平坦化，以使其实质上与该等导线共平面。该第一介电层系较佳地由一低k介电材质所制成，而一帽盖层系可被形成而覆盖于该复合金属间介电结构之上。该第二介电材质系可以或不兼容于该导线的沉积、该导线的平坦化程序，而且，该第二介电材质可是多孔材质。较佳地是，该第一介电层系由较制成该第二介电材质者之机械强度为高的材质所制成。
根据本发明另一方面的构想，一种制造一半导体装置的方法系加以提供。此方法系包括下列步骤，而其顺序系可有所改变。一第一介电层系被形成，接着，在该第一介电层中的开口系利用一镶嵌工艺(damasceneprocess)而加以形成，而该等开口系被导电材质所填充，以形成导线及/或通孔，一化学机械研磨(CMP)系加以执行，以移除过量的导电材质(若有的话)，且提供一实质平坦的上部表面，再者，该第一介电层在至少二导线间所选择的部分系进行图案化以及蚀刻移除，以形成沟渠，然后，一第二介电材质则被沉积于该等沟渠中，其中该第二介电材质系为一介电常数较该第一介电层之介电常数为低的一低k介电质。该导电材质系可以包括铜，而该第一介电层系较佳地为一低k介电材质。
根据本发明再一方面的构想，一种制造一半导体装置的方法系加以提供。此方法系包括下列步骤，而其顺序系可有所改变。一导电材质覆盖层系被形成，接着，导线被形成于该导电材质层中，而一第一介电层则是被沉积于该等导线旁边以及之间，然后，该第一介电层在至少二导线间所选择的部分系进行图案化以及蚀刻移除，以形成沟渠，再者，一第二介电材质系被沉积于该等沟渠中，其中该第二介电材质系为一介电常数较该第一介电层之介电常数为低的一低k介电质。该导电材质，举例而言，系可以包括铝，并且该第一介电层系较佳地为一低k介电材质。
附图说明
本发明的其它目的以及优点将藉由接下来详细的叙述以及所附图式的参考而变得更为清楚，其中：
图1：其系显示一习知金属间介电结构的剖面示意图；
图2以及图3：其系举例说明根据本发明之一第一实施例的程序；
图4：其系显示图3之结构上形成有一帽盖层的结构；
图5以及图6：其系举例说明根据本发明之一第二实施例的部分程序；
图7：其系显示依照本发明第三实施例所形成之结构；
图8：其系显示依照本发明第四实施例所形成之结构；
图9：其系显示依照本发明第五实施例所形成之结构；
图10：其系显示依照本发明第六实施例所形成之结构；以及
图11-17：其系举例说明本发明的其它实施例。
具体实施方式
现在，请参阅图式，其中，贯穿各个图式之相同的参考数字系于此用于代表相同的组件，并且，本发明所例举之实施例系加以显示以及叙述。图式并非必然地依比例绘制，并且，在一些例子中，该等图式系于一些适当的地方被夸大及/或简化，但仅是为了举例说明的目的，熟习此技艺之人将会了解，本发明许多可能的应用以及变化系以接下来所举例的本发明实施例作为基础。
大体而言，本发明的一实施例系提供一复合低k结构以及制造该复合低k结构的方法。图1至图3系举例说明依照本发明一第一实施例之制造一复合低k磁性结构的方法，图1系为一半导体装置集中于一金属间介电结构20之部分的剖面图，在图1中所显示之习知金属间介电结构20乃是藉由单一大马士革及/或双大马士革程序而加以形成，并且，显示于图1中之习知结构20系会提供一起始金属间介电结构，而第一实施例的一复合金属间介电结构系自此而开始建立，该起始金属间介电结构20乃是可以利用，举例而言，习知程序而加以制造，然而，本发明并不受到用于获得该起始金属间介电结构20之制程的限制。
图1的该起始金属间介电结构20系具有一第一介电层21，而其系可以是或不是制造自一低k介电材质，导线26系形成于该第一介电层21之中，正如通常的需要，一衬层30系位于该导线26及该第一介电层21之间，然而，该衬层30在某些应用中可以不出现，一通孔28系在图1中显示延伸自该导线26的其中之一，一硬屏蔽24系位于该第一介电层21的顶上，此硬屏蔽24可以具有数种功能，举例而言，该硬屏蔽24可以被用于图案化在该第一介电层21中的开口，而该等开口则是形成该导线26以及通孔28的位置，并且，该硬屏蔽24亦可作用为该第一介电层21之材质的一帽盖层或阻障层，以保护该第一介电层21免于在该第一介电层21形成之后的其它程序步骤期间受到损害、侵蚀、或是材质改变。
该起始金属间介电结构20的该导线26以及该通孔28(请参阅图1)系可以由各式各样的材质制成，包括但不受限于：铜、铜合金、铝、铝合金、金、银、铂、钨、钨合金、重掺杂之多晶硅、或其任何的混和物，举例而言。较佳地是，该导线26系可以由具有一低电阻值的材质所制成，以帮助降低RC延迟，较佳地是，该导线26系由，举例而言，铜或某些铜合金所制成，该衬层(若有出现的话)系亦由各式的材质制成，包括但不受限于：钽、氮化钽、氮化硅钽、钨、氮化钨、耐火性金属、或其任何的混合物，举例而言。
由于在图1的适当位置中具有该起始金属间介电结构20，沟渠40系被形成于该结构之中，如图2所示，该等沟渠40系利用习知的图案化以及蚀刻技术而加以形成，举例而言，一光阻层(未显示)可以被形成而覆盖于图1的该结构20之上，接着，该光阻层系可以利用光微影而加以图案化，并且，该等沟渠40系可以对准该已图案化之光阻层(未显示)而进行蚀刻，而在形成该等沟渠40之后，该光阻层可接着被移除，以提供显示于图2中的该结构42，该等沟渠40的蚀刻系可以利用各式任何的蚀刻技术，例如，湿蚀刻、活性离子蚀刻(RIE)、及/或离子研磨而加以执行，举例而言，较佳地是，该等沟渠40的蚀刻系利用不同的图案化以及蚀刻程序而加以执行，熟习此技艺之人将会了解，有许多不同的图案化以及蚀刻程序及/或蚀刻化学品接可以被用于形成该等沟渠40。
正如在图2中所示，该等沟渠40的侧边系较佳地沿着该衬层30而加以形成，然而，该等沟渠40系可以被形成进入或穿透该衬层30、被形成在一导线26的边缘、或部分被形成在一导线26的范围内，举例而言，在其它未显示的实施例中，该等沟渠40可能仅被形成在该第一介电层21的范围内，以使得该第一介电层的一部分维持在该沟渠40的一侧44以及该衬层30之间(或是当没有出现衬层时，在该沟渠40的一侧44以及该导线26之间)。在一些应用中，取决于所使用的材质，其亦有可能使用可以选择性地对抗蚀刻该衬层30的蚀刻，举例而言，以对蚀刻控制有所贡献。
虽然该沟渠深度的精确度对一些金属间介电层应用而言并不严苛，但仍然有数种可以用来控制该蚀刻之停止点的技术，以控制该等沟渠40的深度。该蚀刻深度系可以使用，举例而言，一计时的程序、一终点信号控制、一蚀刻停止层、或其任何的结合而受到控制，该等沟渠40的深度在需要的时候，对不同的实施例或不同的应用而言亦可以有所变化。
在该等沟渠40形成之后，一第二介电材质52系被沉积于该等沟渠40的范围之内，如图3所示，该第二电材质52系为一低k介电材质，其所具有的一介电常数(k)系小于该第一介电层21之介电常数，有一些技术可以用于将该二介电材质沉积于该等沟渠40之中，包括(但不一定限制为)：化学气相沉积(CVD)、物理气相沉积(PVD)、旋转涂布沉积、或溅镀，举例而言。当将该第二介电材质52沉积于该等沟渠40之中时，该第二介电材质52可以是孔形未注满、齐平注满或满溢该等沟渠40，若该第二介电材质52系满溢于该等沟渠40时，则可以利用，举例而言，一平坦化程序(例如，化学机械研磨(CMP)或回蚀)，以提供一实质上平坦的上部表面54，如图3所示。
该第一介电材质21系可以由各式的材质所制成，包括但不受限于：氧化硅、氮化硅、或低k介电材质，举例而言。而该第二介电材质52则可以由各式的低k材质所制成，较佳地是，该第一介电层21以及该第二介电材质52系由不同的低k介电材质所制成。其较佳地是，用于该第一介电层21的材质系较该第二介电材质52的机械强度为强，其亦较佳地是，当该第一介电层21被形成时，该第一介电层21系将会较该第二介电材质52更兼容于在形成该第一介电层21之后所发生的其它程序。
然而，可能有该第一介电层21系由与该第二介电材质相同的低k介电材质所制成的情形，举例而言，假设该第一介电层21的材质系不兼容于在其形成后接续的所有程序，并且该第一介电层21的一部份系受到损害或改变，则该第二介电材质52系可以取代该第一介电层21之一些或全部之受损或改变的部分(例如，在低k介电材质对降低RC延迟最有效益的关键区域)。
图1的该硬屏蔽24系可由各式的材质所制成，包括但不受限于：氮化硅或氧化硅，举例而言。若该第一介电层21并不兼容于或无法忍受接续的金属沉积步骤，例如，UVD、IPUVD、或CVD，的话，该硬屏蔽24在使用上即为相当重要，然而，亦有实施例为，该硬屏蔽24在形成该第二介电材质52的该等沟渠40之前，即已先被移除，此系取决于该第一介电层21的材质选择以及该接续金属沉积程序，举例而言。
其亦有需要形成一帽盖层或阻障层58覆盖于该第二介电材质52之上，以保护其于接续的程序期间不受到损害或改变，图4其系显示图3之复合金属间介电结构60具有形成而覆盖于其上的一帽盖层58。通常，若另一个金属间介电层结构(未显示)系被形成而覆盖于既存之金属间介电结构60(例如，图3)之上时，不管如何，一阻障层58将会为了其它理由而被形成并覆盖于该既存之金属间介电结构之上，例如，做为一蚀刻停止层，因此，图4的该帽盖层58系可在该半导体装置的整个结构中提供数种功能。
图5以及图6系举例说明本发明的一第二实施例。在该第二实施例中，该第二介电材质52系相关于该结构60的该上部表面54及/或相关于该等导线26而被形成凹处，如此之凹处62系可以由于该第二介电材质52对该等沟渠40之故意的(或无意的)，举例而言，孔形未填满而出现，而且，如此之凹处62亦可以在该第二介电材质52利用该等沟渠40之一齐平填满或满溢而加以沉积之后，藉由在该第二介电材质52沉积之后对其的蚀刻而加以形成，如此之蚀刻系可以利用一选择性蚀刻及/或利用一图案化的屏蔽技术，举例而言，而加以执行。
在该第二实施例中，在该第二介电材质52上方的该凹陷区域62系以在该第二介电材质52顶上的一帽盖层或阻障层58而加以填充，正如图6所示，在沉积完该帽盖层58之后，其系为必要或有需要对该金属间介电结构进行平坦化，以提供一平坦上部表面54，如图6所示。
在本发明的一第三实施例中，该第二介电材质52以及该硬屏蔽24系可以相关于该等导线26而加以形成凹陷，并且接着以一帽盖层58而加以覆盖，如图7所示。图8系显示本发明的一第四实施例，其中该硬屏蔽24系未出现于该复合金属间介电结构60之中(例如，该硬屏蔽24系已经在形成该第二介电材质52之前先被移除了)。
图9系显示本发明的一第五实施例，其中并没有硬屏蔽层24覆盖于该第一介电层21之上，但是该第二介电材质52系相关于该第一介电层21以及该等导线26而形成凹处，并且，该第二介电材质52系以一帽盖层58而加以覆盖。图10系显示本发明的一第六实施例，其中并没有硬屏蔽层24覆盖于该第一介电层21之上，但是该第二介电材质52以及该第一介电层21系相关于该等导线26而形成凹处，并且，一帽盖层58系形成于该第二介电材质52之顶上以及该第一介电层21之顶上。而藉由此揭示的帮助，熟习此技艺之人系可以了解依照本发明之制造方法所制造之复合金属间介电结构60的许多其它实施例。
本发明的各式方法以及实施例系可以提供下列优点的任何结合。一复合金属间介电结构60系使得在所选择区域具有合适的电特质成为可能，在形成其它结构之后，将非常低k介电材质52插入在所选择的位置系会降低及/或消除在程序中的兼容性问题。兼容性问题降低的原因是，该起始金属间介电结构20在该第二介电材质52(例如，非常低k介电材质)形成之前即先加以形成(以及在适当的地方，该等导电线26以及通孔28)，因此，该第二介电材质52并不需要与用于形成该衬层30、该等导线26、及/或该等通孔28的程序兼容，另一个优点是，形成该起始金属间介电结构20(请参阅图1)之已经测试的以及发展的方法乃可以用于与本发明之一实施例进行结合。
再另一优点是，该第二介电材质52相对于该第一介电层21而言，系可以是一机械强度弱(例如，低模数、低硬度、柔软的、及/或倾向于破裂)的低k介电材质，在如此的例子中，当该第二介电材质52在选择区域(例如，RC因子需要在该等导线间被降低之处)中提供所需之电特征的同时，该第一介电层21系可以作为依靠，以提供该复合金属间介电结构60结构稳定度。
藉由一习知的金属间介电结构20，导入一新的低k材质系典型地需要对众多的集成以及兼容性问题进行满足，例如，举例而言，与接续CMP程序的兼容性、与接续金属沉积程序的兼容性、及/或与接续蚀刻程序的兼容性。本发明之实施例的程序以及结构系可以提供避免或大大地降低这些集成及/或兼容性问题的优点。于一复合金属间介电结构60中，利用本发明之一程序以及结构而快速以及简单地集成、导入、及/或测试新的低k材质的能力系可以大大地降低发展以及使用新的低k材质的时间以及成本。
相较于在图1的一习知结构20中使用相同的低k材质(亦即，将该第二介电材质52的非常低k材质使用作为在一习知结构20中该第一介电层21材质)，依照本发明之一实施例之对一复合金属间介电结构60的使用所提供的优点是，具有伴随着良好电效能以及较佳封装可靠度的一更强健以及更结构稳定之低k结构。因此，本发明的一实施例系于提供具有所需电性特征(亦即，低k)的合适区域的同时，亦提供了一结构健全的金属间介电结构，此系易可以提供金属间介电层之整个堆栈加强的机械稳定度。
再者，该第二介电材质52并不需要兼容于用于形成该等导线26的一铜CMP程序，举例而言。由于在层间的脆弱接口所产生的分层系可以藉由在该第一介电层21之上使用一更具侵略性的铜CMP程序而加以克服，接着，一个更有利的CMP程序系可被用于平坦化该第二介电材质52，因为该第二介电材质52在该更拒侵略性的铜CMP程序期间并未出现，因此该第二介电材质52对该铜CMP程序的兼容性并不是问题，此亦可以降低或消除薄导线26由于在处理该导线26(例如，CMP)期间缺乏来自周围低k材质之支持所造成的变形，因为该第一介电材质21系可以由一较该第二介电材质52为强的材质而加以制成。
该第二介电材质52亦不需要与沉积一衬层30的程序兼容，因为其系形成在该衬层沉积之后，因此，在将多孔低k材质用作为该第二介电材质52的例子中，该等孔洞将不会干扰该衬层沉积程序。
当使用本发明的一实施例时，该第二介电材质52并不需要兼容于在形成该导线26期间用于该第一介电层21之上的一硬屏蔽24，该硬屏蔽24系可以在形成该第二介电材质52之前即先加以移除，举例而言。并且，由于该硬屏蔽24系可以在形成该第二介电材质52之前即先加以移除、或者由于部分的硬屏蔽24系可以在形成该第二介电材质52的该沟渠40的期间被蚀刻走(请参阅图2)，因此，并不需要藉由该硬屏蔽24剩余来增加在该复合结构60上该等导线26间材质的整体介电常数值。
虽然于使用本发明的方法时可能会需要额外的程序步骤来形成一复合金属间介电结构60(例如，一屏蔽、一蚀刻、一沉积、以及一平坦化)，但是结果却可以开释如此的额外程序步骤，并且，本发明的优点系更重要于所需用以执行本发明之额外程序步骤的成本以及时间。
在图1至图10中所举例说明的实施例的每一个系显示，以图1的该起始金属间介电结构20为基础，利用一镶嵌工艺形成导线26以及一通孔28。然而，要了解的是，本发明系亦可以与藉由覆盖层沉积以及图案化(例如，正如经常用于形成铝线者一样)所形成的导体一起使用，在此例子中，该第一介电层21(请参阅图1)系可以在图案化该导线26之成材加以形成，举例而言，并且，此第一介电层21系可或不与该导线26的顶部表面一起进行平坦化。
图11至图17系举例说明本发明之额外实施例的方法。图11至图13系举例说明时常用于，举例而言，由铝制成之导线的习知程序步骤，导电材质26的一覆盖层系被沉积于一位于下的层67之上，如图11所示，该位于下层67系可以是任何其它层，例如，基板、另一金属间介电层、或形成在一基板中或上的装置，举例而言。导电材质的覆盖层系接着加以图案化以及蚀刻，以形成导线26，如图12所示，其系可以利用习知程序，举例而言，而加以提供。接下来，一第一介电层21系被沉积而覆盖于该导线26之上，以提供一习知金属间介电结构120，其系显示于图13中。因此，图13的该习知金属间介电结构120系提供本发明的实施例一起始金属间介电结构。
现在，请参阅图14，该第一介电层21的选择部分系加以移除(例如，图案化以及蚀刻)，以形成沟渠40，正如图15所示，该等沟渠40系以一第二介电材质52而加以填充，以形成一复合金属间介电结构160，该第二介电材质52系为一低k介电材质，并具有低于该第一介电层26之介电常数值的一介电常数(k)值，在形成图15的该复合金属间介电结构160之后，该结构160系可以或不被平坦化(例如，CMP、回蚀)，而为接续的层或程序准备该结构160。图16系举例说明一实施例，其中该复合金属间介电结构160系已经被平坦化，举例而言。并且，若是有需要或想要的话，一帽盖层或阻障层58系可以加以形成于该复合金属间介电结构160的顶上，如图17所示，再者，导电通孔(未显示)系可以在形成该等沟渠40之前以及在该第二介电材质52填充该等沟渠40之前，先被形成于该第一介电层之中。
熟习此技艺之人将可以了解，此揭示系有利于具体化本发明所提供的一复合低k介电结构。其应该了解的是，在此的图式以及详细叙述系被视为举例而非限制，而且，并非用于将本发明限制于所述之特定形式以及例子，相反的，本发明系在不脱离藉由接下来的申请专利范围而加以定义之本发明之精神以及范围的情形下，包括任何更进一步的修饰、改变、在排列、取代、选择、设计选择，以及对熟习此记忆之人而言显而易见的实施例，因此，其系意指接下来的申请专利范围系可以加以解释以包含所有如此之更进一步的修饰、改变、在排列、取代、选择、设计选择以及实施例。

Claims (19)

1.一种用于形成一复合金属间介电结构的方法，其包括下列步骤：
提供包含一第一介电层以及二导线的一起始金属间介电结构，其中该二导线系位于该第一介电层之中；
移除该第一介电层在该二导线间的部分，以形成一沟渠；以及
以一第二介电材质填充该沟渠，其中该第二介电材质系为一介电常数较该第一介电层之介电常数为低的一低k介电质。
2.根据权利要求1所述的方法，其中该起始金属间介电结构系更进一步包括一衬层，其系形成于每一该等导线以及该第一介电层之间，并且，其中该沟渠系被形成于该等导线之该等衬层之间。
3.根据权利要求2所述的方法，其中该提供该起始金属间介电结构的步骤系包括：
沉积该衬层，其中该第二介电材质系不兼容于该衬层沉积。
4.根据权利要求1所述的方法，其中该起始金属间介电结构系更进一步包括一硬屏蔽，其系位于该第一介电层之顶上，并且，其中该移除部分该第一介电层的步骤系包括移除部分该硬屏蔽，以形成该沟渠。
5.根据权利要求4所述的方法，其中该提供该起始金属间介电结构的步骤系包括：
沉积该硬屏蔽层，其中该第二介电材质系不兼容于该硬屏蔽层沉积。
6.根据权利要求1所述的方法，其中还包括：形成一帽盖层覆盖于该第二介电材质之上。
7.根据权利要求1所述的方法，其中还包括：蚀刻该第二介电材质，因此该第二介电材质系会相关于该等导线而形成凹处；
形成一帽盖层而覆盖于该第二介电材质之上；以及
平坦化该帽盖层，以使其实质上与该等导线共平面。
8.根据权利要求1所述的方法，其中该第一介电层系由一低k介电材质所制成。
9.根据权利要求1所述的方法，其中还包括：形成一帽盖层覆盖于该复合金属间介电结构之上。
10.根据权利要求1所述的方法，其中该提供该起始金属间介电结构的步骤系包括：
沉积导电材质，以形成该等导线，其中该第二介电材质系不兼容于该导电材质沉积。
11.根据权利要求1所述的方法，其中该提供该起始金属间介电结构的步骤系包括：对该等导线执行一平坦化程序，其中该第二介电材质系不兼容于该等导线的平坦化程序。
12.根据权利要求1所述的方法，其中该第二介电材质系为多孔性。
13.根据权利要求1所述的方法，其中制成该第一介电层的材质系较制成该第二介电材质者的机械强度为高。
14.一种制造一半导体装置的方法，其包括下列步骤：
形成一第一介电层；
利用一镶嵌工艺(damascene process)在该第一介电层中形成开口；
以导电材质填充该等开口，以形成导线及/或通孔；
执行一化学机械研磨，以移除过量的导电材质，且提供一实质平坦的上部表面；
图案化以及蚀刻移除该第一介电层在至少二导线间所选择的部分，以形成沟渠；以及
于该等沟渠中沉积一第二介电材质，其中该第二介电材质系为一介电常数较该第一介电层之介电常数为低的一低k介电质。
15.根据权利要求14所述的方法，其中该导电材质系包括铜。
16.根据权利要求14所述的方法，其中该第一介电层系为一低k介电材质。
17.一种制造一半导体装置的方法，其包括下列步骤：
形成一导电材质覆盖层；
于该导电材质层中形成导线；
于该等导线旁边以及之间沉积一第一介电层；
图案化以及蚀刻移除该第一介电层在至少二导线间所选择的部分，以形成沟渠；以及
于该等沟渠中沉积一第二介电材质，其中该第二介电材质系为一介电常数较该第一介电层之介电常数为低的一低k介电质。
18.根据权利要求17所述的方法，其中该导电材质系包括铝。
19.根据权利要求17所述的方法，其中该第一介电层系为一低k介电材质。
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