CN103377987B - 半导体结构的形成方法及处理方法 - Google Patents

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Abstract

本发明提供了一种半导体结构的形成方法及处理方法，所述半导体结构包括低介电材料层、位于所述低介电材料层内的通孔或沟槽、填充在所述通孔或沟槽内的金属材料，所述处理方法用于减小所述半导体结构的互连寄生电阻电容，包括：对所述金属材料两侧的所述低介电材料层进行热处理；对热处理后的所述低介电材料层进行氮气处理。本发明通过加热作为层间介质层的低介电材料层减小了半导体结构的互连寄生电容电阻，再通过氮气处理使得其效果稳定不变。

Description

半导体结构的形成方法及处理方法
技术领域
本发明涉及半导体制造领域，尤其涉及到半导体结构的形成方法及处理方法，以减小半导体结构金属互连的寄生电阻电容。
背景技术
随着超大规模集成电路(ULSI)的发展，半导体器件的特征尺寸不断缩小，线宽变窄，导致互连线之间阻容耦合增大，从而使得信号传送延时、干扰噪声增强和功率耗散增大，器件频率受到抑制。这些问题，已经成为发展高速、高密度、低功耗和多功能集成电路的瓶颈。采用低介电常数(Low k)介质薄膜代替传统SiO2介质(k≈4)作为层间介质材料是降低互连延迟、串扰和能耗的重要手段。
美国半导体工业协会1997年发布的《美国国家半导体技术发展目标》报告认为，当集成电路的特征尺寸为0.18μm时需要介电常数k为2.5～3.0的介电材料；特征尺寸为0.15μm时需要介电常数k为2.0～2.5的介电材料；特征尺寸为0.13μm时则需要介电常数k小于2.0的超低介电材料。
由于空气是目前能获得的最低K值的材料(K＝1.0)，为了大幅的降低K值，在介质层中形成空气隙或孔洞以有效的降低介质层的K值。因此，为了能使得介电常数低于2.0，现在广泛应用的超低介电材料为多孔材料。但是由于多孔材料的多孔性，在除去光刻胶、湿法刻蚀或清洗的过程中，多孔材料容易吸附水汽，且所述水汽可能与多孔材料发生反应，使得原本具有低介电常数的超低介质层受到损伤，超低介质层的介电常数增大，影响了互连结构的电学性能。
发明内容
本发明解决的问题是减小采用低介电材料作为层间介质层的半导体结构的互连寄生电容电阻，以减少其引起的延迟、串扰和功耗等影响。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：
提供半导体衬底；
在所述半导体衬底上形成低介电材料层；
在所述低介电材料层内形成通孔或沟槽；
在所述通孔或沟槽内填充金属材料；
对所述金属材料两侧的所述低介电材料层进行热处理；
对热处理后的所述低介电材料层进行氮气处理。
可选的，所述低介电材料层为介电常数小于2.0的超低介电材料层。
可选的，所述低介电材料层为多孔膜层。
可选的，所述低介电材料层是利用甩胶技术制备的多孔SiO2或多孔高聚物，或者是利用电子回旋共振等离子体制备的SiCOH膜层，或者是利用等离子体增强化学气相沉积技术制备的硅基纳米多孔膜层。
可选的，在所述低介电材料层内形成通孔或沟槽，包括：
利用双大马士革工艺在所述低介电材料层内形成通孔及连接通孔的沟槽。
可选的，在所述低介电材料层内形成通孔或沟槽，包括：
在所述低介电材料层上形成光刻胶图案；
利用所述光刻胶图案刻蚀所述低介电材料层。
可选的，在所述低介电材料层内形成通孔或沟槽，包括：
在所述低介电材料层上形成硬掩膜层；
在所述硬掩膜层上形成光刻胶图案；
利用所述光刻胶图案刻蚀所述硬掩膜层；
利用刻蚀后的硬掩膜层作为掩模刻蚀所述低介电材料层。
可选的，在所述通孔或沟槽内填充金属材料，包括：
在所述通孔或沟槽中沉积籽晶层；
利用电镀的方式在所述通孔或沟槽中填满金属材料。
可选的，所述填充金属材料的步骤中，所填充的金属材料为钨或铜。
可选的，所述热处理的温度不超过450℃。
可选的，所述热处理的时间小于30min。
可选的，所述氮气处理在等离子体干法刻蚀腔室内进行。
可选的，在所述氮气处理中，所述等离子体刻蚀腔室的压力为10～100Torr，功率为100～500W。
可选的，在所述氮气处理中，氮气的流量为100～500sccm。
可选的，所述氮气处理的时间为10～300s。
可选的，在所述通孔或沟槽内填充金属材料前，对所述通孔或沟槽进行清洗。
可选的，在填充金属材料的步骤中，填充的金属材料超出所述通孔或沟槽；在所述热处理前，进行化学机械研磨，去除所述通孔或沟槽外的金属材料。
可选的，氮气处理后，形成另一低介电材料层。
本发明还提供一种半导体结构的处理方法，所述半导体结构包括低介电材料层、位于所述低介电材料层内的通孔或沟槽、填充在所述通孔或沟槽内的金属材料，所述处理方法用于减小所述半导体结构的互连寄生电阻电容，包括：
对所述金属材料两侧的所述低介电材料层进行热处理；
对热处理后的所述低介电材料层进行氮气处理。
可选的，所述低介电材料层为介电常数小于2.0的超低介电材料层。
可选的，所述低介电材料层为多孔膜层。
可选的，所述热处理的温度不超过450℃。
可选的，所述热处理的时间小于30min。
可选的，所述氮气处理在等离子体干法刻蚀腔室内进行。
可选的，在所述氮气处理中，所述等离子体刻蚀腔室的压力为10～100Torr，功率为100～500W。
可选的，在所述氮气处理中，氮气的流量为100～500sccm。
可选的，所述氮气处理的时间为10～300s。
与现有技术相比，本发明具有以下优点：
本发明通过加热的处理减小了超低介电材料层作为层间介质层引起的互连寄生电容电阻依旧偏大的问题，再通过氮气处理使得其效果稳定不变。
附图说明
图1是本发明半导体结构形成方法一个实施例的工艺流程图；
图2至图11是半导体结构形成过程的示意图。
具体实施方式
如背景技术所述，利用多孔的超低介电材料作为层间介质材料经常并不能使得集成电路获得理想或预期的降低互连寄生电容电阻效果。本发明的发明人发明人经过多种处理方法的尝试和试验分析，最终将解决方案聚集到对低介电材料层特别是超低介电材料层进行热处理和进行氮气处理这一方法上。并且，发明人还通过工艺实践和模拟仿真软件统计了对工艺中所使用的超低介电材料层进行各种处理后，其半导体结构RC(电阻-电容)系数的测量结果。其中，上述各种处理包括：
(1)不进行热处理，也不进行氮气处理；
(2)只进行氮气处理；
(3)只进行热处理，并在热处理后马上测量；
(4)只进行热处理，并放置长时间(2小时)后测量；
(5)在热处理之后进行N2处理。
最终的测量结果都表明了如下结论：
处理(1)：对超低介电材料层不做热处理、氮气处理，其RC系数最大；
处理(2)：对超低介电材料层只做氮气处理，其RC系数比(1)对超低介电材料层不做处理略小；
处理(3)与(4)：对超低介电材料层刚刚进行完热处理后，其RC系数比(1)对超低介电材料层不做处理要小很多，但是在放置很长时间后，其RC系数又恢复到和没有做任何处理差不多的状态；
处理(5)：对超低介电材料层在热处理之后进行氮气处理，其RC系数最小，效果显著的好于不做任何处理和只做N2处理，并能一直维持很长时间。
于是经过多次的实验和研究，发明人得到了一种能够有效降低采用超低介电材料作为层间介质的半导体结构的互连寄生电阻电容的处理方法。此处理方法为在形成层间介质层内的金属材料结构后增加至少一次热处理和等离子干法刻蚀腔室内的氮气处理，再进行形成下一层层间介质层的操作。
本发明还包括一种半导体结构的形成方法，其主要包括：
提供半导体衬底；
在所述半导体衬底上形成低介电材料层；
在所述低介电材料层内形成通孔或沟槽；
在所述通孔或沟槽内填充金属材料；
对所述金属材料两侧的所述低介电材料层进行热处理；
对热处理后的所述低介电材料层进行氮气处理。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
图1是本发明半导体结构形成方法一个实施例的工艺流程图，图2至图11是执行上述工艺流程所形成的中间结构与最终结构的截面示意图。以下结合图1以及图2至图11对本发明半导体结构形成方法作详细介绍。
执行步骤S1：提供半导体衬底。
所述半导体衬底可以为已形成有晶体管、电容器或电阻器等功能器件的硅衬底、SOI衬底或砷化镓衬底等。
在本实施例中，所提供的半导体衬底100是形成有MOS晶体管的硅衬底100。如图2所示，所述半导体衬底100包括大体由源区1、漏区2以及栅极3组成的MOS晶体管。
执行步骤S2：在半导体衬底上形成低介电材料层。
所述低介电材料层可以是介电常数(k)小于4的普通低介电材料层，也可以是介电常数(k)小于2的超低介电材料层。在实际工艺中，可以根据工艺的精度选择低介电材料层。比如，当工艺的特征尺寸为0.18μm时，选择介电常数(k)为2.5～3.0的介电材料层；特征尺寸为0.15μm时，选择介电常数(k)为2.0～2.5的介电材料层；特征尺寸为0.13μm时，选择介电常数(k)小于2.0的超低介电材料。
在已知技术中，介电材料的多孔化处理是降低其介电常数而将其转变为超低介电材料的方法，并且它也将在纳米级半导体结构中成为主流的层间介电材料。在本实施例中，所述低介电材料层可以是利用甩胶技术(SOD)制备的多孔SiO2层或多孔高聚物层，也可以是利用电子回旋共振(ECR)等离子体制备的SiCOH薄膜，还可以是采用等离子体增强化学气相沉积(PECVD，Plasma Enhanced Chemical Vapor Deposition)技术制备的硅基纳米多孔薄膜。如图3所示，利用上述方法制备的低介电材料层101形成在半导体衬底100上。而后，可以利用平坦化工艺，例如化学机械研磨(CMP)，对其表面进行处理而获得平整表面，以方便后续加工。
执行步骤S3：在所述低介电材料层内形成通孔或沟槽。
如图4，在所述低介电材料层101上沉积一层硬掩膜层102。所述硬掩膜层102可以为利用化学气相沉积工艺形成的氮化硅层。
而后，在所述硬掩膜层102上形成底部有机涂层(未图示)。在底部有机涂层上旋涂光刻胶，对光刻胶进行曝光、显影，以形成光刻胶图案103。所述光刻胶图案103与后续步骤中待形成的通孔或沟槽的图形相一致，其具体结构如图5所示。
如图6，以光刻胶图案103作为掩模，刻蚀所述硬掩膜层102，在硬掩膜层102中形成所要刻蚀的通孔或沟槽的图形。再以所述硬掩膜层102作为掩模，刻蚀所述低介电材料层101，在所述低介电材料层101内形成通孔(未标示)或者沟槽，形成的结构如图7所示。在本实施例中，所述低介电材料层101内形成的是金属插塞的通孔。在其它实施例中，也可以利用双大马士革工艺同时在所述低介电材料层内形成通孔及连接多个通孔的沟槽。
在其它实施例中，也可以直接以光刻胶图案作为掩模对低介电材料层进行刻蚀而形成通孔或沟槽。具体的，在所述低介电材料层内形成通孔或沟槽，包括：在所述低介电材料层上形成光刻胶图案；利用所述光刻胶图案刻蚀所述低介电材料层。
在本实施例中，所述刻蚀的方法为等离子体干法刻蚀。并且，在刻蚀所述低介电材料层101的过程中，刻蚀剂和被刻蚀的物质会产生聚合物4，堆积在所刻蚀的通孔或者沟槽底部和侧壁。其结构如图7所示。
执行步骤S4：清洗所述通孔或沟槽。
由于前面步骤S3中产生的聚合物4堆积在通孔或沟槽的底部和侧壁。为了防止其对后续结构的制作或最终形成的集成电路的性能产生影响，需要在后续步骤进行之前进行去除在通孔或沟槽的侧壁堆积的聚合物4的步骤。
所述去除在通孔或沟槽的侧壁堆积的聚合物4的方法为清洗。有很多种溶液能够实现本步骤的去除通孔或沟槽侧壁的聚合物的目的，如HF水溶液，H2O2溶液等等。清洗掉聚合物4后，形成结构如图8所示。
需要说明的是，由于低介电材料层101为多孔薄膜，在清洗步骤中，其不可避免的会吸收清洗溶液中的水分而受潮。
事实上，不只是去除聚合物4的步骤，去除光刻胶残留物的步骤或其它清洗步骤，甚至只是长时间的将其直接暴露在空气中，也会使得低介电材料层101吸水受潮，从而导致最终形成的半导体结构的互连线的电阻电容增大，也就是使得RC系数增大。
执行步骤S5：在所述通孔或沟槽中填充金属材料。
形成好通孔或者沟槽之后，就需要在其中填充金属材料以形成金属互连线。所填充的金属材料可以是铜、钨或其它金属。在本实施例中，填充的金属材料为铜。
如图9所示，填充金属材料前，可以预先沉积阻挡层104在所述通孔或者沟槽的底部和侧壁，以阻挡铜的扩散。所述阻挡层可以为氮化钽。
填充金属材料的步骤包括以下两个步骤：
步骤S51：在所述通孔或沟槽的底部及侧壁沉积籽晶层；
沉积籽晶层的方式可以为溅射。所述籽晶层为铜籽晶层(未图示)，其作用是为后续的铜电镀工艺提供导电层。
步骤S52：利用电镀(ECP)的方式在所述通孔或沟槽内填满金属材料105。
电镀前，将形成有籽晶层的通孔或沟槽浸没在电镀槽的电镀液中。所述电镀液是包含有铜离子的溶液，比如硫酸铜。电镀过程中，将电镀液接阳极，籽晶层作为阴极，在阳极和阴极之间通电；在电场作用下，解析出的铜会附着在所述通孔或沟槽的籽晶层上。铜电镀层完全填满所述通孔或沟槽后，终止电镀。
执行步骤S6：进行化学机械研磨。
电镀过程中形成的金属材料通常会超出所述通孔或沟槽，并可能会形成在两侧的硬掩膜层102表面。因而，本实施例采用化学机械研磨工艺将其表面磨平，至露出硬掩膜层102方终止研磨。形成结构如图10所示。
执行步骤S7：填充金属材料后，对低介电材料层进行热处理。
所述热处理的方式为将经过前面工艺处理的半导体结构在高温环境中加热一段时间，使得低介电材料层101中的水分挥发出来。热处理的温度过高和时间过多，可能会对制作的半导体结构带来损伤。较佳的，所述热处理的温度不超过450℃，时间小于30min。
执行步骤S8：对热处理后的低介电材料层进行氮气处理。
实验证明：当前面步骤的热处理刚刚结束的时候，测量其RC系数，比没有经过热处理时要小很多；而热处理停止后的几小时内，其RC系数又增大至和没有经过热处理差不多的情况。发明人认为，这是由于低介电材料层，特别是多孔的低介电材料层101暴露在空气中仍然会吸收水分，经过较长时间后，其水分含量又和没有经过热处理之前一样。故仅仅进行热处理，对于减小互连寄生电阻电容的效果是不稳定的。
经过多次实践和总结，发明人发现，在热处理之后紧接着进行氮气处理能够使得减小互连寄生电阻电容的效果变得稳定。
所述氮气处理可以是在等离子体干法刻蚀腔室内进行。在本实施例的氮气处理中，所述等离子体干法刻蚀腔室内的压力为10～100Torr，功率为100～500W，所述氮气的流量为100～500sccm，所述氮气处理的时间为10～300s。
执行步骤S9：形成另一层低介电材料层。
氮气处理后，可以采用等离子体增强化学气相沉积技术制备硅基纳米多孔薄膜的工艺形成另一层低介电材料层101′。然后，可以按照与前面类似的方法对其处理，比如形成通孔、填充金属材料、热处理、氮气处理等，而形成另一层的互连孔。形成结构如图11所示。并且，对于具有多层互连孔的半导体结构而言，其每一层互连孔都可以以上述方法形成或处理。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底上形成低介电材料层；
在所述低介电材料层内形成通孔或沟槽；
在所述通孔或沟槽内填充金属材料；
对所述金属材料两侧的所述低介电材料层进行热处理；
对热处理后的所述低介电材料层进行氮气处理，所述氮气处理在等离子体干法刻蚀腔室内进行，在所述氮气处理中，所述等离子体刻蚀腔室的压力为10～100Torr，功率为100～500W，氮气的流量为100～500sccm，所述氮气处理的时间为10～300s。
2.如权利要求1所述的形成方法，其特征在于，所述低介电材料层为介电常数小于2.0的超低介电材料层。
3.如权利要求1所述的形成方法，其特征在于，所述低介电材料层为多孔膜层。
4.如权利要求3所述的形成方法，其特征在于，所述低介电材料层是利用甩胶技术制备的多孔SiO2或多孔高聚物，或者是利用电子回旋共振等离子体制备的SiCOH膜层，或者是利用等离子体增强化学气相沉积技术制备的硅基纳米多孔膜层。
5.如权利要求1所述的形成方法，其特征在于，在所述低介电材料层内形成通孔或沟槽，包括：
利用双大马士革工艺在所述低介电材料层内形成通孔及连接通孔的沟槽。
6.如权利要求1所述的形成方法，其特征在于，在所述低介电材料层内形成通孔或沟槽，包括：
在所述低介电材料层上形成光刻胶图案；
利用所述光刻胶图案刻蚀所述低介电材料层。
7.如权利要求1所述的形成方法，其特征在于，在所述低介电材料层内形成通孔或沟槽，包括：
在所述低介电材料层上形成硬掩膜层；
在所述硬掩膜层上形成光刻胶图案；
利用所述光刻胶图案刻蚀所述硬掩膜层；
利用刻蚀后的硬掩膜层作为掩模刻蚀所述低介电材料层。
8.如权利要求1所述的形成方法，其特征在于，在所述通孔或沟槽内填充金属材料，包括：
在所述通孔或沟槽中沉积籽晶层；
利用电镀的方式在所述通孔或沟槽中填满金属材料。
9.如权利要求1的形成方法，其特征在于，所述填充金属材料的步骤中，所填充的金属材料为钨或铜。
10.如权利要求1所述的形成方法，其特征在于，所述热处理的温度不超过450℃。
11.如权利要求1所述的形成方法，其特征在于，所述热处理的时间小于30min。
12.如权利要求1所述的形成方法，其特征在于，在所述通孔或沟槽内填充金属材料前，对所述通孔或沟槽进行清洗。
13.如权利要求1所述的形成方法，其特征在于，在填充金属材料的步骤中，填充的金属材料超出所述通孔或沟槽；在所述热处理前，进行化学机械研磨，去除所述通孔或沟槽外的金属材料。
14.如权利要求1所述的形成方法，其特征在于，氮气处理后，形成另一低介电材料层。
15.一种半导体结构的处理方法，其特征在于，所述半导体结构包括低介电材料层、位于所述低介电材料层内的通孔或沟槽、填充在所述通孔或沟槽内的金属材料，所述处理方法用于减小所述半导体结构的互连寄生电阻电容，包括：
对所述金属材料两侧的所述低介电材料层进行热处理；
对热处理后的所述低介电材料层进行氮气处理，所述氮气处理在等离子体干法刻蚀腔室内进行，在所述氮气处理中，所述等离子体刻蚀腔室的压力为10～100Torr，功率为100～500W，氮气的流量为100～500sccm，所述氮气处理的时间为10～300s。
16.如权利要求15所述的处理方法，其特征在于，所述低介电材料层为介电常数小于2.0的超低介电材料层。
17.如权利要求15所述的处理方法，其特征在于，所述低介电材料层为多孔膜层。
18.如权利要求15所述的处理方法，其特征在于，所述热处理的温度不超过450℃。
19.如权利要求15所述的处理方法，其特征在于，所述热处理的时间小于30min。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103943554B (zh) * 2014-04-08 2016-07-06 上海华力微电子有限公司 延长超低介电常数材料的工艺等待时间的方法
CN108975267B (zh) * 2018-07-20 2020-12-04 上海华虹宏力半导体制造有限公司 3d管道形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030045125A1 (en) * 2001-09-05 2003-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Nitrogen containing plasma annealing method for forming a nitrogenated silicon carbide layer
JP2006179515A (ja) * 2004-12-20 2006-07-06 Oki Electric Ind Co Ltd 半導体素子の製造方法、及びエッチング方法
KR100604417B1 (ko) * 2004-12-30 2006-07-25 매그나칩 반도체 유한회사 반도체 소자의 금속 배선 형성 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
《多孔SiCOH低介电常数材料薄膜的制备与性能表征》;付爽;《中国优秀硕士学位论文全文数据库》;20120115(第1期);第13~17、30、39~40页 *

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