KR20220025394A - 배선 구조체 및 이를 포함하는 반도체 패키지 - Google Patents

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KR20220025394A
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hard mask
hardmask
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권준윤
박점용
안진호
이충선
황현수
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Abstract

배선 구조체 및 이를 포함하는 반도체 패키지를 제공한다. 이 배선 구조체는 차례로 적층된 제 1 절연층과 제 1 하드 마스크 패턴; 및 상기 제 1 하드 마스크 패턴과 상기 제 1 절연층을 관통하는 제 1 배선 패턴을 포함하고, 상기 제 1 하드 마스크 패턴은 상기 제 1 절연층과 식각 선택성을 가지는 절연 물질을 포함하고, 상기 제 1 배선 패턴은 서로 일체형으로 연결된 비아 부분, 상기 비아 부분과 수직으로 중첩하는 제1 패드 부분, 및 상기 제1 패드 부분으로부터 연장되는 라인 부분을 포함하고, 상기 제1 패드 부분의 하면의 레벨은 상기 라인 부분의 하면의 레벨보다 낮다.

Description

배선 구조체 및 이를 포함하는 반도체 패키지{Interconnection structure and Semiconductor package including the same}
본 발명은 배선 구조체 및 이를 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상 및 소형화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 배선 구조체 및 이를 포함하는 반도체 패키지의 구조를 제공하는 것에 있다.
본 발명에 따른 배선 구조체는 차례로 적층된 제 1 절연층과 제 1 하드마스크 패턴; 및 상기 제 1 하드마스크 패턴과 상기 제 1 절연층을 관통하는 제 1 배선 패턴을 포함하고, 상기 제 1 하드마스크 패턴은 상기 제 1 절연층과 식각 선택성을 가지는 절연 물질을 포함하고, 상기 제 1 배선 패턴은 서로 일체형으로 연결된 비아 부분, 상기 비아 부분과 수직으로 중첩하는 제1 패드 부분, 및 상기 제1 패드 부분으로부터 연장되는 라인 부분을 포함하고, 상기 제1 패드 부분의 하면의 레벨은 상기 라인 부분의 하면의 레벨보다 낮다.
본 발명에 따른 반도체 패키지는 제 1 재배선 기판 상의 제 1 반도체 장치; 및 상기 제 1 반도체 장치와 상기 제 1 재배선 기판을 덮는 제 1 몰딩 부재를 포함하되, 상기 제 1 재배선 기판은: 차례로 적층된 제 1 절연층, 제 1 하드마스크 패턴, 제 2 절연층 및 제 2 하드마스크 패턴; 상기 제 1 하드마스크 패턴과 상기 제 1 절연층을 관통하는 제 1 배선 패턴, 및 상기 제 2 하드 마스크 패턴 및 상기 제 2 절연층을 관통하여 상기 제 1 배선 패턴과 연결되는 제 2 배선 패턴을 포함하고, 상기 제 1 하드마스크 패턴과 상기 제 2 하드마스크 패턴은 각각 상기 제 1 절연층 및 상기 제 2 절연층과 식각 선택성을 가지는 절연 물질을 포함하고, 상기 제 2 배선 패턴은 서로 일체형으로 연결된 비아 부분, 상기 비아 부분과 수직으로 중첩하는 패드 부분, 및 상기 패드 부분으로부터 연장되는 라인 부분을 포함하고, 상기 패드부분의 폭은 상기 라인 부분의 폭보다 넓고, 상기 패드 부분의 하면의 레벨은 상기 라인 부분의 하면의 레벨보다 낮다.
본 발명의 일 양태에 따른 반도체 패키지는, 제 1 재배선 기판 상의 제 1 반도체 장치; 및 상기 제 1 반도체 장치와 상기 제 1 재배선 기판을 덮는 제 1 몰딩 부재를 포함하되, 상기 제 1 재배선 기판은: 차례로 적층된 제 1 절연층, 제 1 하드마스크 패턴, 제 2 절연층 및 제 2 하드마스크 패턴; 상기 제 1 하드마스크 패턴과 상기 제 1 절연층을 관통하는 제 1 배선 패턴, 및 상기 제 2 하드 마스크 패턴 및 상기 제 2 절연층을 관통하여 상기 제 1 배선 패턴과 연결되는 제 2 배선 패턴을 포함하고, 상기 제 2 하드마스크 패턴과 상기 제 1 하드마스크 패턴은 각각 실리콘산화막을 포함하되, 상기 제 2 하드마스크 패턴의 밀도는 상기 제 1 하드마스크 패턴의 밀도와 다르다.
본 발명에 따른 배선 구조체 및 반도체 패키지는 절연 물질로 형성되는 하드마스크 패턴을 포함하여, 휨 현상을 억제하던가 조절할 수 있다. 또한 이 배선구조체/반도체 패키지의 제조 방법에서는 하드마스크 패턴을 절연물질로 형성함으로써 하드마스크 패턴의 제거 공정을 진행할 필요가 없어 공정을 단순화시킬 수 있다. 이로써 신뢰성이 향상된 배선 구조체 및 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 배선 구조체를 개략적으로 나타내는 평면도이다.
도 2는 도 1을 I-I’ 선 및 II-II’선에 따라 자른 단면도들을 나타낸다.
도 3은 도 2의 'aa'의 확대도이다.
도 4는 도 2의 'bb'의 확대도이다.
도 5는 본 발명의 실시예들에 따른 배선 구조체의 단면도이다.
도 6a 내지 도 6f는 본 발명의 실시예들에 따라 도 2의 단면들을 가지는 배선 구조체를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 7은 도 6f의 'cc'의 확대도이다.
도 8a 및 도 8b는 본 발명의 실시예들에 따라 도 2의 단면들을 가지는 배선 구조체를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 10은 도 9의 ‘dd’를 확대한 도면이다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 13은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 배선 구조체를 개략적으로 나타내는 평면도이다. 도 2는 도 1을 I-I' 선 및 II-II'선에 따라 자른 단면도들을 나타낸다. 도 2의 I-I' 단면은 인접하는 배선 패턴들(110)의 단면을 함께 나타내고, 도 2의 II-II'의 단면은 하나의 배선 패턴(110)의 단면을 나타낸다.
본 명세서의 전체에 있어서, 상기 배선 구조체(100)는 배선 기판, 배선층, 재배선 기판 또는 재배선 층으로 명명될 수 있다. 상기 배선 패턴들(110)은 재배선 패턴들로도 명명될 수 있다.
도 1, 및 도 2 를 참조하면, 본 예에 따른 배선 구조체(100)는 차례로 적층된 하부 절연층(99), 제 1 하드마스크 패턴(HM1), 내부 절연층(101) 및 제 2 하드마스크 패턴(HM2)을 포함한다. 상기 제 1 하드마스크 패턴(HM1)과 상기 하부 절연층(99)을 관통하여 하부 도전 패드(40)가 배치될 수 있다. 상기 제 2 하드마스크 패턴(HM2)과 상기 내부 절연층(101)을 관통하여 상기 하부 도전 패드(40)과 연결되는 배선 패턴(110)이 배치될 수 있다.
상기 하부 절연층(99)과 내부 절연층(101)은 각각 예를 들면, 3㎛~10㎛의 두께를 가질 수 있다. 제 1 하드마스크 패턴(HM1)과 제 2 하드마스크 패턴(HM2)은 각각 0.1㎛~1㎛의 두께를 가질 수 있다. 상기 하부 절연층(99)과 상기 내부 절연층(101)은 각각 감광성 절연(Photo Imageable Dielectric: PID) 막을 포함할 수 있다. 상기 감광성 절연층은 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 상기 제 1 하드마스크 패턴(HM1)과 상기 제 2 하드마스크 패턴(HM2)은 각각 상기 하부 절연층(99) 및 상기 내부 절연층(101)과 식각 선택성(또는 우수한 식각 선택비)을 가지는 절연물질을 포함할 수 있다. 바람직하게는, 상기 제 1 하드마스크 패턴(HM1)과 상기 제 2 하드마스크 패턴(HM2)은 각각 실리콘산화막을 포함할 수 있다.
상기 제 1 하드마스크 패턴(HM1)의 밀도는 상기 제 2 하드마스크 패턴(HM2)의 밀도와 다를 수 있다. 상기 제 1 하드마스크 패턴(HM1) 또는 상기 제 2 하드마스크 패턴(HM2)의 밀도가 클수록 (또는 상기 제 1 하드마스크 패턴(HM1) 또는 상기 제 2 하드마스크 패턴(HM2)이 치밀할수록) 상기 제 1 하드마스크 패턴(HM1) 또는 상기 제 2 하드마스크 패턴(HM2)은 압축되려는(Compressive) 성향을 나타낼 수 있다. 상기 제 1 하드마스크 패턴(HM1) 또는 상기 제 2 하드마스크 패턴(HM2)의 밀도가 작을수록 (또는 상기 제 1 하드마스크 패턴(HM1) 또는 상기 제 2 하드마스크 패턴(HM2)의 다공성이 커질수록) 상기 제 1 하드마스크 패턴(HM1) 또는 상기 제 2 하드마스크 패턴(HM2)은 인장되는(Tensile) 성향을 나타낼 수 있다.
또는, 상기 제 1 하드마스크 패턴(HM1)의 실리콘과 산소의 조성은 상기 제 2 하드마스크 패턴(HM2)의 실리콘과 산소의 조성과 다를 수 있다. 예를 들면, 실리콘 산화막에서 실리콘 또는 산소의 함량이 상대적으로 클 때, 상기 실리콘산화막은 압축되려는(Compressive) 성향을 나타낼 수 있다. 또는 실리콘 산화막에서 실리콘 또는 산소의 함량이 상대적으로 작을 때, 상기 실리콘산화막은 인장되는(Tensile) 성향을 나타낼 수 있다.
본 발명에서는 상기 제 1 하드마스크 패턴(HM1)과 상기 제 2 하드마스크 패턴(HM2)의 밀도 및 조성을 조절하여 상기 배선 구조체(100) 전체의 휨(Warpage) 정도를 조절할 수 있다. 예를 들면, 상기 제 1 하드마스크 패턴(HM1)의 밀도를 상대적으로 크게 하여 압축되려는(Compressive) 상태로 만들고, 상기 제 2 하드마스크 패턴(HM2)를 상대적으로 작게 하여 인장되는(Tensile) 상태로 만들어서, 상기 압축 상태와 상기 인장 상태가 서로 상쇄되어 상기 배선 구조체(100)는 전체적으로 휨이 없는 평탄한 상태를 유지할 수 있다.
상기 하부 도전 패드(40)은 패드 형태를 가질 수 있다. 상기 하부 도전 패드(40)은 상기 제 1 하드마스크 패턴(HM1)의 상부면과 공면을 이루는 상부면을 가질 수 있다. 상기 하부 도전 패드(40)은 제 1 도전 패턴(42)과 이의 측벽 및 하부면을 덮는 제 1 베리어/시드 패턴(44)을 포함할 수 있다. 상기 제 1 도전 패턴(42)은 예를 들면 구리를 포함할 수 있다. 상기 제 1 베리어/시드 패턴(44)은 차례로 적층된 베리어막과 시드막을 포함할 수 있다. 상기 베리어막은 예를 들면 티타늄, 탄탈륨, 티타늄질화막, 및 탄탈륨 질화막 중 적어도 하나를 포함할 수 있다. 상기 시드막은 예를 들면 구리를 포함할 수 있다.
상기 제 2 하드마스크 패턴(HM2) 및 상기 내부 절연층(101) 내에는 비아홀들(VH), 제1 트렌치들(TR1), 그루브들(GR), 및 제2 트렌치들(TR2)이 제공될 수 있다. 비아홀들(VH)의 각각의 상부에는 제1 트렌치들(TR1)이 연결될 수 있다. 제1 트렌치들(TR1)들은 그루브들(GR)과 각각 연결될 수 있다. 제2 트렌치들(TR2)은 그루브들(GR)과 각각 연결될 수 있고, 그루브들(GR)을 통하여 제1 트렌치들(TR1)과 연결될 수 있다. 비아 홀(VH)은 하부 도전 패드(40)의 상면을 적어도 일부 노출할 수 있다.
비아 홀(VH) 및 제1 트렌치(TR1)은 수직으로 중첩할 수 있다. 비아 홀(VH)및 제1 트렌치(TR1)은 평면적 관점에서 원 또는 원에 가까운 형상을 가질 수 있다. 비아 홀(VH) 및 제1 트렌치(TR1)의 형상은 원에 한정되지 않고, 사각형, 삼각형 등 다양한 형상을 가질 수 있다.
비아 홀(VH)의 직경은 제1 트렌치(TR1)의 직경보다 작을 수 있다. 비아 홀(VH)의 바닥면, 비아 홀(VH)의 측벽, 제1 트렌치(TR1)의 바닥면, 및 제1 트렌치(TR1)의 측벽은 차례로 이어질 수 있고, 주사기 모양을 이룰 수 있다.
제1 트렌치(TR1), 그루브(GR), 및 제2 트렌치(TR2)은 각각 일 방향으로의 직경/및 또는 폭을 가질 수 있다. 그루브(GR)의 제 2 폭(W2)는 제1 트렌치(TR1)의 제 1 폭(W1), 및 제2 트렌치(TR2)의 제 3 폭(W3)보다 작을 수 있다.
비아홀(VH), 제1 트렌치(TR1), 그루브(GR), 및 제2 트렌치(TR2)을 채우는 상기 배선 패턴들(110)이 제공될 수 있다. 상기 배선 패턴들(110)은 제 1 방향(X) 및 제 2 방향(Y)으로 서로 이격될 수 있다. 배선 패턴(110)은 서로 일체형으로 연결된 비아 부분(V1), 비아 패드 부분(111), 라인 부분(112) 및 연결 패드 부분(113)을 포함할 수 있다. 상기 배선 패턴들(110)의 상부면들은 상기 제 2 하드마스크 패턴(HM2)의 상부면과 공면을 이룰 수 있다. 즉, 비아 부분(V1), 비아 패드 부분(111), 라인 부분(112) 및 연결 패드 부분(113)의 상부면들은 상기 제 2 하드마스크 패턴(HM2)의 상부면과 공면을 이룰 수 있다. 상기 내부 절연층(101)은 단일층일 수 있다. 비아 패드 부분(111), 라인 부분(112) 및 연결 패드 부분(113)의 하부면들 및 비아 부분(V1)의 측벽은 상기 내부 절연층(101)과 접하며 상기 제 1 및 제 2 하드마스크 패턴들(HM1, HM2)과 이격될 수 있다.
비아 부분(V1), 비아 패드 부분(111), 라인 부분(112) 및 연결 패드 부분(113)은 사이에 경계면이 없을 수 있다. 비아 패드 부분(111)은 비아 부분(V1) 상에 제공되며 비아 부분(V1)과 수직으로 중첩될 수 있다. 라인 부분(112)은 비아 패드 부분(111)으로부터 연장되는 라인 형상일 수 있다. 연결 패드 부분(113)은 라인 부분(112)의 끝단과 연결되며, 연결 패드 부분(113)은 라인 부분(112)을 사이에 두고 비아 패드 부분(111)과 이격되게 배치될 수 있다.
비아 부분(V1)은 하부 도전 패드(40)과 물리적으로 접촉할 수 있다. 연결 패드 부분(113)은 배선 구조체(100) 상에 다른 배선 구조체가 배치될 때, 그 배선구조체의 비아 부분과 물리적으로 접촉하는 부분일 수 있다. 하부 도전 패드(40)는 다른 배선 구조체의 연결 패드 부분(113)에 대응될 수 있다.
비아 부분(V1)은 비아 홀(VH)내에 제공될 수 있다. 비아 부분(V1)은 비아 홀(VH)에 대응되는 형상을 가질 수 있다. 비아 패드 부분(111)은 제1 트렌치(TR1)내에 제공될 수 있고, 제1 트렌치(TR1)에 대응되는 형상을 가질 수 있다. 라인 부분(112)은 그루브(GR) 내에 제공되고, 그루브(GR)에 대응되는 형상을 가질 수 있다. 연결 패드 부분(113)은 제2 트렌치(TR2)내에 제공되고 제2 트렌치(TR2)에 대응되는 형상을 가질 수 있다.
배선 패턴(110)은 제 2 베리어/시드 패턴(140) 및 제 2 도전 패턴(130)을 포함할 수 있다. 제 2 베리어/시드 패턴(140)은 비아 홀(VH), 제1 트렌치(TR1), 그루브(GR), 및 제2 트렌치(TR2)의 각각의 측벽 및 바닥면을 콘포멀하게(위치에 상관없이 일정한 두께로) 덮을 수 있다. 제 2 베리어/시드 패턴(140)은 차례로 적층된 베리어막과 시드막을 포함할 수 있다. 상기 베리어막은 티타늄, 탄탈륨, 티타늄질화막, 및 탄탈륨 질화막 중 적어도 하나를 포함할 수 있다. 상기 시드막은 구리를 포함할 수 있다. 제 2 도전 패턴(130)은 일 예로 구리(Cu)를 포함할 수 있다. 제 2 베리어/시드 패턴(140)은 제 2 도전 패턴(130) 및 내부 절연층(101) 사이에 개재될 수 있다. 비아 부분(V1)의 제 2 도전 패턴(130)은 비아 패드 부분(111)의 제 2 도전 패턴(130)과 일체로 형성되어, 경계면 없이 연결될 수 있다.
도 3은 도 2의 'aa'의 확대도이다. 도 4는 도 2의 'bb'의 확대도이다.
도 2 내지 도 4를 참조하면, 비아 부분(V1)의 측벽(SF)은 라운드진(rounded) 형태일 수 있다. 제 1 하드마스크 패턴(HM1)의 상면으로부터 수직 방향으로 갈수록, 비아 부분(V1)의 측벽(SF)의 기울기가 변화할 수 있다. 구체적으로, 하부 도전 패드(40)의 상면과 비아 부분(V1)의 측벽(SF)의 면이 이루는 각(angle)은 비아 부분(V1)의 하면에서 상면으로 갈수록 이루는 제1 각도(θ1)에서 제2 각도(θ2)로 작아질 수 있다. 각이 작아짐에 따라서, 비아 부분(V1)의 측벽(SF)의 기울기 또한 비아 부분(V1)의 하면에서 상면으로 갈수록 작아질 수 있다.
비아 부분(V1)의 상면의 레벨은 비아 패드 부분(111)의 하면(111B)의 레벨과 동일할 수 있다. 비아 패드 부분(111)의 하면(111B)의 레벨은 라인 부분(112)의 하면(112B)의 레벨보다 낮을 수 있다. 일 예로 비아 패드 부분(111)의 하면(111B)의 레벨 및 라인 부분(112)의 하면(112B)의 레벨의 차이(T1)는 0.3㎛ 내지 0.8㎛ 일 수 있다.
비아 패드 부분(111)의 제 1 두께(P1)은 3.8~4.0㎛ 일 수 있고, 라인 부분(112)의 제 2 두께(P2)은 3.2㎛ 내지 3.5㎛ 일 수 있다. 비아 패드 부분(111)의 제 1 두께(P1)은 라인 부분(112)의 제 2 두께(P2)의 1.1배 내지 1.25배일 수 있다.
비아 패드 부분(111) 제 1 폭(W1)은 라인 부분(112)의 제 2 폭(W2)보다 클 수 있다. 비아 패드 부분(111)의 제 1 폭(W1)은 라인 부분(112)의 제 2 폭(W2)의 7배 이상일 수 있다. 라인 부분(112)의 제 2 폭(W2)는 0㎛ 초과 3㎛ 이하일 수 있다. 일 예로 비아 패드 부분(111)의 제 1 폭(W1)은 15㎛ 이고, 라인 부분(112)의 제 2 폭(W2)는 2㎛일 수 있다.
연결 패드 부분(113)의 하면(113B)의 레벨(높이)은 라인 부분(112)의 하면(112B)의 레벨보다 낮을 수 있다. 연결 패드 부분(113)의 제 3 두께(P3)은 라인 부분(112)의 제 2 두께(P2)보다 작을 수 있다. 일 예로 연결 패드 부분(113)의 하면(113B)의 레벨 및 라인 부분(112)의 하면(112B)의 레벨의 차이(T2)는 0.3㎛ 내지 0.8㎛ 일 수 있다.
도 1을 다시 참조하면, 연결 패드 부분(113)의 제 3 폭(W3)은 라인 부분(112)의 제 2 폭(W2)보다 작을 수 있다. 비아 패드 부분(111)의 제 1 폭(W1), 라인 부분(112)의 제 2 폭(W2), 및 연결 패드 부분(113)의 제 3 폭(W3)은 각각 제1 트렌치(TR1)의 제 1 폭(W1), 그루브(GR)의 제 2 폭(W2) 및 제2 트렌치(TR2)의 제 3 폭(W3)과 대응될 수 있다.
비아 패드 부분(111), 라인 부분(112), 및 연결 패드 부분(113) 사이의 하면의 레벨의 위치관계 및 폭에 관한 기타 사항들은 하나의 배선 패턴뿐만이 아니라 복수개의 배선 패턴들 사이의 관계에서도 동일하게 적용될 수 있다. 즉, 도 2의 I-I'를 기준으로, 좌측의 배선 패턴(110)을 제1 배선 패턴 및 우측의 배선 패턴(110)을 제2 배선 패턴이라 할 때, 제1 배선 패턴 및 제2 배선 패턴은 각각 서로 독립적인 신호를 전달하는 배선 패턴일 수 있다. 제1 배선 패턴의 비아 패드 부분(111)의 하면(111B)의 레벨은 제2 배선 패턴의 라인 부분(112)의 하면(112B)의 레벨보다 낮을 수 있다.
도 5는 본 발명의 실시예들에 따른 배선 구조체의 단면도이다.
도 5를 참조하면, 본 예에 따른 배선 구조체(200)는 도 2의 II-II'단면 상에 상부 절연층(103)과 상부 배선 패턴(60)이 배치된 구조를 가질 수 있다. 상기 상부 절연층(103)은 상기 하부 및 내부 절연층들(99, 101)과 동일한 물질을 포함할 수 있다. 상기 상부 절연층(103)의 상부면은 하드마스크 패턴으로 덮이지 않고 노출될 수 있다. 상기 상부 배선 패턴(60)은 상부 비아 부분(52)과 이 위의 상부 패드 부분(62), 그리고 상기 상부 비아 부분(52)과 상기 상부 절연층(103) 사이 그리고 상기 상기 상부 패드 부분(62)과 상기 상부 절연층(103) 사이에 개재되는 상부 베리어/시드 패턴(54)을 포함할 수 있다. 상부 비아 부분(52)은 상기 상부 절연층(103)을 관통하여 상기 배선 패턴(110)의 연결 패드 부분(113)과 인접할 수 있다. 상부 비아 부분(52)의 측벽은 경사질 수 있으며, 경사진 직선 형태를 가질 수 있다. 상부 비아 부분(52)의 측벽은 라운드지지 않을 수 있다. 상부 비아 부분(52)과 이 위의 상부 패드 부분(62)은 일체형으로 이루어질 수 있다. 상기 상부 비아 부분(52)과 상부 패드 부분(62)은 각각 구리를 포함할 수 있다. 상기 상부 베리어/시드 패턴(54)은 차례로 적층된 베리어막과 시드막을 포함할 수 있다. 그 외의 구성은 도 1 내지 도 4를 참조하여 설명한 바와 동일/유사할 수 있다.
도 6a 내지 도 6f는 본 발명의 실시예들에 따라 도 2의 단면들을 가지는 배선 구조체를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 7은 도 6f의 'cc'의 확대도이다. 도 8a 및 도 8b는 본 발명의 실시예들에 따라 도 2의 단면들을 가지는 배선 구조체를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 6a를 참조하면, 캐리어 기판(CB) 상에 제 1 분리층(95) 및 제 2 분리층(97)을 차례로 적층한다. 상기 캐리어 기판(CB)은 예를 들면 유리로 형성될 수 있다. 상기 제 1 분리층(95)은 예를 들면 티타늄막일 수 있다. 상기 제 2 분리층(97)은 예를 들면 PID층일 수 있다. 상기 제 2 분리층(97) 상에 하부 절연층(99)과 제 1 하드마스크 막(HML1)을 차례로 적층한다. 상기 하부 절연층(99)은 예를 들면 코팅 및 경화 단계에 의해 형성될 수 있다. 상기 하부 절연층(99)은 예를 들면 PID층일 수 있다. 상기 PID층은 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 상기 제 2 분리층(97)을 구성하는 PID층은 상기 하부 절연층(99)을 구성하는 PID층과 다른 성분이나 성질을 가질 수 있다.
상기 제 1 하드마스크 막(HML1)은 실리콘 산화막으로 형성될 수 있다. 상기 제 1 하드마스크 막(HML1)은 CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition) 또는 ALD(Atomic Layer Deposition)과 같은 증착 공정에 의해 형성될 수 있다. 상기 증착 공정에서 소스 가스의 유량이나, 증착 챔버의 파워(power) 등을 조절하여 상기 제 1 하드마스크 막(HML1)의 밀도나 실리콘 및 산소의 조성을 조절할 수 있다. 상기 제 1 하드마스크 막(HML1) 상에 제 1 마스크 패턴(MK1)을 형성할 수 있다. 상기 제 1 마스크 패턴(MK1)은 예를 들면 포토레지스트 패턴일 수 있다. 상기 포토레지스트 패턴은 포토레지스트막의 코팅, 베이크, 노광 및 현상 공정등에 의해 형성될 수 있다. 상기 제 1 마스크 패턴(MK1)은 상기 제 1 하드마스크 막(HML1)을 노출시키는 제 1 개구부(OP1)를 포함할 수 있다.
도 6b를 참조하면, 상기 제 1 마스크 패턴(MK1)을 식각 마스크로 이용하여 상기 제 1 하드마스크 막(HML1)을 식각하여 제 1 하드마스크 패턴(HM1)을 형성할 수 있다. 그리고 상기 하부 절연층(99)을 식각하여 상기 제 2 분리층(97)을 노출시키는 하부 홀(BH)을 형성할 수 있다. 상기 제 1 하드마스크 패턴(HM1)은 상기 하부 절연층(99)을 식각할 때 식각 마스크 역할을 할 수 있다. 상기 제 1 마스크 패턴(MK1)이 포토레지스트 패턴으로 형성되고 상기 하부 절연층(99)이 PID층으로 형성된 경우, 이들은 각각 서로에 대하여 식각 선택비가 크지 않을 수 있다. 만약, 상기 제 1 하드마스크 패턴(HM1)이 없이, 상기 제 1 마스크 패턴(MK1) 만으로 상기 하부 절연층(99)을 식각하면, 상기 하부 홀(BH)이 형성되기 전에 상기 제 1 마스크 패턴(MK1)이 모두 제거되어 상기 하부 절연층(99)의 상부면이 노출될 수 있다. 이로써 상기 하부 절연층(99)의 상부도 식각되거나, 상기 하부 홀(BH)의 낫 오픈(Not-open) 문제가 발생할 수 있다.
그러나, 본 발명에서는 상기 제 1 하드마스크 패턴(HM1)이 상기 하부 절연층(99)과 우수한 식각선택비를 가지는 절연 물질을 포함하여, 상기 제 1 마스크 패턴(MK1)이 모두 제거되더라도, 상기 제 1 하드마스크 패턴(HM1)을 이용하여 상기 하부 절연층(99)에 대한 식각 공정을 지속할 수 있다. 이때 상기 제 1 하드마스크 패턴(HM1)은 상기 하부 절연층(99)의 상부면이 노출되지 않도록 보호할 수 있다. 이로써 본 발명에서는 상기 하부 절연층(99)의 상부도 식각되거나, 상기 하부 홀(BH)의 낫 오픈(Not-open) 문제가 발생하지 않을 수 있다.
또한 본 발명에서는 상기 제 1 하드마스크 막(HML1)이 절연층으로 형성되므로 이를 제거하기 위한 별도의 공정을 수행하지 않아 공정을 단순화시킬 수 있다. 또한, 상기 제 1 하드마스크 막(HML1)을 식각하는 공정과 상기 하부 절연층(99)을 식각하는 공정은 하나의 식각 챔버에서 인시튜(in-situ)로 진행될 수 있다. 이로써 공정을 단순화시킬 수 있다.
도 6b 및 도 6c를 참조하면, 상기 제 1 마스크 패턴(MK1)이 남은 경우, 상기 제 1 마스크 패턴(MK1)을 제거할 수 있다. 그리고 상기 제 1 하드마스크 패턴(HM1) 상에 제 1 베리어/시드막을 콘포말하게 형성하고 전기 도금 공정을 진행하여 상기 하부 홀(BH)을 채우는 금속막을 형성한다. CMP 공정등을 진행하여 상기 제 1 하드마스크 패턴(HM1) 상의 금속막 및 상기 제 1 베리어/시드막을 제거하고 하부 도전 패드(40)을 형성할 수 있다. 이때 상기 제 1 하드마스크 패턴(HM1)은 상기 CMP 공정에서 연마 저지막으로써 기능할 수 있다.
계속해서 도 6c를 참조하면, 상기 제 1 하드마스크 패턴(HM1) 상에 내부 절연층(101)을 형성할 수 있다. 상기 내부 절연층(101)은 예를 들면 코팅 단계에 의해 형성될 수 있다. 상기 내부 절연층(101)은 예를 들면 PID층일 수 있다. 상기 PID층은 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
도 6d를 참조하면, 상기 내부 절연층(101)에 대하여 노광 및 현상 공정을 진행하여, 예비 비아홀(PVH)을 형성할 수 있다. 상기 예비 비아홀(PVH)은 하부 도전 패드(40)를 노출시킬 수 있다. 이어서, 상기 내부 절연층(101)의 경화(cure) 공정이 수행될 수 있다.
도 6d 및 도 6e를 참조하면, 상기 내부 절연층(101)의 전면 상에 제 2 하드마스크 막(HML2)을 콘포말하게 형성할 수 있다. 상기 제 2 하드마스크 막(HML2)은 실리콘 산화막으로 형성될 수 있다. 상기 제 2 하드마스크 막(HML2)은 CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition) 또는 ALD(Atomic Layer Deposition)과 같은 증착 공정에 의해 형성될 수 있다. 상기 증착 공정에서 소스 가스의 유량이나, 증착 챔버의 파워(power) 등을 조절하여 상기 제 2 하드마스크 막(HML2)의 밀도나 실리콘 및 산소의 조성을 조절할 수 있다. 상기 제 2 하드마스크 막(HML2) 상에 제 2 마스크 패턴(MK2)을 형성할 수 있다. 상기 제 2 마스크 패턴(MK2)은 예를 들면 포토레지스트 패턴일 수 있다. 상기 포토레지스트 패턴은 포토레지스트막의 코팅, 베이크, 노광 및 현상 공정등에 의해 형성될 수 있다. 상기 제 2 마스크 패턴(MK2)은 상기 제 2 하드마스크 막(HML2)을 노출시키는 제1 예비 트렌치(PTR1), 예비 그루브(PGR), 제2 예비 트렌치(PTR2)을 포함할 수 있다. 제1 예비 트렌치(PTR1)은 예비 비아홀(PVH)과 수직으로 중첩될 수 있다.
도 6f 및 도 7을 참조하면, 상기 제 2 마스크 패턴(MK2)을 식각 마스크로 사용하여, 제1 예비 트렌치(PTR1), 예비 그루브(PGR), 제2 예비 트렌치(PTR2)의 해 노출된 제 2 하드마스크 막(HML2)을 제거하여 제 2 하드마스크 패턴(HM2)을 형성할 수 있다. 그리고 상기 내부 절연층(101)을 식각할 수 있다. 이로써, 제1 예비 트렌치(PTR1), 예비 그루브(PGR), 제2 예비 트렌치(PTR2)의 평면 형태는 전사되되 이들의 깊이가 깊어질 수 있다. 또한 상기 하부 도전 패드(40)을 노출시키는 비아 홀(VH)을 형성할 수 있다.
식각 과정에서 제1 예비 트렌치(PTR1) 및 제2 예비 트렌치(PTR2)의 깊이의 증가 속도는 예비 그루브(PGR)의 깊이의 증가 속도보다 클 수 있다. 즉, 제1 예비 트렌치(PTR1) 및 제2 예비 트렌치(PTR2) 내의 제 2 하드마스크 막(HML2) 및 내부 절연층(101)의 식각 속도는 예비 그루브(PGR) 내의 제 2 하드마스크 막(HML2) 및 내부 절연층(101)의 식각 속도 보다 클 수 있다. 구체적으로, 제1 예비 트렌치(PTR1)의 제 1 폭(W1)은 예비 그루브(PGR)의 제 2 폭(W2)보다 7배 이상 클 수 있다. 예비 그루브(PGR)는 그 제 2 폭(W2)가 0 초과 3㎛ 이하일 정도로 미세하기 때문에, 식각 과정에서 에천트가 들어갈 공간이 제1 예비 트렌치(PTR1)보다 훨씬 작을 수 있다. 따라서 로딩 효과(loading effect)에 의해 예비 그루브(PGR) 내의 제 2 하드마스크 막(HML2) 및 내부 절연층(101)의 식각 속도는 제1 예비 트렌치(PTR1) 및 제2 예비 트렌치(PTR2) 내의 제 2 하드마스크 막(HML2) 및 내부 절연층(101)의 식각 속도보다 작을 수 있다.
그 결과, 식각이 완료된 후의 제1 예비 트렌치(PTR1)의 바닥면(101a) 및 제2 예비 트렌치(PTR2)의 바닥면(101c)의 레벨은 예비 그루브(PGR)의 바닥면(101b)보다 낮은 레벨에 위치할 수 있다. 일 예로 제1 예비 트렌치(PTR1)의 바닥면(101a)의 레벨 및 예비 그루브(PGR)의 바닥면(101b)의 레벨 차이(T1)는 0.3㎛ 내지 0.8㎛ 일 수 있다.
본 발명의 개념에 따르면 식각 공정에 의해 비아 홀(VH)의 측벽은 라운드진(rounded) 형태가 될 수 있다. 이는 상기 식각 공정에서 상기 비아홀(VH)의 입구 쪽이, 상기 비아홀(VH)의 안쪽에 비해 보다 많은 식각 가스에 노출되어, 상기 비아홀(VH)의 입구가 과식각됨으로써 상기 라운드진 측벽 프로파일이 형성될 수 있다. 비아 홀(VH)의 측벽은 하부 도전 패드(40)에서 멀어질수록 그 기울기가 제1 각도(θ1)에서 제2 각도(θ2)로 작아질 수 있다.
제2 예비 트렌치(PTR2)의 식각 속도 또한 예비 그루브(PGR)의 식각 속도보다 빠를 수 있다. 식각 공정 후에, 제2 예비 트렌치(PTR2)의 바닥면의 레벨도 예비 그루브(PGR)의 바닥면의 레벨보다 낮을 수 있다.
상기 내부 절연층(101)의 식각 공정에서 상기 제 2 하드마스크 패턴(HM2)은 식각 마스크 역할을 할 수 있다. 상기 제 2 마스크 패턴(MK2)이 포토레지스트 패턴으로 형성되고 상기 내부 절연층(101)이 PID층으로 형성된 경우, 이들은 각각 서로에 대하여 식각 선택비가 크지 않을 수 있다. 따라서 상기 식각 공정에서, 상기 비아홀(VH)이 형성되기 전에(Not open 상태에서) 상기 제 2 마스크 패턴(MK2)이 모두 제거되고 상기 제 2 하드마스크 패턴(HM2)이 노출될 수 있다. 본 발명에서는 상기 제 2 하드마스크 패턴(HM2)이 상기 내부 절연층(101)과 우수한 식각선택비를 가지는 절연 물질을 포함하여, 상기 제 2 마스크 패턴(MK2)이 모두 제거되더라도, 상기 제 2 하드마스크 패턴(HM2)을 이용하여 상기 내부 절연층(101)에 대한 식각 공정을 지속할 수 있다. 이때 상기 제 2 하드마스크 패턴(HM2)은 상기 내부 절연층(101)의 상부면이 노출되지 않도록 보호할 수 있다. 이로써 본 발명에서는 상기 내부 절연층(101)의 상부가 식각되거나, 상기 비아홀(VH)의 낫 오픈(Not-open) 문제가 발생하지 않을 수 있다.
또한 본 발명에서는 상기 제 2 하드마스크 막(HML2)이 절연층으로 형성되므로 이를 제거하기 위한 별도의 공정을 수행하지 않아 공정을 단순화시킬 수 있다. 또한, 상기 제 2 하드마스크 막(HML2)을 식각하는 공정과 상기 내부 절연층(101)을 식각하는 공정은 하나의 식각 챔버에서 인시튜(in-situ)로 진행될 수 있다. 이로써 공정을 단순화시킬 수 있다.
도 8a를 참조하면, 에싱 공정(ashing)을 통하여 잔존하는 제 2 마스크 패턴(MK2)을 제거할 수 있다. 이로써, 제1 예비 트렌치(PTR1)로부터 제1 트렌치(TR1)이, 예비 그루브(PGR)로부터 그루브(GR)가, 제2 예비 트렌치(PTR2)로부터 제2 트렌치(TR2)이 형성될 수 있다.
도 8b을 참조하면, 제 2 베리어/시드막(140P) 및 금속막(130P)이 비아 홀(VH)의 측벽 및 바닥면, 제1 트렌치(TR1)의 측벽 및 바닥면, 그루브(GR)의 측벽 및 바닥면, 그리고 내부 절연층(101)의 상면을 콘포멀하게 덮을 수 있다. 제 2 베리어/시드막(140P)은 예를 들면 CVD, ALD 또는 PVD와 같은 증착 공정으로 형성될 수 있다. 상기 금속막(130P)은 전기 도금 공정(electroplating)공정을 실시하여 형성될 수 있다.
다시 도 8b 및 도 2를 참조하면, 상기 금속막(130P)과 상기 제 2 베리어/시드막(140P)에 대하여 CMP 공정을 진행하여, 상기 제 2 하드마스크 패턴(HM2) 상의 상기 금속막(130P)과 상기 제 2 베리어/시드막(140P)을 제거하고 상기 제 2 하드마스크 패턴(HM2)의 상부면을 노출시키며, 배선 패턴(110)을 형성할 수 있다. 이때 상기 제 2 하드마스크 패턴(HM2)은 연마 저지막으로서 기능할 수 있다. 상기 하부 절연층(99)과 하부 도전 패드(40)의 하부면들로부터 상기 제 2 분리막(97), 상기 제 1 분리막(95) 및 상기 캐리어 기판(CB)을 제거한다. 이로써 도 1 및 도 2의 배선 구조체(100)를 형성할 수 있다.
본 발명에서는 포토레지스트 패턴으로 마스크 패턴들(MK1, MK2)을 형성하여, 미세한 패턴 형성이 가능하다. 또한 하드마스크 패턴을 절연층으로 형성하므로, 이를 제거하기 위한 공정을 생략할 수 있다. 이로써 수율을 향상시킬 수 있으며, 배선 구조체의 신뢰성을 증가시킬 수 있다.
또한 절연 물질로 하드마스크 패턴들(HM1, HM2)을 형성함으로써, 기계적 특성이 우수하고, 공정 컨트롤에 유리하여, 식각 산포를 줄일 수 있다. 이로써 신뢰성이 향상된 배선 구조체 및 반도체 패키지를 제조할 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다. 도 10은 도 9의 'dd'를 확대한 도면이다. 도 9의 반도체 패키지는 본 발명의 개념에 따른 배선 구조체가 재배선 기판들로서 적용된 구조를 가질 수 있다.
도 9 및 도 10을 참조하면, 반도체 패키지(1000)는 제1 서브 반도체 패키지(PK1) 및 제1 서브 반도체 패키지(PK1) 상의 제2 서브 반도체 패키지(PK2)를 포함할 수 있다.
제1 서브 반도체 패키지(PK1)는 하부 재배선 기판(500), 제1 반도체 장치(700) 및 상부 재배선 기판(600) 및 제1 몰딩 부재(750)를 포함할 수 있다. 상기 하부 재배선 기판(500)과 상기 상부 재배선 기판(600)은 각각 도 1 내지 도 4를 참조하여 설명한 배선 구조체(100)과 유사한 구조를 가질 수 있다.
하부 재배선 기판(500)은 차례로 적층된 하부 절연층(99), 제 1 하드마스크 패턴(HM1), 제 1 절연층(101L), 제 2 하드마스크 패턴(HM2), 제 2 절연층(201), 제 3 하드마스크 패턴(HM3), 제 3 절연층(301), 제 4 하드마스크 패턴(HM4), 및 제 1 상부 절연층(103)을 포함할 수 있다. 상기 하부 절연층(99), 상기 제 1 절연층(101L), 상기 제 2 절연층(201), 상기 제 3 절연층(301) 및 상기 제 1 상부 절연층(103)은 각각 PID막으로 형성될 수 있다. 상기 제 1 내지 제 4 하드마스크 패턴들(HM1~HM4)은 각각 상기 절연층들(99, 101L, 201, 301, 103)과 식각 선택성(또는 우수한 식각 선택비)을 가지는 절연 물질을 포함할 수 있다. 상기 제 1 내지 제 4 하드마스크 패턴들(HM1~HM4)은 각각 서로 다른 밀도를 가질 수 있다. 상기 제 1 내지 제 4 하드마스크 패턴들(HM1~HM4)은 각각 실리콘산화막을 포함할 수 있다. 상기 제 1 내지 제 4 하드마스크 패턴들(HM1~HM4)에서 각각의 실리콘 및 산소의 조성은 서로 다를 수 있다. 상기 제 1 내지 제 4 하드마스크 패턴들(HM1~HM4)은 각각 0.1㎛~1㎛의 두께를 가질 수 있다.
상기 제 1 하드마스크 패턴(HM1)과 상기 하부 절연층(99)을 관통하여 하부 도전 패드(40)이 배치될 수 있다. 상기 하부 도전 패드(40)은 복수개로 제공되며, 서로 이격된 패드 형태를 가질 수 있다. 상기 하부 도전 패드(40)에는 외부 연결 단자들(918)이 본딩될 수 있다. 상기 외부 연결 단자들(918)은 솔더볼, 도전 범프, 및 도전 기둥 중 하나를 포함할 수 있다.
상기 제 2 하드마스크 패턴(HM2)과 상기 제 1 절연층(101L)을 관통하여 제 1 재배선 패턴들(110L)이 배치될 수 있다. 상기 제 1 재배선 패턴들(110L)은 도 1 내지 도 4를 참조하여 설명한 배선 패턴(110)의 형태와 동일/유사할 수 있다. 즉, 상기 제 1 재배선 패턴들(110L)은 각각 서로 일체형으로 연결되는 제1 비아 부분(V1), 제1 비아 패드 부분(111L), 제1 라인 부분(112L) 및 제1 연결 패드 부분(113L)을 포함할 수 있다. 제1 비아 부분(V1)은 상기 하부 도전 패드(40)와 접할 수 있다. 제1 라인 부분(112L)은 제1 비아 패드 부분(111L)과 제1 연결 패드 부분(113L)을 연결하며 라인 형태를 가질 수 있다.
상기 제 3 하드마스크 패턴(HM3)과 상기 제 2 절연층(201)을 관통하여 제 2 재배선 패턴들(210)이 배치될 수 있다. 상기 제 2 재배선 패턴들(210)은 도 1 내지 도 4를 참조하여 설명한 배선 패턴(110)의 형태와 동일/유사할 수 있다. 즉, 상기 제 2 재배선 패턴들(210)은 각각 서로 일체형으로 연결되는 제2 비아 부분(V2), 제2 비아 패드 부분(211), 제2 라인 부분(212) 및 제2 연결 패드 부분(213)을 포함할 수 있다. 제2 비아 부분(V2)은 상기 제 1 재배선 패턴(110L)과 접할 수 있다. 제2 라인 부분(212)은 제2 비아 패드 부분(211)과 제2 연결 패드 부분(213)을 연결하며 라인 형태를 가질 수 있다.
상기 제 4 하드마스크 패턴(HM4)과 상기 제 3 절연층(301)을 관통하여 제 3 재배선 패턴들(310)이 배치될 수 있다. 상기 제 3 재배선 패턴들(310)은 도 1 내지 도 4를 참조하여 설명한 배선 패턴(110)의 형태와 동일/유사할 수 있다. 즉, 상기 제 3 재배선 패턴들(310)은 각각 서로 일체형으로 연결되는 제3 비아 부분(V3), 제3 비아 패드 부분(311), 제3 라인 부분(312) 및 제3 연결 패드 부분(313)을 포함할 수 있다. 제3 비아 부분(V3)은 상기 제 2 재배선 패턴(210)과 접할 수 있다. 제3 라인 부분(312)은 제3 비아 패드 부분(311)과 제3 연결 패드 부분(313)을 연결하며 라인 형태를 가질 수 있다.
상기 제 4 하드마스크 패턴(HM4)은 제 1 상부 절연층(103)으로 덮일 수 있다. 상기 제 1 상부 절연층(103) 내에는 서로 이격된 제 1 상부 비아 패턴들(50a)과 제 2 상부 비아 패턴들(50b)이 배치될 수 있다. 제 1 상부 비아 패턴들(50a)과 제 2 상부 비아 패턴들(50b)은 상기 제 3 재배선 패턴들(310)과 접할 수 있다. 상기 제 1 상부 절연층(103) 상에는 제 1 상부 도전 패드들(60a)과 제 2 상부 도전 패드들(60b)이 배치될 수 있다. 상기 제 1 상부 비아 패턴(50a)과 상기 제 1 상부 도전 패드(60a)는 도 5의 상부 배선 패턴(60)처럼 서로 일체형으로 이루어질 수 있다. 상기 제 2 상부 비아 패턴(50b)과 상기 제 2 상부 도전 패드(60b)는 도 5의 상부 배선 패턴(60)처럼 서로 일체형으로 이루어질 수 있다. 제1 비아 패드 부분(111L)(또는 제1 연결 패드 부분(113L))의 하면의 레벨은 제1 라인 부분(112L)의 하면의 레벨보다 낮을 수 있고 그 레벨의 차이(D1)는 0.3㎛ 내지 0.8㎛일 수 있다. 제1 비아 패드 부분(111L)(또는 제1 연결 패드 부분(113L))의 두께(K1a)은 제1 라인 부분(112L)의 두께(K1b) 보다 클 수 있고, 그 차이는 0.3㎛ 내지 0.8㎛일 수 있다.
제2 비아 패드 부분(211)(또는 제2 연결 패드 부분(213))의 하면의 레벨은 제2 라인 부분(212)의 하면의 레벨보다 낮을 수 있고 그 레벨의 차이(D2)는 0.3㎛ 내지 0.8㎛일 수 있다. 제2 비아 패드 부분(211)(또는 제2 연결 패드 부분(213))의 두께(K2a)은 제2 라인 부분(212)의 두께(K2b) 보다 클 수 있고, 그 차이는 는 0.3㎛ 내지 0.8㎛일 수 있다.
제3 비아 패드 부분(311)(또는 제3 연결 패드 부분(313))의 하면의 레벨은 제3 라인 부분(312)의 하면의 레벨보다 낮을 수 있고 그 차이(D3)는 0.3㎛ 내지 0.8㎛일 수 있다. 제3 비아 패드 부분(311)(또는 연결 패드 부분(313))의 두께(K3a)은 제3 라인 부분(312)의 두께(K3b) 보다 클 수 있고, 그 차이는 0.3㎛ 내지 0.8㎛일 수 있다.
상기 제 1 내지 제 3 비아 패드 부분들(111L, 211, 311) 또는 상기 제 1 내지 제 3 연결 패드 부분들(113L, 213, 313)의 두께들(K1a, K2a, K3a)은 서로 다를 수 있다. 상기 제 1 내지 제 3 라인부분들(112L, 212, 312)의 두께들(K1b, K2b, K3b)은 서로 다를 수 있다. 상기 두께 차이들(D1, D2, D3)은 서로 다를 수 있다.
상기 제1 반도체 장치(700)는 하나의 반도체 다이나 반도체 칩 또는 복수개의 반도체 다이들을 포함하는 서브 반도체 패키지일 수 있다. 상기 반도체 다이는 메모리칩 및 로직 칩 중 적어도 하나를 포함할 수 있다. 상기 제1 반도체 장치(700)는 CIS(CMOS imaging sensor) 등과 같은 이미지 센서 칩, 플래시 메모리 칩, DRAM 칩, SRAM 칩, EEPROM 칩, PRAM 칩, MRAM 칩, ReRAM 칩, HBM(high bandwidth memory) 칩, HMC(hybrid memory cubic) 칩 등과 같은 메모리 소자 칩, MEMS(microelectromechanical system) 소자 칩, 또는 ASIC(Application-Specific Integrated Circuit, 주문형 반도체) 칩 중에서 선택되는 하나일 수 있다. 상기 제 1 내부 연결 부재(708)이 제1 반도체 장치(700)의 칩 패드(705)과 상기 제 1 상부 도전 패드(60a)를 연결할 수 있다. 상기 제 1 내부 연결 부재(708)은 솔더볼, 도전 범프 또는 도전 기둥 중 적어도 하나를 포함할 수 있다.
몰드 비아(730)이 상기 제 1 몰딩 부재(750)을 관통하여 상기 제 2 상부 도전 패드(60b)와 접할 수 있다. 상기 몰드 비아(730)은 예를 들면 구리를 포함할 수 있다. 상기 제 1 몰딩 부재(750) 상에는 상부 재배선 기판(600)이 배치될 수 있다.
상기 상부 재배선 기판(600)은 차례로 적층된 제 4 절연층(401), 제 5 하드마스크 패턴(HM5) 및 제 2 상부 절연층(105)을 포함할 수 있다. 상기 제 5 하드마스크 패턴(HM5)과 상기 제 4 절연층(401)을 관통하여 제 4 재배선 패턴들(410)이 배치될 수 있다. 상기 제 4 재배선 패턴들(410)은 도 1 내지 도 4를 참조하여 설명한 배선 패턴(110)의 형태와 동일/유사할 수 있다. 즉, 상기 제 4 재배선 패턴들(410)은 각각 서로 일체형으로 연결되는 제4 비아 부분(V4), 제4 비아 패드 부분(411), 제4 라인 부분(412) 및 제4 연결 패드 부분(413)을 포함할 수 있다. 제4 비아 부분(V4)은 상기 몰드 비아(730)과 접할 수 있다. 제4 라인 부분(412)은 제4 비아 패드 부분(411)과 제4 연결 패드 부분(413)을 연결하며 라인 형태를 가질 수 있다. 제4 비아 부분(V4), 제4 비아 패드 부분(411), 제4 라인 부분(412) 및 제4 연결 패드 부분(413)의 두께들이나 레벨들의 관계는 도 1 내지 도 4를 참조하여 설명한 배선 패턴(110)과 동일/유사할 수 있다.
제 5 하드마스크 패턴(HM5)은 상기 제 1 내지 제 4 하드마스크 패턴들(HM1~HM4) 중 적어도 어느 하나와 서로 다른 밀도를 가질 수 있다. 제 5 하드마스크 패턴(HM5)은 실리콘산화막을 포함할 수 있다. 제 5 하드마스크 패턴(HM5) 내의 실리콘 및 산소의 조성은 상기 제 1 내지 제 4 하드마스크 패턴들(HM1~HM4) 중 적어도 어느 하나와 서로 다를 수 있다. 상기 제 5 하드마스크 패턴(HM5)은 0.1㎛~1㎛의 두께를 가질 수 있다.
제 3 상부 비아 패턴(51)은 상기 제 2 상부 절연층(105)을 관통하여 상기 제 4 재배선 패턴(410)의 제4 연결 패드 부분(413)과 접할 수 있다. 제 3 상부 도전 패드(61)이 상기 제 2 상부 절연층(105) 상에 위치하며 상기 제 3 상부 비아 패턴(51)과 접할 수 있다.
상기 제 2 서브 반도체 패키지(PK2)는 패키지 기판(810), 이 위에 와이어(820)을 이용하여 실장되는 제 2 반도체 장치(800) 및 이를 덮는 제 2 몰딩 부재(850)을 포함할 수 있다. 상기 제 2 서브 반도체 패키지(PK2)은 제 2 내부 연결 부재(818)을 이용하여 상기 상부 재배선 기판(600)에 전기적으로 연결될 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 11을 참조하면, 본 예에 따른 반도체 패키지(1001)에서는 패키지 기판(900), 재배선 기판 (500), 제1 반도체 장치(700) 및 제2 반도체 장치(ST)을 포함할 수 있다. 재배선 기판(500)은 본 실시예에서 인터포저(interposer)로 기능할 수 있고, 재배선 인터포저(500)로 명명될 수 있다.
패키지 기판(900)은 일 예로 인쇄회로 기판(PCB)일 수 있다. 제1 반도체 장치(700)은 도 13에서 설명한 제1 반도체 칩(700)과 실질적으로 동일할 수 있다. 제2 반도체 장치(ST)는 복수개의 반도체 칩들이 적층된 서브 반도체 패키지 구조를 가질 수 있다. 상기 패키지 기판(900)는 상부 기판 패드들(615)과 하부 기판 패드들(617)을 포함할 수 있다.
제2 반도체 장치(ST)은 수직 방향으로 적층된 복수개의 제2 반도체 칩들(10)을 포함할 수 있다. 제2 반도체 칩들(10) 사이에는 접착층(16)(일 예로 비전도성 필름(NCF: Non Conductive Film)이 제공될 수 있다.
제2 반도체 칩들(10)의 각각은 반도체 기판(11), 반도체 기판(11)을 관통하는 관통 비아들(12) 및 관통 비아들(12)에 각각 연결되는 제1 도전 패드(13), 및 제2 도전 패드들(14)을 포함할 수 있다. 제2 반도체 칩들(10) 사이에는 제1 도전 패드(13) 및 제2 도전 패드(14)와 접촉하는 범프들(15)이 제공될 수 있다.
반도체 기판(11)의 각각은 웨이퍼 레벨의 기판일 수 있다. 반도체 기판(11)은 실리콘 또는 게르마늄을 포함할 수 있다. 반도체 기판(11)은 제1 면(11b)에 인접하게 제공되는 회로층(미도시)을 포함할 수 있다. 회로층은 집적회로(일 예로, 메모리 회로)를 포함할 수 있다. 관통 비아들(12)은 집적 회로에 전기적으로 연결될 수 있다. 관통 비아들(12)은 도전물질을 포함할 수 있다. 제1 도전 패드(13) 및 제2 도전 패드(14)는 구리 또는 알루미늄과 같은 금속을 포함할 수 있다.
제2 반도체 칩들(10)의 각각은 제1 반도체 장치(700)와 다른 기능을 하는 반도체 칩일 수 있다. 일 예로 제1 반도체 장치(700)는 로직 칩(ex: AP 등)이고, 제2 반도체 칩(10)은 메모리 칩일 수 있다.
재배선 기판(500)는 도 9 및 10을 참조하여 설명한 하부 재배선 기판(500)과 동일/유사할 수 있다. 상기 제1 반도체 장치(700)의 칩 패드(705)과 상기 재배선 기판(500)의 제 1 상부 도전 패드(60a)는 제 1 내부 연결 부재(708)에 의해 연결될 수 있다. 상기 제 2 반도체 장치(ST)와 상기 재배선 기판(500)의 제 2 상부 도전 패드(60b)는 제 2 내부 연결 부재(18)에 의해 연결될 수 있다. 상기 재배선 기판(500), 상기 제1 반도체 장치(700), 상기 제 2 반도체 장치들(ST)은 제 1 몰딩 부재(MD1)로 덮일 수 있다.
상기 재배선 기판(500)의 하부 도전 패드(40)는 제 3 내부 연결 부재(938)에 의해 상기 패키지 기판(900)의 상부 기판 패드(615)에 연결될 수 있다. 상기 패키지 기판(900)의 하부 기판 패드(617)에는 외부 연결 단자들(618)이 연결될 수 있다. 상기 패키지 기판(900) 및 상기 제 1 몰딩 부재(MD1)는 제 2 몰딩 부재(MD2)로 덮일 수 있다. 그 외의 구조는 도 9 및 도 10을 참조하여 설명한 바와 동일/유사할 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 12를 참조하면, 본 예에 따른 반도체 패키지(1002)에 포함되는 하부 재배선 기판(500a)는 도 9와 다를 수 있다. 제1 반도체 장치(700)는 상기 하부 재배선 기판(500a)과 접할 수 있다. 상기 하부 재배선 기판(500a)은 위로부터 아래로 차례로 배치되는 제 1 절연층(101L), 제 1 하드마스크 패턴(HM1), 제 2 절연층(201), 제 2 하드마스크 패턴(HM2), 제 3 절연층(301), 제 3 하드 마스크 패턴(HM3), 상부 절연층(103) 및 하부 절연층(99)을 포함할 수 있다.
제 1 재배선 패턴들(110L) 중 일부는 상기 제 1 하드마스크 패턴(HM1)과 상기 제 1 절연층(101L)을 관통하여 상기 제1 반도체 장치(700)의 칩 패드(705)와 접할 수 있다. 제 1 재배선 패턴들(110L) 중 다른 일부는 상기 제 1 하드마스크 패턴(HM1)과 상기 제 1 절연층(101L)을 관통하여 몰드 비아(730)와 접할 수 있다. 도 10 및 도 12를 참조하면, 상기 제 1 재배선 패턴들(110L)은 각각 서로 일체형으로 연결되는 제1 비아 부분(V1), 제1 비아 패드 부분(111L), 제1 라인 부분(112L) 및 제1 연결 패드 부분(113L)을 포함할 수 있다. 이때 상기 제 1 비아 부분(V1)은 제1 비아 패드 부분(111L) 위에 위치할 수 있다. 상기 제 1 비아 부분(V1)은 상기 칩 패드(705) 또는 상기 몰드 비아(730)과 접할 수 있다.
제 2 재배선 패턴들(210)은 상기 제 2 하드마스크 패턴(HM2)과 상기 제 2 절연층(201)을 관통하여 상기 제 1 재배선 패턴들(110L)과 접할 수 있다. 도 10 및 도 12를 참조하면, 상기 제 2 재배선 패턴들(210)은 각각 서로 일체형으로 연결되는 제2 비아 부분(V2), 제2 비아 패드 부분(211), 제2 라인 부분(212) 및 제2 연결 패드 부분(213)을 포함할 수 있다. 이때 상기 제 2 비아 부분(V2)은 제2 비아 패드 부분(211) 위에 위치할 수 있다.
제 3 재배선 패턴들(310)은 상기 제 3 하드마스크 패턴(HM3)과 상기 제 3 절연층(301)을 관통하여 상기 제 2 재배선 패턴들(210)과 접할 수 있다. 도 10 및 도 12를 참조하면, 상기 제 3 재배선 패턴들(310)은 각각 서로 일체형으로 연결되는 제3 비아 부분(V3), 제3 비아 패드 부분(311), 제3 라인 부분(312) 및 제3 연결 패드 부분(313)을 포함할 수 있다. 이때 상기 제 3 비아 부분(V3)은 제3 비아 패드 부분(311) 위에 위치할 수 있다.
상기 상부 절연층(103) 내에는 상부 비아 패턴(53)이 배치되어 상기 제 3 재배선 패턴(310)과 접할 수 있다. 상기 하부 절연층(99) 내에는 하부 도전 패드(40)이 배치되며 상기 상부 비아 패턴(53)과 접할 수 있다. 상기 하부 도전 패드(40)과 상기 상부 비아 패턴(53)과는 일체형으로 이루어질 수 있다. 상기 하부 도전 패드(40)에는 외부 연결 부재(918)가 본딩될 수 있다. 그 외의 구조는 도 9 및 10을 참조하여 설명한 바와 동일/유사할 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 13을 참조하면, 본 예에 따른 반도체 패키지(1003)는 하부 재배선 기판(500) 상에 배치되며 캐버티 영역(CV)를 포함하는 연결 기판(950)을 더 포함할 수 있다. 제1 반도체 장치(700)는 상기 캐버티 영역(CV) 안에 배치될 수 있다. 상기 연결 기판(950)는 복수의 베이스층들(910)과 도전 구조체(920)를 포함할 수 있다. 베이스층들(910)은 절연 물질을 포함할 수 있다. 예를 들어, 베이스층들(910)은 탄소계 물질, 세라믹, 또는 폴리머를 포함할 수 있다. 상기 도전 구조체(920)는 연결 패드(921), 제 1 연결 비아(922), 연결 배선(923) 및 제 2 연결 비아(924)를 포함할 수 있다.
상기 연결 기판(950)은 상기 하부 재배선 기판(500)에 제 3 내부 연결 부재(305)에 의해 연결될 수 있다. 상기 연결 기판(950)과 상기 하부 재배선 기판(500) 사이에 언더필막(UF)이 개재될 수 있다. 상기 연결 기판(950)의 캐버티 영역(CV)의 내측벽과 상기 제1 반도체 장치(700) 사이의 공간은 제 1 몰딩 부재(MD1)으로 채워질 수 있다.
그 외의 구성은 도 9 및 도 10을 참조하여 설명한 바와 동일/유사할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 도 1 내지 도 13의 실시예들은 서로 조합될 수 있다.

Claims (20)

  1. 차례로 적층된 제 1 절연층과 제 1 하드마스크 패턴; 및
    상기 제 1 하드마스크 패턴과 상기 제 1 절연층을 관통하는 제 1 배선 패턴을 포함하고,
    상기 제 1 하드마스크 패턴은 상기 제 1 절연층과 식각 선택성을 가지는 절연 물질을 포함하고,
    상기 제 1 배선 패턴은 서로 일체형으로 연결된 비아 부분, 상기 비아 부분과 수직으로 중첩하는 제1 패드 부분, 및 상기 제1 패드 부분으로부터 연장되는 라인 부분을 포함하고,
    상기 제1 패드 부분의 하면의 레벨은 상기 라인 부분의 하면의 레벨보다 낮은 배선 구조체.
  2. 제 1 항에 있어서,
    상기 제 1 절연층 아래에 배치되는 제 2 하드마스크 패턴;
    상기 제 2 하드마스크 패턴 아래에 배치되는 제 2 절연층; 및
    상기 제 2 하드마스크 패턴과 상기 제 2 절연층을 관통하는 제 2 배선 패턴을 포함하며,
    상기 제 2 하드마스크 패턴과 상기 제 1 하드마스크 패턴은 각각 실리콘산화막을 포함하되,
    상기 제 2 하드마스크 패턴의 밀도는 상기 제 1 하드마스크 패턴의 밀도와 다른 배선 구조체.
  3. 제 1 항에 있어서,
    상기 제 1 절연층 아래에 배치되는 제 2 하드마스크 패턴;
    상기 제 2 하드마스크 패턴 아래에 배치되는 제 2 절연층; 및
    상기 제 2 하드마스크 패턴과 상기 제 2 절연층을 관통하는 제 2 배선 패턴을 포함하며,
    상기 제 2 하드마스크 패턴과 상기 제 1 하드마스크 패턴은 각각 실리콘산화막을 포함하되,
    상기 제 2 하드마스크 패턴 내의 실리콘 및 산소의 조성은 상기 제 1 마스크 패턴 내의 실리콘 및 산소의 조성과 다른 배선 구조체.
  4. 제 1 항에 있어서,
    상기 제 1 패드 부분과 상기 라인 부분의 상부면들은 상기 제 1 하드마스크 패턴의 상부면과 공면을 이루고,
    상기 제 1 패드 부분과 상기 라인 부분의 하면들 그리고 상기 비아 부분의 측면은 상기 제 1 절연층과 접하는 배선 구조체.
  5. 제 1 항에 있어서,
    상기 제1 패드 부분의 하면 및 상기 라인 부분의 하면의 레벨의 차이는 0.3㎛ 내지 0.8㎛ 인 배선 구조체.
  6. 제1항에 있어서,
    상기 제1 패드 부분의 두께는 상기 라인 부분의 두께의 1.1 배 내지 1.25배인 배선 구조체.
  7. 제1항에 있어서,
    상기 제 1 절연층은 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함하는 배선 구조체.
  8. 제1항에 있어서,
    상기 비아 부분의 측벽은 라운드진(rounded) 형상을 가지는 배선 구조체.
  9. 제1항에 있어서,
    상기 비아 부분의 측벽의 기울기는 상기 비아 부분의 바닥면으로부터 상기 비아의 상면에 이르기까지 감소하는 배선 구조체.
  10. 제1항에 있어서,
    상기 배선 패턴은 제2 패드 부분을 더 포함하고,
    상기 제2 패드 부분은 상기 라인 부분의 일단과 일체로 연결되고,
    상기 제2 패드 부분의 하면의 레벨은 상기 라인 부분의 하면의 레벨보다 낮은 배선 구조체.
  11. 제 1 재배선 기판 상의 제 1 반도체 장치; 및
    상기 제 1 반도체 장치와 상기 제 1 재배선 기판을 덮는 제 1 몰딩 부재를 포함하되,
    상기 제 1 재배선 기판은:
    차례로 적층된 제 1 절연층, 제 1 하드마스크 패턴, 제 2 절연층 및 제 2 하드마스크 패턴;
    상기 제 1 하드마스크 패턴과 상기 제 1 절연층을 관통하는 제 1 배선 패턴; 및
    상기 제 2 하드 마스크 패턴 및 상기 제 2 절연층을 관통하여 상기 제 1 배선 패턴과 연결되는 제 2 배선 패턴을 포함하고,
    상기 제 1 하드마스크 패턴과 상기 제 2 하드마스크 패턴은 각각 상기 제 1 절연층 및 상기 제 2 절연층과 식각 선택성을 가지는 절연 물질을 포함하고,
    상기 제 2 배선 패턴은 서로 일체형으로 연결된 비아 부분, 상기 비아 부분과 수직으로 중첩하는 패드 부분, 및 상기 패드 부분으로부터 연장되는 라인 부분을 포함하고,
    상기 패드부분의 폭은 상기 라인 부분의 폭보다 넓고,
    상기 패드 부분의 하면의 레벨은 상기 라인 부분의 하면의 레벨보다 낮은 반도체 패키지.
  12. 제 11 항에 있어서,
    상기 제 1 하드마스크 패턴과 상기 제 2 하드마스크 패턴은 각각 실리콘산화막을 포함하되,
    상기 제 2 하드마스크 패턴의 밀도는 상기 제 1 하드마스크 패턴의 밀도와 다른 반도체 패키지.
  13. 제 11 항에 있어서,
    상기 제 1 하드마스크 패턴과 상기 제 2 하드마스크 패턴은 각각 실리콘산화막을 포함하되,
    상기 제 2 하드마스크 패턴 내의 실리콘 및 산소의 조성은 상기 제 1 마스크 패턴 내의 실리콘 및 산소의 조성과 다른 반도체 패키지.
  14. 제 11 항에 있어서,
    상기 제 1 패드 부분과 상기 제 1 라인 부분의 상부면들은 상기 제 2 하드마스크 패턴의 상부면과 공면을 이루고,
    상기 제 1 패드 부분과 상기 제 1 라인 부분의 하면들 그리고 상기 제 1 비아 부분의 측면은 상기 제 2 절연층과 접하는 반도체 패키지.
  15. 제11항에 있어서,
    상기 제 1 몰딩 부재 상의 제 2 재배선 기판; 및
    상기 제 1 몰딩 부재를 관통하여 상기 제 1 재배선 기판과 상기 제 2 재배선 기판을 연결시키는 몰드비아를 더 포함하되,
    상기 제 2 재배선 기판은:
    차례로 적층된 제 3 절연층과 제 3 하드마스크 패턴; 및
    상기 제 3 하드마스크 패턴과 상기 제 3 절연층을 관통하는 제 3 배선 패턴을 포함하고,
    상기 제 3 배선 패턴은 서로 일체형으로 연결된 제 2 비아 부분, 상기 제 2 비아 부분과 수직으로 중첩하는 제2 패드 부분, 및 상기 제2 패드 부분으로부터 연장되는 제 2 라인 부분을 포함하고, 상기 제2 패드 부분의 하면의 레벨은 상기 제 2 라인 부분의 하면의 레벨보다 낮은 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 제 1 하드마스크 패턴, 상기 제 2 하드마스크 패턴 및 상기 제 3 하드마스크 패턴은 각각 서로 다른 밀도를 가지는 반도체 패키지.
  17. 제 15 항에 있어서,
    상기 제 1 하드마스크 패턴, 상기 제 2 하드마스크 패턴 및 상기 제 3 하드마스크 패턴은 각각 서로 다른 조성의 실리콘과 산소를 포함하는 반도체 패키지.
  18. 제 1 재배선 기판 상의 제 1 반도체 장치; 및
    상기 제 1 반도체 장치와 상기 제 1 재배선 기판을 덮는 제 1 몰딩 부재를 포함하되,
    상기 제 1 재배선 기판은:
    차례로 적층된 제 1 절연층, 제 1 하드마스크 패턴, 제 2 절연층 및 제 2 하드마스크 패턴;
    상기 제 1 하드마스크 패턴과 상기 제 1 절연층을 관통하는 제 1 배선 패턴; 및
    상기 제 2 하드 마스크 패턴 및 상기 제 2 절연층을 관통하여 상기 제 1 배선 패턴과 연결되는 제 2 배선 패턴을 포함하고,
    상기 제 2 하드마스크 패턴과 상기 제 1 하드마스크 패턴은 각각 실리콘산화막을 포함하되,
    상기 제 2 하드마스크 패턴의 밀도는 상기 제 1 하드마스크 패턴의 밀도와 다른 반도체 패키지.
  19. 제 18 항에 있어서
    상기 제 2 배선 패턴은 서로 일체형으로 연결된 비아 부분, 상기 비아 부분과 수직으로 중첩하는 패드 부분, 및 상기 패드 부분으로부터 연장되는 라인 부분을 포함하고,
    상기 패드 부분의 폭은 상기 라인 부분의 폭보다 넓고,
    상기 패드 부분의 하면의 레벨은 상기 라인 부분의 하면의 레벨보다 낮은 반도체 패키지.
  20. 제 18 항에 있어서,
    상기 제 1 하드 마스크 패턴과 상기 제 2 하드 마스크 패턴은 각각 서로 다른 조성의 실리콘과 산소를 포함하는 반도체 패키지.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
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KR20230032587A (ko) * 2021-08-31 2023-03-07 삼성전자주식회사 반도체 패키지

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3399252B2 (ja) 1996-10-03 2003-04-21 ソニー株式会社 半導体装置の製造方法
JP3309783B2 (ja) 1997-10-31 2002-07-29 日本電気株式会社 半導体装置の製造方法
US6265780B1 (en) 1998-12-01 2001-07-24 United Microelectronics Corp. Dual damascene structure for the wiring-line structures of multi-level interconnects in integrated circuit
JP2001168191A (ja) 1999-12-13 2001-06-22 Matsushita Electronics Industry Corp 半導体装置及びその製造方法
US6962771B1 (en) 2000-10-13 2005-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dual damascene process
JP2002252222A (ja) 2001-02-22 2002-09-06 Nec Corp 半導体装置の製造方法、及び半導体装置
JP2006179515A (ja) * 2004-12-20 2006-07-06 Oki Electric Ind Co Ltd 半導体素子の製造方法、及びエッチング方法
KR100744247B1 (ko) 2005-12-28 2007-07-30 동부일렉트로닉스 주식회사 구리 배선 형성 방법
KR100940673B1 (ko) 2007-10-15 2010-02-10 주식회사 동부하이텍 반도체소자의 제조방법
US8026608B2 (en) * 2009-03-24 2011-09-27 General Electric Company Stackable electronic package
US9449935B1 (en) 2015-07-27 2016-09-20 Inotera Memories, Inc. Wafer level package and fabrication method thereof
JP6814698B2 (ja) * 2017-06-05 2021-01-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US11494682B2 (en) * 2017-12-29 2022-11-08 Intel Corporation Quantum computing assemblies
US11574872B2 (en) * 2019-12-18 2023-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same

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