JPH02186669A - 強誘電体集積回路装置 - Google Patents
強誘電体集積回路装置Info
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- JPH02186669A JPH02186669A JP1005814A JP581489A JPH02186669A JP H02186669 A JPH02186669 A JP H02186669A JP 1005814 A JP1005814 A JP 1005814A JP 581489 A JP581489 A JP 581489A JP H02186669 A JPH02186669 A JP H02186669A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体集積回路装置基板上に強誘電体素子を配
して成る強誘電体集積回路装置に関する［従来の技術］ 従来、強誘電体集積回路装置は、半導体集積回路装置基
板上に直接又は０ＶＤＳｉ０２膜等の無機質ガラス膜等
を介して強誘電体素子が配されて［発明が解決しようと
する課題］ しかし、上記従来技術によると、強誘電体素子は、動作
時に機械的変形を伴い、ひいては半導体集積回路装置基
板に応力を印加し、半導体素子特性を変動させたり、劣
化させたりすると云う課題があった。
して成る強誘電体集積回路装置に関する［従来の技術］ 従来、強誘電体集積回路装置は、半導体集積回路装置基
板上に直接又は０ＶＤＳｉ０２膜等の無機質ガラス膜等
を介して強誘電体素子が配されて［発明が解決しようと
する課題］ しかし、上記従来技術によると、強誘電体素子は、動作
時に機械的変形を伴い、ひいては半導体集積回路装置基
板に応力を印加し、半導体素子特性を変動させたり、劣
化させたりすると云う課題があった。
本発明は、かかる従来技術の課題を解決し、半導体集積
回路装置基板上に形成する強誘電体素子の動作時の変位
に伴う半導体集積回路装置基板への応力印加の無い強誘
電体集積回路装置を提供する事を目的とする。
回路装置基板上に形成する強誘電体素子の動作時の変位
に伴う半導体集積回路装置基板への応力印加の無い強誘
電体集積回路装置を提供する事を目的とする。
［課題を解決するための手段］
上記課題を解決するために、本発明は、強誘電体集積回
路装置に関し、半導体集積回路装置基板上にポリイミド
膜等の樹脂膜を介して強誘電体素子を配する手段をとる
。
路装置に関し、半導体集積回路装置基板上にポリイミド
膜等の樹脂膜を介して強誘電体素子を配する手段をとる
。
［実施例］
以下、実施例により本発明を詳述する。
第１図は本発明の一実施例を示す強誘電体集積回路装置
の要部の断面図である。すなわち、Ｓｉ基板１．フィー
ルド醸化膜２．拡散層３．ゲート酸化膜４．ゲート電極
５及び層間絶縁膜としての０ＶＤＳｉＯ２１ｐ％６等か
ら成るＭ ＯＳ ９ Ｆ Ｅ Ｔ半導体装置基板上には
、第１のポリイミド膜７を介して、第１の引出し電極８
が形成され、該第１の引出し電極８０表面には強誘電体
膜９が形成され、該強誘電体膜９の表面には第２の引出
し電極１０が形成され、更に、その表面には第２のポリ
イミド膜１１がオーバー・コート膜として形成されて成
る。
の要部の断面図である。すなわち、Ｓｉ基板１．フィー
ルド醸化膜２．拡散層３．ゲート酸化膜４．ゲート電極
５及び層間絶縁膜としての０ＶＤＳｉＯ２１ｐ％６等か
ら成るＭ ＯＳ ９ Ｆ Ｅ Ｔ半導体装置基板上には
、第１のポリイミド膜７を介して、第１の引出し電極８
が形成され、該第１の引出し電極８０表面には強誘電体
膜９が形成され、該強誘電体膜９の表面には第２の引出
し電極１０が形成され、更に、その表面には第２のポリ
イミド膜１１がオーバー・コート膜として形成されて成
る。
第２図は本発明の他の実施例を示す強誘電体集積回路装
置の要部の断面図である。すなわち、ＳｉＭ板２１．フ
ィールド醸化膜２２．拡散層２６、ゲート酸化１１ｐ
２４ ＋ゲート電極２５及び０ＶＤＳｉｎ２膜２６から
成るＭＯ８型ＦＥＴ半導体装置基板上には、第１のポリ
イミド膜２７が形成され、該第１のポリイミド膜２７上
に第１の引出し電極２８及び第２の引出し電極５０が形
成され、該第１の引出し電極２８と第２の引出し電極６
゜のギヤノブ間を埋める形で強誘電体膜２９が形成され
、更にその上にオーバー・コート膜として第２のポリイ
ミド膜６１が形成されて成る。
置の要部の断面図である。すなわち、ＳｉＭ板２１．フ
ィールド醸化膜２２．拡散層２６、ゲート酸化１１ｐ
２４ ＋ゲート電極２５及び０ＶＤＳｉｎ２膜２６から
成るＭＯ８型ＦＥＴ半導体装置基板上には、第１のポリ
イミド膜２７が形成され、該第１のポリイミド膜２７上
に第１の引出し電極２８及び第２の引出し電極５０が形
成され、該第１の引出し電極２８と第２の引出し電極６
゜のギヤノブ間を埋める形で強誘電体膜２９が形成され
、更にその上にオーバー・コート膜として第２のポリイ
ミド膜６１が形成されて成る。
尚、０ＶＤＳｉ０２膜６及び２６はｊ−間絶縁膜であり
、８ｇ１のポリイミド膜７及び２７でこれに代替しても
良い。本発明の必要条件は、第１のポリイミド膜７及び
２７等の樹脂膜を介して強訴電体素子を形成する事であ
り、第２のポリイミド膜１１及び６１は必ずしも樹脂膜
である必要はなくＣ！ Ｖ Ｄ Ｓ ｉ ３ＬＮ ４膜
等他の無機質のオーバー・コート膜であっても良く、又
、無（ても良いが、本例の如き＋１．ｆ成であるのが望
ましい。又、電極材料は高融点金属のシリサイド膜や窒
化膜あるいは、ＡＩ−、Ｏｕ、Ａｇ等の膜が一層又は多
ハリにて形成される。更に、強誘電体膜９及び２９等は
チタン順バリウムや鉛−ジルコニウム−チタン酸化物（
ＰＺＴ）あるいは、鉛−ランタン−ジルコニウム−チタ
ン酸化物（ＰＬＺＴ）やモリブデン酸がトリウム等の高
い誘′心率の材料であり、これら強誘電体膜は、たとえ
分極に至らなくとも電圧印加により格子歪を起こし、変
位するのが通例であり、該変位による半導体装置基板へ
の応力（ストレス）印加を第１のポリイミド膜７及び１
７等の樹脂膜は緩和する作用がある。
、８ｇ１のポリイミド膜７及び２７でこれに代替しても
良い。本発明の必要条件は、第１のポリイミド膜７及び
２７等の樹脂膜を介して強訴電体素子を形成する事であ
り、第２のポリイミド膜１１及び６１は必ずしも樹脂膜
である必要はなくＣ！ Ｖ Ｄ Ｓ ｉ ３ＬＮ ４膜
等他の無機質のオーバー・コート膜であっても良く、又
、無（ても良いが、本例の如き＋１．ｆ成であるのが望
ましい。又、電極材料は高融点金属のシリサイド膜や窒
化膜あるいは、ＡＩ−、Ｏｕ、Ａｇ等の膜が一層又は多
ハリにて形成される。更に、強誘電体膜９及び２９等は
チタン順バリウムや鉛−ジルコニウム−チタン酸化物（
ＰＺＴ）あるいは、鉛−ランタン−ジルコニウム−チタ
ン酸化物（ＰＬＺＴ）やモリブデン酸がトリウム等の高
い誘′心率の材料であり、これら強誘電体膜は、たとえ
分極に至らなくとも電圧印加により格子歪を起こし、変
位するのが通例であり、該変位による半導体装置基板へ
の応力（ストレス）印加を第１のポリイミド膜７及び１
７等の樹脂膜は緩和する作用がある。
［発明の効果］
本発明により、半導体集積回路装置基板上に形成する強
誘電体素子の動作時の変位に伴う半導体集積回路装置の
特性変動や劣化の無い強誘電体集積回路装置が提供でき
る効果がある。
誘電体素子の動作時の変位に伴う半導体集積回路装置の
特性変動や劣化の無い強誘電体集積回路装置が提供でき
る効果がある。
６・・・・・・・・・拡散層
４・・・・・・・・・ゲー）［化膜
５・・・・・・・・・ケート電極
６・・・・・・・・・０ＶＤＳｉ０２膜７・・・・・・
・・・第１ ポリ イ ミ ド膜８・・・・・・・・・
第１の引出し電極９・・・・・・・強誘電体ｊ摸 、６０・・・・・・第２の引出し電極 、６１・・・・・・第２のポリイミド膜以上
・・・第１ ポリ イ ミ ド膜８・・・・・・・・・
第１の引出し電極９・・・・・・・強誘電体ｊ摸 、６０・・・・・・第２の引出し電極 、６１・・・・・・第２のポリイミド膜以上
第１図及び第２図は、本発明の実施例を示す。
半導体装置基板上に強誘電体素子を形成した装置の要部
の断面図である。 １．１１・・・・・・・・・Ｓ１基板
の断面図である。 １．１１・・・・・・・・・Ｓ１基板
Claims (1)
- 半導体集積回路装置基板上にはポリイミド膜等の樹脂膜
を介して強誘電体素子が配されて成る事を特徴とする強
誘電体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1005814A JPH02186669A (ja) | 1989-01-12 | 1989-01-12 | 強誘電体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1005814A JPH02186669A (ja) | 1989-01-12 | 1989-01-12 | 強誘電体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02186669A true JPH02186669A (ja) | 1990-07-20 |
Family
ID=11621551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1005814A Pending JPH02186669A (ja) | 1989-01-12 | 1989-01-12 | 強誘電体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02186669A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992002955A1 (en) * | 1990-08-07 | 1992-02-20 | Seiko Epson Corporation | Semiconductor device |
| WO1992002956A1 (en) * | 1990-08-07 | 1992-02-20 | Seiko Epson Corporation | Semiconductor device and its manufacturing method |
| WO1992006498A1 (en) * | 1990-09-28 | 1992-04-16 | Seiko Epson Corporation | Semiconductor device |
| US5273927A (en) * | 1990-12-03 | 1993-12-28 | Micron Technology, Inc. | Method of making a ferroelectric capacitor and forming local interconnect |
| US5902131A (en) * | 1997-05-09 | 1999-05-11 | Ramtron International Corporation | Dual-level metalization method for integrated circuit ferroelectric devices |
| US20160086960A1 (en) * | 2014-09-22 | 2016-03-24 | Texas Instruments Incorporated | Low-Temperature Passivation of Ferroelectric Integrated Circuits for Enhanced Polarization Performance |
| US9846664B2 (en) | 2010-07-09 | 2017-12-19 | Cypress Semiconductor Corporation | RFID interface and interrupt |
-
1989
- 1989-01-12 JP JP1005814A patent/JPH02186669A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992002955A1 (en) * | 1990-08-07 | 1992-02-20 | Seiko Epson Corporation | Semiconductor device |
| WO1992002956A1 (en) * | 1990-08-07 | 1992-02-20 | Seiko Epson Corporation | Semiconductor device and its manufacturing method |
| WO1992006498A1 (en) * | 1990-09-28 | 1992-04-16 | Seiko Epson Corporation | Semiconductor device |
| US5475248A (en) * | 1990-09-28 | 1995-12-12 | Ramtron International Corporation | Semiconductor device with a conductive reaction-preventing film |
| US5273927A (en) * | 1990-12-03 | 1993-12-28 | Micron Technology, Inc. | Method of making a ferroelectric capacitor and forming local interconnect |
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| US11495607B2 (en) | 2014-09-22 | 2022-11-08 | Texas Instruments Incorporated | Low-temperature passivation of ferroelectric integrated circuits for enhanced polarization performance |
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