JP2016100416A - 不揮発性記憶装置 - Google Patents

不揮発性記憶装置 Download PDF

Info

Publication number
JP2016100416A
JP2016100416A JP2014234951A JP2014234951A JP2016100416A JP 2016100416 A JP2016100416 A JP 2016100416A JP 2014234951 A JP2014234951 A JP 2014234951A JP 2014234951 A JP2014234951 A JP 2014234951A JP 2016100416 A JP2016100416 A JP 2016100416A
Authority
JP
Japan
Prior art keywords
layer
metal
metal layer
silicon
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014234951A
Other languages
English (en)
Other versions
JP6386349B2 (ja
Inventor
春海 関
Harumi Seki
春海 関
石川 貴之
Takayuki Ishikawa
貴之 石川
章輔 藤井
Akisuke Fujii
章輔 藤井
真澄 齋藤
Masumi Saito
真澄 齋藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2014234951A priority Critical patent/JP6386349B2/ja
Priority to US14/944,568 priority patent/US20160141493A1/en
Publication of JP2016100416A publication Critical patent/JP2016100416A/ja
Application granted granted Critical
Publication of JP6386349B2 publication Critical patent/JP6386349B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20Multistable switching devices, e.g. memristors
    • H10N70/24Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/821Device geometry
    • H10N70/826Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/841Electrodes
    • H10N70/8416Electrodes adapted for supplying ionic species
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/881Switching materials
    • H10N70/883Oxides or nitrides
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/881Switching materials
    • H10N70/883Oxides or nitrides
    • H10N70/8833Binary metal oxides, e.g. TaOx
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/881Switching materials
    • H10N70/884Other compounds of groups 13-15, e.g. elemental or compound semiconductors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B63/00Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B63/00Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays

Landscapes

  • Semiconductor Memories (AREA)

Abstract

【課題】安定な動作が可能な不揮発性記憶装置を提供する。【解決手段】実施形態によれば、不揮発性記憶装置は、第1金属層と、第2金属層と、第1〜第3層と、を含む。前記第1金属層は、Al、Ni、Ti、Co、Mg、Cr、Mn、Zn及びInよりなる群から選択された少なくとも1つの第1金属を含む。前記第2金属層は、Ag、Cu、Fe、Sn、Pb及びBiよりなる群から選択された少なくとも1つの第2金属を含む。前記第1層は、前記第1金属層と前記第2金属層との間に設けられ、第1酸化物を含む。前記第2層は、前記第1層と前記第2金属層との間に設けられ、第2酸化物を含む。前記第3層は、前記第1層と前記第2層との間に設けられ、シリコン酸化物、シリコン窒化物及びシリコン酸窒化物のいずれかを含む。【選択図】図1

Description

本発明の実施形態は、不揮発性記憶装置に関する。
不揮発性記憶装置として、クロスポイント型の抵抗変化型メモリがある。このような不揮発性記憶装置において、動作時に迷走電流が発生し、動作が不安定になる場合がある。
特開2013−125903号公報
本発明の実施形態は、安定な動作が可能な不揮発性記憶装置を提供する。
本発明の実施形態によれば、不揮発性記憶装置は、第1金属層と、第2金属層と、第1〜第3層と、を含む。前記第1金属層は、Al、Ni、Ti、Co、Mg、Cr、Mn、Zn及びInよりなる群から選択された少なくとも1つの第1金属を含む。前記第2金属層は、Ag、Cu、Fe、Sn、Pb及びBiよりなる群から選択された少なくとも1つの第2金属を含む。前記第1層は、前記第1金属層と前記第2金属層との間に設けられ、第1酸化物を含む。前記第2層は、前記第1層と前記第2金属層との間に設けられ、第2酸化物を含む。前記第3層は、前記第1層と前記第2層との間に設けられ、シリコン酸化物、シリコン窒化物及びシリコン酸窒化物のいずれかを含む。
第1の実施形態に係る不揮発性記憶装置を示す模式的断面図である。 図2(a)〜図2(f)は、第1の実施形態に係る不揮発性記憶装置の動作を示す模式図である。 第1の実施形態に係る不揮発性記憶装置の特性を示す模式図である。 図4(a)〜図4(d)は、第2の実施形態に係る不揮発性記憶装置を例示する模式的斜視図である。 第2の実施形態に係る不揮発性記憶装置を示す模式的平面図である。 第2の実施形態に係る別の不揮発性記憶装置を示す模式的断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1の実施形態)
図1は、第1の実施形態に係る不揮発性記憶装置を例示する模式的断面図である。
図1に示すように、本実施形態に係る不揮発性記憶装置110は、積層体10を含む。積層体10は、第1金属層11と、第2金属層12と、第1層21と、第2層22と、第3層30と、を含む。
第1金属層11と第2金属層12との間に、第1層21が設けられる。第1層21と第2金属層12との間に第2層22が設けられる。第1層21と第2層22との間に第3層30が設けられる。この例では、第1層21は、第1金属層11と接し、第3層30と接している。そして、第2層22は、第2金属層12と第3層30と接している。
第2層22から第1層21に向かう積層方向をZ軸方向とする。Z軸方向に対して垂直な1つの方向をX軸方向とする。Z軸方向とX軸方向とに対して垂直な方向をY軸方向とする。
第1金属層11は、Z軸方向において、第2金属層12と離間している。第1金属層11及び第2金属層12には、イオン化し易い金属が用いられる。
例えば、第1金属層11は、第1金属を含む。第1金属は、Ag、Cu、Al、Ni、Ti、Co、Mg、Cr、Mn、Fe、Zn、Sn、In、Pb及びBiよりなる群から選択された少なくとも1つを含む。
例えば、第2金属層12は、第2金属を含む。第2金属は、Ag、Cu、Al、Ni、Ti、Co、Mg、Cr、Mn、Fe、Zn、Sn、In、Pb及びBiよりなる群から選択された少なくとも1つを含む。
第1層21は、第1材料を含む。第1材料は、第1酸化物、及び、シリコンのいずれかである。
第2層22は、第2材料を含む。第2材料は、第2酸化物、及び、シリコンのいずれかである。第2酸化物は、第1酸化物と同じでも良く、異なっても良い。
第1層21は、例えば、第1可変抵抗層である。例えば、第1層21に印加される電圧により、第1層21の電気抵抗は、抵抗が低い状態(低抵抗状態)と、低抵抗状態よりも抵抗が高い状態(高抵抗状態)と、の間で遷移する。
第2層22は、例えば、第2可変抵抗層である。例えば、第2層22に印加される電圧により、第2層22の電気抵抗は、抵抗が低い状態(低抵抗状態)と、低抵抗状態よりも抵抗が高い状態(高抵抗状態)と、の間で遷移する。
第3層30は、シリコン酸化物、シリコン窒化物及びシリコン酸窒化物のいずれかを含む。第3層30は、例えば、第1層21と第2層22との間においける金属元素の拡散を抑制する。
後述するように、第1金属層11と第2金属層12との間に、電圧を印加することにより、例えば、第1層21及び第2層22中のそれぞれに電流経路(フィラメント)が形成される。これにより、積層体10の電気抵抗が変化する。
本実施形態においては、例えば、第1金属層11の第1金属と、第1層21に含まれる元素と、の間の結合エネルギーは、第2金属層12の第2金属と、第2層22に含まれる元素と、の間の結合エネルギーよりも高く設定される。これにより、第1層21中に形成されるフィラメントの安定性は、第2層22中に形成されるフィラメントの安定性よりも高くなる。
例えば、第1層21の第1材料が第1酸化物を含み、第2層22の第2材料が第2酸化物を含むとき、第1金属層11の第1金属と、酸素と、の間の結合エネルギーは、第2金属層12の第2金属と、酸素と、の間の結合エネルギーよりも高く設定される。
例えば、第1材料が第1酸化物を含み第2材料がシリコンを含むとき、第1金属と酸素との間の結合エネルギーは、第2金属とシリコンとの間の結合エネルギー(シリサイドの結合エネルギー)よりも高く設定される。
例えば、第1材料がシリコンを含み第2材料が第2酸化物を含むとき、第1金属とシリコンとの間の結合エネルギー(シリサイドの結合エネルギー)は、第2金属と酸素との間の結合エネルギーよりも高く設定される。
例えば、第1材料がシリコンを含み第2材料がシリコンを含むとき、第1金属とシリコンとの間の結合エネルギーは、第2金属とシリコンとの間の結合エネルギーよりも高く設定される。
これにより、第2層22中に形成されるフィラメントは、比較的短時間で消失する。一方、第1層21中に形成されるフィラメントは、長時間存続する。すなわち、第1層21の電気抵抗の状態(低抵抗状態)は、長期間継続し、安定である。第2層22の電気抵抗の状態(低抵抗状態)は、短期間で消失する。
例えば、第1層21の第1材料が第1酸化物を含み、第2層22の第2材料が第2酸化物を含むとき(第1の構成)、第1金属層11の第1金属は、Al、Ni、Ti、Co、Mg、Cr、Mn、Zn及びInよりなる群から選択され、第2金属層12の第2金属は、Ag、Cu、Fe、Sn、Pb及びBiよりなる群から選択される。
例えば、第1材料がシリコンを含み第2材料がシリコンを含むとき(第2の構成)、第1金属層11の第1金属は。Ti、Co及びCrよりなる群から選択され、第2金属層12の第2金属は、Ag、Cu、Al、Ni、Mg、Mn、Fe、Zn、Sn、In、Pb及びBiよりなる群から選択される。
例えば、第1材料が第1酸化物を含み第2材料がシリコンを含むとき(第3の構成)、第1金属層11の第1金属は、Al、Ni、Ti、Co、Mg、Cr、Mn、Zn及びInよりなる群から選択され、第2金属層12の第2金属は、Ag、Cu、Al、Ni、Mg、Mn、Fe、Zn、Sn、In、Pb及びBiよりなる群から選択される。
例えば、第1材料がシリコンを含み第2材料が第2酸化物を含むとき(第4の構成)、第1金属層11の第1金属は、Ti、Co及びCrよりなる群から選択され、第2金属層12の第2金属は、Ag、Cu、Fe、Sn、Pb及びBiよりなる群から選択される。
図2(a)〜図2(f)は、第1の実施形態に係る不揮発性記憶装置の動作を例示する模式図である。
図2(a)及び図2(b)は、セット動作SOを例示している。図2(c)及び図2(d)は、リセット動作RSOを例示している。図2(e)及び図2(f)は、読み出し動作ROを例示している。
図2(a)に示すように、第2金属層12に対して正の第1パルス(Vset電圧パルス、第1電圧)を第1金属層11に印加する。この動作がセット動作SO(第1動作)に相当する。第1金属層11に含まれる第1金属は、イオン化し易い。第1金属がイオン化し、イオン化した第1金属は、第1パルスにより形成された電界により、第1層21中に移動する。すなわち、第1金属層11に含まれる第1金属(例えばNi)の一部が、第1層21中に移動(例えば、拡散)する。第1層21中に、第1金属によるフィラメントが形成される。このフィラメント(第1電流経路51)は、第1金属層11から第3層30に向かって延び、例えば、第3層30に到達する。これにより、第1層21に第1電流経路51(フィラメント)が形成される。第1金属の拡散は、第3層30により抑制される。これにより、第1電流経路51は、第2層22中には実質的に侵入しない。
図2(b)に示すように、第1パルスを除去した後においても、第1電流経路51は、存続する。すなわち、第1電流経路51の保持時間は、長い。このようなセット動作SOにより、第1層21中に第1電流経路51が形成される。これにより、積層体10は、セット状態SS(低抵抗状態)となる。
図2(c)に示すように、第2金属層12に対して負の第2パルス(Vreset電圧パルス、第2電圧)を第1金属層11に印加する。例えば、第1金属層11を接地電位に設定し、正の電圧を第2金属層12に印加しても良い。この動作がリセット動作RSO(第2動作)に相当する。この第2パルスにより、第1層21中の第1金属は、第1金属層11に戻る。これにより、第1層21に形成された第1電流経路51は、第3層30から離間する。または、実質的に消失する。
一方、第2金属層12に含まれる第2金属は、イオン化し易い。第2金属がイオン化し、イオン化した第2金属は、第2パルスにより形成された電界により、第2層22中に移動する。すなわち、第2パルスにより、第2金属層12に含まれる第2金属(例えばCu)の一部が、第2層22中に移動(例えば、拡散)する。第2層22中に、第2金属によるフィラメントが形成される。このフィラメント(第2電流経路52)は、第2金属層12から第3層30に向かって延び、例えば、第3層30に到達する。これにより、第2層22に第2電流経路52(フィラメント)が形成される。第2金属の拡散は、第3層30により抑制される。これにより、第2電流経路52は、第1層21中には実質的に侵入しない。
第2金属と、第2層22中に含まれる元素(酸素またはシリコン)と、の結合エネルギーは、低く設定されている。このため、第2金属によるフィラメントは消失し易い。第2パルスの印加が終了した後に第2電流経路52が存続する第2時間は、第1パルスの印加が終了した後に第1電流経路51が存続する第1時間よりも短い。
このため、図2(d)に示すように、第2パルスを除去した直後において、第2電流経路52は、第3層30から離間する。第2電流経路52は、例えば、実質的に消失する。すなわち、第2電流経路52の保持時間は、短い。これにより、積層体10は、リセット状態RS(高抵抗状態)となる。
図2(e)は、積層体10がセット状態SSのときの読み出し動作ROを例示している。第2金属層12に対して負の第3電圧(Vread電圧)を第1金属層11に印加する。第3電圧の絶対値は、第2パルスの電圧(第2電圧)の絶対値よりも小さい。第3電圧は、第1層21中に形成されている第1電流経路51を実質的に変化させない値に設定される。このよう第3電圧を印加することで、第2層22中に第2電流経路52が形成される。この状態において、第1金属層11と第2金属層12との間の電気抵抗を検出する。この電気抵抗は、低い。
一方、図2(f)は、積層体10がリセット状態RSのときの読み出し動作ROを例示している。このときも、第2金属層12に対して負の第3電圧(Vread電圧)を第1金属層11に印加する。第3電圧の絶対値が小さいため、第2層22中には、実質的に第2電流経路52が形成されない。この状態において、第1金属層11と第2金属層12との間の電気抵抗を検出する。この電気抵抗は、高い。すなわち、積層体10がリセット状態RSのときの電気抵抗は、積層体10がセット状態SSのときの電気抵抗よりも高い。
このように、第2金属層12に対して正の第1電圧(第1パルス、Vset電圧)を第1金属層11に印加した後の第1金属層11と第2金属層12との間の電気抵抗は、低抵抗状態の第1抵抗である。すなわち、セット状態SSが形成される。
第2金属層12に対して負の第2電圧(第2パルス、Vreset電圧)を第1金属層11に印加した後の第1金属層11と第2金属層12との間の電気抵抗は、高抵抗状態の第2抵抗である。第2抵抗は、上記の第1抵抗よりも高い。すなわち、リセット状態RSが形成される。
そして、第2金属層12に対して負であり絶対値が第2電圧よりも小さい第3電圧(Vread電圧)を第1金属層11に印加することで、積層体10の電気抵抗(第1金属層11と第2金属層12との間の電気抵抗)が検出される。
このようなセット状態SSを、例えば”1”状態に対応させる。リセット状態RSを、例えば”0”状態に対応させる。このような状態を用いることで、不揮発性記憶装置110において、積層体10に情報を記憶させることができる。実施形態において、セット状態SS及びリセット状態RSの組と、”1”状態及び”0”状態の組と、の関係は、逆でも良い。
図2(b)及び図2(d)に関して説明したように、電圧パルスの印加の終了後においては、第2層22には、第2電流経路52は実質的に存在しない。このため、セット状態SS及びリセット状態RSの両方の状態において、第2層22は高抵抗状態である。これにより、積層体10に意図しない電圧(例えば迷走電流の原因となる電圧)が印加された場合においても、状態を安定して維持できる。第2層22は、例えば、整流機能を有すると見なしても良い。
積層体10は、例えば、クロスポイント型メモリに応用される。積層体10において、書き込み動作(セット動作SO)、読み出し動作RO、消去動作(リセット動作RSO)が行われる。このときに、迷走電流が生じる場合がある。本実施形態においては、迷走電流の影響が抑制され、安定した動作が可能である。本実施形態によれば、安定な動作が可能な不揮発性記憶装置を提供することができる。
図3は、第1の実施形態に係る不揮発性記憶装置の特性を例示する模式図である。
図3の横軸は、第1金属層11と第2金属層12との間に印加される印加電圧Vapである。縦軸は、第1金属層11と第2金属層12との間に流れる電流Ipである。印加電圧Vapは、第2金属層12を基準としている。Vset電圧は、正であり、Vreset電圧及びVread電圧は、負である。正の電圧(電位)の導体から、負の電圧(電位)の導体に向かって、電流が流れる。
Vset電圧を印加する(矢印A1)と、低抵抗状態(セット状態SS)が生じる。これが書き込み動作に対応する。印加電圧Vapを減少させ(矢印A2)、印加電圧Vapが負となると、積層体10(第2層22)が低抵抗状態となる変化が生じる(矢印A3)。このときに、低抵抗状態の読み出しが可能になる。さらに、印加電圧Vapを減少させる(負電圧の絶対値を大きくする)と、高抵抗状態(リセット状態RS)に遷移する(矢印A4)。これにより、低抵抗状態が消去される。
読み出し電圧Vreadは、低抵抗状態に遷移する電圧(Vset電圧)と、高抵抗状態に遷移する電圧(Vreset電圧)と、の間に設定する。読み出し電圧Vreadを除去すると、第2層22は、自発的に高抵抗状態に戻る。これにより、積層体10は高抵抗状態となる。
実施形態においては、書き込み動作、読み出し動作、及び、消去動作時において、電流の回り込みによって非選択セルで発生するリーク電流(迷走電流)を低減することができる。例えば、矢印A3の変化(第2層22が低抵抗状態となる変化)が生じる電圧は、0.5×VresetとVreadとの間に位置することが好ましい。これにより、例えば、非選択セルにリセットの電圧の半分が印加される場合(いわゆる半選択状態)の迷走電流が抑制できる。
実施形態において、第2層22に形成される第2電流経路52は、第2金属層12に含まれる第2金属に由来する。印加される電圧に応じて、第2金属に基づく第2電流経路52が制御できる。第2層22に含まれる第2酸化物は、第2酸化物における酸素と結合した金属元素以外の金属元素を含まないことが好ましい。。これにより、第2電流経路52の制御性が高まる。第2層22に含まれる第2酸化物が、酸化ハフニウムであるとき、第2酸化物は、ハフニウムを除く他の金属元素を含まないことが好ましい。第2層22に含まれる第2酸化物が、酸化アルミニウムであるとき、第2酸化物は、アルミニウムを除く他の金属元素を含まないことが好ましい。第2層22に含まれる第2酸化物が、酸化チタンであるとき、第2酸化物は、チタンを除く他の金属元素を含まないことが好ましい。以下同様に第2層22に含まれる第2酸化物が、酸化ジルコニウム、酸化タンタル、酸化鉄であるとき、それぞれジルコニウム、タンタル、鉄を含まないことが好ましい。第2酸化物における他の金属の濃度は、例えば5%以下である。1%未満でも良い。
第2層22としてシリコン(例えばポリシリコンなど)を用いる場合も、第2層22は、金属元素を含まないことが好ましい。これにより、第2電流経路52の制御性が高まる。第2層22における金属元素の濃度は、例えば5%以下である。1%未満でも良い。
第1層21の第1酸化物は、第1酸化物における酸素と結合した金属元素以外の金属元素を含まないことが好ましい。これにより、第1電流経路51の制御性が高まる。第1酸化物が、酸化ハフニウムであるとき、第1酸化物は、ハフニウムを除く他の金属元素を含まないことが好ましい。第1層21に含まれる第1酸化物が、酸化アルミニウムであるとき、第1酸化物は、アルミニウムを除く他の金属元素を含まないことが好ましい。第1層21に含まれる第1酸化物が、酸化チタンであるとき、第1酸化物は、チタンを除く他の金属元素を含まないことが好ましい。以下同様に第1層21に含まれる第1酸化物が、酸化ジルコニウム、酸化タンタル、酸化鉄であるとき、それぞれジルコニウム、タンタル、鉄を含まないことが好ましい。第1酸化物における他の金属の濃度は、例えば5%以下である。1%未満でも良い。
実施形態において、第2パルスの印加が終了した後に第2電流経路52が存続する第2時間は、例えば、100マイクロ秒以下である。第2時間が短いと、動作が高速になる。
実施形態において、例えば、第1層21の第1酸化物は、第2層22の第2酸化物とは異なっても良い。第1層21には、例えば、酸化アルミニウムが用いられ、第2層22には、例えば、酸化ハフニウムが用いられる。このとき、例えば、第1金属層11には、Niが用いられ、第2金属層12には、Agが用いられる。
実施形態において、第1層21の第1酸化物は、第2層22の第2酸化物と同じでも良い。例えば、第1層21及び第2層22には、酸化シリコンが用いられ。このとき、例えば、第1金属層11には、Niが用いられ、第2金属層12には、Cuが用いられる。このとき、第1層21の保持特性は、第2層22の保持特性よりも高い。
実施形態において、例えば、第1層21にシリコン(例えばポリシリコン)を用い、第2層22にシリコン(例えばポリシリコン)を用いても良い。このとき、例えば、第1金属層11には、Niが用いられ、第2金属層12には、Agが用いられる。
実施形態において、第1層21にシリコン(例えばポリシリコン)を用い、第2層22に第2酸化物(例えば酸化ハフニウム)を用いても良い。このとき、例えば、第1金属層11には、Niが用いられ、第2金属層12には、Agが用いられる。
実施形態において、第1層21に第1酸化物(例えば酸化アルミニウム)を用い、第2層22にシリコン(例えばポリシリコン)を用いても良い。このとき、例えば、第1金属層11には、Niが用いられ、第2金属層12には、Agが用いられる。
第3層30に、シリコン酸化物、シリコン窒化物及びシリコン酸窒化物のいずれかを用いることで、第1層21と第2層22との間においける金属元素の拡散を効果的に抑制することができる。
第3層30の厚さは、1ナノメートル(nm)以上5nm以下であることが好ましい。第3層30の厚さが1nm未満のときには、例えば、金属の拡散抑制が不十分になる場合がある。第3層30の厚さが5nmを超えると、例えば、動作電圧が過度に高くなる。
第2層22の厚さは、10nm以下であることが好ましい。第1層21の厚さが10nmを超えると、例えば、動作電圧が過度に高くなる。
第2層22の厚さは、10nm以下であることが好ましい。第2層22の厚さが10nmを超えると、例えば、動作電圧が過度に高くなる。
本実施形態に係る不揮発性記憶装置110は、例えば、抵抗変化型メモリである。不揮発性記憶装置110においては、例えば、メモリ保持特性と、整流動作と、の両立が可能である。
クロスポイント型のメモリ構造を適用することで、大容量記憶装置が実現できる。クロスポイント型メモリ構造において、書き込み動作、読み出し動作及び消去動作時に、非選択セルに電流が回り込む。すなわち、迷走電流が発生する。迷走電流により、動作が不安定になる。そして、消費電力が増大する。
この問題を回避するために、抵抗変化メモリ素子に整流機能を持たせる方法がある。しかしながら、ダイオードなどの整流素子を付与すると、素子サイズが大きくなる。このため、大容量化が困難になる。
大容量記憶装置を実現するために、長時間のデータ保持特性を有することが好ましい。保持特性が高く、整流機能を有する新規な構造が望まれる。
実施形態においては、迷走電流の影響を抑制できる。そして、データの保持特性が良い。
本実施形態に係る不揮発性記憶装置110においては、第1金属層11と第1層21との組み合わせを、保持特性が良い構成とする。すなわち、書き込みパルスの後において、第1層21中のフィラメントは残り、第1層21は、低抵抗状態を維持する。
一方、第2金属層12と第2層22との組み合わせを、保持特性が悪い構成とする。すなわち、消去パルスまたは読み出しパルスの後において、第2層22は、自発的に高抵抗状態に遷移する。このような保持特性の違いは、電極と抵抗変化層との組み合わせにより得られる。
不揮発性記憶装置110において、第1層21は、情報記憶層として機能する。第1層21は、高抵抗状態(例えば消去状態、例えば”0”状態)と、低抵抗状態(書き込まれた状態、例えば”1”状態)と、を記憶する。一方、第2層22は、書き込み動作、読み出し動作及び消去動作時の迷走電流抑制層として機能する。例えば、第2層22は、非選択セルにおける、電流の回り込みによって生じる迷走電流を抑制する。積層体10(メモリ素子)は、データ保持特性の良い要素(第1層21)と、保持特性の悪い迷走電流抑制要素(第2層22)と、を有する。
不揮発性記憶装置110の積層体10が”0”状態を記憶しているとき、第1層21は高抵抗状態であり、第2層22は、高抵抗状態である。積層体10が”1”を記憶しているとき、第1層21は低抵抗状態であり、第2層22は高抵抗状態である。積層体10が記憶する”0”状態と”1”状態とは、第1層21が高抵抗状態か低抵抗状態かの違いによって区別される。積層体10が”0”状態である場合も”1”状態である場合も、第2層22は、高抵抗状態を保つ。このため、クロスポイント型構造で発生する迷走電流が抑制できる。
実施形態において、電圧印加により、イオン化した金属が金属層から供給され、導電性フィラメントが形成される。このとき、第1金属層11から供給された金属が、第2層22へ拡散する可能性がある。同様に、第2金属層12から供給された金属が、第1層21へ拡散する可能性がある。拡散した金属が、第1層21または第2層22中に存在すると、第1層21と第2層22との間の保持特性の違いが縮小する。本実施形態においては、金属の拡散を抑制する第3層30が、第1層21と第2層22との間に設けられている。これにより、金属の拡散が抑制できる。第3層30として、窒化シリコン、酸窒化シリコンまたは、酸化シリコンを用いることで、拡散抑制の効果が高まる。窒化シリコンを用いることで、拡散抑制の効果が特に高くできる。
実施形態において、データ保持特性は、導電性フィラメントの安定性に基づく。例えば、金属層から供給された金属によるフィラメントが、抵抗変化層に含まれる材料と結合する。この結合が安定である場合は、良い保持特性が得られる。一方、結合が不安定である場合は、保持特性が悪くなる。
抵抗変化層が酸化物である場合、データ保持特性は、金属層から供給される金属と、抵抗変化層の酸素と、の間の結合強度に依存する。酸素との結合エネルギーが高く、結合が安定な金属を金属層に用いた場合には、保持特性が高い。一方、酸素との結合エネルギーが低く、結合が不安定な金属を金属層に用いた場合には、保持特性が低くなる。例えば、2つの金属層において、酸素との結合エネルギーが異なる金属を用いることで、異なる保持特性が得られる。
抵抗変化層が、シリコン(例えばポリシリコン)である場合、データ保持特性は、金属層から供給される金属と、シリコンと、の間の結合強さに依存する。例えば、第1金属層11として、シリコンとの結合エネルギーが高い金属を用い、第2金属層12として、シリコンとの結合エネルギーが低い金属を用いる。
実施形態においては、互いに保持特性の異なる2つの抵抗変化層が積層される。これにより、リーク電流(迷走電流)が抑制できる。そして、安定したメモリ動作が可能になる。
(第2の実施形態)
本実施形態に係る不揮発性記憶装置は、クロスポイント型のメモリである。本実施形態に係る不揮発性記憶装置には、第1の実施形態に関して説明した積層体10及びその変形が用いられる。
図4(a)〜図4(d)は、第2の実施形態に係る不揮発性記憶装置を例示する模式的斜視図である。
図4(a)に示すように、本実施形態に係る不揮発性記憶装置121においては、第1金属層11は、第1方向(X軸方向)に延在する。第1方向は、第2層22から第1層21に向かう積層方向(Z軸方向)と交差(この例では、直交)している。さらに、第2金属層12は、第2方向(Y軸方向)に延在している。第2方向は、積層方向と交差(この例では、直交)している。そして、第2方向は、第1方向と交差(この例では直交)している。
第1層21、第2層22及び第3層30は、積層方向に対して垂直な平面(X−Y平面)に投影したときに、第1金属層11の一部と重なる。そして、第1層21、第2層22及び第3層30は、X−Y平面に投影したときに、第2金属層12の一部と重なる。
この例では、第1金属層11は、1つの配線となり、第2金属層12は、別の1つの配線となる。そして、これらの配線が交差する位置に、第1層21、第2層22及び第3層30が設けられる。
図4(b)に示すように、不揮発性記憶装置122においては、第1配線41が設けられる。第1配線41は、第1方向に延在する。第2金属層12は、第2方向に延在している。第1配線41と第2金属層12との間に、第1層21、第2層22、第3層30及び第1金属層11が設けられる。積層体10は、X−Y平面に投影したときに、第1配線41の一部と重なる。
図4(c)に示すように、不揮発性記憶装置123においては、第2配線42が設けられる。第2配線42は、第2方向に延在する。第1金属層11は、第1方向に延在する。第2配線42と第1金属層11との間に、第1層21、第2層22、第3層30及び第2金属層12が設けられる。積層体10(第1層21、第2層22、第3層30、第1金属層11及び第2金属層12)は、X−Y平面に投影したときに、第2配線42の一部と重なる。
図4(d)に示すように、不揮発性記憶装置124においては、第1配線41及び第2配線42が設けられる。積層体10は、第1配線41と第2配線42との間に配置される。
実施形態において、第1金属層11及び第2金属層12の少なくともいずれかを配線として用いても良い。第1金属層11及び第2金属層12とは別に、配線(第1配線41及び第2配線42の少なくともいずれか)を設けても良い。
第1層21、第2層22及び第3層30を含む積層膜は、角柱状でも良く、円柱状(扁平円状を含む)でも良い。
図5は、第2の実施形態に係る不揮発性記憶装置を例示する模式的平面図である。
図5に示すように、不揮発性記憶装置125においては、複数の配線61と、複数の配線62と、が設けられる。複数の配線61は、互いに平行である。複数の配線62は、互いに平行である。配線61の延在方向は、配線62の延在方向と交差する。配線61には、例えば、第1金属層11または第1配線41が用いられる。配線62には、例えば、第2金属層12または第2配線42が用いられる。配線61は、例えば、ワード線として用いられる。配線62は、例えば、ビット線として用いられる。
複数の配線61のそれぞれと、複数の配線62のそれぞれと、の間の交差部に、複数の積層体10(少なくとも第1層21、第2層22及び第3層30)のそれぞれが設けられる。配線61及び配線62は、制御部63に接続される。配線61及び配線62により、複数の積層体10のいずれかが選択状態とされ、所望の動作が行われる。不揮発性記憶装置125は、クロスポイント型抵抗変化メモリである。
不揮発性記憶装置125において、基板64が設けられる。基板64の上に、配線61及び配線62が設けられる。積層体10における積層順は、任意である。例えば、基板64と第1金属層11との間に、第2金属層12が配置されても良い。一方、基板64と第2金属層12との間に、第1金属層11が配置されても良い。積層体10の積層方向は、基板64の主面と交差しても良い。
複数の積層体10を積層しても良い。すなわち、実施形態は、三次元積層構造のクロスポイント型メモリに適用できる。
図6は、第2の実施形態に係る別の不揮発性記憶装置を例示する模式的断面図である。 図6に示すように、不揮発性記憶装置126においては、積層体10に加えて、第3金属層11a、第4層21a、第5層22a及び第6層30aがさらに設けられる。この例では、第3金属層11aと第1金属層11との間に、第2金属層12が配置される。第3金属層11aと第2金属層12との間に、第4層21aが配置される。第4層21aと第2金属層12との間に第6層30aが配置される。第6層30aと第2金属層12との間に第5層22aが配置される。
この例では、第2金属層12は、Y軸方向に延在する帯状である。複数の第2金属層12の間に、絶縁層12iが設けられる。第1金属層11は、例えば、X軸方向に延在し、第3金属層11aは、例えば、X軸方向に延在する。
第3金属層11aには、第1金属層11と同様の材料及び構成が適用できる。第4層21aには、第1層21と同様の材料及び構成が適用できる。第5層22aには、第2層22と同様の材料及び構成が適用できる。第6層30aには、第3層30と同様の材料及び構成が適用できる。
第3金属層11a、第4層21a、第5層22a、第6層30a及び第2金属層12が第2の積層体10aを形成する。積層体10と第2の積層体10aとにおいて、第2金属層12がシェアされている。シェアすることで、構造が簡単になる。工程が省略でき、高い生産性が得られる。積層体10が1つのメモリ要素として機能する。第2の積層体10aが別の1つのメモリ要素として機能する。高密度の記憶装置が提供できる。
実施形態によれば、安定な動作が可能な不揮発性記憶装置が提供できる。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性記憶装置に含まれる金属層、第1〜第3層、配線及び制御部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した不揮発性記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10…積層体、 10a…第2の積層体、 11…第1金属層、 11a…第3金属層、 12…第2金属層、 12i…絶縁層、 21…第1層、 21a…第4層、 22…第2層、 22a…第5層、 30…第3層、 30a…第6層、 41、42…第1、第2配線、 51、52…第1、第2電流経路、 61、62…配線、 63…制御部、 64…基板、 110、121〜126…不揮発性記憶装置、 A1〜A4…矢印、
Ip…電流、 RO…読み出し動作、 RS…リセット状態、 RSO…リセット動作、 SO…セット動作、 SS…セット状態、 Vap…印加電圧、 Vread…読み出し電圧

Claims (18)

  1. Al、Ni、Ti、Co、Mg、Cr、Mn、Zn及びInよりなる群から選択された少なくとも1つの第1金属を含む第1金属層と、
    Ag、Cu、Fe、Sn、Pb及びBiよりなる群から選択された少なくとも1つの第2金属を含む第2金属層と、
    前記第1金属層と前記第2金属層との間に設けられ第1酸化物を含む第1層と、
    前記第1層と前記第2金属層との間に設けられ第2酸化物を含む第2層と、
    前記第1層と前記第2層との間に設けられシリコン酸化物、シリコン窒化物及びシリコン酸窒化物のいずれかを含む第3層と、
    を備えた不揮発性記憶装置。
  2. Ti、Co及びCrよりなる群から選択された少なくとも1つの第1金属を含む第1金属層と、
    Ag、Cu、Al、Ni、Mg、Mn、Fe、Zn、Sn、In、Pb及びBiよりなる群から選択された少なくとも1つの第2金属を含む第2金属層と、
    前記第1金属層と前記第2金属層との間に設けられシリコンを含む第1層と、
    前記第1層と前記第2金属層との間に設けられシリコンを含む第2層と、
    前記第1層と前記第2層との間に設けられシリコン酸化物、シリコン窒化物及びシリコン酸窒化物のいずれかを含む第3層と、
    を備えた不揮発性記憶装置。
  3. Ti、Co及びCrよりなる3群から選択された少なくとも1つの第1金属を含む第1金属層と、
    Ag、Cu、Fe、Sn、Pb及びBiよりなる群から選択された少なくとも1つの第2金属を含む第2金属層と、
    前記第1金属層と前記第2金属層との間に設けられシリコンを含む第1層と、
    前記第1層と前記第2金属層との間に設けられ第2酸化物及を含む第2層と、
    前記第1層と前記第2層との間に設けられシリコン酸化物、シリコン窒化物及びシリコン酸窒化物のいずれかを含む第3層と、
    を備えた不揮発性記憶装置。
  4. Al、Ni、Ti、Co、Mg、Cr、Mn、Zn及びInよりなる群から選択された少なくとも1つの第1金属を含む第1金属層と、
    Ag、Cu、Al、Ni、Mg、Mn、Fe、Zn、Sn、In、Pb及びBiよりなる群から選択された少なくとも1つの第2金属を含む第2金属層と、
    前記第1金属層と前記第2金属層との間に設けられ第1酸化物を含む第1層と、
    前記第1層と前記第2金属層との間に設けられシリコンを含む第2層と、
    前記第1層と前記第2層との間に設けられシリコン酸化物、シリコン窒化物及びシリコン酸窒化物のいずれかを含む第3層と、
    を備えた不揮発性記憶装置。
  5. Ag、Cu、Al、Ni、Ti、Co、Mg、Cr、Mn、Fe、Zn、Sn、In、Pb及びBiよりなる群から選択された少なくとも1つを含む第1金属を含む第1金属層と、
    Ag、Cu、Al、Ni、Ti、Co、Mg、Cr、Mn、Fe、Zn、Sn、In、Pb及びBiよりなる群から選択された少なくとも1つを含み前記第1金属とは異なる第2金属を含む第2金属層と、
    前記第1金属層と前記第2金属層との間に設けられた第1層であって、前記第1層は、第1酸化物、及び、シリコンのいずれかの第1材料を含む前記第1層と、
    前記第1層と前記第2金属層との間に設けられた第2層であって、前記第2層は、第2酸化物、及び、シリコンのいずれかの第2材料を含む前記第2層と、
    前記第1層と前記第2層との間に設けられシリコン酸化物、シリコン窒化物及びシリコン酸窒化物のいずれかを含む第3層と、
    を備え、
    前記第1材料が第1酸化物を含み前記第2材料が第2酸化物を含むとき、前記第1金属と酸素との間の結合エネルギーは、前記第2金属と酸素との間の結合エネルギーよりも高く、
    前記第1材料が第1酸化物を含み前記第2材料がシリコンを含むとき、前記第1金属と酸素との間の結合エネルギーは、前記第2金属とシリコンとの間の結合エネルギーよりも高く、
    前記第1材料がシリコンを含み前記第2材料が第2酸化物を含むとき、前記第1金属とシリコンとの間の結合エネルギーは、前記第2金属と酸素との間の結合エネルギーよりも高く、
    前記第1材料がシリコンを含み前記第2材料がシリコンを含むとき、前記第1金属とシリコンとの間の結合エネルギーは、前記第2金属とシリコンとの間の結合エネルギーよりも高い不揮発性記憶装置。
  6. 第1金属を含む第1金属層と、
    前記第1金属とは異なる第2金属を含む第2金属層と、
    前記第1金属層と前記第2金属層との間に設けられ第1酸化物及びシリコンのいずれかを含む第1層と、
    前記第1層と前記第2金属層との間に設けられ第2酸化物及びシリコンのいずれかを含む第2層と、
    前記第1層と前記第2層との間に設けられシリコン酸化物、シリコン窒化物及びシリコン酸窒化物のいずれかを含む第3層と、
    を備え、
    前記第2金属層に対して正の第1パルスを前記第1金属層に印加する第1動作を実施したときに前記第1層に第1電流経路が形成され、
    前記第1金属層に対して正の第2パルスを前記第2金属層に印加する第2動作を実施したときに前記第2層に第2電流経路が形成され、
    前記第2パルスの前記印加が終了した後に前記第2電流経路が存続する第2時間は、前記第1パルスの前記印加が終了した後に前記第1電流経路が存続する第1時間よりも短い不揮発性記憶装置。
  7. 前記第2時間は、100マイクロ秒以下である請求項6記載の不揮発性記憶装置。
  8. 前記第2金属層に対して正の第1電圧を前記第1金属層に印加した後の前記第1金属層と前記第2金属層との間の電気抵抗は、第1抵抗であり、
    前記第2金属層に対して負の第2電圧を前記第1金属層に印加した後の前記第1金属層と前記第2金属層との間の前記電気抵抗は、前記第1抵抗よりも高い第2抵抗である請求項1〜7のいずれか1つに記載の不揮発性記憶装置。
  9. 前記第2金属層に対して負であり絶対値が前記第2電圧の絶対値よりも小さい第3電圧を前記第1金属層に印加することで、前記第1金属層と前記第2金属層との間の前記電気抵抗が検出される請求項8記載の不揮発性記憶装置。
  10. 前記第1金属層は、前記第2層から前記第1層に向かう積層方向と交差する第1方向に延在し、
    前記第1層、前記第2層及び前記第3層は、前記積層方向に対して垂直な平面に投影したときに前記第1金属層の一部と重なる請求項1〜9のいずれか1つに記載の不揮発性記憶装置。
  11. 前記第2金属層は、前記第2層から前記第1層に向かう積層方向と交差する第2方向に延在し、
    前記第1層、前記第2層及び前記第3層は、前記積層方向に対して垂直な平面に投影したときに前記第2金属層の一部と重なる請求項1〜9のいずれか1つに記載の不揮発性記憶装置。
  12. 前記第1金属層は、前記第2層から前記第1層に向かう積層方向と交差する第1方向に延在し、
    前記第2金属層は、前記積層方向と交差する第2方向に延在し、
    前記第1層、前記第2層及び前記第3層は、前記積層方向に対して垂直な平面に投影したときに前記第1金属層と前記第2金属層とが重なる領域と重なる請求項1〜9のいずれか1つに記載の不揮発性記憶装置。
  13. 前記第2層から前記第1層に向かう積層方向と交差する第1方向に延在する第1配線と、
    前記積層方向と交差する第2方向に延在する第2配線と、
    をさらに備え、
    前記第1層、前記第2層、前記第3層、前記第1金属層及び前記第2金属層は、前記第1配線と前記第2配線との間に配置される請求項1〜9のいずれか1つに記載の不揮発性記憶装置。
  14. 前記第1酸化物は、前記第2酸化物とは異なる請求項1〜13のいずれか1つに記載の不揮発性記憶装置。
  15. 前記第1酸化物は、前記第2酸化物と同じである請求項1〜13のいずれか1つに記載の不揮発性記憶装置。
  16. 前記第1層は、シリコン層であり、
    前記第2層は、シリコン層である請求項5〜7のいずれか1つに記載の不揮発性記憶装置。
  17. 前記第1層は、ポリシリコン層であり、
    前記第2層は、ポリシリコン層である請求項5〜7のいずれか1つに記載の不揮発性記憶装置。
  18. 前記第3層の厚さは、1ナノメートル以上5ナノメートル以下である請求項1〜17のいずれか1つに記載の不揮発性記憶装置。
JP2014234951A 2014-11-19 2014-11-19 不揮発性記憶装置 Expired - Fee Related JP6386349B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014234951A JP6386349B2 (ja) 2014-11-19 2014-11-19 不揮発性記憶装置
US14/944,568 US20160141493A1 (en) 2014-11-19 2015-11-18 Nonvolatile memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014234951A JP6386349B2 (ja) 2014-11-19 2014-11-19 不揮発性記憶装置

Publications (2)

Publication Number Publication Date
JP2016100416A true JP2016100416A (ja) 2016-05-30
JP6386349B2 JP6386349B2 (ja) 2018-09-05

Family

ID=55962462

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014234951A Expired - Fee Related JP6386349B2 (ja) 2014-11-19 2014-11-19 不揮発性記憶装置

Country Status (2)

Country Link
US (1) US20160141493A1 (ja)
JP (1) JP6386349B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9646665B2 (en) 2015-01-09 2017-05-09 Kabushiki Kaisha Toshiba Look-up table circuit and nonvolatile memory device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009043905A (ja) * 2007-08-08 2009-02-26 Hitachi Ltd 半導体装置
JP2011205045A (ja) * 2010-03-26 2011-10-13 Toshiba Corp 抵抗変化素子、メモリセルアレイ、及び抵抗変化装置
JP2013125903A (ja) * 2011-12-15 2013-06-24 Toshiba Corp 抵抗変化素子
JP2014049508A (ja) * 2012-08-29 2014-03-17 Toshiba Corp 不揮発性記憶装置

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4608875B2 (ja) * 2003-12-03 2011-01-12 ソニー株式会社 記憶装置
US8947908B2 (en) * 2010-11-04 2015-02-03 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
JP5156060B2 (ja) * 2010-07-29 2013-03-06 シャープ株式会社 不揮発性半導体記憶装置
JP2012064738A (ja) * 2010-09-16 2012-03-29 Toshiba Corp 不揮発性記憶装置
JP2012069602A (ja) * 2010-09-21 2012-04-05 Toshiba Corp 抵抗変化素子
JP2012174766A (ja) * 2011-02-18 2012-09-10 Toshiba Corp 不揮発性抵抗変化素子
JP5438707B2 (ja) * 2011-03-04 2014-03-12 シャープ株式会社 可変抵抗素子及びその製造方法、並びに、当該可変抵抗素子を備えた不揮発性半導体記憶装置
JP2012253148A (ja) * 2011-06-01 2012-12-20 Toshiba Corp 半導体装置及びその製造方法
JP2013026459A (ja) * 2011-07-21 2013-02-04 Toshiba Corp 不揮発性抵抗変化素子
KR20130052371A (ko) * 2011-11-11 2013-05-22 삼성전자주식회사 비휘발성 메모리요소 및 이를 포함하는 메모리소자
KR101928414B1 (ko) * 2011-12-29 2019-02-27 에스케이하이닉스 주식회사 가변 저항 메모리 장치
JP2013197420A (ja) * 2012-03-21 2013-09-30 Toshiba Corp 抵抗変化メモリ素子
JP2013235956A (ja) * 2012-05-09 2013-11-21 Toshiba Corp 半導体記憶装置
JP2014099557A (ja) * 2012-11-15 2014-05-29 Toshiba Corp 抵抗変化素子、記憶装置および駆動方法
CN104813469B (zh) * 2012-12-03 2018-04-17 索尼半导体解决方案公司 存储元件和存储装置
JP6308136B2 (ja) * 2012-12-25 2018-04-11 ソニー株式会社 記憶素子および記憶装置
JP6048710B2 (ja) * 2013-02-28 2016-12-21 パナソニックIpマネジメント株式会社 暗号化記録装置、および暗号化記録方法
US8860182B1 (en) * 2013-03-22 2014-10-14 Kabushiki Kaisha Toshiba Resistance random access memory device
US9472757B2 (en) * 2013-07-19 2016-10-18 Asm Ip Holding B.V. Method of making a resistive random access memory device
EP2858118B1 (en) * 2013-10-07 2016-09-14 IMEC vzw Selector for RRAM
US9246094B2 (en) * 2013-12-26 2016-01-26 Intermolecular, Inc. Stacked bi-layer as the low power switchable RRAM
WO2015116188A1 (en) * 2014-01-31 2015-08-06 Hewlett-Packard Development Company, L.P. Non-volatile memory with multiple latency tiers
US9425237B2 (en) * 2014-03-11 2016-08-23 Crossbar, Inc. Selector device for two-terminal memory
JP6391009B2 (ja) * 2014-03-17 2018-09-19 パナソニックIpマネジメント株式会社 抵抗変化型不揮発性記憶素子の製造方法
JP6380804B2 (ja) * 2014-04-16 2018-08-29 パナソニックIpマネジメント株式会社 乱数処理装置および乱数処理方法
TWI529987B (zh) * 2014-08-27 2016-04-11 華邦電子股份有限公司 自整流電阻式隨機存取記憶體(rram)記憶胞結構及電阻式隨機存取記憶體之3d交錯陣列
TWI553925B (zh) * 2014-09-26 2016-10-11 華邦電子股份有限公司 自整流電阻式隨機存取記憶體記憶胞結構
TWI553636B (zh) * 2014-10-27 2016-10-11 國立中山大學 電阻式記憶體及其製作方法
WO2016068992A1 (en) * 2014-10-31 2016-05-06 Hewlett Packard Enterprise Development Lp Reusing sneak current in accessing memory cells
US9472758B2 (en) * 2014-11-11 2016-10-18 Sandisk Technologies Llc High endurance non-volatile storage

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009043905A (ja) * 2007-08-08 2009-02-26 Hitachi Ltd 半導体装置
JP2011205045A (ja) * 2010-03-26 2011-10-13 Toshiba Corp 抵抗変化素子、メモリセルアレイ、及び抵抗変化装置
JP2013125903A (ja) * 2011-12-15 2013-06-24 Toshiba Corp 抵抗変化素子
JP2014049508A (ja) * 2012-08-29 2014-03-17 Toshiba Corp 不揮発性記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9646665B2 (en) 2015-01-09 2017-05-09 Kabushiki Kaisha Toshiba Look-up table circuit and nonvolatile memory device

Also Published As

Publication number Publication date
JP6386349B2 (ja) 2018-09-05
US20160141493A1 (en) 2016-05-19

Similar Documents

Publication Publication Date Title
JP6772124B2 (ja) スイッチ素子および記憶装置
US9928908B2 (en) Resistance-change memory operating with read pulses of opposite polarity
JP5313413B2 (ja) 抵抗変化素子の駆動方法、及び不揮発性記憶装置
JP5537524B2 (ja) 抵抗変化メモリ
US10056432B2 (en) Self-rectifying RRAM cell structure having two resistive switching layers with different bandgaps and RRAM 3D crossbar array architecture
JP2015135917A (ja) スイッチ素子および記憶装置
JP2014116605A (ja) 自己整流型rramセル構造およびそのクロスバーアレイ構造
US9978941B2 (en) Self-rectifying resistive random access memory cell structure
US11018189B2 (en) Storage apparatus
JP2013197420A (ja) 抵抗変化メモリ素子
JP5810056B2 (ja) 記憶装置
US8867257B2 (en) Variable resistance memory device
JP6430306B2 (ja) 不揮発性記憶装置
JP2020155643A (ja) 記憶装置
JP6386349B2 (ja) 不揮発性記憶装置
JP5872499B2 (ja) 不揮発性半導体記憶装置
JP2018152153A (ja) 不揮発性記憶装置およびその駆動方法
JP2017174857A (ja) 不揮発性記憶装置
TWI683366B (zh) 電阻變化元件及記憶裝置
KR101741991B1 (ko) 다중저항변화 메모리소자
JP2023088587A (ja) スイッチング素子及び記憶装置
JP2015185605A (ja) 抵抗変化素子及び不揮発性記憶装置
JP2015037088A (ja) 不揮発性記憶装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170620

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170803

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180507

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180427

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180622

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180711

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180809

R150 Certificate of patent or registration of utility model

Ref document number: 6386349

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees