KR20090015806A - 반도체 장치 - Google Patents

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Abstract

정보의 기억이 가능한 반도체 장치의 성능을 향상시킨다. 메모리 소자 RM의 기억층 ML을, 하부 전극 BE측의 제1층 ML1과 상부 전극 TE측의 제2층 ML2로 형성한다. 제1층 ML1은, Cu, Ag, Au, Al, Zn, Cd의 제1 원소군 중 적어도 1종류를 20원자％ 이상 70원자％ 이하 함유하고, V, Nb, Ta, Cr, Mo, W, Ti, Zr, Hf, Fe, Co, Ni, Pt, Pd, Rh, Ir, Ru, Os, 란타노이드 원소의 제2 원소군 중 적어도 1종류를 3원자％ 이상 40원자％ 이하 함유하고, S, Se, Te의 제3 원소군 중 적어도 1종류를 20원자％ 이상 60원자％ 이하 함유한다. 제2층 ML2는, 제1 원소군 중 적어도 1종류를 5원자％ 이상 50원자％ 이하 함유하고, 제2 원소군 중 적어도 1종류를 10원자％ 이상 50원자％ 이하 함유하고, 산소를 30원자％ 이상 70원자％ 이하 함유한다.
절연막, 메모리 기억 소자, 기억층, 상부 전극, 하부 전극, 벗겨짐 방지막, 배리어막, 주도체막

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 특히, 불휘발성의 기억 소자를 갖는 반도체 장치에 관한 것이다.
극성 메모리(polarized memory) 혹은 고체 전해질 메모리로 불리는 불휘발성 메모리가 알려져 있다(예를 들면, 특허 문헌 1, 비특허 문헌 1 및 비특허 문헌 2 참조). 이는, 기억 소자에 인가되는 전압의 방향에 따라서, 기억 소자의 저항이 변화됨으로써 기억 정보가 기입되는 메모리이다. 이 메모리는, 저항값을 신호로서 이용하기 때문에, 판독 신호가 크고, 센스 동작이 용이하다. 상태에 따라서 저항값이 3자리로부터 5자리나 변화된다.
[특허 문헌 1] 일본 특허 공개 제2005-197634호 공보
[비특허 문헌 1] 티. 사카모토(T. Sakamoto), 에스. 카에리야마(S. Kaeriyama), 에이치. 스나무라(H. Sunamura), 엠. 미즈노(M. Mizuno), 에이치. 카와우라(H. Kawaura), 티. 하세가와(T. Hasegawa), 케이. 테라베(K. Terabe), 티. 나카야마(T. Nakayama), M. 아오노(M. Aono), 「아이·트리플·인터내셔널 솔리드-스테이트 서킷 컨퍼런스 2004(IEEE International Solid-State Circuits Conference(ISSCC)) 2004)」, 다이제스트(Digest), (미국), 2004년, p.16.3
[비특허 문헌 2] 엠. 엔. 코지키(M.N. Kozicki), 씨. 고팔란(C. Gopalan), 엠. 발라크리슈난(M. Balakrishnan), 엠. 파크(M. Park), 엠. 미트코바(M. Mitkova), 「프로시딩 논-볼라타일 메모리 테크놀로지 심포지엄 2004(Proc. Non-Volatile Memory Technology Symposium(NVMTS) 2004)」, (미국), 2004년, p.10~17
본 발명자의 검토에 따르면, 다음의 것을 알 수 있었다.
금속을 전극으로 하고, 칼코게나이드를 고체 전해질로 하여 전극 사이에 고체 전해질을 배치한 금속-칼코게나이드 고체 전해질 메모리는, 이온 이동이 메모리 메카니즘으로서, Ag, Cu 등의 플러스 이온의 농도가 높은 저저항의 도전 패스가 칼코게나이드층 혹은 산화물층 내에 형성된다. 전극 사이의 전압을 제어함으로써, 금속의 전극으로부터 고체 전해질층(이 경우 기억층)에 확산된 금속 이온에 의한 도전 패스를 제어하여 저항값을 변화시킬 수 있고, 불휘발 메모리성이 있다. 그러나, 메모리의 재기입을 반복하면, 금속의 전극으로부터 금속 이온이 고체 전해질로 확산되어 전극 표면의 원자 레벨의 형상이 변화하게 되어, 재기입 특성이 안정되지 않고, 저항이 재기입마다 변동할 가능성이 있다. 또한, 메모리의 재기입을 반복하면, 전극으로부터의 확산에 의해 고체 전해질 내의 Ag, Cu 등의 농도가 지나치게 높아져, ON과 OFF의 중간의 저항에서 변화되지 않게 될 가능성이 있다. 이들은, 정보의 기억이 가능한 반도체 장치의 성능을 저하시킨다. 이상과 같은 것으로부터, 보다 안정된 데이터 재기입 특성을 구비한 고체 전해질을 이용한 메모리 소자가 요구된다.
본 발명의 목적은, 정보의 기억이 가능한 반도체 장치의 성능을 향상시킬 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확해질 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명의 반도체 장치는, 기억층과 상기 기억층의 양면에 각각 형성된 제1 전극 및 제2 전극을 갖는 메모리 소자를 반도체 기판 위에 형성한 반도체 장치로서, 상기 기억층이, 서로 인접하는 상기 제1 전극측의 제1층과 상기 제2 전극측의 제2층을 갖고, 상기 제1층은, Cu, Ag, Au, Al, Zn, Cd로 이루어지는 제1 원소군으로부터 선택된 적어도 1종류의 원소와, V, Nb, Ta, Cr, Mo, W, Ti, Zr, Hf, Fe, Co, Ni, Pt, Pd, Rh, Ir, Ru, Os, 란타노이드 원소로 이루어지는 제2 원소군으로부터 선택된 적어도 1종류의 원소와, S, Se, Te로 이루어지는 제3 원소군으로부터 선택된 적어도 1종류의 원소를 함유하는 재료로 이루어지고, 상기 제2층은, 상기 제1 원소군으로부터 선택된 적어도 1종류의 원소와, 상기 제2 원소군으로부터 선택된 적어도 1종류의 원소와, 산소를 함유하는 재료로 이루어지는 것이다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
정보의 기억이 가능한 반도체 장치의 성능을 향상시킬 수 있다.
또한, 저소비 전력으로, 안정된 데이터 재기입 특성을 구비한 반도체 장치를 실현할 수 있다.
이하의 실시 형태에서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명확히 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이어도 이하이어도 된다. 또한, 이하의 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명확히 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 물론이다. 마찬가지로, 이하의 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때에는, 특별히 명시한 경우 및 원리적으로 명확히 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이는, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 이하의 실시 형태에서는, 특별히 필요한 때 이외에는 동일 또는 마찬가지의 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 실시 형태에서 이용하는 도면에서는, 단면도이어도 도면을 보기 쉽게 하기 위해 해칭을 생략하는 경우도 있다. 또한, 평면도이어도 도면을 보기 쉽게 하기 위해 해칭을 가하는 경우도 있다.
<실시 형태 1>
본 발명의 일 실시 형태의 반도체 장치 및 그 제조 방법을 도면을 참조하여 설명한다.
도 1은, 본 실시 형태의 반도체 장치에서의 메모리 소자를 모식적으로 도시하는 설명도(단면도)이다. 도 1에서는, 이해를 간단히 하기 위해, 메모리 소자 RM의 주위를 둘러싸는 절연막(후술하는 절연막(41, 61, 62)에 대응)에 대해서는, 도시를 생략하고 있다.
도 1에 도시되는 바와 같이, 본 실시 형태의 메모리 소자(기억 소자) RM은, 기억층(기록층, 기억 재료층) ML과, 기억층 ML의 양면(서로 반대측의 면, 여기에서는 하면 및 상면)에 각각 형성된 하부 전극(플러그 형상 전극, 도체부, 제1 전극) BE 및 상부 전극(상부 전극막, 도체부, 제2 전극) TE를 갖고 있다. 이러한 메모리 소자 RM이 반도체 기판(후술하는 반도체 기판(11)에 대응) 위에 형성되어 반도체 장치가 구성되어 있다. 즉, 본 실시 형태의 반도체 장치는, 하부 전극 BE와, 하부 전극 BE 위에 형성된 기억층 ML과, 기억층 ML 위에 형성된 상부 전극 TE를 갖는 메모리 소자 RM을 구비한 반도체 장치이다.
또한, 그 이유는 후술하겠지만, 도 1에 도시되는 바와 같이 메모리 소자의 하부 전극 BE와 기억층 ML 사이에는, 벗겨짐 방지막(계면층, 후술하는 벗겨짐 방지막(51)에 대응) PF를 개재시키는 것이 바람직하지만, 사이에 벗겨짐 방지막 PF를 개재시키지 않고 하부 전극 BE와 기억층 ML을 직접적으로 접촉(접속)시킬 수도 있다. 즉, 하부 전극 BE는, 벗겨짐 방지막 PF를 개재하여 기억층 ML의 제1층 ML1에 인접하고 있지만, 벗겨짐 방지막 PF를 형성하지 않는 경우에는, 기억층 ML의 제1층 ML1에 직접 인접하고 있다. 벗겨짐 방지막 PF는, 예를 들면 산화 크롬(예를 들면 Cr2O3) 또는 산화 탄탈(예를 들면 Ta2O5) 등으로 형성되고, 이 경우, 하부 전극 BE와 기억층 ML의 제1층 ML1 사이에, 산화 크롬 또는 산화 탄탈로 이루어지는 층(즉, 벗겨짐 방지막)이 형성되어 있게 된다.
하부 전극 BE는, 반도체 기판 위에 형성된 절연막(후술하는 절연막(41)에 대응하지만 도 1에서는 도시를 생략하고 있음)의 개구부(후술하는 쓰루홀(42)에 대응) 내에 매립되고, 벗겨짐 방지막 PF는, 하부 전극 BE가 매립된 절연막 위에 형성되고, 벗겨짐 방지막 PF 위에 기억층 ML과 상부 전극 TE가 아래부터 순서대로 형성되어 있다. 그리고, 기억층 ML의 적어도 일부가 하부 전극 BE와 평면적으로(반도체 기판의 주면에 평행한 평면에서 보아) 겹쳐져 있다. 즉, 하부 전극 BE의 상면 은, 기억층 ML의 평면 패턴에 내포되도록 형성되어 있다.
상부 전극 TE와 하부 전극 BE 사이에 배치된 기억층 ML은, 하부 전극 BE측의 제1층 ML1(금속 칼코게나이드층)과, 상부 전극 TE측의 제2층 ML2(금속 산화물층)의 적층 구조를 갖고 있다. 제1층 ML1과 제2층 ML은, 서로 인접하고 있다. 제1층 ML1은, 고체 전해질의 역할을 하는 층(고체 전해질층으로 약기하지만, 층을 구성하는 재료가 고체 전해질로서 공지된 재료가 아니어도 됨)이며, 제2층 ML2는, 이온 공급층으로서의 역할을 하는 층이다.
상부 전극 TE 위에는, 도전성의 플러그(도체부)(64)가 형성되어 있고, 상부 전극 TE와 플러그(64)가 전기적으로 접속되어 있다.
상부 전극 TE는, 기억층 ML의 제2층 ML2에 인접하고 있다. 상부 전극 TE는, 기억층 ML의 제2층 ML2 내에 확산하기 어려운 원소에 의해 형성되어 있는 것이 바람직하다. 상부 전극 TE는, 도전체 재료로 이루어지고, 제2층 ML2 내로의 확산을 방지하기 위해, 바람직하게는, 텅스텐(W), 몰리브덴(Mo), 탄탈(Ta), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 루테늄(Ru), 오스뮴(Os), 티탄(Ti)으로 이루어지는 군으로부터 선택된 적어도 1종류의 원소를 주성분으로서 함유하지만, 소량의 불순물을 포함하여도 된다. 예를 들면, 상부 전극 TE를, 제2층 ML2 내에 확산하기 어려운 원소(바람직하게는 W, Mo, Ta, Pt, Pd, Rh, Ir, Ru, Os, Ti)의 단체 금속, 합금(금속의 혼합물) 또는 금속 화합물로 형성할 수 있고, 금속 화합물로서 바람직한 것은 저저항의 금속 질화물, 예를 들면 티탄 질화물(Ti 질화물)이다. 상부 전극 TE를 이러한 구성으로 함으로써, 상부 전극 TE로부터 기억층 ML(제2층 ML2) 내 로의 금속 원소 또는 금속 이온이 지나치게 공급되는 것을 방지할 수 있기 때문에, 후술하는 리세트 동작시에 상부 전극 TE 및 하부 전극 BE 사이의 도전 패스(후술하는 도전 패스 CDP에 대응)의 절단이 불충분하여 저저항으로 되는 것을 방지할 수 있고, 리세트 상태의 안정성을 높일 수 있어, 메모리 소자 RM의 재기입 내성을 향상시킬 수 있다.
하부 전극 BE는, 기억층 ML의 제1층 ML1 내에 확산하기 어려운 원소에 의해 형성되어 있는 것이 바람직하다. 하부 전극 TE는, 도전체 재료로 이루어지고, 제1층 ML1 내로의 확산을 방지하기 위해, 바람직하게는, 텅스텐(W), 몰리브덴(Mo), 탄탈(Ta), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 루테늄(Ru), 오스뮴(Os), 티탄(Ti)으로 이루어지는 군으로부터 선택된 적어도 1종류의 원소를 주성분으로서 함유하지만, 소량의 불순물을 포함하여도 된다. 예를 들면, 하부 전극 TE를, 제1층 ML1 내에 확산하기 어려운 원소(바람직하게는 W, Mo, Ta, Pt, Pd, Rh, Ir, Ru, Os, Ti)의 단체 금속, 합금(금속의 혼합물) 또는 금속 화합물로 형성할 수 있고, 금속 화합물로서 바람직한 것은 금속 질화물 등이다. 예를 들면, 하부 전극 BE를, 티탄(Ti)막, 질화 티탄(Ti-N)막 혹은 그들 적층막 등으로 이루어지는 도전성 배리어막(43a)과 텅스텐(W) 또는 질화 티탄(Ti-N) 등으로 이루어지는 주도체막(43b)으로 구성할 수 있다. 하부 전극 BE를 이러한 구성으로 함으로써, 하부 전극 BE에 대하여 상부 전극 TE측을 마이너스 전위로 하였을 때에 하부 전극 BE로부터 기억층 ML(제1층 ML1) 내로의 금속 원소 또는 금속 이온이 공급되는 것을 방지할 수 있다. 이 때문에, 메모리 소자 RM을 적확하게 동작시킬 수 있고, 또한, 메모리 소자 RM의 재기입 내성을 향상시킬 수 있다.
기억층 ML의 제1층 ML1은, Cu(구리), Ag(은), Au(금), Al(알루미늄), Zn(아연) 및 Cd(카드뮴)로 이루어지는 군(이를 제1 원소군이라고 칭함)으로부터 선택된 적어도 1종류의 원소와, V(바나듐), Nb(니오븀), Ta(탄탈), Cr(크롬), Mo(몰리브덴), W(텅스텐), Ti(티탄), Zr(지르코늄), Hf(하프늄), Fe(철), Co(코발트), Ni(니켈), Pt(백금), Pd(팔라듐), Rh(로듐), Ir(이리듐), Ru(루테늄), Os(오스뮴) 및 란타노이드 원소로 이루어지는 군(이를 제2 원소군이라고 칭함)으로부터 선택된 적어도 1종류의 원소와, S(황), Se(셀레늄) 및 Te(텔루륨)로 이루어지는 군(이를 제3 원소군이라고 칭함)으로부터 선택된 적어도 1종류의 원소를 주성분으로서 함유하는 재료로 이루어진다. 기억층 ML의 제1층 ML1은, 칼코겐 원소(S, Se, Te)를 함유하고 있으므로, 칼코게나이드 재료(칼코게나이드, 칼코게나이드 반도체)에 의해 형성되어 있는, 즉 칼코게나이드층(금속 칼코게나이드층)으로 간주할 수 있다. 기억층 ML의 제1층 ML1의 바람직한 조성에 대해서는, 이후에 상술한다.
기억층 ML의 제2층 ML2는, Cu(구리), Ag(은), Au(금), Al(알루미늄), Zn(아연) 및 Cd(카드뮴)로 이루어지는 군(제1 원소군)으로부터 선택된 적어도 1종류의 원소와, V(바나듐), Nb(니오븀), Ta(탄탈), Cr(크롬), Mo(몰리브덴), W(텅스텐), Ti(티탄), Zr(지르코늄), Hf(하프늄), Fe(철), Co(코발트), Ni(니켈), Pt(백금), Pd(팔라듐), Rh(로듐), Ir(이리듐), Ru(루테늄), Os(오스뮴) 및 란타노이드 원소로 이루어지는 군(제2 원소군)으로부터 선택된 적어도 1종류의 원소와, 산소(O)를 주성분으로서 함유하는 재료로 이루어진다. 기억층 ML의 제2층 ML2는, 산소 원소(O) 를 함유하고 있으므로, 산화물(금속 산화물)에 의해 형성되어 있는, 즉 산화물층(금속 산화물층)으로 간주할 수 있다. 기억층 ML의 제2층 ML2의 바람직한 조성에 대해서는, 이후에 상술한다.
또한, 이하에서는, 간략화를 위해, 상기의 Cu(구리), Ag(은), Au(금), Al(알루미늄), Zn(아연) 및 Cd(카드뮴)로 이루어지는 군을, 제1 원소군으로 칭하기로 한다. 또한, 상기의 V(바나듐), Nb(니오븀), Ta(탄탈), Cr(크롬), Mo(몰리브덴), W(텅스텐), Ti(티탄), Zr(지르코늄), Hf(하프늄), Fe(철), Co(코발트), Ni(니켈), Pt(백금), Pd(팔라듐), Rh(로듐), Ir(이리듐), Ru(루테늄), Os(오스뮴) 및 란타노이드 원소로 이루어지는 군을, 제2 원소군으로 칭하기로 한다. 또한, 상기의 S(황), Se(셀레늄) 및 Te(텔루륨)로 이루어지는 군을, 제3 원소군으로 칭하기로 한다. 또한, 제1 원소군에 속하고 또한 기억층 ML에 함유되는 원소를, α원소로 칭하기로 한다. 또한, 제2 원소군에 속하고 또한 기억층 ML에 함유되는 원소를 β원소로 칭하기로 한다. 또한, 제3 원소군에 속하고 또한 기억층 ML에 함유되는 원소를 γ원소로 칭하기로 한다.
상기한 바와 같이, 기억층 ML의 제1층 ML1은, α원소와 β원소와 γ원소를 함유하는 재료로 이루어지고, 기억층 ML의 제2층 ML2는, α원소와 β원소와 산소(O)를 함유하는 재료로 이루어진다.
기억층 ML의 제1층 ML1에서, β원소 및 γ원소는 서로 결합하여, 전계(전압)가 인가되어도, 안정하고 변화되기 어려워, 기억층 ML 내를 확산하기 어렵지만, β원소 및 γ원소에 비하여 α원소는, 전계(전압)의 인가에 의해 기억층 ML 내를 확 산하기 쉽다. 이는, β원소와 γ원소의 결합력은, α원소와 γ원소의 결합력보다도 크기 때문이다. 또한, 기억층 ML의 제2층 ML2에서, β원소 및 산소(O)는 서로 결합하여, 전계(전압)가 인가되어도, 안정하고 변화되기 어려워, 기억층 ML 내를 확산하기 어렵지만, β원소 및 산소(O)에 비하여 α원소는, 전계(전압)의 인가에 의해 기억층 ML 내를 확산하기 쉽다. 이는, β원소와 산소(O)의 결합력은, α원소와 산소(O)의 결합력보다도 크기 때문이다.
기억층 ML이 함유하는 α원소(제1 원소군의 원소)는, 기억층 ML(주로 제1층 ML1) 내를 확산 또는 이동하여 기억층 ML 내에서 도전 패스(후술하는 도전 패스 CDP)를 형성하는 기능을 갖는 원소이다. 제1 원소군의 원소 중, Cu(구리)와 Ag(은)는, 이 도전 패스를 용이하게 형성할 수 있는 점에서 바람직하다. 따라서, 기억층 ML의 제1층 ML1 및 제2층 ML2가, α원소로서, Cu(구리) 또는 Ag(은)를 함유하면, 도전 패스(후술하는 도전 패스 CDP)를 용이하게 형성할 수 있으므로, 보다 바람직하다. 또한, 기억층 ML(제1층 ML1 및 제2층 ML2)이 함유하는 α원소가 Cu(구리)이면, 반도체 장치의 제조 공정 중(예를 들면 매립 구리 배선의 형성 공정 등)에서 Cu(구리)를 사용하고 있으므로, 금속 오염 등의 염려가 적다. 또한, 기억층 ML(제1층 ML1 및 제2층 ML2)이 함유하는 α원소가 Ag(은)이면, Ag(은)는 Cu(구리)보다도 이온 반경이 작고 확산 속도가 빠르므로, 기입시의 기억층 ML 내의 α원소의 확산 속도를 빠르게 할 수 있어, 기입 속도를 보다 향상시킬 수 있다.
또한, 기억층 ML의 제1층 ML1이 함유하고 또한 제1 원소군에 속하는 원소의 종류와, 기억층 ML의 제2층 ML2가 함유하고 또한 제1 원소군에 속하는 원소의 종류 가 동일하면(즉 제1층 ML1이 함유하는 α원소와 제2층 ML2가 함유하는 α원소가 동일하면), 보다 바람직하다. 예를 들면, 제1층 ML1이 함유하고 또한 제1 원소군에 속하는 원소가 Cu인 경우에는, 제2층 ML2가 함유하고 또한 제1 원소군에 속하는 원소도 Cu인 것이 바람직하다. 이에 의해, 기억층 ML에 도전 패스를 보다 적확하게 형성할 수 있게 된다.
또한, 기억층 ML의 제1층 ML1이 함유하고 또한 제2 원소군에 속하는 원소의 종류와, 기억층 ML의 제2층 ML2가 함유하고 또한 제2 원소군에 속하는 원소의 종류가 동일하면(즉 제1층 ML1이 함유하는 β원소와 제2층 ML2가 함유하는 β원소가 동일하면), 보다 바람직하다. 예를 들면, 제1층 ML1이 함유하고 또한 제2 원소군에 속하는 원소가 Ta인 경우에는, 제2층 ML2가 함유하고 또한 제2 원소군에 속하는 원소도 Ta인 것이 바람직하다. 이에 의해, 재기입에 의한 조성의 변화가 없고, 제2 원소군에 속하는 원소의 전극간 도전 패스(후술하는 도전 패스 CDP) 형성에의 기여가 용이해진다고 하는 이점이 있다.
기억층 ML 내의 β원소(제2 원소군의 원소)는, 후술하는 도전 패스 CDP 내에 일부 함유되어, 도전 패스 CDP의 형성을 보조하고, 또한, 온도가 높아졌을 때의 도전 패스 CDP의 안정성을 늘리는 기능을 갖는다. 또한, 본 실시 형태와는 달리, 기억층 ML 내에 β원소(제2 원소군의 원소)가 없는 경우에는, 기억층 ML 내의 원자의 상당한 비율을 차지하는 금속 원소(α원소)가 움직이기 때문에 기억층 ML의 막(층) 전체의 구조가 불안정하게 되지만, 본 실시 형태에서는, γ원소 또는 산소와 강하게 결합하는 β원소(제2 원소군의 원소)가 기억층 ML 내에 존재하기 때문에, α원 소가 이동하여도 기억층 ML의 막(층) 구조가 안정하다. 이 때문에, 메모리 소자 RM의 재기입을 반복하여도 기억층 ML의 막 구조가 안정하고, 메모리 소자의 재기입 내성을 향상시킬 수 있다. 이러한 효과를 높이는 측면에서는, 기억층 ML이 함유하는 β원소로서는, 제2 원소군의 원소 중, Ta(탄탈), V(바나듐), Nb(니오븀), Cr(크롬)이 특히 바람직하다. 따라서, 기억층 ML의 제1층 ML1 및 제2층 ML2가, β원소로서, Ta(탄탈), V(바나듐), Nb(니오븀), Cr(크롬)로 이루어지는 군으로부터 선택된 적어도 1종류의 원소를 함유하면, 보다 바람직하다.
기억층 ML의 제2층 ML2는, 기억층 ML(주로 제1층 ML1) 내를 이동(확산)하는 금속 이온 또는 금속 원소(여기에서는 α원소에 대응)의 공급층, 즉 이온 공급층 또는 금속 원소 공급층이다. 기억층 ML의 제1층 ML1은, 금속 이온 또는 금속 원소(여기에서는 α원소에 대응)가 이동(확산)하는 고체 전해질층이다. 또한, 본원에서, 고체 전해질이란, 넓은 의미에서의 고체 전해질로서, 저항 변화가 검출되는 얼마간의 전하 이동을 가능하게 하는 것이면 된다.
α원소로서, β원소, γ원소 및 산소(O)에 비하여, 전계의 인가에 의해 이동하기 쉬운 것을 이용하고 있으므로, 전계의 인가에 의해, α원소가 제2층 ML2로부터 제1층 ML1로 확산하거나, 제1층 ML1로부터 제2층 ML2로 되돌아가거나 할 수 있다. 한편, 제2층 ML2 내의 β원소 및 산소(O)는 서로 결합하여, 전계(전장)가 인가되어도, 안정하고 변화되기 어려워, 제1층 ML1 내에는 확산되기 어렵다. 또한, 제1층 ML1 내의 β원소 및 γ원소는 서로 결합하여, 전계(전장)가 인가되어도, 안정하고 변화되기 어려워, 제2층 ML2 내에는 확산되기 어렵다. 이 때문에, 전계를 인가하여도, 제2층 ML2 내의 β원소 및 산소(O)는, 제1층 ML1 내에 확산되지 않고, 제1층 ML1 내의 β원소 및 γ원소는, 제2층 ML2 내에 확산되지 않으므로, 기억층 ML의 정보의 재기입을 반복함으로써 α원소의 이동이 반복되었다고 하여도, β원소 및 산소(O)에 의해 제2층 ML2의 형상을 유지할 수 있고, β원소 및 γ원소에 의해 제1층 ML1의 형상을 유지할 수 있다. 이 때문에, 메모리 소자 RM의 재기입을 반복하여도 기억층 ML의 변형 또는 변성을 방지할 수 있어, 기억층 ML의 막 구조를 안정시킬 수 있다. 따라서, 메모리 소자 RM의 다수회의 재기입을 안정하게 행할 수 있다.
또한, 기억층 ML의 각 층(제1층 ML1 및 제2층 ML2)은, 주기율표의 제VI족에 속하는 원소를 함유하고 있지만, 제2층 ML2는 산소(O)를 함유하고 있는 것에 대하여, 제1층 ML1은, S(황), Se(셀레늄) 및 Te(텔루륨)로 이루어지는 군(제3 원소군)으로부터 선택된 적어도 1종류의 원소를 함유하고 있다. 이 때문에, 기억층 ML에서, 제2층 ML2보다도 제1층 ML1의 쪽이, 도전 패스(후술하는 도전 패스 CDP에 대응) 형성에 기여하는 원소(여기에서는 α원소)의 이동도 또는 모빌리티(반도체 내의 전자 등의 캐리어의 이동도 또는 모빌리티와 유사한 정의)가 높아진다. 그 이유는, 다음과 같은 것이다.
주기율표의 제VI족에 속하는 원소인 산소(O), 황(S), 셀레늄(Se) 및 텔루륨(Te)은, 마이너스 2가 이온으로 되었을 때에 금속의 플러스 이온보다도 크기(이온 반경)가 크고, 또한, 원자 번호가 커지는 산소(O), 황(S), 셀레늄(Se) 및 텔루륨(Te)의 순으로 이온의 크기(이온 반경)가 커진다. 기억층 ML의 각 층(제1층 ML1 및 제2층 ML2)은, 이온의 크기(이온 반경)가 큰 원소를 다량으로 포함할수록 원자 또는 이온 사이의 간극이 커지고, 금속 이온(α원소)이 통과하기 쉬워지는, 즉 모빌리티가 커진다고 생각된다. 또한, 기억층 ML의 각 층(제1층 ML1 및 제2층 ML2)이 함유하는 주기율표의 제VI족에 속하는 원소의 이온 반경을 크게 할수록, 도전 패스 형성에 기여하는 원소(α원소)와 기억층 ML을 구성하는 다른 원소(β원소나 제VI족의 원소) 사이의 인력이나 결합력이 작아져, 이것도 모빌리티를 크게 하는 데에 기여한다고 생각된다.
이 때문에, 제2층 ML2는 산소(O)를 함유하고 있는 것에 대하여, 제1층 ML1은, 산소(O)보다도 이온 반경이 큰 S(황), Se(셀레늄) 및 Te(텔루륨)로 이루어지는 군(제3 원소군)으로부터 선택된 적어도 1종류의 원소를 함유하고 있으므로, 제2층 ML2보다도 제1층 ML1의 쪽이, 원자 또는 이온 사이의 간극이 크고, 또한 도전 패스 형성에 기여하는 원소(여기에서는 α원소)에 작용하는 인력이나 결합력이 작아진다. 따라서, 제2층 ML2보다도 제1층 ML1의 쪽이, 금속 이온(여기에서는 α원소의 이온)이 통과(이동)하기 쉬워지므로, 도전 패스 형성에 기여하는 원소(여기에서는 α원소)의 모빌리티가 커진다고 생각된다.
또한, 제2층 ML2는 산소(O)를 함유하고 있는데, 제2층 ML2는 S(황), Se(셀레늄) 및 Te(텔루륨)를 함유하고 있지 않은 것이 바람직하다. 또한, 제1층 ML1은 S(황), Se(셀레늄) 및 Te(텔루륨)로 이루어지는 군(제3 원소군)으로부터 선택된 적어도 1종류의 원소를 함유하고 있는데, 제1층 ML1은 산소(O)를 함유하고 있지 않은 것이 바람직하다. 이에 의해, 제2층 ML2보다도 제1층 ML1에서, 도전 패스(후술하 는 도전 패스 CDP에 대응) 형성에 기여하는 원소(α원소)의 모빌리티가 적확하게 높아지도록 할 수 있다.
이와 같이, 기억층 ML은, 도전 패스 형성에 기여하는 원소(α원소)의 모빌리티가 상이한 제1층 ML1 및 제2층 ML2로 구성되어 있다. 이 때문에, 모빌리티가 높은 제1층 ML1에서는, 도전 패스 형성에 기여하는 원소(α원소)가 움직이기 쉬우므로, 제1층 ML1에 도전 패스가 일단 형성된 후, 인가 전압(리세트 전압 및 세트 전압)의 방향에 의해, 혹은 인가 전압이 걸리는 방법(펄스 폭, 펄스 전압의 크기 등)의 차이에 의해, 도전 패스와 하부 전극 BE 사이의 접속이 끊어지거나 연결되거나 하도록 할 수 있다. 한편, 모빌리티가 낮은 제2층 ML2에서는, 도전 패스 형성에 기여하는 원소(여기에서는 α원소)가 움직이기 어려우므로, 제2층 ML2에 도전 패스가 일단 형성된 후에는, 전압(리세트 전압, 세트 전압 및 리드 전압)이 인가되어도 제2층 ML2 내에서 도전 패스를 구성하고 있는 원소(여기에서는 α원소)가 거의 움직이지 않도록 하여, 도전 패스와 상부 전극 TE 사이의 전기적 접속을 유지할 수 있다.
또한, 제3 원소군의 원소 중, S(황)는, 밴드갭이 넓기 때문에, 메모리 소자 RM의 고저항 상태(리세트 상태)의 저항을 높게 할 수 있으므로, 특히 바람직하다. 따라서, 기억층 ML의 제1층 ML1이, γ원소로서, S(황)를 함유하면, 메모리 소자 RM의 고저항 상태(리세트 상태)의 저항을 높게 할 수 있으므로, 보다 바람직하다.
또한, 제1층 ML1 및 제2층 ML2 모두, 이온(여기에서는 α원소의 이온)의 모 빌리티가 Cu2S층보다 낮은 것이 바람직하며, 그 이유는, 이들 층을 지나는 도전 패스(후술하는 도전 패스 CDP)의 전극과의 접속이 끊어지기 어려워지기 때문이다.
또한, 제1층 ML1 또는 제2층 ML2의 한쪽이 저저항률인 경우에는, 제1층 ML1 또는 제2층 ML2의 한쪽이 전극을 겸할 수도 있다. 이 경우, 전극으로서 기능하는 제1층 ML1 또는 제2층 ML2는, 하부 전극 BE 또는 상부 전극 TE의 일부의 대신으로 하는 것이 바람직한데, 하부 전극 BE 또는 상부 전극 TE와 동일한 형상으로 할 수 있는 경우에는, 하부 전극 BE 또는 상부 전극 TE를 생략할 수도 있다. 또한, 제2층 ML2가 전극으로서 기능함으로써 상부 전극 TE를 생략한 경우라도, 전압 인가를 위해 제2층 ML2에는 어떠한 도체부(예를 들면 플러그(64))를 접속하므로, 그 제2층 ML2에 접속하는 도체부를 메모리 소자 RM의 전극(제2 전극)으로 간주할 수도 있다. 마찬가지로, 제1층 ML1이 전극으로서 기능함으로써 하부 전극 BE를 생략한 경우라도, 전압 인가를 위해 제1층 ML1에는 어떠한 도체부(예를 들면 배선(37a))를 접속(단 접속하는 도체부와 제1층 ML1 사이에 벗겨짐 방지막 PF 등을 개재시키는 경우도 있음)하므로, 그 제1층 ML1에 접속하는 도체부를 메모리 소자 RM의 전극(제1 전극)으로 간주할 수도 있다.
기억층 ML에서의 도전 패스 CDP의 형성에 대하여, 보다 상세하게 설명한다. 도 2는, 기억층 ML에서, 도전 패스 CDP가 하부 전극 BE와 상부 전극 TE 사이를 연결하도록 형성되어 있는 상태(세트 상태, 온 상태)의 메모리 소자 RM을 모식적으로 도시하는 설명도(단면도)이다. 도 3은, 기억층 ML에서, 하부 전극 BE와 상부 전극 TE 사이에서 도전 패스 CDP가 끊어져 있는 상태(리세트 상태, 오프 상태)의 메모리 소자 RM을 모식적으로 도시하는 설명도(단면도)이다. 도 2 및 도 3은, 상기 도 1과 동일한 단면도이지만, 도면을 보기 쉽게 하기 위해, 기억층 ML에서 저저항률로 되어 있는 영역, 즉 기억층 ML에서 도전 패스 CDP 및 저저항 부분 LRP로 되어 있는 영역에만 해칭을 가하고, 그 이외에는 해칭을 생략하고 있다.
반도체 장치를 제조한 직후의 상태에서는, 기억층 ML에는 전압이 인가되어 있지 않으므로, 도전 패스는 형성되어 있지 않다. 이 때문에, 반도체 장치의 제조후, 기억층 ML에서 상부 전극 TE와 하부 전극 BE 사이를 연결하는 도전 패스 CDP를 일단 형성하기 위해, 전압을 인가한다. 이 전압 인가는, 비교적 큰 초기화 전압(나중에 인가되는 리세트 전압, 세트 전압 및 리드 전압보다도 높은 전압)을 서로 역방향으로 반복 인가함으로써, 행할 수 있다. 즉, 하부 전극 BE를 마이너스 전위로 하고 또한 상부 전극 TE를 플러스 전위로 하는 등 하여, 하부 전극 BE의 전위가 상부 전극 TE의 전위보다도 낮아지도록 하는 제1 초기화 전압을 인가하여 하부 전극 BE 및 상부 전극 TE 사이의 기억층 ML에 비교적 큰 전류를 흘리는 것과, 하부 전극 BE를 플러스 전위로 하고 또한 상부 전극 TE를 마이너스 전위로 하는 등 하여, 하부 전극 BE의 전위가 상부 전극 TE의 전위보다도 높아지도록 하는 제2 초기화 전압을 인가하여 하부 전극 BE 및 상부 전극 TE 사이의 기억층 ML에 비교적 큰 전류를 흘리는 것을 반복한다.
이러한 초기화 전압 인가(제1 초기화 전압 인가와 제2 초기화 전압 인가의 반복)에 의해, 전류 경로를 따라서 금속 이온이 모여(이동하여), 도 2에 도시되는 바와 같이, 금속 이온이 고농도로 존재하는 도전 패스(도전 경로, 저저항 부분) CDP가, 하부 전극 BE와 상부 전극 TE 사이를 잇도록 기억층 ML 내에 형성된다. 도전 패스 CDP는, 기억층 ML에서, 금속 이온(주로 α원소가 주체이지만 β원소도 포함될 수 있음)이 고농도로 존재하는 부분이며, 도전 패스 CDP에서는, 금속 이온(금속 원자)으로부터 거기에 근접하는 금속 이온(금속 원자)에 용이하게 전자를 이동할 수 있으므로, 낮은 저항값(저항률)이 실현된다. 이 때문에, 기억층 ML에서, 도전 패스 CDP는, 그 이외의 영역보다도 저항률이 낮아진다. 이 도전 패스 CDP가, 기억층 ML에, 하부 전극 BE와 상부 전극 TE 사이를 잇도록(연결하도록) 형성됨으로써, 기억층 ML이 저저항으로 되고, 메모리 소자 RM이 저저항으로 된다.
이와 같이, 도 2와 같이 기억층 ML에서 도전 패스 CDP가 하부 전극 BE와 상부 전극 TE 사이를 잇도록(연결하도록) 형성되어 있는 상태(세트 상태, 온 상태)에서 리세트 전압을 인가함으로써, 도 3에 도시되는 바와 같이, 기억층 ML에서 하부 전극 BE와 상부 전극 TE 사이를 잇는 도전 패스 CDP를 끓을 수 있다.
예를 들면, 하부 전극 BE를 플러스 전위로 하고 또한 상부 전극 TE를 마이너스 전위로 하는 등 하여, 하부 전극 BE의 전위가 상부 전극 TE의 전위보다도 높아지도록 하는 리세트 전압을 상부 전극 TE 및 하부 전극 BE 사이(즉 플러그(64) 및 하부 전극 BE 사이)에 인가한다. 리세트 전압은, 전압의 절대값(상부 전극 TE 및 하부 전극 BE 사이의 전위차의 절대값)이, 상기 제1 초기화 전압 및 제2 초기화 전압의 절대값(상부 전극 TE 및 하부 전극 BE 사이의 전위차의 절대값)보다도 작거나, 혹은, 전압 인가 시간이, 상기 제1 초기화 전압 및 제2 초기화 전압의 전압 인 가 시간보다도 짧아지도록 한다. 리세트 전압을 이러한 값으로 설정하는 것은, 리세트시에 제2층 ML 내에서의 α원소의 이동을 억제하여 제2층 ML2 내의 도전 패스 CDP를 유지할 수 있게 하기 위해서이다. 바꾸어 말하면, 제1층 ML1과 제2층 ML2에서의 α원소의 모빌리티의 차를 반영하여, 제1층 ML1 내에서 α원소가 이동하지만, 제2층 ML 내에서는 α원소가 거의 이동하지 않도록, 리세트 전압을 설정한다.
상기 리세트 전압에 의해, 기억층 ML의 제1층 ML1 내에서 도전 패스 CDP를 형성하고 있었던 α원소(α원소의 이온)는, 마이너스 전위측인 상부 전극 TE측으로 이동하고, 제2층 ML2 내에 수용된다. 한편, 상기한 바와 같이 제1층 ML1에 비하여 제2층 ML2는 α원소의 모빌리티가 작기 때문에, 리세트 전압을 인가하여도, 제2층 ML2에서는 α원소는 거의 이동하지 않는다. 이 때문에, 리세트 전압을 인가함으로써, 도 3에 도시되는 바와 같이, 제2층 ML2 내의 도전 패스 CDP는 거의 변화되지 않는 것에 대하여, 제1층 ML1의 제2층 ML2에 인접하는 영역에서, 도전 패스 CDP가 끊어진 상태(도전 패스 CDP가 형성되어 있지 않은 상태)로 되고, 기억층 ML에서 하부 전극 BE와 상부 전극 TE 사이가 도전 패스 CDP로 이어져 있지 않은 상태로 되므로, 기억층 ML이 고저항으로 되고, 메모리 소자 RM이 고저항으로 된다.
또한, α원소에 비하여 β원소는 γ원소나 산소(O)의 결합력이 강하기 때문에, 리세트 전압을 인가하여도 거의 이동하지 않는다. 이 때문에, 리세트 전압을 인가하여도, 도 3과 같이, 제1층 ML1의 하부 전극 BCE에 인접하는 영역에, β원소가 비교적 고농도로 존재하는 저저항 부분 LRP가 잔존하는 경우도 있지만, 리세트 전압에 의해 α원소가 이동함으로써, 이 저저항 부분 LRP는 제2층 ML2 내의 도전 패스 CDP와는 연결되지 않는다. 따라서, 리세트 전압을 인가하였을 때에, 제1층 ML1의 하부 전극 BCE에 인접하는 영역에, 저저항 부분 LRP가 잔존하고 있어도, 기억층 ML에서 하부 전극 BE와 상부 전극 TE 사이가 저저항 영역(저저항 부분 LRP 및 도전 패스 CDP)에서 이어진 상태로는 되지 않고, 기억층 ML이 고저항으로 되고, 메모리 소자 RM이 고저항으로 된다. 또한, 상기 저저항 부분 LRP가 제1층 ML1의 하부 전극 BCE에 인접하는 영역에 형성되어 있지 않아도, 메모리 소자 RM의 동작에 문제는 없다.
한편, 도 3과 같이 기억층 ML에서 하부 전극 BE와 상부 전극 TE 사이의 도전 패스 CDP가 끊어져 있는 상태(리세트 상태, 오프 상태)에서 세트 전압을 인가함으로써, 도 2와 같이, 기억층 ML에서, 하부 전극 BE와 상부 전극 TE 사이를 재차, 도전 패스 CDP로 이을 수 있다.
예를 들면, 하부 전극 BE를 마이너스 전위로 하고 또한 상부 전극 TE를 플러스 전위로 하는 등 하여, 하부 전극 BE의 전위가 상부 전극 TE의 전위보다도 낮아지도록 하는 세트 전압을 상부 전극 TE 및 하부 전극 BE 사이(즉 플러그(64) 및 하부 전극 BE 사이)에 인가한다. 세트 전압은, 전압의 절대값이, 상기 제1 초기화 전압 및 제2 초기화 전압의 절대값보다도 작거나, 혹은, 전압 인가 시간이, 상기 제1 초기화 전압 및 제2 초기화 전압의 전압 인가 시간 보다도 짧아지도록 한다.
상기 세트 전압에 의해, 제1층 ML1 근방의 제2층 ML2의 α원소(α원소의 이온)는, 제1층 ML1 내에 확산하여 마이너스 전위측인 하부 전극 BE측으로 이동하여 도전 패스 CDP를 재형성하고, 제1층 ML1에서 도전 패스 CDP가 제2층 ML2로부터 하 부 전극 BE를 잇도록 형성된 상태로 된다. 한편, 상기한 바와 같이, 제1층 ML1에 비하여 제2층 ML2는, α원소의 모빌리티가 작기 때문에, 세트 전압을 인가하여도, 제2층 ML2 내의 도전 패스 CDP는 대부분 유지된다. 이 때문에, 세트 전압을 인가함으로써, 도 3에 도시되는 바와 같이, 기억층 ML에서, 도전 패스 CDP가 하부 전극 BE와 상부 전극 TE 사이를 잇도록(연결하도록) 형성되어 있는 상태로 되고, 기억층 ML이 저저항으로 되고, 메모리 소자 RM이 저저항으로 된다. 이 세트 상태에서는, 도전율이 높고 가는(필라멘트 형상의) 도전 패스 CDP가 상부 전극 TE 및 하부 전극 BE 사이를 전기적으로 접속하도록 형성되기 때문에, 상부 전극 TE 및 하부 전극 BE 사이의 저항이 저하하는 것이다.
이와 같이, 산소(O)는, S(황), Se(셀레늄) 및 Te(텔루륨)보다 이온 반경이 작으므로, 이온의 움직임을 제한하는 효과가 있기 때문에, 산소(O)를 함유하는 제2층 ML2는, 전위 구배에 의해 대부분의 이온이 한 방향, 또한 그 역방향으로 움직여 어느 한쪽의 전극과의 접속이 끊어지게 되어, 양쪽 전극(상부 전극 TE 및 하부 전극 BE) 사이를 잇는 도전 패스 CDP를 형성할 수 없는 상황으로 되는 것을 방지하는 역할을 한다. 즉, 제2층 ML2와, 이에 인접하는 도전율이 높은 층(상부 전극 TE) 사이의 전기적 접속은, 도전율이 높은 층(상부 전극 TE)이 도전 패스를 형성하는 금속 원소(α원소)를 거의 포함하지 않는 경우라도, 항상 유지되게 된다.
또한, 상부 전극 TE와 하부 전극 BE의 전위차가 제로이거나 또는 소정의 임계값보다도 작으면, α원소는 기억층 ML(특히 제1층 ML1) 내를 이동하지 않고, 기억층 ML 내의 도전 패스의 상태는 유지된다.
하부 전극 BE의 전위(전압)는, 후술하는 메모리 셀 트랜지스터 QM1, QM2 등을 통하여 하부 전극 BE에 인가되는 전압에 의해 제어할 수 있고, 상부 전극 TE의 전위(전압)는, 후술하는 배선(72)(72a) 및 플러그(64) 등을 통하여 상부 전극 TE에 인가되는 전압에 의해 제어할 수 있다. 또한, 여기에서 설명한 바와 같이, 리세트 전압과 세트 전압을 서로 역방향의 전압으로 하여 메모리 소자 RM을 제어하는 경우에는, 메모리 소자 RM을 갖는 반도체 장치는, 리세트시와 세트시에서 상부 전극과 하부 전극 사이에 서로 역방향의 전압을 인가할 수 있도록 하는 회로를 갖고 있다.
또한, 본원에서는, 도 2와 같이, 도전 패스 CDP가 기억층 ML 내에 하부 전극 BE와 상부 전극 TE 사이를 잇도록(연결하도록) 형성됨으로써, 기억층 ML이 저저항으로 되고, 메모리 소자 RM이 저저항으로 된 상태를, 세트 상태 또는 온(ON) 상태로 부르기로 한다. 또한, 세트 전압을 인가하여 메모리 소자 RM의 기억층 ML을 세트 상태로 하는 동작을 세트 동작(또는 간단히 세트)으로 부르기로 한다. 따라서, 세트 전압은 메모리 소자 RM의 기억층 ML을 세트 상태로 하기 위한 전압이다. 또한, 본원에서는, 도 3과 같이, 기억층 ML에서, 하부 전극 BE와 상부 전극 TE 사이가 도전 패스 CDP로 이어져 있지 않고, 하부 전극 BE 및 상부 전극 TE 사이의 도전 패스 CDP가 끊어진 상태로 되어, 기억층 ML이 고저항으로 되고, 메모리 소자 RM이 고저항으로 된 상태를, 리세트 상태 또는 오프(OFF) 상태로 부르기로 한다. 또한, 리세트 전압을 인가하여 메모리 소자 RM의 기억층 ML을 리세트 상태로 하는 동작을 리세트 동작(또는 간단히 리세트)으로 부르기로 한다. 따라서, 리세트 전압은 메모리 소자 RM의 기억층 ML을 리세트 상태로 하기 위한 전압이다.
이와 같이, 리세트 전압이나 세트 전압을 인가함으로써, 기억층 ML 내의 원소(주로 α원소)가 기억층 ML 내를 이동하여, 각 메모리 셀의 기억층 ML에서, 하부 전극 BE와 상부 전극 TE 사이를 잇도록 도전 패스 CDP가 형성된 저저항의 상태(세트 상태, 온 상태)와, 하부 전극 BE와 상부 전극 TE 사이를 잇도록 도전 패스 CDP가 형성되어 있지 않은 고저항의 상태(리세트 상태, 오프 상태) 사이를 변화(천이)시킬 수 있다. 이 때문에, 하부 전극 BE와 상부 전극 TE에 인가되는 전압을 제어함으로써, 하부 전극 BE 및 상부 전극 TE 사이의 전계(전장)를 제어하고, 그에 의해 기억층 ML 내의 금속 원소(주로 α원소)의 이동을 제어하여 도전 패스 CDP의 형성 상태를 제어할 수 있고, 각 메모리 셀의 기억층 ML에서, 저저항의 세트 상태와 고저항의 리세트 상태 사이를 변화(천이)시키거나, 각 상태를 유지하거나 할 수 있다. 이에 의해, 기억층 ML의 저항값(저항률) 즉 메모리 소자 RM의 저항값을 변화시킬 수 있고, 그에 의해, 불휘발성의 기억 소자(메모리)를 형성할 수 있다. 메모리 소자 RM은, 하부 전극 BE 및 상부 전극 TE 사이의 기억층 ML의 전기 저항값이 높은 고저항 상태(리세트 상태)와 낮은 저저항 상태(세트 상태)에 의해 정보가 기억된다. 즉, 하부 전극 BE 및 상부 전극 TE 사이의 기억층 ML이 저저항의 상태(하부 전극 BE와 상부 전극 TE 사이를 잇도록 도전 패스 CDP가 형성된 상태)에 있는지, 혹은 기억층 ML이 고저항의 상태(하부 전극 BE와 상부 전극 TE 사이를 잇도록 도전 패스 CDP가 형성되어 있지 않은 상태)에 있는지를 기억 정보로 하고, 기억층 ML이 함유하는 금속 원소(주로 α원소)가 기억층 ML(주로 제1층 ML1) 내를 이동함으로써, 기억층 ML에 정보를 기억(기록)시킬 수 있다.
또한, 메모리 소자 RM(기억층 ML)에 기억된 정보를 판독하기 위한 리드 전압은, 제1층 ML1 및 제2층 ML2의 양쪽에서 기억층 ML 내의 원소(특히 α원소)가 이동하지 않도록(즉 도전 패스 CDP의 상태가 변화되지 않도록) 하는 값으로 설정한다. 예를 들면, 리드 전압의 절대값을 리세트 전압 및 세트 전압의 절대값보다도 작게 한다. 이러한 리드 전압을 하부 전극 BE 및 상부 전극 TE 사이에 인가함으로써, 메모리 소자 RM의 저항값을 판독하고, 그에 의해, 기억층 ML(메모리 소자 RM)이 고저항 상태인지 혹은 저저항 상태인지를, 즉 기억 소자 RM의 기억 정보를, 판독할 수 있다. 리세트시의 저항(상부 전극 TE 및 하부 전극 BE 사이의 전기 저항)은 세트시의 저항(상부 전극 TE 및 하부 전극 BE 사이의 전기 저항)보다도 높고, 예를 들면 그 비는 10(10배)배 정도이다.
이와 같이, 기억층 ML 내에서 원자 또는 이온(여기에서는 주로 α원소)이 이동하여 물리 특성(예를 들면 전기 저항 등)이 변화됨으로써 기억층 ML에 정보를 기억(기록)할 수 있고, 또한, 기억층 ML 중에서 원자 또는 이온(여기에서는 주로 α원소)이 이동하여 물리 특성(예를 들면 전기 저항 등)이 변화됨으로써 기억층 ML에 기억한 정보를 재기입할 수 있다. 또한, 액세스시에 액세스 대상인 선택 메모리 셀의 통과 전류 등에 의해, 선택 메모리 셀에서의 기억층 ML의 기억 정보(고저항인지 저저항인지)를 판독할 수 있다. 또한, 상기의 물리 특성이 변화된다는 것은, 예를 들면 상부 전극 TE 및 하부 전극 BE 사이의 전기 저항이 변화되는 것이나, 전기 용량이 변화되는 것 등을 나타내고, 여기에서 설명한 바와 같이 전기 저항이 변화되는 것이 보다 바람직하다.
또한, 하부 전극 BE와 상부 전극 TE의 전위차가 제로이거나 또는 소정의 임계값보다도 작으면, α원소는 기억층 ML 내를 이동하지 않으므로, 반도체 장치에의 전원의 공급을 행하지 않아도, 기억층 ML에 기억된 정보는 유지된다. 이 때문에, 기억층 ML 또는 메모리 소자 RM은 불휘발성의 기억 소자로서 기능할 수 있다. 또한, 메모리 소자 RM은, 고체 전해질 메모리로 간주할 수도 있다.
또한, 본 실시 형태와는 달리, 기억층 ML을 제1층 ML1 또는 제2층 ML2의 한쪽에 의해서만 구성하는(즉 제1층 ML1 또는 제2층 ML2b의 한쪽의 형성을 생략함) 것도 생각되지만, 이 경우, 기억층 ML 내의 도전 패스 형성에 기여하는 원소(여기에서는 α원소)가, 인가 전압의 방향에 의해 상부 전극 TE측 또는 하부 전극 BE측으로 이동하여 치우치게 되어, 상부 전극 TE로부터 하부 전극 BE에 도달하는 도전 패스 CDP를 잘 형성할 수 없게 된다.
또한, 본 실시 형태와는 달리, 금속 전극 사이에 놓인 1층의 칼코게나이드의 고체 전해질층으로 이루어지는 고체 전해질 메모리에서는, 고체 전해질층이 1층이고, 양극(플러스 전위측의 금속 전극)을 구성하는 원소의 고체 전해질층 내의 모빌리티가 높기 때문에, 양극(금속 전극)으로부터 고체 전해질 내에 금속 이온이 확산하여도, 고체 전해질층에서, 이온 농도가 높은 도전 패스가 양극과의 접속을 유지하여 음극(마이너스 전위측의 금속 전극)을 향하여 신장하는 경우에는 없다. 그리고, 양극으로부터 고체 전해질 내에 확산하여 이동한 금속 이온은 음극 부근에 퇴적하여, 금속 이온이 고농도로 존재하는 고농도 영역(도전 영역)이 음극 부근에 산형상(양극측을 정점으로 하고 또한 음극에 접하는 영역을 저변으로 한 산 형상 또 는 삼각 형상의 형상)으로 형성되고, 이 고농도 영역이 서서히 양극 방향을 향하여 높아져, 그 고농도 영역의 정점이 양극에 도달하면 양쪽 전극(양극 및 음극) 사이가 전기적으로 이어지게 된다. 이 경우, 역방향의 전압을 인가하면, 산 형상의 고농도 영역의 상부로부터 금속 이온이 떼어내어지고, 산 형상의 고농도 영역의 높이가 낮아지면 양쪽 전극(양극 및 음극) 사이의 접속이 끊어진다. 이 산 형상의 고농도 영역(도전 영역)의 저변 부분은 전극의 가로 폭보다도 넓어질 가능성이 있어, 고집적화의 장해로 될 가능성이 있다.
그에 대하여, 본 실시 형태에서는, 상부 전극 TE 및 하부 전극 BE 사이의 배치된 기억층 ML이, 하부 전극 BE측의 제1층 ML1과 상부 전극 TE측의 제2층 ML2의 적층 구조를 갖고, 도전 패스 CDP 형성에 기여하는 원소(여기에서는 α원소)의 모빌리티가 제1층 ML1과 제2층 ML2에서 상이하도록 하고 있다. 이와 같이 함으로써, 이온이 무리하게 압입되어 형성된 도전 패스 CDP는, 상부 전극 TE로부터 하방(하부 전극 BE 방향)으로 신장하여 상하 방향의 전선 형상 혹은 필라멘트 형상으로 되고, 하부 전극 BE와의 접속이 인가 전압의 방향에 의해, 혹은 전압이 걸리는 방법(펄스 폭, 펄스 전압 등)에 의해, 끊어지거나 이어지거나 한다. 상기의 가는 전선 형상 혹은 필라멘트 형상의 도전 패스 CDP를, 인가 전압에 의해 제어하여 형성할 수 있기 때문에, 우수한 성능 및 기능을 갖춘 메모리 소자를 실현할 수 있다.
즉, 본 실시 형태에서는, 제1층 ML1과 제2층 ML2에서 α원소의 모빌리티에 차를 둠으로써, 리세트 전압이나 세트 전압 인가시에, 제1층 ML1 내에서 α원소가 이동하지만, 제2층 ML 내에서는 α원소가 거의 이동하지 않도록 하고 있다. 이 때 문에, 리세트 전압이나 세트 전압 인가에 의해 제2층 ML2 내의 도전 패스 CDP는 거의 변화되지 않고, 도전 패스 CDP와 상부 전극 TE 사이의 접속은 항상 유지되며, 리세트 전압이나 세트 전압 인가에 의해 도전 패스 CDP와 하부 전극 BE의 접속이 끊어지거나 이어지거나 한다. 이 때문에, 인가 전압에 의한 제어에 의해, 상기의 가는 전선 형상 혹은 필라멘트 형상의 도전 패스 CDP를, 상부 전극 TE 및 하부 전극 BE 사이의 기억층 ML에 적확하게 형성할 수 있다.
또한, 본 실시 형태에서는, 제1층 ML1과 제2층 ML2에서 α원소의 모빌리티에 차를 둠으로써, 리세트 전압이나 세트 전압 인가시에, 제1층 ML1 내에서 α원소가 이동하지만, 제2층 ML 내에서는 α원소가 거의 이동하지 않도록 하고 있다. 이 때문에, 리세트 전압이나 세트 전압 인가에 의해 제2층 ML2 내의 도전 패스 CDP는 거의 변화되지 않는다. 따라서, 리세트 전압이나 세트 전압 인가에 의해 제1층 ML1 내에서 형성되는 도전 패스 CDP의 위치가, 제2층 ML2 내의 도전 패스 CDP의 선단(제1층 ML과 제2층 ML의 계면에 접하는 부분)과 하부 전극 BE 사이를 잇는 위치에 한정된다. 즉, 리세트 상태에서도 제2층 ML2 내에 유지된 도전 패스 CDP에 의해, 세트시에 제1층 ML1에서 부활하는 도전 패스 CDP의 위치와 굵기가 거의 결정되게 된다. 이에 의해, 도전 패스 CDP의 형성 위치의 면내 방향(기억층 ML의 형성 면에 평행한 방향)의 변동에 의한 재기입 불안정의 발생을 방지할 수 있다. 또한, 재기입을 반복하였을 때의 저항값의 재현성을 높일 수 있다. 또한, 세트와 리세트의 반복에 의한 재기입을 안정하게 행할 수 있게 된다.
또한, 하부 전극 BE의 면적을 기억층 ML의 하면의 면적보다도 작게 하고, 하 부 전극 BE가 기억층 ML의 하면의 일부가 평면적(반도체 기판의 주면에 평행한 평면)에 겹치지만, 기억층 ML의 다른 부분은 하부 전극 BE와는 평면적으로 겹치지 않도록 하고 있다. 이와 같이 함으로써, 기억층 ML의 제1층 ML1에 형성되는 도전 패스 CDP의 형성 위치의 면내 방향(기록층 ML의 형성면에 평행한 방향)의 변동에 의한 재기입 불안정의 발생을, 더욱 적확하게 방지할 수 있다. 또한, 재기입을 반복하였을 때의 저항값의 재현성을 더욱 적확하게 높일 수 있다.
이와 같이 하여, 본 실시 형태에서는, 정보의 기억이 가능한 반도체 장치의 성능을 향상시킬 수 있다. 또한, 저소비 전력이고, 안정된 데이터 재기입 특성을 구비한 반도체 장치를 실현할 수 있다. 또한, 저전압, 저소비 전력으로 다수회의 재기입이 가능하게 된다.
또한, 이온 공급층인 제2층 ML2도, 그 내부에서 도전 패스를 형성하는 이온(여기에서는 α원소의 이온)을 이동할 수 있기 때문에, 그 자체가 고체 전해질층으로서도 기능한다. 도전 패스 CDP가 필라멘트 형상인 경우, 제2층 ML은, 필라멘트(도전 패스 CDP)가 형성되는 주변에서만 고체 전해질층으로 되어 있다고 생각할 수도 있다.
도 4는, 메모리 소자 RM의 전압 대 전류 특성을 모식적으로 나타내는 설명도(그래프)이다.
메모리 소자 RM의 전압 대 전류 특성은, 도 4에 나타낸 바와 같이 된다. 우선 고저항의 리세트 상태로부터 전압을 높이고, 임계값을 초과하면 임팩트 이온화가 일어나 캐리어수가 증대하고, 또한 이온화된 금속 원자(α원소)가 움직여 필라 멘트 형상의 도전 패스 CDP가 형성되고, 또한 조금 저항이 내려가, 세트 상태로 된다. 전압을 내려도 저저항 상태가 유지된다. 고저항 상태로 하기 위해서는, 도전 패스에 단시간 큰 전류를 흘리면, 발생한 열에 의해 도전 패스의 이온이 주변으로 확산하여 고저항 상태로 되돌아간다.
다음으로, 기억층 ML의 제1층 ML1 및 제2층 ML2의 조성에 대하여, 보다 상세하게 설명한다.
도 5는, 기억층 ML의 제1층 ML1을 구성하는 재료의 바람직한 조성 범위를 나타내는 설명도(그래프, 삼각도, 조성도)이며, 도 6은, 기억층 ML의 제2층 ML2를 구성하는 재료의 바람직한 조성 범위를 나타내는 설명도(그래프, 삼각도, 조성도)이다.
본 발명자는, 기억층 ML의 제1층 ML1 및 제2층 ML2의 재료에 다양한 조성의 재료를 이용하여 상기 도 1과 같은 메모리 소자를 작성하고, 다양한 특성을 조사한바, 기억층 ML의 제1층 ML1은, Cu(구리), Ag(은), Au(금), Al(알루미늄), Zn(아연) 및 Cd(카드뮴)로 이루어지는 군(제1 원소군)으로부터 선택된 적어도 1종류의 원소를 20원자％ 이상 70원자％ 이하 함유하고, V(바나듐), Nb(니오븀), Ta(탄탈), Cr(크롬), Mo(몰리브덴), W(텅스텐), Ti(티탄), Zr(지르코늄), Hf(하프늄), Fe(철), Co(코발트), Ni(니켈), Pt(백금), Pd(팔라듐), Rh(로듐), Ir(이리듐), Ru(루테늄), Os(오스뮴) 및 란타노이드 원소로 이루어지는 군(제2 원소군)으로부터 선택된 적어도 1종류의 원소를 3원자％ 이상 40원자％ 이하 함유하고, S(황), Se(셀레늄) 및 Te(텔루륨)로 이루어지는 군(제3 원소군)으로부터 선택된 적어도 1종류의 원소 를 20원자％ 이상 60원자％ 이하 함유하는 재료로 이루어지는 것이 바람직한 것을 알 수 있었다. 그 이외의 원소(제1 원소군, 제2 원소군 및 제3 원소군 이외의 원소)를 10원자％ 이하, 제1층 ML1이 포함할 수도 있다.
즉, 기억층 ML의 제1층 ML1의 조성을 조성식 αXβYγZ, 여기에서 0.2≤X≤0.7, 0.03≤Y≤0.4, 0.2≤Z≤0.6, X+Y+Z=1로 나타내는 조성으로 하는 것이, 메모리 소자의 성능을 향상시키는 측면에서 매우 유효한 것을 발견하였다. 여기에서, 기억층 ML의 제1층 ML1의 조성식 αXβYγZ에서의 α는, 제1 원소군으로부터 선택된 적어도 1종류의 원소이며, 기억층 ML의 제1층 ML1의 조성식 αXβYγZ에서의 β는, 제2 원소군으로부터 선택된 적어도 1종류의 원소이며, 기억층 ML의 제1층 ML1의 조성식 αXβYγZ에서의 γ는, 제3 원소군으로부터 선택된 적어도 1종류의 원소이다. 또한, 여기에서 나타내는 기억층 ML의 제1층 ML1의 조성 αXβYγZ는, 제1층 ML1의 막 두께 방향의 평균 조성으로 표기한 것이다.
이러한 기억층 ML의 제1층 ML1의 바람직한 조성 범위를, 도 5에 해칭을 가하여 나타내고 있다. 본 실시 형태에서는, 기억층 ML의 제1층 ML1은, α원소, β원소 및 γ원소를 구성 원소로서 함유하고 있으므로, 도 5의 조성 삼각도에서, 기억층 ML의 제1층 ML1의 바람직한 조성 범위를 나타내고 있다. 또한, 도 5에서는, α원소로서 Cu(구리)를, β원소로서 Ta(탄탈)를, 예로서 기재하고 있다.
또한, 본 발명자는, 기억층 ML의 제1층 ML1 및 제2층 ML2의 재료에 다양한 조성의 재료를 이용하여 상기 도 1과 같은 메모리 소자를 작성하고, 다양한 특성을 조사한 바, 기억층 ML의 제2층 ML2는, Cu(구리), Ag(은), Au(금), Al(알루미늄), Zn(아연) 및 Cd(카드뮴)로 이루어지는 군(제1 원소군)으로부터 선택된 적어도 1종류의 원소를 5원자％ 이상 50원자％ 이하 함유하고, V(바나듐), Nb(니오븀), Ta(탄탈), Cr(크롬), Mo(몰리브덴), W(텅스텐), Ti(티탄), Zr(지르코늄), Hf(하프늄), Fe(철), Co(코발트), Ni(니켈), Pt(백금), Pd(팔라듐), Rh(로듐), Ir(이리듐), Ru(루테늄), Os(오스뮴) 및 란타노이드 원소로 이루어지는 군(제2 원소군)으로부터 선택된 적어도 1종류의 원소를 10원자％ 이상 50원자％ 이하 함유하고, O(산소)를 30원자％ 이상 70원자％ 이하 함유하는 재료로 이루어지는 것이 바람직한 것을 알 수 있었다. 그 이외의 원소(제1 원소군, 제2 원소군 및 산소 이외의 원소)를 10원자％ 이하, 제2층 ML2이 포함할 수도 있다.
즉, 기억층 ML의 제2층 ML2의 조성을 조성식 αXβYOZ, 여기에서 0.05≤X≤0.5, 0.1≤Y≤0.5, 0.3≤Z≤0.7, X+Y+Z=1로 나타내는 조성으로 하는 것이, 메모리 소자의 성능을 향상시키는 측면에서 매우 유효한 것을 발견하였다. 여기에서, 기억층 ML의 제2층 ML2의 조성식 αXβYOZ에서의 α는, 제1 원소군으로부터 선택된 적어도 1종류의 원소이며, 기억층 ML의 제2층 ML2의 조성식 αXβYOZ에서의 β는, 제2 원소군으로부터 선택된 적어도 1종류의 원소이며, 기억층 ML의 제2층 ML2의 조성식 αXβYOZ에서의 O는, 산소(O)이다. 또한, 여기에서 나타내는 기억층 ML의 제2층 ML2의 조성 αXβYOZ는, 제2층 ML2의 막 두께 방향의 평균 조성으로 표기한 것이다.
이러한 기억층 ML의 제2층 ML2의 바람직한 조성 범위를, 도 6에 해칭을 가하여 나타내고 있다. 본 실시 형태에서는, 기억층 ML의 제2층 ML2는, α원소, β원소 및 산소(O)를 구성 원소로서 함유하고 있으므로, 도 6의 조성 삼각도에서, 기억층 ML의 제2층 ML2의 바람직한 조성 범위를 나타내고 있다. 또한, 도 6에서는, α원소로서 Cu(구리)를, β원소로서 Ta(탄탈)를, 예로서 기재하고 있다.
본 발명자가 검토한 메모리 소자의 특성의 조성 의존성의 대표예를, 도 7~도 18에 나타낸다. 이 중, 도 7, 도 12, 도 13 및 도 18은 막 저항의 조성 의존성을 나타내는 그래프이며, 도 8, 도 9, 도 11, 도 14, 도 15 및 도 17은 세트 저항의 조성 의존성을 나타내는 그래프이며, 도 10 및 도 16은 내열 온도의 조성 의존성을 나타내는 그래프이다.
또한, 도 7, 도 12, 도 13 및 도 18의 그래프의 종축의 막 저항은, 상기의 도전 패스 CDP가 존재하지 않는 경우의 막 자신의 저항(전기 저항)에 대응하는 것이다. 막 저항은, 그 막을 구성하는 재료를 한 변 100nm의 입법체로 하였을 때의, 1개의 면과 그것에 대항하는 면(예를 들면 상면과 하면) 사이의 전기 저항으로서 구하고 있다. 면적이나 막 두께가 상이한 막에 의해 막 저항을 측정하는 경우에는, 면적과 막 두께의 비로 막 저항을 환산한다.
또한, 도 8, 도 9, 도 11, 도 14, 도 15 및 도 17의 그래프의 종축의 세트 저항은, 상기의 도전 패스 CDP가 존재하는 경우(도 2의 세트 상태)의 상부 전극 TE 및 하부 전극 BE 사이의 저항(전기 저항)에 대응하는 것이다.
또한, 도 10 및 도 16의 그래프의 종축의 내열 온도(동작 보장 온도)는, 메모리 소자에 기입한 데이터를 안정하게 유지할 수 있는 상한 온도에 대응하는 것이다. 여기에서는, 메모리 소자의 내열 온도(동작 보장 온도)를 조사하기 위해, 메모리 소자에 데이터를 기입한 후, 고온 환경하에 3분 정도 방치하고 나서, 그 고온 유지에 의해 메모리 소자에 저항의 저하, 저항의 상승 혹은 세트 전압의 상승이 생겼는지의 여부를 확인하였다. 그리고, 메모리 소자의 저항의 저하, 저항의 상승 및 세트 전압의 상승을 매우 작은 값으로 억제할 수 있는 상한의 온도를, 내열 온도(동작 보장 온도)로 하였다. 따라서, 메모리 소자에 데이터를 기입한 후, 내열 온도(동작 보장 온도) 이하의 온도로 가열하여도, 이 가열에 기인한 메모리 소자의 저항의 저하, 저항의 상승 및 세트 전압의 상승은 거의 발생하지 않고, 메모리 소자에 기입한 데이터를 안정하게 유지시킬 수 있다. 그러나, 메모리 소자에 데이터를 기입한 후에 내열 온도(동작 보장 온도)보다도 높은 온도로 가열하면, 이 가열에 기인하여 메모리 소자의 저항의 저하, 저항의 상승 혹은 세트 전압의 상승이 발생하게 되어, 메모리 소자에 기입한 데이터를 안정하게 유지할 수 없게 된다.
이들 도 7~도 18의 각 그래프를 참조하여, 기억층 ML의 제1층 ML1 및 제2층 ML2의 바람직한 조성에 대하여 설명한다. 또한, 도 7~ 도 12는, 제2층 ML2의 조성을 Cu0 .25Ta0 .25O0 .5로 고정하고, 제1층 ML1의 조성을, Cu0 .5Ta0 .15S0 .35를 베이스 조성으로 하여 각 원소의 함유율을 변화시키고 있다. 또한, 도 13~도 18은, 제1층 ML1의 조 성을 Cu0 .5Ta0 .15S0 .35로 고정하고, 제2층 ML2의 조성을, Cu0 .25Ta0 .25O0 .5를 베이스 조성으로 하여 각 원소의 함유율을 변화시키고 있다. 또한, 세트 저항 및 내열 온도는, 제1층 ML1 및 제2층 ML2의 막 두께를, 양쪽 30nm로 하여 측정하고 있다.
도 7은, 제1층 ML 내의 Cu 함유율에 대한 제1층 ML1의 막 저항의 의존성을 나타내는 그래프이며, 그래프의 횡축이 제1층 ML1에서의 Cu(구리)의 함유율에 대응하고, 그래프의 종축이 ML1의 막 저항에 대응한다. 또한, 도 8은, 제1층 ML1 내의 Cu 함유율에 대한 세트 저항의 의존성을 나타내는 그래프이며, 그래프의 횡축이 제1층 ML1에서의 Cu(구리)의 함유율에 대응하고, 그래프의 종축이 세트 저항에 대응한다. 또한, 도 7 및 도 8의 그래프의 경우, 제1층 ML1에서의 Ta(탄탈)와 S(황)의 원자비(원자수비)를 15:35로 고정하고, 제1층 ML1 내의 Cu(구리)의 함유율을 변화시키고 있다. 즉, 제1층 ML1 내의 Cu(구리)의 원자수를 MCu로 하고, 제1층 ML1 내의 Ta(탄탈)의 원자수를 MTa로 하고, 제1층 ML1 내의 S(황)의 원자수를 MS로서 나타내면, 도 7 및 도 8의 경우, 「MCu/(MCu+MTa+MS)」가 그래프의 횡축에 대응하고, 또한, MTa:MS=15:35로 하고 있다. 이 사고 방식은, 도 9~도 18 등에서도 마찬가지이다.
도 7에 나타내는 바와 같이, 제1층 ML1 내의 Cu(구리)의 함유율이 지나치게 많으면 제1층 ML1의 막 저항이 지나치게 작아지게 되고, 또한, 도 8에 나타내는 바와 같이, 제1층 ML1 내의 Cu(구리)의 함유율이 지나치게 적으면, 저저항으로 될 세 트 저항이 지나치게 커지게 된다. 이 때문에, 제1층 ML1 내의 Cu(구리)의 함유율을, 20원자％(at.％：atomic％) 이상 70원자％ 이하로 하는 것이 바람직하다. 이에 의해, 세트 상태와 리세트 상태의 저항 차를 확보할 수 있다. 제1층 ML1 내의 Cu(구리)의 함유율이 70원자％보다도 많으면, 제1층 ML1 자신이 전극과 같이 저항이 낮아져 고체 전해질로서 기능하지 않게 되고, 한편, 20원자％보다도 적으면 제1층 ML1이 화학적으로 불안정해지고, 또한, 세트가 불충분해지지만, 제1층 ML1 내의 Cu(구리)의 함유율을 20원자％ 이상 70원자％ 이하로 함으로써, 이들 문제는 해소되고, 불휘발성의 메모리 소자로서의 동작을 적확하게 행할 수 있게 된다.
도 9는, 제1층 ML1 내의 Ta 함유율에 대한 세트 저항의 의존성을 나타내는 그래프이며, 그래프의 횡축이 제1층 ML1에서의 Ta(탄탈)의 함유율에 대응하고, 그래프의 종축이 세트 저항에 대응한다. 또한, 도 10은, 제1층 ML1 내의 Ta 함유율에 대한 내열 온도의 의존성을 나타내는 그래프이며, 그래프의 횡축이 제1층 ML1에서의 Ta(탄탈)의 함유율에 대응하고, 그래프의 종축이 내열 온도에 대응한다. 또한, 도 9 및 도 10의 그래프의 경우, 제1층 ML1에서의 Cu(구리)와 S(황)의 원자비(원자수비)를 50:35로 고정하고, 제1층 ML1 내의 Ta(탄탈)의 함유율을 변화시키고 있다.
도 9에 나타내는 바와 같이, 제1층 ML1 내의 Ta(탄탈)의 함유율이 지나치게 많으면, 저저항으로 될 세트 저항이 지나치게 커지게 되고, 또한, 도 10에 나타내는 바와 같이, 제1층 ML1 내의 Ta(탄탈)의 함유율이 지나치게 적으면 내열 온도가 낮아지게 된다. 이 때문에, 제1층 ML1 내의 Ta(탄탈)의 함유율을, 3원자％ 이상 40원자％ 이하로 하는 것이 바람직하다. 이에 의해, 세트 저항을 작게 하여 불휘발성의 메모리 소자로서의 동작을 행할 수 있도록 함과 함께, 내열 온도를 높일(예를 들면 180℃ 이상으로 함) 수 있다. 제1층 ML1 내의 Ta(탄탈)의 함유율이 40원자％보다도 많으면, 세트 저항이 지나치게 높아지고, 한편, 3원자％보다도 적으면 저저항 상태(세트 상태)의 내열성이 부족하지만, 제1층 ML1 내의 Ta(탄탈)의 함유율을 3원자％ 이상 40원자％ 이하로 함으로써, 이들 문제는 해소되고, 불휘발성의 메모리 소자로서의 동작을 적확하게 행할 수 있게 된다.
도 11은, 제1층 ML1 내의 S 함유율에 대한 세트 저항의 의존성을 나타내는 그래프이며, 그래프의 횡축이 제1층 ML1에서의 S(황)의 함유율에 대응하고, 그래프의 종축이 세트 저항에 대응한다. 또한, 도 12는, 제1층 ML1 내의 S 함유율에 대한 제1층 ML1의 막 저항의 의존성을 나타내는 그래프이며, 그래프의 횡축이 제1층 ML1에서의 S(황)의 함유율에 대응하고, 그래프의 종축이 제1층 ML1의 막 저항에 대응한다. 또한, 도 11 및 도 12의 그래프의 경우, 제1층 ML1에서의 Cu(구리)와 Ta(탄탈)의 원자비(원자수비)를 50:15로 고정하고, 제1층 ML1 내의 S(황)의 함유율을 변화시키고 있다.
도 11에 나타내는 바와 같이, 제1층 ML 내의 S(황)의 함유율이 지나치게 많으면, 저저항으로 될 세트 저항이 지나치게 커지게 되고, 또한, 도 12에 나타내는 바와 같이, 제1층 ML1 내의 S(황)의 함유율이 지나치게 적으면 제1층 ML1의 막 저항이 지나치게 작아지게 된다. 이 때문에, 제1층 ML1 내의 S(황)의 함유율을, 20원자％ 이상 60원자％ 이하로 하는 것이 바람직하다. 이에 의해, 세트 상태와 리 세트 상태의 저항 차를 확보할 수 있다. 제1층 ML1 내의 S(황)의 함유율이 60원자％보다도 많으면, 세트가 불충분해지고, 한편, 20원자％보다도 적으면 제1층 ML1 자신이 전극과 같이 저항이 낮아져 고체 전해질로서 기능하지 않게 되지만, 제1층 ML1 내의 S(황)의 함유율을 20원자％ 이상 60원자％ 이하로 함으로써, 이들 문제는 해소되고, 불휘발성의 메모리 소자로서의 동작을 적확하게 행할 수 있게 된다.
도 13은, 제2층 ML2 내의 Cu 함유율에 대한 제2층 ML2의 막 저항의 의존성을 나타내는 그래프이며, 그래프의 횡축이 제2층 ML2에서의 Cu(구리)의 함유율에 대응하고, 그래프의 종축이 제2층 ML2의 막 저항에 대응한다. 또한, 도 14는, 제2층 ML2 내의 Cu 함유율에 대한 세트 저항의 의존성을 나타내는 그래프이며, 그래프의 횡축이 제2층 ML2에서의 Cu(구리)의 함유율에 대응하고, 그래프의 종축이 세트 저항에 대응한다. 또한, 도 13 및 도 14의 그래프의 경우, 제2층 ML2에서의 Ta(탄탈)와 O(산소)의 원자비(원자수비)를 25:50으로 고정하고, 제2층 ML2 내의 Cu(구리)의 함유율을 변화시키고 있다.
도 13에 나타내는 바와 같이, 제2층 ML2 내의 Cu(구리)의 함유율이 지나치게 많으면 제2층 ML2의 막 저항이 지나치게 작아지게 되고, 또한, 도 14에 나타내는 바와 같이, 제2층 ML2 내의 Cu(구리)의 함유율이 지나치게 적으면, 저저항으로 될 세트 저항이 지나치게 커지게 된다. 이 때문에, 제2층 ML2 내의 Cu(구리)의 함유율을, 5원자％ 이상 50원자％ 이하로 하는 것이 바람직하다. 이에 의해, 세트 상태와 리세트 상태의 저항 차를 확보할 수 있다. 제2층 ML2 내의 Cu(구리)의 함유율이 50원자％보다도 많으면, 제2층 ML2의 화학적 안정성이 부족하고, 또한 제2층 ML2 자신이 전극과 같이 저항이 낮아져 리세트가 곤란하게 되고, 한편, 5원자％보다도 적으면 세트가 불충분해지지만, 제2층 ML2 내의 Cu(구리)의 함유율을 5원자％ 이상 50원자％ 이하로 함으로써, 이들 문제는 해소되고, 불휘발성의 메모리 소자로서의 동작을 적확하게 행할 수 있게 된다.
도 15는, 제2층 ML2 내의 Ta 함유율에 대한 세트 저항의 의존성을 나타내는 그래프이며, 그래프의 횡축이 제2층 ML2에서의 Ta(탄탈)의 함유율에 대응하고, 그래프의 종축의 세트 저항에 대응한다. 또한, 도 16은, 제2층 ML2 내의 Ta 함유율에 대한 내열 온도의 의존성을 나타내는 그래프이며, 그래프의 횡축이 제2층 ML2에서의 Ta(탄탈)의 함유율에 대응하고, 그래프의 종축이 내열 온도에 대응한다. 또한, 도 15 및 도 16의 그래프의 경우, 제2층 ML2에서의 Cu(구리)와 O(산소)의 원자비(원자수비)를 25:50으로 고정하고, 제2층 ML2 내의 Ta(탄탈)의 함유율을 변화시키고 있다.
도 15에 나타내는 바와 같이, 제2층 ML2 내의 Ta(탄탈)의 함유율이 지나치게 많으면, 저저항으로 될 세트 저항이 지나치게 커지게 되고, 또한, 도 16에 나타내는 바와 같이, 제2층 ML2 내의 Ta(탄탈)의 함유율이 지나치게 적으면 내열 온도가 낮아지게 된다. 이 때문에, 제2층 ML2 내의 Ta(탄탈)의 함유율(원자비)을, 10원자％ 이상 50원자％ 이하로 하는 것이 바람직하다. 이에 의해, 세트 저항을 작게 하여 불휘발성의 메모리 소자로서의 동작을 행할 수 있도록 함과 함께, 내열 온도를 높일(예를 들면 180℃ 이상으로 함) 수 있다. 제2층 ML2 내의 Ta(탄탈)의 함유율이 50원자％보다도 많으면, 세트 저항이 지나치게 높아지고, 한편, 10원자％보다도 적으면 저저항 상태(세트 상태)의 내열성이 부족하지만, 제2층 ML2 내의 Ta(탄탈)의 함유율을 10원자％ 이상 50원자％ 이하로 함으로써, 이들 문제는 해소되고, 불휘발성의 메모리 소자로서의 동작을 적확하게 행할 수 있게 된다.
도 17은, 제2층 ML2 내의 O 함유율에 대한 세트 저항의 의존성을 나타내는 그래프이며, 그래프의 횡축이 제2층 ML2에서의 O(산소)의 함유율에 대응하고, 그래프의 종축이 세트 저항에 대응한다. 또한, 도 18은, 제2층 ML2 내의 O 함유율에 대한 제2층 ML2의 막 저항의 의존성을 나타내는 그래프이며, 그래프의 횡축이 제2층 ML2에서의 O(산소)의 함유율에 대응하고, 그래프의 종축이 제2층 ML2의 막 저항에 대응한다. 또한, 도 17 및 도 18의 그래프의 경우, 제2층 ML2에서의 Cu(구리)와 Ta(탄탈)의 원자비(원자수비)를 25:25로 고정하고, 제2층 ML2 내의 O(산소)의 함유율을 변화시키고 있다.
도 17에 나타내는 바와 같이, 제2층 ML2 내의 O(산소)의 함유율이 지나치게 많으면 세트 저항이 지나치게 커지게 되고, 또한, 도 18에 나타내는 바와 같이, 제2층 ML2 내의 O(산소)의 함유율이 지나치게 적으면 제2층 ML2의 막 저항이 지나치게 작아지게 된다. 이 때문에, 제2층 ML2 내의 O(산소)의 함유율(원자비)을, 30원자％ 이상 70원자％ 이하로 하는 것이 바람직하다. 이에 의해, 세트 상태와 리세트 상태의 저항 차를 확보할 수 있다. 제2층 ML2 내의 O(산소)의 함유율이 70원자％보다도 많으면, 세트가 불충분해지고, 한편, 30원자％보다도 적으면 제2층 ML2 자신이 전극과 같이 저항이 낮아져 리세트가 곤란해지지만, 제2층 ML2 내의 O(산소)의 함유율을 30원자％ 이상 70원자％ 이하로 함으로써, 이들 문제는 해소되고, 불휘발성의 메모리 소자로서의 동작을 적확하게 행할 수 있게 된다.
따라서, 도 7~도 18의 조성 의존성을 고려하면, 기억층 ML의 제1층 ML1의 바람직한 조성은, 구리(Cu)와 탄탈(Ta)과 황(S)을 함유하는 경우, 구리(Cu)의 함유율이 20원자％ 이상 70원자％ 이하, 탄탈(Ta)의 함유율이 3원자％ 이상 40원자％ 이하, 황(S)의 함유율이 20원자％ 이상 60원자％ 이하이다. 또한, 기억층 ML의 제2층 ML2의 바람직한 조성은, 구리(Cu)와 탄탈(Ta)과 산소(O)를 함유하는 경우, 구리(Cu)의 함유율이 5원자％ 이상 50원자％ 이하, 탄탈(Ta)의 함유율이 10원자％ 이상 50원자％ 이하, 산소(O)의 함유율이 30원자％ 이상 70원자％ 이하이다. 이 경우, 기억층 ML의 제1층 ML1을 구성하는 재료의 조성(제1층 ML1의 막 두께 방향의 평균 조성)을 다음 조성식, CuXTaYSZ, 여기에서, 0.2≤X≤0.7, 0.03≤Y≤0.4, 0.2≤Z≤0.6으로 나타낼 수 있고, 또한, 기억층 ML의 제2층 ML2를 구성하는 재료의 조성(제2층 ML2의 막 두께 방향의 평균 조성)을 다음 조성식, CuXTaYOZ, 여기에서, 0.05≤X≤0.5, 0.1≤Y≤0.5, 0.3≤Z≤0.7로 나타낼 수 있다. 기억층 ML의 제1층 ML1의 바람직한 조성으로서, 예를 들면, Cu0 .5Ta0 .15S0 .35를 예시할 수 있고, 기억층 ML의 제2층 ML2의 바람직한 조성으로서, 예를 들면, Cu0 .25Ta0 .25O0 .5를 예시할 수 있다.
이러한 기억층 ML의 제1층 ML1 및 제2층 ML2의 바람직한 조성 범위는, 상기도 5 및 도 6에서 해칭을 가한 조성 범위에 대응하는 것으로 된다.
또한, 도 7~도 18에서는, 기억층 ML의 제1층 ML1을 구성하는 재료를 Cu-Ta-S 계 재료로 하고, 기억층 ML의 제2층 ML2를 구성하는 재료를 Cu-Ta-O계 재료로 하였지만, 본 발명자의 검토(실험)에 따르면, Cu 이외의 제1 원소군에 속하는 원소를 이용하고, Ta 이외의 제2 원소군에 속하는 원소를 이용하고, S 이외의 제3 원소군에 속하는 원소를 이용하여도, 도 7~도 18의 조성 의존성과 마찬가지의 경향이 얻어지는 것을 알 수 있었다.
따라서, 기억층 ML의 제1층 ML1은, 제1 원소군(특히 바람직하게는 Cu, Ag)으로부터 선택된 적어도 1종류의 원소를 20원자％ 이상 70원자％ 이하 함유하고, 제2 원소군(특히 바람직하게는 Ta, V, Nb, Cr)으로부터 선택된 적어도 1종류의 원소를 3원자％ 이상 40원자％ 이하 함유하고, 제3 원소군(특히 바람직하게는 S)으로부터 선택된 적어도 1종류의 원소를 20원자％ 이상 60원자％ 이하 함유하는 재료로 이루어지는 것이 바람직하다. 또한, 기억층 ML의 제2층 ML2는, 제1 원소군(특히 바람직하게는 Cu, Ag)으로부터 선택된 적어도 1종류의 원소를 5원자％ 이상 50원자％ 이하 함유하고, 제2 원소군(특히 바람직하게는 Ta, V, Nb, Cr)으로부터 선택된 적어도 1종류의 원소를 10원자％ 이상 50원자％ 이하 함유하고, O(산소)를 30원자％ 이상 70원자％ 이하 함유하는 재료로 이루어지는 것이 바람직하다.
또한, 제1층 ML1 및 제2층 ML2의 바람직한 조성에 대하여 설명하였지만, 이 조성은, 반도체 장치의 제조 후, 기억층 ML에 초기화 전압을 인가하여 도전 패스 CDP를 형성한 후(리세트 전압이나 세트 전압의 인가전)의 상태에서의 조성에 대응한다. 기억층 ML(후술하는 기억층(52))의 성막 후의 프로세스에서의 승온 등에 의해 다른 층과의 상호 확산이 일어나, 제1층 ML1 및 제2층 ML2의 상기의 바람직한 조성이 달성되어도 된다. 이는, 이하의 실시 형태에서 설명하는 조성에 대해서도 마찬가지이다.
기억층 ML의 제1층 ML1 및 제2층 ML2를, 이러한 조성으로 함으로써, 정보의 기억이 가능한 반도체 장치의 성능을 향상시킬 수 있다. 또한, 저소비 전력이고, 안정된 데이터 재기입 특성을 구비한 반도체 장치를 실현할 수 있다. 또한, 저전압, 저소비 전력으로 다수회의 재기입이 가능하게 된다.
또한, 제1층 ML1 및 제2층 ML2의 상기 바람직한 조성에서도, 제1층 ML1 및 제2층 ML2가 함유하는 제1 원소군의 원소(α원소)로서, Cu(구리), Ag(은)가 바람직하고, 제1층 ML1 및 제2층 ML2가 함유하는 제2 원소군의 원소(β원소)로서, Ta(탄탈), V(바나듐), Nb(니오븀), Cr(크롬)이 바람직하고, 제1층 ML1이 함유하는 제3 원소군의 원소(γ원소)로서 S(황)가 바람직한 것은, 전술한 바와 같다.
또한, 제1층 ML1과 제2층 ML2의 어느 한쪽의 층에서, α원소(제1 원소군에 속하는 원소) 또는 β원소(제2 원소군에 속하는 원소)의 한쪽의 함유율이 실질적으로 제로인 경우, 저저항의 도전 패스 CDP의 안정성이 부족하지만, 용도에 따라서는, 예를 들면 저성능이라도 저가격이 요구되는 용도에서는, 사용 가능하다. 상기 저성능이란, 예를 들면 재기입 가능 횟수나 데이터 보존 수명에 대하여 저성능인 경우이다.
또한, 제1층 ML1의 두께 t1이나 제2층 ML2의 두께 t2가 지나치게 얇으면, 메모리 소자 RM의 재기입 횟수가 저하하고, 제1층 ML1의 두께 t1이나 제2층 ML2의 두께 t2가 지나치게 두꺼우면, 세트 전압이 커지게 되는 것을 본 발명자의 검토(실 험)에 의해 알 수 있었다. 이 때문에, 제1층 ML1의 두께 t1은, 10~100nm의 범위 내가 바람직하고, 특히 바람직한 것은 15~60nm이다. 또한, 제2층 ML2의 두께 t1은, 10~100nm의 범위 내가 바람직하고, 특히 바람직한 것은 15~60nm이다. 이에 의해, 메모리 소자 RM의 재기입 가능 횟수를 향상시키고, 또한 세트 전압의 증대를 억제할 수 있다.
다음으로, 본 실시 형태의 반도체 장치의 메모리 어레이(메모리 셀 어레이)의 구성예를, 도 19의 회로도를 참조하여 설명한다. 도 19는, 본 실시 형태의 반도체 장치의 메모리 어레이(메모리 셀 어레이) 및 그 주변부의 구성예를 도시하는 회로도이다. 또한, 도 20은, 도 19의 어레이 구성(회로)에 대응하는 평면 레이아웃(평면도)을 도시하는 평면도이다.
도 19 및 도 20에서는, 도면이나 설명이 번잡해지는 것을 방지하기 위해, 통상 다수 포함되는 워드선 및 비트선을 간략화하여, 4개의 워드선 WL1~WL4와 4개의 비트선 BL1~BL4를 나타내고, 어레이의 일부를 나타내는 것에 그치고 있다. 또한, 도 19 및 도 20에 도시되는 메모리 어레이의 구조는, NOR형으로서 알려진 것이며, 판독을 고속으로 행할 수 있기 때문에, 시스템 프로그램의 저장에 적합하며, 예를 들면, 단체 메모리칩, 혹은 마이크로컴퓨터 등의 논리 LSI 혼재용으로서 이용된다.
도 19에서, 메모리 셀 MC11, MC12, MC13, MC14는, 워드선 WL1에 전기적으로 접속되어 있다. 마찬가지로, 메모리 셀 MC21~MC24, MC31~MC34, MC41~MC44는, 각각, 워드선 WL2, WL3, WL4에 전기적으로 접속되어 있다. 또한, 메모리 셀 MC11, MC21, MC31, MC41은, 비트선 BL1에 전기적으로 접속되어 있다. 마찬가지로, 메모 리 셀 MC12~MC42, MC13~MC43, MC14~MC44는, 각각, 비트선 BL2, BL3, BL4에 전기적으로 접속되어 있다. 또한, 이하에서는, 메모리 셀 MC11~MC44의 각각을 구성하는 메모리 셀을, 메모리 셀 MC로 부르는 경우도 있다. 또한, 이하에서는, 워드선 WL1~WL4의 각각을 구성하는 워드선을, 워드선 WL로 부르는 경우도 있다. 또한, 이하에서는, 비트선 BL1~BL4의 각각을 구성하는 비트선을, 비트선 BL로 부르는 경우도 있다.
각 메모리 셀 MC11~MC44는, MISFET(Metal Insulator Semiconductor Field Effect Transistor)로 이루어지는 1개의 메모리 셀 트랜지스터(MISFET) QM과, 거기에 직렬로 접속된 1개의 메모리 소자 RM으로 이루어진다. 메모리 소자 RM의 구성에 대해서는, 전술하였으므로, 여기에서는 그 설명은 생략한다. 각 워드선(WL1~WL4)은, 각 메모리 셀(MC11~MC44)을 구성하는 메모리 셀 트랜지스터 QM의 게이트 전극에 전기적으로 접속되어 있다. 각 비트선(BL1~BL4)은, 각 메모리 셀(MC11~MC44)을 구성하는 메모리 소자(기억 소자) RM에 전기적으로 접속되어 있다. 또한, 각 메모리 셀 트랜지스터 QM에서의 메모리 소자 RM에 접속되는 측과는 상이한 측의 일단은, 소스선 SL에 전기적으로 접속되어 있다.
워드선 WL1~WL4를 구동하는 것은, 각각, 워드 드라이버 WD1~WD4이다. 어느 워드 드라이버 WD1~WD4를 선택할지는, X어드레스 디코더(로우(행) 디코더) XDEC로부터의 신호로 결정된다. 여기에서, 부호 VPL은 각 워드 드라이버 WD1~WD에의 전원 공급선이고, Vdd는 전원 전압, VGL은 각 워드 드라이버 WD1~WD4의 전위 인발선이다. 또한, 여기에서는 전위 인발선 VGL은, 접지 전압(접지 전위)에 고정되어 있 다.
각 비트선 BL1~BL4의 일단은, 각각, MISFET로 이루어지는 선택 트랜지스터 QD1~QD4를 통하여 센스 앰프 SA에 접속된다. 각 선택 트랜지스터 QD1~QD4는, 어드레스 입력에 따라서, Y어드레스 디코더(비트 디코더, 컬럼(열) 디코더) YDEC1 또는 YDEC2를 통하여 선택된다. 본 실시 형태에서는, 선택 트랜지스터 QD1, QD2가 Y어드레스 디코더 YDEC1에서 선택되고, 선택 트랜지스터 QD3, QD4가 Y어드레스 디코더 YDEC2에서 선택되는 구성으로 되어 있다. 센스 앰프 SA는, 메모리 셀(MC11~MC44)로부터 선택 트랜지스터 QD1~QD4를 통하여 판독한 신호를 검출 및 증폭한다. 또한, 도시는 하지 않았지만, 각 선택 트랜지스터 QD1~QD4에는, 센스 앰프 SA에 부가하여 판독용이나 기입용의 전압 또는 전류를 공급하는 회로가 접속되어 있다.
도 20에서, 부호 FL은 활성 영역, M1은 제1층 배선(후술하는 배선(37)에 대응), M2는 제2층 배선(후술하는 배선(72)에 대응), FG는 실리콘 기판 위에 형성된 MISFET의 게이트로서 이용되는 게이트 전극층(후술하는 게이트 전극(16a, 16b, 16c) 등을 구성하는 도체막 패턴에 대응)이다. 또한, 부호 FCT는, 활성 영역 FL 상면과 제1층 배선 M1의 하면을 연결하는 컨택트 홀(후술하는 컨택트 홀(32)에 대응), SCT는 제1층 배선 M1 상면과 메모리 소자 RM의 하면을 연결하는 컨택트 홀(후술하는 쓰루홀(42)에 대응), TCT는 제1층 배선 M1 상면과 제2층 배선 M2 하면을 연결하는 컨택트 홀(후술하는 쓰루홀(65)에 대응)이다.
메모리 소자 RM은, 동일한 비트선(BL)에 전기적으로 접속되어 있는 메모리 셀(MC) 사이에서, 컨택트 홀 TCT를 통하여 제2층 배선 M2에 끌어 올려진다. 이 제 2층 배선 M2가 각각의 비트선(BL)으로서 이용된다. 워드선 WL1~WL4는, 게이트 전극층 FG로 형성되어 있다. 게이트 전극층 FG에는, 폴리실리콘과 실리사이드(실리콘과 고융점 금속의 합금)의 적층 등을 이용하고 있다. 또한, 예를 들면, 메모리 셀 MC11을 구성하는 메모리 셀 트랜지스터 QM1과 메모리 셀 MC21을 구성하는 메모리 셀 트랜지스터 QM2는 소스 영역을 공유하고, 이 소스 영역은, 컨택트 홀 FCT를 통하여, 제1층 배선 M1로 이루어지는 소스선 SL에 접속되어 있다. 도 20에 도시되는 바와 같이, 다른 메모리 셀을 구성하는 메모리 셀 트랜지스터 QM도, 이에 따른다.
비트선 BL1~BL4는, 메모리 셀 어레이 외주에 배치된 선택 트랜지스터 QD1~QD4의 소스측에 접속되어 있다. 선택 트랜지스터 QD1과 QD2의 드레인 영역, 및 선택 트랜지스터 QD3과 QD4의 드레인 영역은 공통이다. 이들 선택 트랜지스터 QD1~QD4는, Y어드레스 레코더 YDEC1 혹은 YDEC2로부터의 신호를 받아, 지정된 비트선을 선택하는 기능도 갖는다. 또한, 선택 트랜지스터 QD1~QD4는, 본 실시 형태에서는, 예를 들면 n채널형이다.
다음으로, 본 실시 형태의 반도체 장치의 구조에 대하여, 보다 상세하게 설명한다.
도 21은, 본 실시 형태의 반도체 장치의 주요부 단면도이다. 도 21에서는, 메모리 셀 영역(10A)의 단면(주요부 단면)과 주변 회로 영역(논리 회로 영역)(10B)의 단면(주요부 단면)이 도시되어 있다. 메모리 셀 영역(10A)에는, 상기 메모리 셀 트랜지스터 QM을 포함하는 메모리 셀 MC가 어레이 형상으로 배치되어 있고, 그 일부의 단면도가 도 21(단면도)에 도시되어 있다. 주변 회로 영역(10B)에는, 예를 들면, 상기 도 19 및 도 20에 도시한 센스 앰프 SA 등을 포함하는 각종 메모리 주변 회로나, 로직과 메모리가 혼재한 반도체 장치인 경우에는, 추가로 복수의 각종 로직 회로 등이 배치되어 있고, 그 일부의 단면도가 도 21에 도시되어 있다. 또한, 도 21에서는, 이해를 간단히 하기 위해, 메모리 셀 영역(10A)의 단면과 주변 회로 영역(10B)을 인접하여 도시하고 있지만, 메모리 셀 영역(10A)과 주변 회로 영역(10B)의 위치 관계는 필요에 따라서 변경할 수 있다.
도 21에 도시되는 바와 같이, 예를 들면 p형의 단결정 실리콘 등으로 이루어지는 반도체 기판(반도체 웨이퍼)(11)의 주면에 소자 분리 영역(12)이 형성되어 있고, 이 소자 분리 영역(12)에서 분리된 활성 영역에는 p형 웰(13a, 13b) 및 n형 웰(14)이 형성되어 있다. 이 중, p형 웰(13a)은 메모리 셀 영역(10A)에 형성되고, p형 웰(13b) 및 n형 웰(14)은 주변 회로 영역(10B)에 형성되어 있다.
메모리 셀 영역(10A)의 p형 웰(13a) 위에는 n채널형의 MISFET로 이루어지는 메모리 셀 트랜지스터 QM(여기에서는 메모리 셀 트랜지스터 QM1, QM2)이 형성되어 있다. 주변 회로 영역(10B)의 p형 웰(13b) 위에는 n채널형의 MISFET로 이루어지는 MIS 트랜지스터 QN이 형성되고, 주변 회로 영역(10B)의 n형 웰(14) 위에는 p채널형의 MIFET로 이루어지는 MIS 트랜지스터 QP가 형성되어 있다. 또한, 본원에서는, MISFET를 MIS 트랜지스터로 부르는 경우도 있다.
메모리 셀 영역(10A)의 메모리 셀 트랜지스터 QM1, QM2는, 메모리 셀 영역(10A)의 메모리 셀 선택용의 MISFET이다. 메모리 셀 트랜지스터 QM1, QM2는, p 형 웰(13a)의 상부에 서로 이격하여 형성되어 있고, 각각, p형 웰(13a)의 표면의 게이트 절연막(15a)과, 게이트 절연막(15a) 위의 게이트 전극(16a)을 갖고 있다. 게이트 전극(16a)의 측벽 위에는 산화 실리콘, 질화 실리콘막 혹은 그들 적층막 등으로 이루어지는 사이드월(측벽 스페이서)(18a)이 형성되어 있다. p형 웰(13a) 내에는, 메모리 셀 트랜지스터 QM1의 드레인 영역으로서의 반도체 영역(n형 불순물 확산층)(20)과 메모리 셀 트랜지스터 QM2의 드레인 영역으로서의 반도체 영역(n형 불순물 확산층)(21)과, 메모리 셀 트랜지스터 QM1, QM2의 소스 영역으로서의 반도체 영역(n형 불순물 확산층)(22)이 형성되어 있다.
각 반도체 영역(20, 21, 22)은, LDD(Lightly Doped Drain) 구조를 갖고 있고, n-형 반도체 영역(17a)과, n-형 반도체 영역(17a)보다도 불순물 농도가 높은 n+형 반도체 영역(19a)에 의해 형성되어 있다. n-형 반도체 영역(17a)은, 사이드월(18a) 아래의 p형 웰(13a)에 형성되고, n+형 반도체 영역(19a)은, 게이트 전극(16a) 및 사이드월(18a)의 외측의 p형 웰(13a)에 형성되어 있고, n+형 반도체 영역(19a)은, n-형 반도체 영역(17a)의 분만큼 채널 영역으로부터 이격하는 위치의 p형 웰(13a)에 형성되어 있다. 반도체 영역(22)은, 동일한 소자 활성 영역에 형성된 인접하는 메모리 셀 트랜지스터 QM1, QM2에 공유되어 공통의 소스 영역으로 되어 있다. 또한, 본 실시 형태에서는, MISFET QM1, QM2의 소스 영역을 공통으로 한 경우에 대하여 설명하지만, 다른 형태로서 드레인 영역을 공통으로 할 수도 있으 며, 이 경우, 반도체 영역(22)이 드레인 영역으로 되고, 반도체 영역(20, 21)이 소스 영역으로 된다.
주변 회로 영역(10B)에 형성된 MIS 트랜지스터 QN도 메모리 셀 트랜지스터 QM1, QM2와 거의 마찬가지의 구성을 갖고 있다. 즉, MIS 트랜지스터 QN은, p형 웰(13b)의 표면의 게이트 절연막(15b)과, 게이트 절연막(15b) 위의 게이트 전극(16b)을 갖고 있고, 게이트 전극(16b)의 측벽 위에는 산화 실리콘 등으로 이루어지는 사이드월(측벽 스페이서)(18b)이 형성되어 있다. 사이드월(18b) 아래의 p형 웰(13b) 내에는 n-형 반도체 영역(17b)이 형성되고, n-형 반도체 영역(17b)의 외측에는 n-형 반도체 영역(17b)보다도 불순물 농도가 높은 n+형 반도체 영역(19b)이 형성되어 있다. n-형 반도체 영역(17b) 및 n+형 반도체 영역(19b)에 의해, MIS 트랜지스터 QN의 LDD 구조를 갖는 소스·드레인 영역(반도체 영역)이 형성된다.
주변 회로 영역(10B)에 형성된 MIS 트랜지스터 QP는, n형 웰(14)의 표면의 게이트 절연막(15c)과, 게이트 절연막(15c) 위의 게이트 전극(16c)을 갖고 있고, 게이트 전극(16c)의 측벽 위에는 산화 실리콘 등으로 이루어지는 사이드월(측벽 스페이서)(18c)이 형성되어 있다. 사이드월(18c) 아래의 n형 웰(14) 내에는 p-형 반도체 영역(17c)이 형성되고, p-형 반도체 영역(17c)의 외측에는 p-형 반도체 영역(17c)보다도 불순물 농도가 높은 p+형 반도체 영역(19c)이 형성되어 있다. p-형 반도체 영역(17c) 및 p+형 반도체 영역(19c)에 의해, MIS 트랜지스터 QP의 LDD 구조를 갖는 소스·드레인 영역(반도체 영역)이 형성된다.
게이트 전극(16a, 16b, 16c), n+형 반도체 영역(19a, 19b) 및 p+형 반도체 영역(19c)의 표면에는, 각각 금속 실리사이드층(예를 들면 코발트 실리사이드(CoSi2)층)(25)이 형성되어 있다. 이에 의해, n+형 반도체 영역(19a, 19b) 및 p+형 반도체 영역(19c) 등의 확산 저항과, 컨택트 저항을 저저항화할 수 있다.
반도체 기판(11) 위에는, 게이트 전극(16a, 16b, 16c)을 덮도록 절연막(층간 절연막)(31)이 형성되어 있다. 절연막(31)은, 예를 들면 산화 실리콘막 등으로 이루어지고, 절연막(31)의 상면은, 메모리 셀 영역(10A)과 주변 회로 영역(10B)에서 그 높이가 거의 일치하도록, 평탄하게 형성되어 있다.
절연막(31)에는 컨택트 홀(개구부, 접속 구멍, 관통 구멍)(32)이 형성되어 있고, 컨택트 홀(32) 내에는 플러그(컨택트 전극)(33)가 형성되어 있다. 플러그(33)는, 컨택트 홀(32)의 저부 및 측벽 위에 형성된 티탄막, 질화 티탄막 혹은 그들 적층막 등으로 이루어지는 도전성 배리어막(33a)과, 도전성 배리어막(33a) 위에 컨택트 홀(32) 내를 매립하도록 형성된 주도체막(33b)으로 이루어진다. 주도체막(33b)은, 텅스텐(W)막 등으로 이루어진다. 컨택트 홀(32) 및 플러그(33)는, n+형 반도체 영역(19a, 19b) 및 p+형 반도체 영역(19c) 위나, 도시는 하지 않았지만 게이트 전극(16a, 16b, 16c) 위에 형성되어 있다.
플러그(33)가 매립된 절연막(31) 위에는, 예를 들면 산화 실리콘막 등으로 이루어지는 절연막(34)이 형성되어 있고, 절연막(34)에 형성된 배선 홈(개구부) 내에 제1층 배선으로서의 배선(37)(상기 배선 M1에 대응하는 것)이 형성되어 있다. 배선(37)은, 배선 홈의 저부 및 측벽 위에 형성된 티탄막, 질화 티탄막 혹은 그들 적층막 등으로 이루어지는 도전성 배리어막(36a)과, 도전성 배리어막(36a) 위에 배선 홈 내를 매립하도록 형성된 텅스텐막 등으로 이루어지는 주도체막(36b)에 의해 형성되어 있다. 배선(37)은, 플러그(33)를 통하여, n+형 반도체 영역(19a, 19b), p+형 반도체 영역(19c) 또는 게이트 전극(16a, 16b, 16c) 등과 전기적으로 접속되어 있다. 메모리 셀 영역(10A)에서, 메모리 셀 트랜지스터 QM1, QM2의 소스용의 반도체 영역(22)(n+형 반도체 영역(19a))에 플러그(33)를 통하여 접속된 배선(37)에 의해, 소스 배선(37b)(상기 소스 배선 SL에 대응하는 것)이 형성되어 있다.
배선(37)이 매립된 절연막(34) 위에는, 예를 들면 산화 실리콘막 등으로 이루어지는 절연막(층간 절연막)(41)이 형성되어 있다. 메모리 셀 영역(10A)에서, 절연막(41)에 쓰루홀(개구부, 구멍, 접속 구멍, 관통 구멍)(42)이 형성되어 있고, 쓰루홀(42) 내에는 플러그(컨택트 전극, 하부 전극)(43)가 형성되어 있다. 플러그(43)는, 쓰루홀(42)의 저부 및 측벽 위에 형성된 티탄막, 질화 티탄막 혹은 그들 적층막 등으로 이루어지는 도전성 배리어막(43a)과, 도전성 배리어막(43a) 위에 쓰루홀(42) 내를 매립하도록 형성된 주도체막(43b)으로 이루어진다. 주도체막(43b)은, 텅스텐(W)막 등으로 이루어진다. 따라서, 플러그(43)는, 층간 절연막인 절연 막(41)의 개구부(쓰루홀(42)) 내에 형성된(매립된) 도전체부이다. 이 플러그(43)는, 메모리 소자 RM에 접속되고, 그 하부 전극 BE로서 기능한다. 쓰루홀(42) 및 플러그(43)(하부 전극 BE)는, 배선(37) 내, 메모리 셀 영역(10A)의 메모리 셀 트랜지스터 QM1, QM2의 드레인용의 반도체 영역(20, 21)(n+형 반도체 영역(19a))에 플러그(33)를 통하여 접속된 배선(도체부)(37a) 위에 형성되고, 이 배선(37a)과 전기적으로 접속되어 있다.
메모리 셀 영역(10A)에서, 플러그(43)가 매립된 절연막(41) 위에, 얇은 벗겨짐 방지막(계면층)(51)과, 벗겨짐 방지막(51) 위의 기억층(기록층, 기록 재료막)(52)과, 기억층(52) 위의 상부 전극막(상부 전극)(53)으로 이루어지는 메모리 소자 RM이 형성되어 있다. 즉, 메모리 소자 RM은, 벗겨짐 방지막(51), 기억층(52) 및 상부 전극막(53)으로 이루어지는 적층 패턴에 의해 형성되어 있다. 또한, 벗겨짐 방지막(51), 기억층(52) 및 상부 전극막(53)에 하부 전극 BE로서의 플러그(43)를 더 합친 것을, 메모리 소자 RM으로 간주할 수도 있다. 또한, 플러그(43)는 상기 하부 전극 BEb에 대응하고, 벗겨짐 방지막(51)은 상기 벗겨짐 방지막 PE에 대응하고, 기억층(52)은 상기의 기억층 ML에 대응하고, 상부 전극막(53)은 상기의 상부 전극 TE에 대응하는 것이다.
벗겨짐 방지막(51)은, 플러그(43)가 매립된 절연막(41)과 기억층(52) 사이에 개재하여 양자의 밀착성(접착성)을 향상시켜, 기억층(52)이 벗겨지는 것을 방지하도록 기능할 수 있다. 벗겨짐 방지막(51)은, 예를 들면 산화 크롬(예를 들면 Cr2O3) 또는 산화 탄탈(예를 들면 Ta2O5) 등으로 이루어지고, 그 막 두께는, 예를 들면 0.5~5nm 정도로 할 수 있다. 또한, 벗겨짐 방지막(51)은, 형성하는 쪽이 바람직하지만, 경우에 따라서는 그 형성을 생략하는 것도 가능하다. 벗겨짐 방지막(51)의 형성을 생략한 경우, 플러그(43)가 매립된 절연막(41) 위에 직접적으로 기억층(52)이 형성된다.
또한, 플러그(43)(하부 전극 BE)의 상면과 기억층 ML의 하면 사이에, 벗겨짐 방지막(51)(벗겨짐 방지막 PF)이 개재하고 있어도, 벗겨짐 방지막(51)(PF)을 얇게 형성하면, 벗겨짐 방지막(51)(PE)은 면 내에서 완전하게 연속적으로는 형성되지 않고, 또한 터널 효과에서도 전류가 흐를 수 있으므로, 예로 들어 벗겨짐 방지막(51)(PE)이 개재되어 있었다고 하여도, 전압 인가시 등에 플러그(43)(하부 전극 BE)와 기억층 ML(의 제2층 ML2)을 전기적으로 접속할 수 있다. 또한, 본원에서, 접촉이란, 직접 접하는 경우뿐만 아니라, 전류가 흐를 정도로 얇은 절연물, 반도체 등의 층 또는 영역을 사이에 두고 접하는 경우도 포함하는 것으로 한다.
기억층(52)은, 제1층(52a)과 제1층(52a) 위의 제2층(52b)의 적층막에 의해 구성되어 있고, 제1층(52a)은 상기 제1층 ML1에 대응하는 것이며, 제2층(52b)은 상기 제1층 ML1에 대응하는 것이다. 제1층(52a) 및 제2층(52b)의 적층막으로 이루어지는 기억층(52)의 구성은, 이미 상술한 상기 제1층 ML1 및 제2층 ML2의 적층막으로 이루어지는 기억층 ML의 구성과 마찬가지이므로, 여기에서는 그 설명은 생략한다.
상부 전극막(53)은, 금속막과 같은 도전체막으로 이루어지고, 예를 들면 텅스텐(W)막 또는 텅스텐 합금막 등에 의해 형성할 수 있고, 그 막 두께는, 예를 들면 50~200nm 정도로 할 수 있다. 상부 전극막(53)은, 후술하는 플러그(64)와 기억층(52)의 컨택트 저항의 저감이나, 플러그(64)에 수반하는 쓰루홀 형성 후, 도전성 배리어막(67a)을 형성할 때에, 기억층(52)이 승화하는 것을 방지하도록 기능할 수 있다.
메모리 소자 RM의 하부(벗겨짐 방지막(51)의 하면)는, 플러그(43)와 전기적으로 접속되고, 플러그(43), 배선(37a) 및 플러그(33)를 통하여, 메모리 셀 영역(10A)의 메모리 셀 트랜지스터 QM1, QM2의 드레인 영역(20, 21)(n+형 반도체 영역(19a))에 전기적으로 접속되어 있다. 따라서, 플러그(43)는, 기억층(52)의 하면측과 전기적으로 접속되어 있다.
또한, 플러그(43)(하부 전극 BE)와 상부 전극막(53)(상부 전극 TE) 사이의 전류 경로는, 플러그(43)(하부 전극 BE)의 상방 영역의 기억층(52)(기억층 ML)이며, 플러그(43)(하부 전극 BE)로부터 떨어진 위치의 기억층(52)(기억층 ML)은, 전류 경로로서는 거의 기능하지 않는다. 이 때문에, 기억층(52)(기억층 ML) 및 상부 전극막(53)(상부 전극 TE)의 적층 패턴을 복수의 플러그(43)(하부 전극 BE) 위를 통과하는 스트라이프 패턴으로 하였다고 하여도, 각 플러그(43)(하부 전극 BE)의 상방 영역의 기억층(52)(기억층 ML) 및 상부 전극막(53)(상부 전극 TE)에 의해, 플러그(43)(하부 전극 BE)마다 메모리 소자 RM을 형성할 수 있다. 플러그(43)(하부 전극 BE)마다 기억층(52)(기억층 ML) 및 상부 전극막(53)(상부 전극 TE)의 적층 패턴을 분할하여, 메모리 소자 RM을 독립된 패턴으로 할 수도 있다.
또한, 절연막(41) 위에는, 메모리 소자 RM을 덮도록, 절연막(61)과, 절연막(61) 위의 절연막(층간 절연막)(62)이 형성되어 있다. 즉, 상부 전극막(53)의 상면 위 및 기억층(52) 등의 측벽 위를 포함하여 절연막(61)이 형성되고, 그 절연막(61) 위에 층간 절연막으로서 절연막(62)이 형성되어 있다. 절연막(61)의 막 두께는, 절연막(62)의 막 두께(예를 들면 수백 nm)보다도 얇고, 예를 들면 5~20nm 정도로 할 수 있다. 절연막(61)은, 예를 들면 질화 실리콘막으로 이루어지고, 절연막(62)은, 예를 들면 산화 실리콘막으로 이루어진다. 절연막(62)의 상면은, 메모리 셀 영역(10A)과 논리 회로 영역(10B)에서 그 높이가 거의 일치하도록, 평탄하게 형성되어 있다.
메모리 셀 영역(10A)에서, 절연막(61, 62)에 쓰루홀(개구부, 접속 구멍, 관통 구멍)(63)이 형성되고, 쓰루홀(63)의 저부에서 메모리 소자 RM의 상부 전극막(53)의 적어도 일부가 노출되고, 이 쓰루홀(63) 내에 플러그(컨택트 전극)(64)가 형성되어 있다. 플러그(64)는, 쓰루홀(63)의 저부 및 측벽 위에 형성된 티탄막, 질화 티탄막 혹은 그들 적층막 등으로 이루어지는 도전성 배리어막(67a)과, 도전성 배리어막(67a) 위에 쓰루홀(63) 내를 매립하도록 형성된 주도체막(67b)으로 이루어진다. 주도체막(67b)은, 텅스텐(W)막 등으로 이루어진다. 주도체막(67b)으로서, 텅스텐막 대신에 알루미늄막 등을 이용할 수도 있다. 쓰루홀(63) 및 플러그(64)는, 메모리 소자 RM의 상부에 형성되어 있고, 플러그(64)는 메모리 소자 RM의 상부 전극막(53)과 전기적으로 접속되어 있다. 따라서, 플러그(64)는, 층간 절연막인 절연막(62)의 개구부(쓰루홀(63)) 내에 형성되고(매립되고), 상부 전극막(53)과 전기적으로 접속된 도전체부(도체부)이다.
주변 회로 영역(10B)에서, 절연막(41, 61, 62)에 쓰루홀(개구부, 접속 구멍, 관통 구멍)(65)이 형성되고, 쓰루홀(65)의 저부에서 배선(37)의 상면이 노출되어 있다. 쓰루홀(65) 내에는 플러그(컨택트 전극)(66)가 형성되어 있다. 플러그(66)는, 쓰루홀(65)의 저부 및 측벽 위에 형성된 티탄막, 질화 티탄막 혹은 그들 적층막 등으로 이루어지는 도전성 배리어막(67a)과, 도전성 배리어막(67a) 위에 쓰루홀(65) 내를 매립하도록 형성된 텅스텐막 등의 주도체막(67b)으로 이루어진다. 쓰루홀(65) 및 플러그(66)는, 배선(37)과 전기적으로 접속되어 있다.
플러그(64, 66)가 매립된 절연막(62) 위에는, 제2층 배선으로서의 배선(제2배선층)(72)이 형성되어 있다. 배선(72)은, 예를 들면, 티탄막, 질화 티탄막 혹은 그들 적층막 등으로 이루어지는 도전성 배리어막(71a)과, 도전성 배리어막(71a) 위의 주도체막(71b)으로 이루어진다. 주도체막(71b)은, 알루미늄(Al)막 또는 알루미늄 합금막 등으로 이루어진다. 알루미늄 합금막 등의 주도체막(71b) 위에 도전성 배리어막(71a)과 마찬가지의 도전성 배리어막을 더 형성하여 배선(72)을 구성할 수도 있다.
메모리 셀 영역(10A)에서, 배선(72) 내의 배선(비트선)(72a)은 비트선 BL로 되고, 플러그(64)를 통하여 메모리 소자 RM의 상부 전극막(53)에 전기적으로 접속되어 있다. 따라서, 메모리 셀 영역(10A)의 비트선 BL을 구성하는 배선(72a)은, 플러그(64), 메모리 소자 RM, 플러그(43), 배선(37a) 및 플러그(33)를 통하여, 메모리 셀 영역(10A)의 메모리 셀 트랜지스터 QM1, QM2의 드레인 영역(20, 21)(n+형 반도체 영역(19a))에 전기적으로 접속되어 있다.
주변 회로 영역(10B)에서, 배선(72)은, 플러그(66)를 통하여 배선(37)과 전기적으로 접속되고, 또한 플러그(33)를 통하여 MIS 트랜지스터 QN의 n+형 반도체 영역(19b)이나 MIS 트랜지스터 QP의 p+형 반도체 영역(19c)과 전기적으로 접속되어 있다.
절연막(62) 위에, 배선(72)을 덮도록, 층간 절연막으로서의 절연막(도시 생략)이 형성되고, 또한 상층의 배선층(제3층 배선 이후의 배선) 등이 형성되지만, 여기에서는 도시 및 그 설명은 생략한다.
이와 같이, 반도체 기판(11)에, 메모리 셀 영역(10A)의 메모리 소자와 주변 회로 영역(10B)의 MISFET를 포함하는 반도체 집적 회로가 형성되어, 본 실시 형태의 반도체 장치가 구성되어 있다.
상기한 바와 같은 구성에서는, 메모리 소자 RM과, 이에 접속된 메모리 셀 트랜지스터 QM1, QM2에 의해, 메모리의 메모리 셀(상기 메모리 셀 MC에 대응하는 것)이 구성되어 있다. 메모리 셀 트랜지스터 QM1, QM2의 게이트 전극(16a)은, 워드선 WL(상기 도 19의 워드선 WL1~WL4에 대응)에 전기적으로 접속되어 있다. 메모리 소자 RM의 일단(여기에서는 상부 전극막(53)의 상면)은, 플러그(64)를 통하여 배선(72)(72a)으로 이루어지는 비트선 BL(상기 도 19의 비트선 BL1~BL4에 대응)에 전 기적으로 접속되어 있다. 메모리 소자 RM의 타단(여기에서는 기억층(52)의 하면측, 즉 계면층(51))은, 플러그(43)(즉 하부 전극 BE), 배선(37a) 및 플러그(33)를 통하여, 메모리 셀 트랜지스터 QM1, QM2의 드레인용의 반도체 영역(20, 21)에 전기적으로 접속되어 있다. 그리고, 메모리 셀 트랜지스터 QM1, QM2의 소스용의 반도체 영역(22)은, 플러그(33)를 통하여, 소스 배선(37b)(상기 도 19의 소스선 SL에 대응)에 전기적으로 접속되어 있다.
또한, 본 실시 형태에서는, 메모리의 메모리 셀 트랜지스터 QM1, QM2(메모리 셀 선택용 트랜지스터)로서 n채널형의 MISFET를 이용한 경우에 대하여 나타내고 있지만, 다른 형태로서, n채널형의 MISFET 대신에, 다른 전계 효과형 트랜지스터, 예를 들면 p채널형의 MIS 트랜지스터 등을, 메모리 셀 트랜지스터 QM1, QM2로서 이용할 수도 있다. 단, 메모리의 메모리 셀 트랜지스터 QM1, QM2로서는, 고집적화의 관점으로부터 MISFET를 이용하는 것이 바람직하고, p채널형의 MISFET에 비하여, 온 상태에서의 채널 저항이 작은 n채널형의 MISFET가 보다 바람직하다.
또한, 본 실시 형태에서는, 메모리 소자 RM을, 플러그(43), 배선(37)(37a) 및 플러그(33)를 통하여 메모리 셀 영역(10A)의 메모리 셀 트랜지스터 QM1, QM2의 드레인(반도체 영역(10, 11))에 전기적으로 접속하고 있지만, 다른 형태로서, 메모리 소자 RM을, 플러그(43), 배선(37)(37a) 및 플러그(33)를 통하여 메모리 셀 영역(10A)의 메모리 셀 트랜지스터 QM1, QM2의 소스에 전기적으로 접속할 수도 있다. 즉, 메모리 소자 RM을, 플러그(43), 배선(37)(37a) 및 플러그(33)를 통하여 메모리 셀 영역(10A)의 메모리 셀 트랜지스터 QM1, QM2의 소스 또는 드레인의 한쪽에 전기 적으로 접속하면 된다. 단, 메모리 셀 영역(10A)의 메모리 셀 트랜지스터 QM1, QM2의 소스보다도 드레인을 플러그(33), 배선(37)(37a) 및 플러그(43)를 통하여 메모리 소자 RM에 전기적으로 접속한 쪽이, 불휘발성 메모리로서의 기능을 고려하면, 보다 바람직하다.
다음으로, 본 실시 형태의 반도체 장치의 제조 공정에 대하여, 도면을 참조하여 설명한다. 도 22~도 31은, 본 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도이며, 상기 도 21에 대응하는 영역이 나타내어져 있다. 또한, 이해를 간단히 하기 위해, 도 26~도 31에서는, 도 25의 절연막(31) 및 그보다 아래의 구조에 대응하는 부분은 도시를 생략하고 있다.
우선, 도 22에 도시되는 바와 같이, 예를 들면 p형의 단결정 실리콘 등으로 이루어지는 반도체 기판(반도체 웨이퍼)(11)을 준비한다. 그리고 나서, 반도체 기판(11)의 주면에, 예를 들면 STI(Shallow Trench Isolation)법 또는 LOCOS(Local Oxidization of Silicon)법 등에 의해, 절연체로 이루어지는 소자 분리 영역(12)을 형성한다. 소자 분리 영역(12)을 형성함으로써, 반도체 기판(11)의 주면에는, 소자 분리 영역(12)에 의해 주위가 규정된 활성 영역이 형성된다.
다음으로, 반도체 기판(11)의 주면에 p형 웰(13a, 13b)과 n형 웰(14)을 형성한다. 이 중, p형 웰(13a)은 메모리 셀 영역(10A)에 형성되고, p형 웰(13b) 및 n형 웰(14)은 주변 회로 영역(10B)에 형성된다. 예를 들면 반도체 기판(11)의 일부에 p형의 불순물(예를 들면 붕소(B))을 이온 주입하는 것 등에 의해 p형 웰(13a, 13b)을 형성하고, 반도체 기판(11)의 다른 일부에 n형의 불순물(예를 들면 인(P) 또는 비소(As))을 이온 주입하는 것 등에 의해 n형 웰(14)을 형성할 수 있다.
다음으로, 예를 들면 열 산화법 등을 이용하여, 반도체 기판(11)의 p형 웰(13a, 13b) 및 n형 웰(14)의 표면에 얇은 산화 실리콘막 등으로 이루어지는 게이트 절연막용의 절연막(15)을 형성한다. 절연막(15)으로서 산질화 실리콘막 등을 이용할 수도 있다. 절연막(15)의 막 두께는, 예를 들면 1.5~10nm 정도로 할 수 있다.
다음으로, p형 웰(13a, 13b) 및 n형 웰(14)의 절연막(15) 위에 게이트 전극(16a, 16b, 16c)을 형성한다. 예를 들면, 절연막(15) 위를 포함하는 반도체 기판(11)의 주면의 전체면 위에 도전체막으로서 저저항의 다결정 실리콘막을 형성하고, 포토레지스트법 및 드라이 에칭법 등을 이용하여 그 다결정 실리콘막을 패턴화함으로써, 패터닝된 다결정 실리콘막(도전체막)으로 이루어지는 게이트 전극(16a, 16b, 16c)을 형성할 수 있다. 게이트 전극(16a) 아래에 잔존하는 절연막(15)이 게이트 절연막(15a)으로 되고, 게이트 전극(16b) 아래에 잔존하는 절연막(15)이 게이트 절연막(15b)으로 되고, 게이트 전극(16c) 아래에 잔존하는 절연막(15)이 게이트 절연막(15c)으로 된다. 또한, 성막시 또는 성막 후에 불순물을 도핑함으로써, 게이트 전극(16a, 16b)은 n형 불순물이 도입된 다결정 실리콘막(도프된 폴리실리콘막)에 의해 형성되고, 게이트 전극(16c)은 p형 불순물이 도입된 다결정 실리콘막(도프된 폴리실리콘막)에 의해 형성된다.
다음으로, 인(P) 또는 비소(As) 등의 n형의 불순물을 이온 주입하는 것 등에 의해, p형 웰(13a)의 게이트 전극(16a)의 양측의 영역에 n-형 반도체 영역(17a)을 형성하고, p형 웰(13b)의 게이트 전극(16b)의 양측의 영역에 n-형 반도체 영역(17b)을 형성한다. 또한, 붕소(B) 등의 p형의 불순물을 이온 주입하는 것 등에 의해, n형 웰(14)의 게이트 전극(16c)의 양측의 영역에 p-형 반도체 영역(17c)을 형성한다.
다음으로, 게이트 전극(16a, 16b, 16c)의 측벽 위에, 사이드월(18a, 18b, 18c)을 형성한다. 사이드월(18a, 18b, 18c)은, 예를 들면, 반도체 기판(11) 위에 산화 실리콘막, 질화 실리콘막 또는 그들 적층막으로 이루어지는 절연막을 퇴적하고, 이 절연막을 이방성 에칭함으로써 형성할 수 있다.
다음으로, 인(P) 또는 비소(As) 등의 n형의 불순물을 이온 주입하는 것 등에 의해, p형 웰(13a)의 게이트 전극(16a) 및 사이드월(18a)의 양측의 영역에 n+형 반도체 영역(19a)을 형성하고, p형 웰(13b)의 게이트 전극(16b) 및 사이드월(18b)의 양측의 영역에 n+형 반도체 영역(19b)을 형성한다. 또한, 붕소(B) 등의 p형의 불순물을 이온 주입하는 것 등에 의해, n형 웰(14)의 게이트 전극(16c) 및 사이드월(18c)의 양측의 영역에 p+형 반도체 영역(19c)을 형성한다. 이온 주입 후, 도입한 불순물의 활성화를 위한 어닐링 처리(열 처리)를 행할 수도 있다.
이에 의해, 메모리 셀 영역(10A)의 메모리 셀 트랜지스터 QM1, QM2의 드레인 영역으로서 기능하는 n형의 반도체 영역(20, 21)과, 공통의 소스 영역으로서 기능 하는 n형의 반도체 영역(22)이, 각각, n+형 반도체 영역(19a) 및 n-형 반도체 영역(17a)에 의해 형성된다. 그리고, 주변 회로 영역(10B)의 MIS 트랜지스터 QN의 드레인 영역으로서 기능하는 n형의 반도체 영역과 소스 영역으로서 기능하는 n형의 반도체 영역이, 각각, n+형 반도체 영역(19b) 및 n-형 반도체 영역(17b)에 의해 형성되고, MIS 트랜지스터 QP의 드레인 영역으로서 기능하는 p형의 반도체 영역과 소스 영역으로서 기능하는 p형의 반도체 영역이, 각각, p+형 반도체 영역(19c) 및 p-형 반도체 영역(17c)에 의해 형성된다.
다음으로, 게이트 전극(16a, 16b, 16c), n+형 반도체 영역(19a, 19b) 및 p+형 반도체 영역(19c)의 표면을 노출시키고, 예를 들면 코발트(Co)막과 같은 금속막을 퇴적하여 열 처리함으로써, 게이트 전극(16a, 16b, 16c), n+형 반도체 영역(19a, 19b) 및 p+형 반도체 영역(19c)의 표면에, 각각 금속 실리사이드층(25)을 형성한다. 그 후, 미반응의 코발트막(금속막)은 제거한다.
이와 같이 하여, 도 22의 구조가 얻어진다. 여기까지의 공정에 의해, 메모리 셀 영역(10A)에, n채널형의 MISFET로 이루어지는 메모리 셀 트랜지스터 QM1, QM2가 형성되고, 주변 회로 영역(10B)에, n채널형의 MISFET로 이루어지는 MIS 트랜지스터 QN과 p채널형의 MISFET로 이루어지는 MIS 트랜지스터 QP가 형성된다. 따라서, 메모리 셀 영역(10A)의 메모리 셀 트랜지스터 QM1, QM2와 주변 회로 영역(10B) 의 MIS 트랜지스터 QN, QP는, 동일한 제조 공정으로 형성할 수 있다.
또한, 상기한 바와 같은 트랜지스터(메모리 셀 트랜지스터 QM1, QM2) 대신에, 매트릭스(메모리 셀의 매트릭스)의 각 교차점에 다이오드를 형성하여도 된다. 다이오드를 선택 소자(메모리 셀을 선택하기 위한 소자)로 하는 경우에는, 메모리 소자 RM을 일 방향의 전압으로 ON(저저항 상태)으로 하거나, OFF(고저항 상태)로 하거나 할 수 있는 것이 바람직하다. 다이오드는, 박막 실리콘을 형성한 후, 어닐링하여 형성할 수 있다.
다음으로, 도 23에 도시되는 바와 같이, 반도체 기판(11) 위에 게이트 전극(16a, 16b, 16c)을 덮도록 절연막(층간 절연막)(31)을 형성한다. 절연막(31)은, 예를 들면 산화 실리콘막 등으로 이루어진다. 절연막(31)을 복수의 절연막의 적층막에 의해 형성할 수도 있다. 절연막(31)의 형성 후, 필요에 따라서 CMP 처리 등을 행하여 절연막(31)의 상면을 평탄화한다. 이에 의해, 메모리 셀 영역(10A)과 주변 회로 영역(10B)에서, 절연막(31)의 상면의 높이가 거의 일치한다.
다음으로, 포토리소그래피법을 이용하여 절연막(31) 위에 형성한 포토레지스트 패턴(도시 생략)을 에칭 마스크로 하여, 절연막(31)을 드라이 에칭함으로써, 절연막(31)에 컨택트 홀(32)을 형성한다. 컨택트 홀(32)의 저부에서는, 반도체 기판(11)의 주면의 일부, 예를 들면 n+형 반도체 영역(19a, 19b) 및 p+형 반도체 영역(19c)(의 표면 위의 금속 실리사이드층(25))의 일부나 게이트 전극(16a, 16b, 16c)(의 표면 위의 금속 실리사이드층(25))의 일부 등이 노출된다.
다음으로, 컨택트 홀(32) 내에, 플러그(33)를 형성한다. 이 때, 예를 들면, 컨택트 홀(32)의 내부를 포함하는 절연막(31) 위에 도전성 배리어막(33a)을 스퍼터링법 등에 의해 형성한 후, 텅스텐(W)막 등으로 이루어지는 주도체(33b)를 CVD법 등에 의해 도전성 배리어막(33a) 위에 컨택트 홀(32)을 매립하도록 형성하고, 절연막(31) 위의 불필요한 주도체막(33b) 및 도전성 배리어막(33a)을 CMP법 또는 에치백법 등에 의해 제거한다. 이에 의해, 컨택트 홀(32) 내에 잔존하여 매립된 주도체막(33b) 및 도전성 배리어막(33a)으로 이루어지는 플러그(33)를 형성할 수 있다.
다음으로, 도 24에 도시되는 바와 같이, 플러그(33)가 매립된 절연막(31) 위에, 절연막(34)을 형성한다. 그리고 나서, 포토리소그래피법을 이용하여 절연막(34) 위에 형성한 포토레지스트 패턴(도시 생략)을 에칭 마스크로 하여, 절연막(34)을 드라이 에칭함으로써, 절연막(34)에 배선 홈(개구부)(35)을 형성한다. 플러그(33)의 상면이 배선 홈(35)의 저부에서 노출된다. 또한, 배선 홈(35) 내, 메모리 셀 영역(10A)의 메모리 셀 트랜지스터 QM1, QM2의 드레인 영역(반도체 영역(20, 21)) 위에 형성된 플러그(33)를 노출하는 배선 홈(35), 즉 개구부(35a)는, 홈 형상의 패턴이 아니라, 그로부터 노출되는 플러그(33)의 평면 치수보다도 큰 치수의 구멍(접속 구멍) 형상의 패턴으로서 형성할 수 있다. 또한, 본 실시 형태에서는, 개구부(35a)를 다른 배선 홈(35)과 동시에 형성하고 있지만, 개구부(35a) 형성용의 포토레지스트 패턴과 다른 배선 홈(35) 형성용의 포토레지스트 패턴을 별도로 이용함으로써, 개구부(35a)와 다른 배선 홈(35)을 상이한 공정으로 형성할 수도 있다.
다음으로, 배선 홈(35) 내에 배선(제1층 배선)(37)을 형성한다. 이 때, 예를 들면, 배선 홈(35)의 내부(저부 및 측벽 위)를 포함하는 절연막(34) 위에 도전성 배리어막(36a)을 스퍼터링법 등에 의해 형성한 후, 텅스텐(W)막 등으로 이루어지는 주도체막(36b)을 CVD법 등에 의해 도전성 배리어막(36a) 위에 배선 홈(35)을 매립하도록 형성하고, 절연막(34) 위의 불필요한 주도체막(36b) 및 도전성 배리어막(36a)을 CMP법 또는 에치백법 등에 의해 제거한다. 이에 의해, 배선 홈(35) 내에 잔존하여 매립된 주도체막(36b) 및 도전성 배리어막(36a)으로 이루어지는 배선(37)을 형성할 수 있다.
배선(37) 내, 메모리 셀 영역(10A)의 개구부(35a) 내에 형성된 배선(37a)은, 플러그(33)를 통하여 메모리 셀 영역(10A)의 메모리 셀 트랜지스터 QM1, QM2의 드레인 영역(반도체 영역(20, 21))에 전기적으로 접속된다. 배선(37a)은, 반도체 기판(11) 위에 형성된 반도체 소자 사이를 접속하도록 절연막(31) 위에 연장되어 있는 것이 아니라, 플러그(43)와 플러그(33)를 전기적으로 접속하기 위해 절연막(31) 위에 국소적으로 존재하여 플러그(43)와 플러그(33) 사이에 개재되어 있다. 이 때문에, 배선(37a)은, 배선이 아니라, 접속용 도체부(컨택트 전극, 도체부)로 간주할 수도 있다. 또한, 메모리 셀 영역(10A)에서, 메모리 셀 트랜지스터 QM1, QM2의 소스용의 반도체 영역(22)(n+형 반도체 영역(19a))에 플러그(33)를 통하여 접속된 소스 배선(37b)이, 배선(37)에 의해 형성된다.
배선(37)은, 상기한 바와 같은 매립 텅스텐 배선에 한정되지 않고 다양하게 변경 가능하고, 예를 들면 매립 이외의 텅스텐 배선이나, 알루미늄 배선 등으로 할 수도 있다.
다음으로, 도 25에 도시되는 바와 같이, 배선(37)이 매립된 절연막(34) 위에, 절연막(층간 절연막)(41)을 형성한다.
다음으로, 포토리소그래피법을 이용하여 절연막(41) 위에 형성한 포토레지스트 패턴(도시 생략)을 에칭 마스크로 하여, 절연막(41)을 드라이 에칭함으로써, 절연막(41)에 쓰루홀(개구부, 접속 구멍)(42)을 형성한다. 쓰루홀(42)은, 메모리 셀 영역(10A)에 형성되고, 쓰루홀(42)의 저부에서는, 상기 배선(37a)의 상면이 노출된다.
다음으로, 쓰루홀(42) 내에, 도전성의 플러그(43)를 형성한다. 이 때, 예를 들면, 쓰루홀(42)의 내부를 포함하는 절연막(41) 위에 도전성 배리어막(43a)을 스퍼터링법 등에 의해 형성한 후, 텅스텐(W)막 등으로 이루어지는 주도체막(43b)을 CVD법 등에 의해 도전성 배리어막(43a) 위에 쓰루홀(42)을 매립하도록 형성하고, 절연막(41) 위의 불필요한 주도체막(43b) 및 도전성 배리어막(43a)을 CMP법 또는 에치백법 등에 의해 제거한다. 이에 의해, 컨택트 홀(42) 내에 잔존하여 매립된 주도체막(43b) 및 도전성 배리어막(43a)으로 이루어지는 플러그(43)를 형성할 수 있다. 이와 같이, 플러그(43)는, 절연막(41)에 형성된 개구부(쓰루홀(42))에 도전체 재료를 충전하여 형성된다.
또한, 본 실시 형태에서는, 주도체막(43b)으로서 텅스텐(W)막을 이용하여, 쓰루홀(42) 내에 플러그(43)를 매립하였지만, 주도체막(43b)으로서, 플러그(43)의 상면이 평탄해지도록 하는, CMP 평탄성이 좋은 금속을, 텅스텐막 대신에 이용하여도 된다. 예를 들면, 결정입계가 작은 Mo(몰리브덴)을 주도체막(43b)으로서 이용할 수도 있다. CMP 평탄성이 좋은 금속에는, 플러그(43)의 상면의 요철 부분에서 일어나는 전계 집중에 의한, 기억층(52)의 국소적인 변화를 억제하는 효과가 있다. 그 결과, 메모리 셀 소자의 전기 특성의 균일성, 재기입 횟수 신뢰성, 및 내고온 동작 특성을 보다 향상시킬 수 있다.
다음으로, 도 26에 도시되는 바와 같이 플러그(43)가 매립된 절연막(41) 위에, 벗겨짐 방지막(51), 기억층(52) 및 상부 전극막(53)을 순서대로 형성(퇴적)한다. 또한, 전술한 바와 같이, 도 26~도 31에서는, 도 25의 절연막(31) 및 그보다 아래의 구조에 대응하는 부분은 도시를 생략하고 있다. 벗겨짐 방지막(51)의 막 두께(퇴적막 두께)는, 예를 들면 0.5~5nm 정도, 기억층(52)의 막 두께(퇴적막 두께)는, 예를 들면 20~200nm 정도, 상부 전극막(53)의 막 두께(퇴적막 두께)는, 예를 들면 50~200nm 정도이다.
여기에서, 기억층(52)을 형성할 때에는, 예를 들면, Ar(아르곤), Xe(크세논), Kr(크립톤) 등의 불활성 가스와, 2종류의 타겟을 이용한 스퍼터링법 등을 이용할 수 있다. 기억층(52)은, 상기한 바와 같이 제1층(52a) 및 제2층(52b)의 적층막으로 이루어진다. 이 때문에, 기억층(52)을 형성할 때에는, 우선 제1층(52a)을 예를 들면 Cu0 .5Ta0 .15S0 .35 등에 의해 바람직하게는 10~100nm 정도, 보다 바람직하게는 15~60nm 정도 형성(퇴적)하고 나서, 그 위에 제2층(52b)을 예를 들면 Cu0 .25Ta0 .25O0 .5 등에 의해 바람직하게는 10~100nm 정도, 보다 바람직하게는 15~60nm 정도 형성(퇴적)한다.
다음으로, 도 27에 도시되는 바와 같이, 포토리소그래피법 및 드라이 에칭법을 이용하여, 벗겨짐 방지막(51), 기억층(52) 및 상부 전극막(53)으로 이루어지는 적층막을 패터닝한다. 이에 의해, 상부 전극막(53), 기억층(52) 및 벗겨짐 방지막(51)의 적층 패턴으로 이루어지는 메모리 소자 RM이, 플러그(43)가 매립된 절연막(41) 위에 형성된다. 벗겨짐 방지막(51)을, 상부 전극막(53) 및 기억층(52)을 드라이 에칭할 때의 에칭 스토퍼막으로서 이용할 수도 있다.
다음으로, 도 28에 도시되는 바와 같이, 절연막(41) 위에, 메모리 소자 RM을 덮도록, 절연막(에칭 스토퍼막)(61)을 형성한다. 이에 의해, 상부 전극막(53)의 상면 위 및 기억층(52)의 측벽(측면) 위나, 메모리 소자 RM으로 덮혀져 있는 영역 이외의 절연막(41) 위에, 절연막(61)이 형성되어 있는 상태로 된다.
절연막(61)으로서는, 기억층(52)이 승화하지 않는 온도(예를 들면 400℃ 이하)에서 성막할 수 있는 재료막을 이용하는 것이 바람직하다. 예를 들면, 절연막(61)으로서 질화 실리콘막을 이용하면, 플라즈마 CVD법 등을 이용하여 기억층(52)이 승화하지 않는 온도(예를 들면 400℃ 이하)에서 성막할 수 있으므로, 보다 바람직하고, 이에 의해, 절연막(61)의 성막시의 기억층(52)의 승화를 방지할 수 있다.
다음으로, 절연막(61) 위에 절연막(층간 절연막)(62)을 형성한다. 따라서, 절연막(62)은, 상부 전극막(53), 기억층(52) 및 벗겨짐 방지막(51)의 적층 패턴(메 모리 소자 RM)을 덮도록, 절연막(61) 위에 형성된다. 절연막(62)은 절연막(61)보다도 두껍고, 층간 절연막으로서 기능할 수 있다. 절연막(62)의 형성 후, 필요에 따라서 CMP 처리 등을 행하여 절연막(62)의 상면을 평탄화할 수도 있다.
다음으로, 포토리소그래피법을 이용하여 절연막(62) 위에 포토레지스트 패턴 RP1을 형성한다. 포토레지스트 패턴 RP1은, 쓰루홀(63)을 형성할 영역에 개구부를 갖고 있다.
다음으로, 도 29에 도시되는 바와 같이, 포토레지스트 패턴 RP1을 에칭 마스크로 하여, 절연막(62)을 드라이 에칭함으로써, 절연막(61, 62)에 쓰루홀(개구부, 접속 구멍, 관통 구멍)(63)을 형성한다.
이 때, 우선, 절연막(61)(질화 실리콘막)보다도 절연막(62)(산화 실리콘막)의 쪽이 에칭되기 쉬운 조건(즉 절연막(62)의 에칭 속도(에치 레이트)가 절연막(61)의 에칭 속도보다도 커지는 조건)에서 절연막(61)이 노출될 때까지 절연막(62)을 드라이 에칭하여 절연막(61)을 에칭 스토퍼막으로서 기능시킨다. 이 드라이 에칭에는, 예를 들면 산화 실리콘으로 이루어지는 절연막(62)은 에칭되지만, 에칭 스토퍼로서의 절연막(61)은 에칭되지 않는, 예를 들면 선택비 10 이상의 에칭 방법을 이용하는 것이 바람직하다. 이 단계에서는, 쓰루홀(63)의 저부에서는, 절연막(61)이 노출되지만, 절연막(61)이 에칭 스토퍼로서 기능하므로, 쓰루홀(63)의 저부에서 절연막(61)이 노출된 상태에서 에칭이 정지하고, 메모리 소자 RM의 상부 전극막(53)은 노출되지 않는다. 그리고 나서, 절연막(62)(산화 실리콘막)보다도 절연막(61)(질화 실리콘막)의 쪽이 에칭되기 쉬운 조건(즉 절연막(61)의 에칭 속도 가 절연막(62)의 에칭 속도보다도 커지는 조건)에서 드라이 에칭을 행하고, 쓰루홀(63)의 저부에서 노출되는 절연막(61)을 드라이 에칭하여 제거한다. 이에 의해, 절연막(61, 62)에 쓰루홀(63)을 형성할 수 있고, 쓰루홀(63)의 저부에서는, 메모리 소자 RM의 상부 전극막(53)의 적어도 일부가 노출된다. 절연막(62) 및 절연막(61)의 이들 드라이 에칭은, 이방성의 드라이 에칭에 의해 행하는 것이 바람직하다. 그 후, 포토레지스트 패턴 RP1은 제거한다.
다음으로, 도 30에 도시되는 바와 같이, 포토리소그래피법을 이용하여 절연막(62) 위에 형성한 다른 포토레지스트 패턴(도시 생략)을 에칭 마스크로 하여, 절연막(62, 61, 41)을 드라이 에칭함으로써, 절연막(62, 61, 41)에 쓰루홀(개구부, 접속 구멍)(65)을 형성한다. 쓰루홀(65)은, 주변 회로 영역(10B)에 형성되고, 그 저부에서 배선(37)의 상면이 노출된다. 그 후, 포토레지스트 패턴은 제거한다. 또한, 먼저 쓰루홀(65)을 형성하고 나서, 상기 쓰루홀(63)을 형성할 수도 있다. 또한, 쓰루홀(63)과 쓰루홀(65)은, 상이한 공정으로 형성하는 것이 바람직하지만, 동일한 공정으로 형성하는 것도 가능하다.
다음으로, 쓰루홀(63, 65) 내에, 플러그(64, 66)를 형성한다. 이 때, 예를 들면, 쓰루홀(63, 65)의 내부를 포함하는 절연막(62) 위에 도전성 배리어막(67a)을 스퍼터링법 등에 의해 형성한 후, 텅스텐(W)막 등으로 이루어지는 주도체막(67b)을 CVD법 등에 의해 도전성 배리어막(67a) 위에 쓰루홀(63, 65)을 매립하도록 형성하고, 절연막(62) 위의 불필요한 주도체막(67b) 및 도전성 배리어막(67a)을 CMP법 또는 에치백법 등에 의해 제거한다. 이에 의해, 쓰루홀(63) 내에 잔존하여 매립된 주도체막(67b) 및 도전성 배리어막(67a)으로 이루어지는 플러그(64)와, 쓰루홀(65) 내에 잔존하여 매립된 주도체막(67b) 및 도전성 배리어막(67a)으로 이루어지는 플러그(66)를 형성할 수 있다. 주도체막(67b)으로서, 텅스텐막 대신에, 알루미늄(Al)막 또는 알루미늄 합금막(주도체막) 등을 이용할 수도 있다.
다음으로, 도 31에 도시되는 바와 같이, 플러그(64, 66)가 매립된 절연막(62) 위에, 제2층 배선으로서 배선(제2층 배선)(72)을 형성한다. 예를 들면, 플러그(64, 66)가 매립된 절연막(62) 위에, 도전성 배리어막(71a)과 알루미늄막 또는 알루미늄 합금막(71b)을 스퍼터링법 등에 의해 순서대로 형성하고, 포토리소그래피법 및 드라이 에칭법 등을 이용하여 패터닝함으로써, 배선(72)을 형성할 수 있다. 배선(72)은, 상기한 바와 같은 알루미늄 배선에 한정되지 않고 다양하게 변경 가능하고, 예를 들면 텅스텐 배선 또는 구리 배선(매립 구리 배선) 등으로 할 수도 있다.
그 후, 절연막(62) 위에, 배선(72)을 덮도록, 층간 절연막으로서의 절연막(도시 생략)이 형성되고, 또한 상층의 배선층(제3층 배선 이후의 배선) 등이 형성되지만, 여기에서는 도시 및 그 설명은 생략한다. 그리고, 필요에 따라서 400℃~450℃ 정도의 수소 내 어닐링이 행해진 후에, 반도체 장치(반도체 메모리 장치)가 완성된다.
또한, 본 실시 형태에서는, 기억층 ML의 제1층 ML1이 하부 전극 BE측에서, 제2층 ML2가 상부 전극 TE측으로 되어 있는 경우에 대하여 설명하였지만, 다른 형태로서, 기억층 ML을 상하 반전시켜, 기억층 ML의 제1층 ML1을 상부 전극 TE측에 배치하고, 제2층 ML2를 하부 전극 BE측에 배치할 수도 있다. 이 경우, 상부 전극 TE 및 하부 전극 BE 사이에 인가하는 리세트 전압의 방향을 전술한 것과는 반대로 하고, 또한 상부 전극 TE 및 하부 전극 BE 사이에 인가하는 세트 전압의 방향을 전술한 것과는 반대로 하면 된다. 단, 세트 전압의 적절한 방향은 적층순보다 초기화(포밍, 초기의 저저항화 처리)의 전압의 방향에 강하게 의존하므로, 반드시 반대로 하지 않아도 동작시켜진다. 또한, 메모리 소자 RM 전체의 구조를 상하 반대로 할 수도 있다. 이들은, 이하의 실시 형태에 대해서도 마찬가지이다.
또한, 본 실시 형태에서는, 상부 전극 TE와 하부 전극 BE에 의해 기억층 ML에 전위 구배를 발생시켜 도전 패스 CDP를 제어하였지만, 다른 형태로서, 상부 전극 TE 및 하부 전극 BE에 부가하여 제3 전극 및 제4 전극을 더 설치하고, 그들 전극에 의해 상하 방향 이외에도 전위 구배를 발생시켜, 도전 패스 CDP를 보다 상세하게 제어할 수도 있다. 이는, 이하의 실시 형태에 대해서도 마찬가지이다.
또한, 본 실시 형태에서는, 기억층 ML의 각 층(본 실시 형태에서는 제1층 ML1 및 제2층 ML) 및 상부 전극 TE의 평면 치수(평면 형상)가 동일한 경우에 대하여 설명하였지만, 이에 한정되지 않고, 기억층 ML의 각 층(본 실시 형태에서는 제1층 ML1 및 제2층 ML) 및 상부 전극 TE의 각각의 평면 치수(평면 형상)가 서로 상이하여도 된다. 단, 동일한 평면 치수(평면 형상)의 패턴이 적층되어 기억층 ML 및 상부 전극 TE가 형성되어 있으면, 가공이 용이해지므로, 보다 바람직하다. 이는, 이하의 실시 형태에 대해서도 마찬가지이다.
또한, 본 실시 형태에서는, 하부 전극 BE(플러그(43))의 평면 치수에 비하 여, 기억층 ML(52) 및 상부 전극 TE(53)의 평면 치수의 쪽이 크지만, 다른 형태로서, 기억층 ML(기억층(52)) 및 상부 전극 TE(상부 전극막(53))의 적층막을 원주 형상 또는 각기둥 형상으로 하는 등 하여, 기억층 ML(52) 및 상부 전극 TE(53)의 평면 치수를 하부 전극 BE(플러그(43))의 평면 치수와 동일하게 할 수도 있으며, 이 경우, 하부 전극 BE(플러그(43)), 기억층 ML(52) 및 상부 전극 TE(53)가 겹쳐지도록 배치한다. 이는, 이하의 실시 형태에 대해서도 마찬가지이다.
<실시 형태 2>
도 32는, 본 실시 형태의 반도체 장치에서의 메모리 소자 RM을 모식적으로 도시하는 설명도(단면도)이며, 상기 실시 형태 1의 도 1에 대응하는 것이다. 도 33은, 본 실시 형태의 메모리 소자 RM에서의 상부 전극 TE1을 구성하는 재료의 바람직한 조성 범위를 나타내는 설명도(그래프, 삼각도, 조성도)이다.
도 32에 도시되는 본 실시 형태의 메모리 소자 RM은, 상부 전극 TE 대신에, 상부 전극 TE와 재료가 상이한 상부 전극 TE1을 이용한 것 이외에는, 상기 실시 형태 1의 메모리 소자 RM과 거의 마찬가지의 구성을 갖고 있으므로, 상부 전극 TE1의 재료 이외에 대해서는, 여기에서는 그 설명을 생략한다.
본 실시 형태의 메모리 소자 RM에서는, 상부 전극 TE1도 이온 공급층으로서의 기능을 갖고 있다. 이 때문에, 상부 전극 TE1은, Cu(구리), Ag(은), Au(금), Al(알루미늄), Zn(아연) 및 Cd(카드뮴)에 의해 이루어지는 군(제1 원소군)으로부터 선택된 적어도 1종류의 원소와, V(바나듐), Nb(니오븀), Ta(탄탈), Cr(크롬), Mo(몰리브덴), W(텅스텐), Ti(티탄), Zr(지르코늄), Hf(하프늄), Fe(철), Co(코발 트), Ni(니켈), Pt(백금), Pd(팔라듐), Rh(로듐), Ir(이리듐), Ru(루테늄), Os(오스뮴) 및 란타노이드 원소로 이루어지는 군(제2 원소군)으로부터 선택된 적어도 1종류의 원소와, O(산소), S(황), Se(셀레늄) 및 Te(텔루륨)로 이루어지는 군(이를 제4 원소군이라고 칭함)으로부터 선택된 적어도 1종류의 원소를 주성분으로서 함유하는 재료로 이루어진다.
또한, 이하에서는, 간략화를 위해, 상기의 O(산소), S(황), Se(셀레늄) 및 Te(텔루륨)로 이루어지는 군을, 제4 원소군으로 칭하기로 한다. 제4 원소군은, 제3 원소군에 O(산소)를 추가한 것이다.
이러한 재료에 의해 상부 전극 TE1을 형성함으로써, 하부 전극 BE측에 상부 전극 TE1보다도 높은 전압을 인가하였을 때에, 상부 전극 TE1로부터 기억층 ML(제2층 ML2) 내에, 상기 도전 패스 CDP 형성에 기여하는 원소(α원소)가 공급되게 된다. 이 때문에, 본 실시 형태에서는, 기억층 ML에서, 상부 전극 TE1 및 하부 전극 BE 사이를 잇도록 도전 패스 CDP가 형성되는 데에 충분한 금속 원자 또는 금속 이온(α원소)을 확보할 수 있어, 기억층 ML 내에서 상기 도전 패스 CDP 형성에 기여하는 원소(여기에서는 α원소)가 부족되는 것을 방지할 수 있다. 따라서, 세트시에 도전 패스 CDP의 형성이 불충분하여 고저항으로 되는 것을 방지할 수 있어, 세트 상태(저저항 상태)의 안정성을 높일 수 있다.
한편, 상기 실시 형태 1에서는, 상부 전극 TE가, 거기에 인접하는 기억층 ML(제2층 ML2) 내에 확산하기 어려운 원소로 이루어지므로, 상부 전극 TE로부터 기억층 ML(제2층 ML2) 내에의 금속 원소 또는 금속 이온이 지나치게 공급되는 것을 방지할 수 있다. 이 때문에, 리세트시에 상부 전극 TE 및 하부 전극 BE 사이의 도전 패스 CDP의 절단이 불충분하여 저저항으로 되는 것을 방지할 수 있고, 리세트 상태(고저항 상태)의 안정성을 높일 수 있어, 재기입 내성을 향상시킬 수 있다.
본 실시 형태에서의 상부 전극 TE1의 바람직한 조성은, 다음과 같다. 즉, 상부 전극 TE1은, 바람직하게는, Cu(구리), Ag(은), Au(금), Al(알루미늄), Zn(아연) 및 Cd(카드뮴)로 이루어지는 군(제1 원소군)으로부터 선택된 적어도 1종류의 원소(α원소)를 9원자％ 이상 90원자％ 이하 함유하고, V(바나듐), Nb(니오븀), Ta(탄탈), Cr(크롬), Mo(몰리브덴), W(텅스텐), Ti(티탄), Zr(지르코늄), Hf(하프늄), Fe(철), Co(코발트), Ni(니켈), Pt(백금), Pd(팔라듐), Rh(로듐), Ir(이리듐), Ru(루테늄), Os(오스뮴) 및 란타노이드 원소로 이루어지는 군(제2 원소군)으로부터 선택된 적어도 1종류의 원소(β원소)를 9원자％ 이상 90원자％ 이하 함유하고, O(산소), S(황), Se(셀레늄) 및 Te(텔루륨)로 이루어지는 군(제4 원소군)으로부터 선택된 적어도 1종류의 원소를 1원자％ 이상 40원자％ 이하 함유하는 재료로 이루어진다. 그 이외의 원소(상기 제1 원소군, 제2 원소군 및 제4 원소군 이외의 원소)를 10원자％ 이하, 상부 전극 TE1이 포함할 수도 있다.
본 발명자가 검토한 메모리 소자의 특성의 조성 의존성의 대표예를, 도 34~도 37에 나타낸다. 이 중, 도 34~도 36은 세트 저항의 조성 의존성을 나타내는 그래프이며, 도 37은 재기입 가능 횟수의 조성 의존성을 나타내는 그래프이다.
또한, 도 34~도 36의 그래프의 종축의 세트 저항은, 상기의 도전 패스 CDP가 존재하는 경우(상기 도 2의 세트 상태)의 상부 전극 TE1 및 하부 전극 BE 사이의 저항(전기 저항)에 대응하는 것이다.
또한, 도 37의 그래프의 종축의 재기입 가능 횟수는, 메모리 소자 RM의 재기입이 가능한 횟수에 대응하고, 이 재기입 가능 횟수 이하이면, 재기입 불량을 발생하지 않고 메모리 소자 RM의 재기입을 행할 수 있다. 이 재기입 가능 횟수가 클수록, 메모리 소자 RM의 재기입 성능(재기입 신뢰성)이 높아진다.
이들 도 34~도 37의 각 그래프를 참조하여, 상부 전극 TE1의 바람직한 조성에 대하여 설명한다. 또한, 도 34~도 37에서는, 기억층 ML의 제1층 ML1의 조성을 Cu0.5Ta0.15S0.35로 고정하고, 제2층 ML2의 조성을 Cu0 .25Ta0 .25O0 .5로 고정하고, 상부 전극 TE1의 조성을 Cu0 .4Ta0 .4S0 .2를 베이스 조성으로 하여 각 원소의 함유율을 변화시키고 있다. 또한, 세트 저항 및 재기입 가능 횟수는, 상부 전극 TE1, 제1층 ML1 및 제2층 ML2의 막 두께를, 각각 100nm, 30nm 및 30nm로 하여 측정하고 있다.
도 34는, 상부 전극 TE1 내의 Cu 함유율에 대한 세트 저항의 의존성을 나타내는 그래프이며, 그래프의 횡축이 상부 전극 TE1에서의 Cu(구리)의 함유율에 대응하고, 그래프의 종축이 세트 저항에 대응한다. 또한, 도 34의 그래프의 경우, 상부 전극 TE1에서의 Ta(탄탈)와 S(황)의 원자비(원자수비)를 40:20으로 고정하고, 상부 전극 TE1 내의 Cu(구리)의 함유율을 변화시키고 있다.
도 34에 나타내는 바와 같이, 상부 전극 TE1 내의 Cu(구리)의 함유율이 지나치게 적으면, 저저항으로 될 세트 저항이 지나치게 커지고, 9원자％ 미만이면 세트가 불충분해진다. 또한, 그래프에는 나타내지 않았지만, 상부 전극 TE1 내의 Cu(구리)의 함유율(원자비)이 90원자％보다도 많으면, Cu의 하방에의 확산에 의해 재기입 가능 횟수가 저하한다고 하는 문제점이 생긴다. 이 때문에, 상부 전극 TE1의 Cu(구리)의 함유율(원자비)을, 9원자％ 이상 90원자％ 이하로 하는 것이 바람직하다. 이에 의해, 상기 문제는 해소되고, 불휘발성의 메모리 소자로서의 동작을 적확하게 행할 수 있게 된다.
도 35는, 상부 전극 TE1 내의 Ta 함유율에 대한 세트 저항의 의존성을 나타내는 그래프이며, 그래프의 횡축이 상부 전극 TE1에서의 Ta(탄탈)의 함유율에 대응하고, 그래프의 종축이 세트 저항에 대응한다. 또한, 도 35의 그래프의 경우, 상부 전극 TE1에서의 Cu(구리)와 S(황)의 원자비(원자수비)를 40:20으로 고정하고, 상부 전극 TE1 내의 Ta(탄탈)의 함유율을 변화시키고 있다.
도 35에 나타내는 바와 같이, 상부 전극 TE1 내의 Ta(탄탈)의 함유율이 지나치게 적으면, 저저항으로 될 세트 저항이 지나치게 커지고, 9원자％ 미만이면 세트가 불충분해진다. 또한, 그래프에는 나타내지 않았지만, 상부 전극 TE1 내의 Ta(탄탈)의 함유율(원자비)이 90원자％보다도 많으면, 인접하는 층에 Ta가 확산되기 쉽다고 하는 문제점이 생긴다. 이 때문에, 상부 전극 TE1의 Ta(탄탈)의 함유율(원자비)을, 9원자％ 이상 90원자％ 이하로 하는 것이 바람직하다. 이에 의해, 상기 문제는 해소되고, 불휘발성의 메모리 소자로서의 동작을 적확하게 행할 수 있게 된다.
도 36은, 상부 전극 TE1 내의 S 함유율에 대한 세트 저항의 의존성을 나타내는 그래프이며, 그래프의 횡축이 상부 전극 TE1에서의 S(황)의 함유율에 대응하고, 그래프의 종축이 세트 저항에 대응한다. 또한, 도 37은, 상부 전극 TE1 내의 S 함유율에 대한 재기입 가능 횟수의 의존성을 나타내는 그래프이며, 그래프의 횡축이 상부 전극 TE1에서의 S(황)의 함유율에 대응하고, 그래프의 종축이 재기입 가능 횟수에 대응한다. 또한, 도 36 및 도 37의 그래프의 경우, 상부 전극 TE1에서의 Cu(구리)와 Ta(탄탈)의 원자비(원자수비)를 40:40으로 고정하고, 상부 전극 TE1 내의 S(황)의 함유율을 변화시키고 있다.
도 36에 나타내는 바와 같이, 상부 전극 TE1 내의 S(황)의 함유율이 지나치게 많으면, 저저항으로 될 세트 저항이 지나치게 커지게 되고, 또한, 도 37에 나타내는 바와 같이, 상부 전극 TE1 내의 S(황)의 함유율이 지나치게 적으면, 재기입 가능 횟수가 지나치게 적어지게 된다. 즉, 상부 전극 TE1 내의 S(황)의 함유율(원자비)이 40원자％보다도 많으면, 세트가 불충분해지고, 또한, 상부 전극 TE1 내의 S(황)의 함유율(원자비)이 1원자％보다도 적으면, 상부 전극 TE1 내의 금속 원소의 기억층 ML에의 확산이 지나치게 빠르므로, 재기입의 반복 가능 횟수가 적어진다. 이 때문에, 상부 전극 TE1의 S(황)의 함유율(원자비)을, 1원자％ 이상 40원자％ 이하로 하는 것이 바람직하다. 이에 의해, 상기 문제는 해소되고, 불휘발성의 메모리 소자로서의 동작을 적확하게 행할 수 있게 된다.
따라서, 도 34~도 37 등의 조성 의존성을 고려하면, 상부 전극 TE1의 바람직한 조성은, 구리(Cu)와 탄탈(Ta)과 황(S)을 함유하는 경우, 구리(Cu)의 함유율이 9원자％ 이상 90원자％ 이하, 탄탈(Ta)의 함유율이 9원자％ 이상 90원자％ 이하, 황(S)의 함유율이 1원자％ 이상 40원자％ 이하이다. 이 경우, 상부 전극 TE1을 구 성하는 재료의 조성(상부 전극 TE1의 막 두께 방향의 평균 조성)을 다음 조성식, CuXTaYSZ, 여기에서, 0.09≤X≤0.9, 0.09≤Y≤0.9, 0.01≤Z≤0.4로 나타낼 수 있다.
이러한 상부 전극 TE1의 바람직한 조성 범위는, 상기 도 33에서 해칭을 가한 조성 범위에 대응하는 것으로 된다.
또한, 도 34~도 37 등은, 상부 전극 TE1을 구성하는 재료를 Cu-Ta-S계 재료로 하였지만, 본 발명자의 검토(실험)에 따르면, Cu 이외의 상기 제1 원소군의 원소(α원소)를 이용하고, Ta 이외의 제2 원소군에 속하는 원소를 이용하고, S 이외의 제4 원소군에 속하는 원소를 이용하여도, 전술한 도 34~도 37 등의 조성 의존성과 마찬가지의 경향이 얻어지는 것을 알 수 있었다.
따라서, 상부 전극 TE1은, 제1 원소군으로부터 선택된 적어도 1종류의 원소를 9원자％ 이상 90원자％ 이하 함유하고, 제2 원소군으로부터 선택된 적어도 1종류의 원소를 9원자％ 이상 90원자％ 이하 함유하고, 제4 원소군으로부터 선택된 적어도 1종류의 원소를 1원자％ 이상 40원자％ 이하 함유하는 재료로 이루어지는 것이 바람직하다.
환언하면, 상부 전극 TE1의 조성을 조성식 αXβYδZ, 여기에서 0.09≤X≤0.9, 0.09≤Y≤0.9, 0.01≤Z≤0.4, X+Y+Z=1로 나타내는 조성으로 하는 것이 바람직하다. 여기에서, 상부 전극 TE1의 조성식 αXβYδZ에서의 α는, 제1 원소군으로부터 선택된 적어도 1종류의 원소이며, β는, 제2 원소군으로부터 선택된 적어도 1종류의 원소이며, δ는, 제4 원소군으로부터 선택된 적어도 1종류의 원소이다. 또 한, 여기에서 나타내는 상부 전극 TE1의 조성 αXβYδZ는, 상부 전극 TE1의 막 두께 방향의 평균 조성으로 표기한 것이다.
또한, 상부 전극 TE1이 함유하고 또한 제1 원소군에 속하는 원소의 종류와, 기억층 ML의 제1층 ML1이 함유하고 또한 제1 원소군에 속하는 원소의 종류가 동일하면, 보다 바람직하다. 예를 들면, 제1층 ML1이 함유하고 또한 제1 원소군에 속하는 원소가 Cu인 경우에는, 상부 전극 TE1이 함유하고 또한 제1 원소군에 속하는 원소도 Cu인 것이 바람직하다. 이에 의해, 상부 전극 TE1로부터 기억층 ML 내에, 상기 도전 패스 CDP 형성에 기여하는 원소(α원소)를 적확하게 공급할 수 있게 된다.
또한, 상부 전극 TE1이 함유하고 또한 제2 원소군에 속하는 원소의 종류와, 기억층 ML의 제1층 ML1이 함유하고 또한 제2 원소군에 속하는 원소의 종류가 동일하면, 보다 바람직하다. 이에 의해, 제2 원소군의 원소가 도전 패스 CDP 형성에 기여하기 쉽고, 재기입에 의해 특성이 변화되기 어렵다고 하는 이점이 있다.
상부 전극 TE1을 이러한 조성으로 함으로써, 정보의 기억이 가능한 반도체 장치의 성능을 향상시킬 수 있다. 또한, 저소비 전력으로, 안정된 데이터 재기입 특성을 구비한 반도체 장치를 실현할 수 있다.
또한, 상부 전극 TE1의 두께 t3은, 15~100nm의 범위 내가 바람직고, 특히 바람직한 것은 25~60nm이다. 이에 의해, 상부 전극에서의 전압 강하가 일어나기 어려우므로 저전압 구동이 가능하고, 응력에 의한 박리도 일어나기 어렵다고 하는 효 과를 얻을 수 있다.
또한, 상부 전극 TE1이, 제2 원소군에 속하는 원소와 제4 원소군에 속하는 원소 중 적어도 한쪽을 함유하고 있지 않은 경우, 성능이 저하하기는 하지만, 용도에 따라서는 사용할 수 있는 경우가 있다.
또한, 기억층 ML 내에서 상기 도전 패스 CDP 형성에 기여하는 원소(α원소)가 부족되는 것을 방지하기 위해서는, 상부 전극 TE1을 본 실시 형태에서 설명한 바와 같은 조성으로 하는 것이 바람직한데, 효과는 떨어지지만, 다른 형태로서, 상부 전극 TE1을, 도전 패스 CDP 형성에 기여하는 원소(α원소)의 합금 또는 단체 금속으로 할 수도 있다. 단, 상부 전극 TE1을 α원소의 단체 금속으로 하면, 상부 전극 TE1로부터 공급된 금속 원소(α원소)의 농도(함유량)가, 고체 전해질층 내(제1층 ML1)에서 서서히 높아진다고 하는 문제가 생길 우려가 있기 때문에, 상부 전극 TE1로서는 단체 금속보다도 합금의 쪽이 바람직하고, α원소의 합금으로 하는 경우, 그 상대 원소(α원소 이외에 상부 전극 TE1 내에 함유되어 합금을 형성하는 금속 원소)는, 제2층 ML2 내에 확산되기 어려운 원소(예를 들면 W, Mo, Ta, Pt, Pd, Rh, Ir, Ru, Os, Ti)인 것이 바람직하다.
<실시 형태 3>
도 38은, 본 실시 형태의 반도체 장치에서의 메모리 소자 RM을 모식적으로 도시하는 설명도(단면도)이며, 상기 실시 형태 1의 도 1에 대응하는 것이다.
도 38에 도시되는 본 실시 형태의 메모리 소자 RM은, 기억층 ML의 제1층 ML1을, 조성이 서로 상이한 복수의 층의 적층 구조로 한 것 이외에는, 상기 실시 형태 1의 메모리 소자 RM과 거의 마찬가지의 구성을 갖고 있으므로, 기억층 ML의 제1층 ML1 이외에 대해서는, 여기에서는 그 설명을 생략한다.
상기 실시 형태 1에서는, 기억층 ML의 제1층 ML1을 단층 구조로 하였지만, 본 실시 형태에서는, 도 38에 도시되는 바와 같이, 기억층 ML의 제1층 ML1을 조성이 서로 상이한 복수의 층(칼코게나이드층)에 의해 형성하고 있다. 또한, 도 38 및 이하의 설명에서는, 기억층 ML의 제1층 ML1을, 조성이 서로 상이한 3개의 층(칼코게나이드층 ML1a, ML1b, ML1c)에 의해 형성한 경우에 대하여 주로 설명하지만, 제1층 ML1을 구성하는 층의 수는 3층으로 한정되지 않고, 2층 이상의 임의의 층수에 의해 기억층 ML의 제1층 ML1을 형성할 수 있는 것은 물론이다. 또한, 제1층 ML1은, 칼코겐 원소(S, Se, Te)를 포함하고 있으므로 칼코게나이드층으로 간주할 수 있고, 제1층 ML1을 구성하는, 조성이 서로 상이한 복수의 층도, 칼코겐 원소(S, Se, Te)를 포함하고 있으므로, 칼코게나이드층(여기에서는 칼코게나이드층 ML1a, ML1b, ML1c)으로 칭하기로 한다.
도 38에 도시되는 바와 같이, 본 실시 형태에서는, 제1층 ML1은, 칼코게나이드층 ML1a와, 칼코게나이드층 ML1a 위의 칼코게나이드층 ML1b와, 칼코게나이드층 ML1b 위의 칼코게나이드층 ML1c의 적층 구조를 갖고 있다. 따라서, 본 실시 형태의 기억층 ML은, 칼코게나이드층 ML1a와, 칼코게나이드층 ML1a 위의 칼코게나이드층 ML1b와, 칼코게나이드층 ML1b 위의 칼코게나이드층 ML1c와, 칼코게나이드층 ML1c 위의 제2층 ML2의 적층 구조를 갖고 있다.
상기 실시 형태 1과 마찬가지로, 본 실시 형태에서도, 다층 구조(복수층 구 조, 적층 구조)의 제1층 ML1을 구성하는 각 층(여기에서는 각 칼코게나이드층 ML1a, ML1b, ML1c)은, 제1 원소군으로부터 선택된 적어도 1종류의 원소를 바람직하게는 20원자％ 이상 70원자％ 이하 함유하고, 제2 원소군으로부터 선택된 적어도 1종류의 원소를 바람직하게는 3원자％ 이상 40원자％ 이하 함유하고, 제3 원소군으로부터 선택된 적어도 1종류의 원소를 바람직하게는 20원자％ 이상 60원자％ 이하 함유하는 재료로 이루어진다. 그 이외의 원소(상기 제1 원소군, 제2 원소군 및 제3 원소군 이외의 원소)를 10원자％ 이하, 제1층 ML1을 구성하는 각 층(여기에서는 각 칼코게나이드층 ML1a, ML1b, ML1c)이 포함할 수도 있다. 제1 원소군, 제2 원소군, 제3 원소군은, 상기 실시 형태 1에서 설명한 바와 같다.
환언하면, 본 실시 형태에서, 다층 구조의 제1층 ML1을 구성하는 각 층(여기에서는 각 칼코게나이드층 ML1a, ML1b, ML1c)은, 조성식 αXβYγZ, 여기에서 0.2≤X≤0.7, 0.03≤Y≤0.4, 0.2≤Z≤0.6, X+Y+Z=1로 나타내는 조성으로 하는 것이 바람직하다. 또한, 상기 조성식 αXβYγZ에서의 α, β, γ는, 상기 실시 형태 1에서 기억층 ML의 제1층 ML1의 조성식 αXβYγZ에 대하여 설명한 것과 동일하므로, 여기에서는 그 설명은 생략한다. 또한, 여기에서 나타내는 다층 구조의 제1층 ML1을 구성하는 각 층(여기에서는 각 칼코게나이드층 ML1a, ML1b, ML1c)의 상기 조성 αXβYγZ는, 각 층(여기에서는 각 칼코게나이드층 ML1a, ML1b, ML1c)의 막 두께 방향의 평균 조성으로 표기한 것이다.
그러나, 다층 구조의 제1층 ML1을 구성하는 각 층(여기에서는 각 칼코게나이드층 ML1a, ML1b, ML1c)은, 동일한 조성이 아니라, 서로 조성이 상이하다.
단, 다층 구조의 제1층 ML1을 구성하는 각 층(여기에서는 각 칼코게나이드층 ML1a, ML1b, ML1c)이 함유하고 또한 제1 원소군에 속하는 원소의 종류는, 각 층에서 서로 동일한 것이 바람직하다. 예를 들면, 칼코게나이드층 ML1a가 함유하고 또한 제1 원소군에 속하는 원소가 Cu인 경우에는, 칼코게나이드층 ML1b가 함유하고 또한 제1 원소군에 속하는 원소도 Cu인 것이 바람직하고, 또한, 칼코게나이드층 ML1c가 함유하고 또한 상기 제1 원소군에 속하는 원소도 Cu인 것이 바람직하다. 이에 의해, 기억층 ML에 도전 패스를 보다 적확하게 형성할 수 있게 된다.
또한, 다층 구조의 제1층 ML1을 구성하는 각 층(여기에서는 각 칼코게나이드층 ML1a, ML1b, ML1c)이 함유하고 또한 제2 원소군에 속하는 원소의 종류도, 각 층에서 서로 동일하면, 더욱 바람직하다. 이에 의해, 다수회 재기입을 반복하여도 특성이 변화되기 어렵다고 하는 이점이 있다.
본 실시 형태에서는, 기억층 ML의 제1층 ML1이 복수의 층(여기에서는 칼코게나이드층 ML1a, ML1b, ML1c)에 의해 형성되어 있는데, 이들 제1층 ML1을 구성하는 복수의 층(여기에서는 칼코게나이드층 ML1a, ML1b, ML1c)에서의 제3 원소군의 원소의 함유 방법에 특징이 있다. 즉, 본 실시 형태에서는, 제1층 ML1을 구성하는 복수의 층(여기에서는 칼코게나이드층 ML1a, ML1b, ML1c)은, 제2층 ML로부터 먼 층으로 될수록, 함유하는 제3 원소군의 원소 중 가장 원자 번호가 큰 원소의 함유량이 많아지거나, 혹은, 보다 원자 번호가 큰 제3 원소군의 원소를 포함하도록 되어 있 다. 이 제3 원소군의 원소의 함유 방법에 대하여, 보다 구체적으로 설명한다.
본 실시 형태와 같이 기억층 ML의 제1층 ML1을 n층의 다층 구조로 하는 경우, 제2층 ML2에 가까운 측부터 순서대로 제1층~제n층(이 경우, 제2층 ML2에 인접하는 층이 제1층으로 되고, 하부 전극 BE 또는 벗겨짐 방지막에 인접하는 층이 제n 층으로 됨)으로 하면, 제m층과 제(m+1)층의 조성의 관계가 다음과 같이 된다(여기에서 상기 n, m은 각각 2 이상의 정수이고, m≤n-1임). 또한, 제m층과 제(m+1)층은 서로 인접하고, 제2층 ML2에 가까운 측이 제m층이고, 하부 전극 BE에 가까운 측이 제(m+1)층이다.
즉, 제m층이 함유하고 또한 제3 원소군(즉 S, Se, Te)에 속하는 원소 중 가장 원자 번호가 큰 제1 원소의 제m층 내의 함유율보다도, 그 제1원소의 제(m+1)층 내의 함유율의 쪽이 많거나, 혹은 그 제1 원소보다도 원자 번호가 크고 또한 제3 원소군(즉 S, Se, Te)에 속하는 제2 원소를 제(m+1)층이 함유하고 있다.
이는, 예를 들면, 제m층이 30원자％의 S(황)를 함유하고 또한 Se(셀레늄), Te(텔루륨)를 함유하고 있지 않은 경우에는(이 경우에는 S가 제1원소로 간주됨), 제(m+1)층이 S(황)를 30원자％(즉 제m층의 S 함유율)보다도 많이 함유하거나, 혹은 제(m+1)층이 Se 또는 Te(즉 제m층이 함유하는 S보다도 원자 번호가 큰 제3 원소군의 원소)를 함유하는 것을 의미하고 있다. 또한, 예를 들면, 제m층이 25원자％의 Se(셀레늄)와 20원자％의 S(황)를 각각 함유하고 또한 Te(텔루륨)를 함유하고 있지 않은 경우에는(이 경우에는 Se와 S 중 원자 번호가 큰 Se가 제1 원소로 간주됨), 제(m+1)층이 Se를 25원자％(즉 제m층의 Se 함유율)보다도 많이 함유하거나, 혹은 제(m+1)층이 Te(즉 제m층이 함유하는 Se, S보다도 원자 번호가 큰 제3 원소군의 원소)를 함유하는 것을 의미하고 있다. 또한, 예를 들면, 제m층이 23원자％의 Te(텔루륨)와 27원자％의 S(황)를 각각 함유하고 또한 Se(셀레늄)를 함유하고 있지 않은 경우에는(이 경우에는 Te와 S 중 원자 번호가 큰 Te가 제1 원소로 간주됨), 제(m+1)층이 Te를 23원자％(즉 제m층의 Te 함유율)보다도 많이 함유하는 것을 의미하고 있다(Te보다도 원자 번호가 큰 제3 원소군의 원소는 없음).
또한, n=3으로 하고 제1층 ML1을 3층 구조로 한 경우의 제1층이 칼코게나이드층 ML1c에 대응하고, 제2층이 칼코게나이드층 ML1b에 대응하고, 제3층이 칼코게나이드층 ML1a에 대응한다. 따라서, 기억층 ML의 제1층 ML1을 하부 전극 BE측부터 순서대로 칼코게나이드층 ML1a, 칼코게나이드층 ML1b 및 칼코게나이드층 ML1c의 적층 구조로 한 경우(환언하면, 기억층 ML의 제1층 ML1을 제2층 ML2측부터 순서대로 칼코게나이드층 ML1c, 칼코게나이드층 ML1b 및 칼코게나이드층 ML1a의 적층 구조로 한 경우), 칼코게나이드층 ML1a, ML1b, ML1c의 제3 원소군의 원소의 함유 방법은 다음과 같이 된다.
즉, 칼코게나이드층 ML1c가 함유하고 또한 제3 원소군에 속하는 원소 중 가장 원자 번호가 큰 원소의 칼코게나이드층 ML1c 내의 함유율보다도, 그 원소(즉 칼코게나이드층 ML1c가 함유하는 제3 원소군의 원소 중 가장 원자 번호가 큰 원소)의 칼코게나이드층 ML1b 내의 함유율의 쪽이 많거나, 혹은 그 원소(즉 칼코게나이드층 ML1c가 함유하는 제3 원소군의 원소 중 가장 원자 번호가 큰 원소)보다도 원자 번호가 더욱 크고 또한 제3 원소군에 속하는 원소를 칼코게나이드층 ML1b가 함유한 다. 또한, 칼코게나이드층 ML1b가 함유하고 또한 제3 원소군에 속하는 원소 중 가장 원자 번호가 큰 원소의 칼코게나이드층 ML1b 내의 함유율보다도, 그 원소(즉 칼코게나이드층 ML1b가 함유하는 제3 원소군의 원소 중 가장 원자 번호가 큰 원소)의 칼코게나이드층 ML1a 내의 함유율의 쪽이 많거나, 혹은 그 원소(즉 칼코게나이드층 ML1b가 함유하는 제3 원소군의 원소 중 가장 원자 번호가 큰 원소)보다도 원자 번호가 더욱 크고 또한 제3 원소군에 속하는 원소를 칼코게나이드층 ML1a가 함유한다.
이와 같이, 본 실시 형태에서는, 제1층 ML1을 구성하는 복수의 층(여기에서는 칼코게나이드층 ML1a, ML1b, ML1c)에서의 제3 원소군의 원소의 함유 방법을, 제2층 ML로부터 먼 층(즉 하부 전극 BE에 가까운 층)으로 될수록, 함유하는 제3 원소군의 원소 중 가장 원자 번호가 큰 원소의 함유량이 많아지거나, 혹은, 보다 원자 번호가 큰 제3 원소군의 원소를 포함하도록 하고 있다. 이와 같이 함으로써, 제1층 ML을 구성하는 각 층(각 칼코게나이드층 ML1a, ML1b, ML1c)에 대하여, 도전 패스 CDP 형성에 기여하는 원소(여기에서는 α원소)의 모빌리티에 차를 둘 수 있다.
즉, n층의 다층 구조의 제1층 ML1에서, 서로 인접하는 제m층과 제(m+1)층에서, 제2층 ML2에 가까운 측의 제m층보다도, 제2층 ML2로부터 먼 측의 제(m+1)층의 쪽이, 도전 패스 CDP 형성에 기여하는 원소(α원소)의 모빌리티가 커진다. 칼코게나이드층 ML1a, ML1b, ML1c에서는, 가장 제2층 ML2에 가까운 칼코게나이드층 ML1c보다도 칼코게나이드층 ML1b의 쪽이, 도전 패스 CDP 형성에 기여하는 원소(α원소)의 모빌리티가 커지고, 또한, 칼코게나이드층 ML1b보다도 칼코게나이드층 ML1a의 쪽이, 도전 패스 CDP 형성에 기여하는 원소(α원소)의 모빌리티가 커진다.
이는, 상기 실시 형태 1에서 설명한 바와 같이, 주기율표의 VI족에 속하는 원소는, 산소(O), 황(S), 셀레늄(Se) 및 텔루륨(Te)의 순으로 이온의 크기(이온 반경)가 커지고, 이온의 크기가 큰 원소를 다량으로 포함할수록, 도전 패스 CDP 형성에 기여하는 원소(여기에서는 α원소)의 모빌리티가 커지기 때문이다. 즉, 제1층 ML1을 구성하는 복수의 층(칼코게나이드층 ML1a, ML1b, ML1c)은, 제2층 ML로부터 먼 층(칼코게나이드층)으로 될수록, 함유하는 제3 원소군의 원소 중 가장 원자 번호가 큰 원소의 함유량이 많아지기 때문에, 이온의 크기가 큰 원소의 함유량이 많아지거나, 혹은, 보다 원자 번호가 큰 제3 원소군의 원소를 포함하도록 되기 때문에, 보다 큰 이온이 포함되게 된다. 이에 의해, 제1층 ML1을 구성하는 복수의 층(칼코게나이드층 ML1a, ML1b, ML1c)은, 제2층 ML로부터 먼 층(즉 하부 전극 BE에 가까운 층)으로 될수록, 도전 패스 CDP 형성에 기여하는 원소(여기에서는 α원소)가 이동하기 쉬워져서, 모빌리티가 커지는 것이다.
본 실시 형태의 메모리 소자 RM의 기억층 ML에서의 도전 패스 CDP의 형성에 대하여, 보다 상세하게 설명한다.
도 39는, 기억층 ML에서, 도전 패스 CDP가 하부 전극 BE와 상부 전극 TE 사이를 잇도록 형성되어 있는 상태(세트 상태, 온 상태)의 메모리 소자 RM을 모식적으로 도시하는 설명도(단면도)이며, 상기 실시 형태 1의 도 2에 대응하는 것이다. 도 40~도 42는, 기억층 ML에서, 하부 전극 BE와 상부 전극 TE 사이에서 도전 패스 CDP가 끊어져 있는 상태(리세트 상태, 오프 상태)의 메모리 소자 RM을 모식적으로 도시하는 설명도(단면도)이며, 상기 실시 형태 1의 도 3에 대응하는 것이다. 또한, 도 39~도 42는, 상기 도 38과 동일한 단면도이지만, 도면을 보기 쉽게 하기 위해, 기억층 ML에서 저저항률로 되어 있는 영역, 즉 도전 패스 CDP 및 저저항 부분 LRP로 되어 있는 영역에만 해칭을 가하고, 그 이외에는 해칭을 생략하고 있다.
본 실시 형태의 메모리 소자 RM에서도, 상기 실시 형태 1에서 설명한 것과 마찬가지의 초기화 전압을 인가함으로써, 도 39에 도시되는 바와 같이, 금속 이온이 고농도로 존재하는 도전 패스 CDP가, 하부 전극 BE와 상부 전극 TE 사이를 잇도록 기억층 ML 내에 형성된다. 도 39에서는, 도전 패스 CDP가, 기억층 ML에서 하부 전극 BE 및 상부 전극 TE 사이를 잇도록(연결하도록) 형성되어 있으므로, 기억층 ML이 저저항으로 되고, 메모리 소자 RM이 저저항으로 된다(즉 세트 상태로 됨).
도 39와 같이 기억층 ML에서 도전 패스 CDP가 하부 전극 BE와 상부 전극 TE 사이를 잇도록 형성되어 있는 상태(세트 상태)에서 리세트 전압을 인가함으로써, 도 40~도 42에 도시되는 바와 같이, 기억층 ML에서 하부 전극 BE와 상부 전극 TE 사이를 잇는 도전 패스 CDP를 끊을 수 있다.
예를 들면, 하부 전극 BE를 플러스 전위로 하고 또한 상부 전극 TE를 마이너스 전위로 하는 등 하여, 하부 전극 BE의 전위가 상부 전극 TE의 전위보다도 높아지도록 하는 리세트 전압을 상부 전극 TE 및 하부 전극 BE 사이(즉 플러그(67) 및 하부 전극 BE 사이)에 인가한다.
상기 리세트 전압에 의해, 기억층 ML의 제1층 ML1 내에서 도전 패스를 형성하고 있었던 α원소는, 마이너스 전위측인 상부 전극 TE측에 이동하려고 한다. 그 러나, 본 실시 형태에서는, 전술한 바와 같이, 칼코게나이드층 ML1a, ML1b, ML1c에서, 도전 패스 CDP 형성에 기여하는 원소(여기에서는 α원소)의 모빌리티에 차를 두고 있다.
이 때문에, 리세트 전압이 칼코게나이드층 ML1a, ML1b, ML1c에서 α원소가 이동하는 데에 충분한 전압값이면, 칼코게나이드층 ML1a, ML1b, ML1c에서 도전 패스 CDP를 형성하고 있었던 α원소는, 상부 전극 TE측으로 이동하고, 제2층 ML2 내에 수용된다. 한편, 상기 실시 형태 1에서 설명한 바와 같이 제1층 ML1에 비하여 제2층 ML2는 α원소의 모빌리티가 작기 때문에, 리세트 전압을 인가하여도, 제2층 ML2에서는 α원소는 거의 이동하지 않는다. 이 때문에, 리세트 전압을 인가함으로써, 도 42에 도시되는 바와 같이, 제2층 ML2 내의 도전 패스 CDP는 거의 변화되지 않는 것에 대하여, 제1층 ML1의 칼코게나이드층 ML1a, ML1b, ML1c에서 도전 패스 CDP가 끊어진 상태(도전 패스 CDP가 형성되어 있지 않은 상태)로 된다. 기억층 ML에서 하부 전극 BE와 상부 전극 TE 사이가 도전 패스 CDP로 이어져 있지 않은 상태로 되므로, 기억층 ML이 고저항으로 되고, 메모리 소자 RM이 고저항으로 된다.
한편, 칼코게나이드층 ML1a, ML1b, ML1c의 모빌리티의 차를 이용하여, 리세트 전압이 칼코게나이드층 ML1a, ML1b에서 α원소가 이동하지만, 칼코게나이드층 ML1c에서는 α원소가 거의 이동할 수 없도록 하는 전압값이면, 칼코게나이드층 ML1a, ML1b에서 도전 패스 CDP를 형성하고 있었던 α원소는, 상부 전극 TE측에 이동하고, 칼코게나이드층 ML1c에 수용된다. 그러나, 칼코게나이드층 ML1a, ML1b에 비하여 칼코게나이드층 ML1c 및 제2층 ML2는, α원소의 모빌리티가 작기 때문에, 리세트 전압을 인가하여도 α원소는 거의 이동하지 않는다. 이 때문에, 리세트 전압을 인가하면, 도 41에 도시되는 바와 같이, 칼코게나이드층 ML1c 및 제2층 ML2 내의 도전 패스 CDP는 거의 변화되지 않는 것에 대하여, 칼코게나이드층 ML1a, ML1b에서 도전 패스 CDP가 끊어진 상태(도전 패스 CDP가 형성되어 있지 않은 상태)로 된다.
또한, 칼코게나이드층 ML1a, ML1b, ML1c의 모빌리티의 차를 이용하여, 리세트 전압이 칼코게나이드층 ML1a에서 α원소가 이동하지만, 칼코게나이드층 M1b, ML1c에서는 α원소가 거의 이동할 수 없도록 하는 전압값이면, 칼코게나이드층 ML1a에서 도전 패스 CDP를 형성하고 있었던 α원소는, 상부 전극 TE측에 이동하고, 칼코게나이드층 ML1b에 수용된다. 그러나, 칼코게나이드층 ML1a에 비하여 칼코게나이드층 ML1b, ML1c 및 제2층 ML2는, α원소의 모빌리티가 작기 때문에, 리세트 전압을 인가하여도 α원소는 거의 이동하지 않는다. 이 때문에, 리세트 전압을 인가하면, 도 40에 도시되는 바와 같이, 칼코게나이드층 ML1b, ML1c 및 제2층 ML2 내의 도전 패스 CDP는 거의 변화되지 않는 것에 대하여, 칼코게나이드층 ML1a에서 도전 패스 CDP가 끊어진 상태(도전 패스 CDP가 형성되어 있지 않은 상태)로 된다.
상기한 바와 같은 칼코게나이드층 ML1a, ML1b, ML1c의 모빌리티의 차를 이용한 리세트 동작은, 예를 들면, 도 40의 상태로 하기 위한 리세트 전압을, 도 41의 상태로 하기 위한 리세트 전압보다도 작게(절대값을 작게) 하고, 또한, 도 41의 상태로 하기 위한 리세트 전압을, 도 42의 상태로 하기 위한 리세트 전압보다도 작게(절대값을 작게) 하여 행할 수 있다.
리세트 전압과 마찬가지로, 세트 전압을 칼코게나이드층 ML1a, ML1b, ML1c의 모빌리티의 차를 이용하여 설정함으로써, 도전 패스 CDP의 상태를 도 42의 상태로부터 도 39~도 41의 각 상태로 변화시킬 수 있다. 예를 들면, 칼코게나이드층 ML1a, ML1b, ML1c의 모빌리티의 차를 이용한 세트 동작을, 도 39의 상태로 하기 위한 세트 전압을, 도 40의 상태로 하기 위한 세트 전압보다도 크게(절대값을 크게) 하고, 또한, 도 40의 상태로 하기 위한 세트 전압을, 도 41의 상태로 하기 위한 세트 전압보다도 크게(절대값을 크게) 하여 행할 수 있다.
또한, 메모리 소자 RM(기억층 ML)에 기억된 정보를 판독하기 위한 리드 전압은, 제1층 ML1 및 제2층 ML2의 양쪽에서 기억층 ML 내의 원소(특히 α원소)가 이동하지 않도록 하는(즉 도전 패스 CDP의 상태가 변화되지 않는) 값으로 설정한다. 이러한 리드 전압을 하부 전극 BE 및 상부 전극 TE 사이에 인가함으로써, 기억층 ML(메모리 소자 RM)의 저항값이 도 39~도 42의 어느 상태에 대응하는 것인지를, 즉 기억 소자 RM의 기억 정보를, 판독할 수 있다.
도 39~도 42의 순으로 기억층 ML의 저항, 즉 메모리 소자 RM의 저항이 커진다. 칼코게나이드층 ML1a, ML1b, ML1c의 모빌리티의 차를 이용하여 설정한 리세트 전압이나 세트 전압을 인가함으로써, 기억층 ML 내의 원소(주로 α원소)가 기억층 ML 내를 이동하여, 각 메모리 셀의 기억층 ML에서, 하부 전극 BE와 상부 전극 TE 사이의 도전 패스 CDP의 상태를 변화시킬 수 있고, 도 39~도 42의 4종류의 저항값 사이를 변화(천이)시킬 수 있다. 이에 의해, 기억층 ML의 저항값(저항률) 즉 메모리 소자 RM의 저항값을 3단계 이상의 상태 사이에서 변화시킬 수 있고, 그에 의해, 다치의 불휘발성의 기억 소자(메모리)를 형성할 수 있다.
이와 같이, 본 실시 형태에서는, 고체 전해질층(제1층 ML)을, 조성식 αXβYγZ, 여기에서 0.2≤X≤0.7, 0.03≤Y≤0.4, 0.2≤Z≤0.6, X+Y+Z=1로 나타내는데, 조성비(X, Y, Z의 비)가 서로 상이한 2층 이상으로 하고, 도전 패스 CDP의 상하 방향 각 부분의 굵기나 선단의 도달 위치의 제어를 쉽게 하여, 다치 기록이 가능하게 하고 있다.
또한, 본 실시 형태에서도, 상부 전극 TE 대신에 상기 실시 형태 2의 상부 전극 TE1을 이용할 수도 있다.
<실시 형태 4>
도 43은, 본 실시 형태의 반도체 장치에서의 메모리 소자 RM을 모식적으로 도시하는 설명도(단면도)이며, 상기 실시 형태 1의 도 1에 대응하는 것이다.
상기 실시 형태 1의 메모리 셀에서는, 기억층 ML은, 제1층 ML1과 제1층 ML1에 인접하는 제2층 ML2에 의해 형성되어 있었지만, 본 실시 형태의 메모리 소자 RM은, 제1층 ML1과, 제1층 ML에 인접하는 제2층 ML2에 부가하여, 제1층 ML의 제2층 ML2가 인접하는 측과는 반대측의 면에 인접하는 제3층 ML3을 더 갖고 있다. 즉, 본 실시 형태에서는, 제2층 ML2가 인접하는 측과 반대측에서 제1층 ML1에 인접하고 또한 하부 전극 BE와 제1층 ML1 사이에 위치하는 제3층 ML3을 기억층 ML이 더 갖고 있다. 본 실시 형태의 메모리 소자 RM은, 기억층 ML에 제3층 ML3을 형성한 것 이외에는, 상기 실시 형태 1의 메모리 소자 RM과 마찬가지의 구성을 갖고 있으므로, 기억층 ML의 제3층 ML3 이외에 대해서는, 여기에서는 그 설명을 생략한다.
제3층 ML(금속 산화물층)은, 제2층 ML2와 마찬가지로, 이온 공급층으로서 기능할 수 있는 층이다. 제2층 ML2와 마찬가지로, 제3층 ML3도, 제1 원소군으로부터 선택된 적어도 1종류의 원소와, 제2 원소군으로부터 선택된 적어도 1종류의 원소와, 산소(O)를 주성분으로서 함유하는 재료로 이루어진다. 제1 원소군, 제2 원소군은, 상기 실시 형태 1에서 설명한 바와 같다.
또한, 제2층 ML2와 마찬가지로, 제3층 ML3도, 제1 원소군(특히 바람직하게는 Cu, Ag)으로부터 선택된 적어도 1종류의 원소를 5원자％ 이상 50원자％ 이하 함유하고, 제2 원소군(특히 바람직하게는 Ta, V, Nb, Cr)으로부터 선택된 적어도 1종류의 원소를 10원자％ 이상 50원자％ 이하 함유하고, O(산소)를 30원자％ 이상 70원자％ 이하 함유하는 재료로 이루어지는 것이 바람직하다. 그 이외의 원소(상기 제1 원소군, 제2 원소군 및 산소 이외의 원소)를 10원자％ 이하, 제3층 ML3이 포함할 수도 있다.
환언하면, 기억층 ML의 제3층 ML3은, 조성식 αXβYOZ, 여기에서 0.05≤X≤0.5, 0.1≤Y≤0.5, 0.3≤Z≤0.7, X+Y+Z=1로 나타내는 조성으로 하는 것이 바람직하다. 또한, 제3층 ML3의 상기 조성식 αXβYOZ에서의 α, β, O는, 상기 실시 형태 1에서 기억층 ML의 제2층 ML2의 조성식 αXβYOZ에 대하여 설명한 것과 동일하므로, 여기에서는 그 설명은 생략한다. 또한, 여기에서 나타내는 제3층 ML3의 상기 조성 αXβYOZ는, 제3층 ML3의 막 두께 방향의 평균 조성으로 표기한 것이다.
또한, 제1층 ML1이 함유하고 또한 제1 원소군에 속하는 원소와, 제2층 ML2가 함유하고 또한 제1 원소군에 속하는 원소와, 제3층 ML3이 함유하고 또한 제1 원소군에 속하는 원소가 동일하면, 보다 바람직하다. 예를 들면, 제1층 ML1이 함유하고 또한 제1 원소군에 속하는 원소가 Cu인 경우에는, 제2층 ML2가 함유하고 또한 제1 원소군에 속하는 원소도 Cu인 것이 바람직하고, 또한, 제3층 ML3이 함유하고 또한 제1 원소군에 속하는 원소도 Cu인 것이 바람직하다. 이에 의해, 기억층 ML에 도전 패스를 보다 적확하게 형성할 수 있게 된다.
또한, 제1층 ML1이 함유하고 또한 제2 원소군에 속하는 원소와, 제2층 ML2가 함유하고 또한 제2 원소군에 속하는 원소와, 제3층 ML3이 함유하고 또한 제2 원소군에 속하는 원소가 동일하면, 보다 바람직하다. 이에 의해, 재기입을 반복하여도 특성이 변화되기 어렵다고 하는 이점이 있다.
또한, 제1층 ML1과 제3층 ML3의 조성이 동일하면(함유 원소의 종류 및 그 함유율이 동일하면), 기억층 ML의 대칭성이 높아지므로, 더욱 바람직하다.
본 실시 형태에서는, 이온 공급층(제2층 ML2)과 동일한 층(제3층 ML3)을 1층 더 추가하여, 고체 전해질층(제1층 ML1)을 사이에 두는 구조로 하고 있으므로, 구조적으로 상하의 전극(상부 전극 TE 및 하부 전극 BE)의 형상의 비대칭성은 남지만, 상하의 층 구성의 비대칭성이 작아지므로, 메모리 소자 RM을 1방향 전압으로 구동하는 것이 용이해진다. 이 1방향 전압에 의한 메모리 소자 RM의 구동에 대하여 설명한다.
즉, 상기 실시 형태 1에서는, 하부 전극 BE 및 상부 전극 TE 사이의 기억층 을 고저항 상태(리세트 상태)로 할 때에는, 하부 전극 BE의 전위가 상부 전극 TE의 전위보다도 높아지도록 하는 리세트 전압을 하부 전극 BE 및 상부 전극 TE 사이에 인가하고, 하부 전극 BE 및 상부 전극 TE 사이의 기억층을 저저항 상태(세트 상태)로 할 때에는, 하부 전극 BE의 전위가 상부 전극의 전위보다도 낮아지도록 하는 세트 전압을, 하부 전극 BE 및 상부 전극 TE 사이에 인가하고 있었다. 즉, 리세트 전압과 세트 전압을 역방향의 전압으로 하고 있었다. 그에 대하여, 본 실시 형태에서는, 하부 전극 BE 및 상부 전극 TE 사이의 기억층을 고저항 상태(리세트 상태)로 할 때에는, 하부 전극 BE의 전위가 상부 전극 TE의 전위보다도 낮아지도록 하는 리세트 전압을 하부 전극 BE 및 상부 전극 TE 사이에 인가하고, 하부 전극 BE 및 상부 전극 TE 사이의 기억층을 저저항 상태(세트 상태)로 할 때에는, 하부 전극 BE의 전위가 상부 전극 TE의 전위보다도 낮아지도록 하는 세트 전압을 하부 전극 및 상부 전극 TE 사이에 인가한다. 즉, 리세트 전압과 세트 전압을 동일 방향의 전압으로 한다.
도 44는, 기억층 ML에서, 도전 패스 CDP가 하부 전극 BE와 상부 전극 TE 사이를 잇도록 형성되어 있는 상태(세트 상태, 온 상태)의 메모리 소자 RM을 모식적으로 도시하는 설명도(단면도)이며, 상기 실시 형태 1의 도 2에 대응하는 것이다. 도 45는, 기억층 ML에서, 하부 전극 BE와 상부 전극 TE 사이에서 도전 패스 CDP가 끊어져 있는 상태(리세트 상태, 오프 상태)의 메모리 소자 RM을 모식적으로 도시하는 설명도(단면도)이며, 상기 실시 형태 1의 도 3에 대응하는 것이다. 또한, 도 44 및 도 45는, 상기 도 43과 동일한 단면도이지만, 도면을 보기 쉽게 하기 위해, 기억층 ML에서 도전 패스 CDP 및 저저항 부분 LRP로 되어 있는 영역(즉 기억층 ML에서 저저항률로 되어 있는 영역)에만 해칭을 가하고, 그 이외에는 해칭을 생략하고 있다.
본 실시 형태의 메모리 소자 RM에서도, 상기 실시 형태 1에서 설명한 것과 마찬가지의 초기화 전압을 인가함으로써, 도 44에 도시되는 바와 같이, 금속 이온이 고농도로 존재하는 도전 패스 CDP가, 하부 전극 BE와 상부 전극 TE 사이를 잇도록 기억층 ML 내에 형성된다. 도 44에서는, 도전 패스 CDP가, 기억층 ML에서, 하부 전극 BE와 상부 전극 TE 사이를 잇도록(연결하도록) 형성되어 있으므로, 기억층 ML이 저저항으로 되고, 메모리 소자 RM이 저저항으로 된다(즉 세트 상태로 됨).
도 44와 같이 기억층 ML에서 도전 패스 CDP가 하부 전극 BE와 상부 전극 TE 사이를 잇도록 형성되어 있는 상태(세트 상태)에서 리세트 전압을 인가함으로써, 도 45에 도시되는 바와 같이, 기억층 ML에서 하부 전극 BE와 상부 전극 TE 사이를 잇는 도전 패스 CDP를 끊을 수 있다.
상기 리세트 동작시, 상기 실시 형태 1에서 설명한 것과는 역방향의 리세트 전압을 인가한다. 즉, 예를 들면, 하부 전극 BE를 마이너스 전위로 하고 또한 상부 전극 TE를 플러스 전위로 하는 등 하여, 하부 전극 BE의 전위가 상부 전극 TE의 전위보다도 낮아지도록 하는 리세트 전압을 상부 전극 TE 및 하부 전극 BE 사이(즉 플러그(67) 및 하부 전극 BE 사이)에 인가한다.
상기 리세트 전압에 의해, 제1층 ML1(고체 전해질층) 내의 이온(여기에서는 α원소)이 마이너스 전극(하부 전극 BE)측의 제3층 ML3(이온 공급층)측에 모여 도 전 패스 CDP의 일부가 끊어지고, 리세트 상태(오프 상태)로 된다. 한편, 제1층 ML1에 비하여 제2층 ML2 및 제3층 ML3(이온 공급층) 내의 이온의 모빌리티는 작으므로, 제2층 ML2 및 제3층 ML3(이온 공급층) 내에 형성되어 있었던 도전 패스 CDP는 유지된다. 또한, 제1층 ML1에 비하여 제3층 ML3의 쪽이 이온(여기에서는 α원소)의 모빌리티가 낮은 이유는, 상기 실시 형태 1에서 설명한 제1층 ML1에 비하여 제2층 ML2의 쪽이 이온(여기에서는 α원소)의 모빌리티가 낮은 이유와 동일하다.
이 때문에, 리세트 전압을 인가함으로써, 도 45에 도시되는 바와 같이, 제2층 ML2 및 제3층 ML3 내의 도전 패스 CDP는 거의 변화되지 않는 것에 대하여, 제1층 ML1의 칼코게나이드층 ML1에서 도전 패스 CDP가 끊어진 상태(도전 패스 CDP가 형성되어 있지 않은 상태)로 된다. 기억층 ML에서 하부 전극 BE와 상부 전극 TE 사이가 도전 패스 CDP로 이어져 있지 않은 상태로 되므로, 기억층 ML이 고저항으로 되고, 메모리 소자 RM이 고저항으로 된다.
한편, 도 45와 같이 기억층 ML에서 하부 전극 BE와 상부 전극 TE 사이의 도전 패스 CDP가 끊어져 있는 상태(리세트 상태, 오프 상태)에서 세트 전압을 인가함으로써, 도 44와 같이, 기억층 ML에서, 하부 전극 BE와 상부 전극 TE 사이를 재차, 도전 패스 CDP로 이을 수 있다.
상기 세트 동작시, 상기 실시 형태 1에서 설명한 것과 동일 방향의 세트 전압을 인가한다. 즉, 예를 들면, 하부 전극 BE를 마이너스 전위로 하고 또한 상부 전극 TE를 플러스 전위로 하는 등 하여, 하부 전극 BE의 전위가 상부 전극 TE의 전위보다도 낮아지도록 하는 세트 전압을 상부 전극 TE 및 하부 전극 BE 사이(즉 플 러그(67) 및 하부 전극 BE 사이)에 인가한다. 따라서, 세트 전압과 리세트 전압이 동일 방향으로 된다.
상기 세트 전압에 의해, 제1층 ML1(고체 전해질층) 내, 제2층 ML2 및 제3층 ML3(이온 공급층)에 잔류한 도전 패스 CDP의 연장선 위에 위치하는 부분이 발열하고, 제1층 ML1에서 이온(여기에서 α원소)이 열 확산하여 도전 패스 CDP가 부활하여, 다시 세트 상태(온 상태)로 된다. 즉, 도 44와 같이, 기억층 ML에서, 도전 패스 CDP가 하부 전극 BE와 상부 전극 TE 사이를 잇도록 형성되어 있는 상태로 되고, 기억층 ML이 저저항으로 되고, 메모리 소자 RM이 저저항으로 된다. 이러한 제어는, 리세트 전압과 세트 전압에서, 전압의 크기나 인가 시간을 바꿈으로써, 실현할 수 있다.
또한, 메모리 소자 RM(기억층 ML)에 기억된 정보를 판독하기 위해서는, 제1층 ML1, 제2층 ML2 및 제3층 ML3에서 이온(α원소)이 이동하지 않도록(즉 도전 패스 CDP의 상태가 변화되지 않도록) 하는 값으로 리드 전압을 설정하고, 이 리드 전압을, 상부 전극 TE 및 하부 전극 BE 사이(즉 플러그(67) 및 하부 전극 BE 사이)에, 하부 전극 BE의 전위가 상부 전극 TE의 전위보다도 낮아지도록 인가하면 된다. 이에 의해, 기억층 ML(메모리 소자 RM)의 저항값이 도 44의 세트 상태와 같은 저저항 상태에 있는지, 혹은 도 45의 리세트 상태와 같은 고저항 상태에 있는지를, 즉 기억 소자 RM의 기억 정보를, 판독할 수 있다.
이와 같이, 기억층 ML을, 고체 전해질층으로서의 제1층 ML1이, 그보다도 이온의 모빌리티가 낮은 제2층 ML2 및 제3층 ML3에서 사이에 놓인 구조로 하고, 리세 트 전압과 세트 전압을 동일 방향의 전압으로 제어한다. 이에 의해, 리세트 상태(오프 상태)에서도 제2층 ML2 및 제3층 ML3(이온 공급층) 내에 도전 패스 CDP가 거의 유지되고, 이 유지된 도전 패스 CDP에 의해, 세트시에 제1층 ML1에서 부활하는 도전 패스 CDP의 위치와 굵기가 거의 결정되게 된다. 이 때문에, 1방향 전압에서의 온(세트), 오프(리세트) 반복에 의한 재기입을 안정되게 행할 수 있게 된다.
또한, 본 실시 형태에서 설명한 바와 같이 1방향의 전압만으로 이온을 움직여 세트 상태(저저항 상태)와 리세트 상태(고저항 상태)를 절환하는 경우, 리세트 상태로 할 때에는, 제1층 ML1에서 도전 패스 CDP를 구성하고 있었던 이온(α원소)을, 전류에 의한 발열 등에 의해, 적어도 부분적으로 도전 패스 CDP(필라멘트 형상의 도전 패스 CDP)의 연장시 방향과 수직인 방향, 즉 제1층 M1의 면내 방향으로 확산시키게 된다. 이 경우, 다음에 다시 세트 상태로 할 때에, 상부로부터 이온을 끌어당기는 것이 아니라, 확산되어 있었던 이온을, 원래의 도전 패스 CDP가 존재하고 있었던 방향으로 수속시키는 것이 바람직하다. 이러한 수속은, 리세트 상태로 하기 전에 도전 패스 CDP가 존재하고 있었던 장소에 마이너스 이온을 남기면 실현할 수 있다. 즉, 이는, 리세트시에 도전 패스 CDP에 강한 펄스 전류를 흘리고, 단숨에 금속 이온(α원소)을 확산시킴으로써 실현할 수 있다.
또한, 도 43과 같은 본 실시 형태의 메모리 소자 RM을, 상기 실시 형태 1에서 설명한 바와 같은 리세트 전압 및 세트 전압에 의해(즉 리세트 전압과 세트 전압을 역방향의 전압으로 함으로써), 구동(제어)할 수도 있다.
또한, 상기 실시 형태 1~3의 메모리 소자 RM을, 본 실시 형태에서 설명한 바 와 같은 리세트 전압 및 세트 전압에 의해(즉 리세트 전압과 세트 전압을 동일 방향의 전압으로 함으로써), 구동(제어)할 수도 있다.
단, 상기 실시 형태 1~3의 구조의 메모리 소자 RM은, 기억층 ML의 구조가 상하 비대칭이기 때문에, 상기 실시 형태 1에서 설명한 바와 같이, 리세트 전압과 세트 전압을 서로 역방향의 전압으로 하여, 도전 패스 CDP의 상태(세트 상태인지 리세트 상태인지)를 제어하는 데에, 보다 적합하다. 한편, 본 실시 형태에서 설명한 바와 같이, 리세트 전압과 세트 전압을 동일 방향의 전압으로 하여, 도전 패스 CDP의 상태(세트 상태인지 리세트 상태인지)를 제어하기 위해서는, 본 실시 형태와 같은 구조의 메모리 소자 RM이, 기억층 ML의 구조가 상하 대칭에 가깝기 때문에, 보다 적합하다.
또한, 본 실시 형태에서도, 상부 전극 TE 대신에 상기 실시 형태 2의 상부 전극 TE1을 이용할 수도 있다.
또한, 본 실시 형태에서도, 기억층 ML의 제1층 ML1을 상기 실시 형태 3과 같이 다층 구조로 할 수도 있다.
<실시 형태 5>
본 발명의 다른 실시 형태의 반도체 장치의 메모리 어레이(메모리 셀 어레이)의 구성예를, 도 46의 회로도를 참조하여 설명한다. 본 실시 형태의 반도체 장치는, 메모리 소자 RM 등에 의해 형성하는 메모리 셀 어레이 및 그 주변부의 회로 구성이 상기 실시 형태 1과 상이하지만, 본 실시 형태에서의 메모리 소자 RM 자체의 구성은, 상기 실시 형태 1~4의 메모리 소자 RM과 마찬가지이므로, 여기에서는 그 설명은 생략한다.
도 46은, 본 실시 형태의 반도체 장치의 메모리 어레이(메모리 셀 어레이) 및 그 주변부의 구성예를 도시하는 회로도이며, 상기 실시 형태 1의 도 19에 대응하는 것이다.
도 46에 도시되는 본 실시 형태의 회로 구성은, 상기 실시 형태 1~4에서 설명한 기억층 M을 이용한 메모리 소자 RM을 사용한 메모리 어레이(메모리 셀 어레이) 구성의 일례이며, 하부 전극(상기 하부 전극 BE, 즉 상기 플러그(43)에 대응)에 대하여 상부 전극(상기 상부 전극 TE, 즉 상부 전극막(53)에 대응)측에 높은 전압을 인가하여 동작시키는 것이 특징으로 되어 있다.
도 46에 도시되는 본 실시 형태의 반도체 장치의 회로는, 메모리 어레이, 멀티플렉서 MUX, 로우(행) 디코더 XDEC, 컬럼(열) 디코더 YDEC, 프리차지 회로 PC, 센스 앰프 SA, 재기입 회로 PRGM으로 구성된다.
메모리 어레이는, 워드선 WL1~WLm과 비트선 BL1~BLn의 각 교차점에 메모리 셀 MC11~MCmn이 배치된 구성이다. 각 메모리 셀은, 직렬 접속된 메모리 소자 RM과 메모리 셀 트랜지스터 QM이, 비트선 BL과 접지 전압 VSS 단자 사이에 삽입되고, 메모리 소자 RM의 일단이 비트선 BL에 접속되는 구성이다. 여기에서 메모리 소자 RM은, 상기 실시 형태 1~4에서 설명한 바와 같은 구성을 구비한다. 즉, 비트선 BL에 상기 상부 전극 TE가 접속되고, 메모리 셀 트랜지스터 QM의 일단에 상기 하부 전극 BE가 접속된다.
로우 디코더 XDEC의 출력 신호인 워드선 WL(WL1~WLm)은, 메모리 셀 트랜지스 터 QM의 게이트(게이트 전극)에 접속된다. 프리차지 회로 PC, 센스 앰프 SA, 재기입 회로 PRGM은, 공통 데이터선 CD에 각각 접속된다. 프리차지 회로 PC는, 하이 레벨(여기에서는, 전원 전압 VDD)의 프리차지 기동 신호 PCE에 의해 활성화되어, 공통 데이터선 CD를 판독 전압 VRD(전압 레벨은 후술)에 구동한다.
멀티플렉서 MUX는, 컬럼(열) 선택 스위치 열 CSWA와 방전 회로 DCCKT로 구성된다. 컬럼 선택 스위치 열 CSWA는, 비트선 BL1~BLn과 공통 데이터선 CD 사이에 각각 삽입된 복수의 CMOS 전달 게이트(컬럼 선택 스위치) CSW1~CSWn으로 구성된다. 여기에서, CMOS 전달 게이트 CSW1~CSWn은, 각각 CMISFET(Complementary Metal Insulator Semiconductor Field Effect Transistor)에 의해 형성되어 있다. CMOS 전달 게이트 CSW1~CSWn의 게이트 전극에는, 컬럼 디코더 YDEC의 출력 신호인 컬럼 선택선쌍(YS1T, YS1B)~(YSnT, YSnB)이 각각 접속된다. 컬럼 선택선쌍(YS1T, YS1B)~(YSnT, YSnB) 중 하나가 활성화됨으로써, 대응하는 CMOS 전달 게이트가 활성화되고, 비트선 BL1~BLn 중 하나가 공통 데이터선 CD에 접속된다.
방전 회로 DCCKT는, 비트선 BL1~BLn과 접지 전압 VSS 단자 사이에 각각 삽입된 NMOS 트랜지스터 MN1~MNn으로 구성된다. 또한, 본원에서는, n채널형의 MISFET를 NMOS 트랜지스터로 표기하고, p채널형의 MISFET를 PMOS 트랜지스터로 표기하고 있다. NMOS 트랜지스터 MN1~MNn의 게이트 전극에는, 컬럼 선택선 YS1B~YSnB가 각각 접속된다. 대기시에 있어서, 컬럼 선택선 YS1B~YSnB가 전원 전압 VDD로 유지됨으로써, NMOS 트랜지스터 MN1~MNn이 도통하고, 비트선 BL1~BLn이 접지 전압 VSS에 구동된다.
이러한 회로 구성에 의해, 도 47에 도시하는 바와 같은 판독 동작이 행해진다. 도 47 및 상기 도 46을 참조하여, 도 46에 도시한 어레이 구성을 이용한 메모리 셀의 판독 동작에 대하여 설명한다. 이하에서는, 메모리 셀 MC11이 선택되는 것으로 가정하여 설명한다. 여기에서, 도 47은, 메모리 셀 MC11을 선택하는 경우의 동작 파형(전압 인가 파형)의 일례를 나타내고 있다.
우선, 컬럼 디코더 YDEC에서 선택된 컬럼 선택선쌍(YS1T, YS1B)에 대응하는 컬럼 선택 스위치 CSW1이 도통함으로써, 비트선 BL1과 공통 데이터선 CD가 접속된다. 이 때, 활성화되어 있는 프리차지 회로 PC에 의해, 공통 데이터선 CD를 통하여 비트선 BL1이 판독 전압 VRD에 프리차지된다. 이 판독 전압 VRD는 기억 정보의 파괴가 일어나지 않도록, 전원 전압 VDD와 접지 전압 VSS 사이의 전압 레벨로 설계된다.
다음으로, 전원 전압 VDD로 되어 있는 프리차지 기동 신호 PCE를 접지 전압 VSS에 구동하여, 프리차지 회로 PC를 비활성 상태로 한다. 또한, 로우 디코더 XDEC에서 선택된 워드선(WL1) 위의 메모리 셀 트랜지스터 QM이 도통함으로써, 메모리 셀 MC11 내에 전류 경로가 형성되어, 비트선 BL1 및 공통 데이터선 CD에 판독 신호가 발생한다.
선택 메모리 셀 내의 저항값은, 기억 정보에 따라 차가 있으므로, 공통 데이터선 CD에 출력되는 전압은 기억 정보에 의해 차가 생긴다. 여기에서는, 기억 정보가 ‘1’인 경우에, 메모리 셀 내의 저항값이 낮고, 비트선 BL1 및 공통 데이터선 CD가 접지 전압 VSS를 향하여 방전되어, 참조 전압 VREF보다도 낮은 전압으로 되는 것으로 하고 있다. 한편, 기억 정보가 ‘0’인 경우에, 메모리 셀 내의 저항값이 높고, 비트선 BL1 및 공통 데이터선 CD가 프리차지 상태, 즉 판독 전압 VRD로 유지되는 것으로 하고 있다. 이 차를 센스 앰프 SA에 의해 판별함으로써, 선택 메모리 셀의 기억 정보가 판독된다. 마지막으로, 컬럼 선택선쌍(YS1T, YS1B)을 비활성 상태로 하여 NMOS 트랜지스터 MN1을 도통시킴으로써, 비트선 BL1을 접지 전압 VSS에 구동함과 함께, 접지 전압 VSS로 되어 있는 프리차지 기동 신호 PCE를 전원 전압 VDD에 구동하여 프리차지 회로 PC를 활성화함으로써, 대기 상태로 되돌아간다.
또한, 도 48에 따라서, 상기 도 46에 도시한 메모리 어레이 구성을 이용한 메모리 셀의 기입 동작에 대하여 설명한다. 도 48은, 도 46에 도시한 메모리 어레이의 기입 동작을 나타내고 있다. 이하에서도, 상기 도 47과 마찬가지로, 메모리 셀 MC11이 선택되는 것으로 가정하여 설명한다. 따라서, 도 48에는, 메모리 셀 MC11을 선택하는 경우의 동작 파형(전압 인가 파형)의 일례가 나타내어져 있다.
우선, 전원 전압 VDD로 되어 있는 프리차지 기동 신호 PCE를 접지 전압 VSS에 구동하여, 프리차지 회로를 비활성 상태로 한다. 계속해서, 컬럼 디코더 YDEC에서 선택된 컬럼 선택선쌍(YS1T, YS1B)에 대응하는 컬럼 선택 스위치 CSW1이 도통함으로써, 공통 데이터선 CD를 통하여 비트선 BL1과 기입 회로 PRGM이 접속된다. 다음으로, 로우 디코더 XDEC에서 선택된 워드선(WL1) 위의 메모리 셀 트랜지스터 QM이 도통함으로써, 메모리 셀 MC11 내에 전류 경로가 형성되어, 비트선 BL1에 기입 전류가 흐른다.
기입 회로 PRGM은, 기입 전류와 그 인가 시간이 기억 정보에 따른 값으로 되도록 설계되어 있다. 여기에서는, 기억 정보가 ‘0’인 경우에, 큰 리세트 전류 IR을 단시간 인가하는 것으로 하고 있다. 한편, 기억 정보가 ‘1’인 경우에, 리세트 전류 IR보다도 작은 세트 전류 IS를, 리세트 전류보다도 긴 시간 인가하는 것으로 하고 있다. 마지막으로, 컬럼 선택선쌍(YS1T, YS1B)을 비활성 상태로 하여 트랜지스터 MN1을 도통시킴으로써, 비트선 BL1을 접지 전압 VSS에 구동함과 함께, 접지 전압 VSS로 되어 있는 프리차지 기동 신호 PCE를 전원 전압 VDD에 구동하여 프리차지 회로 PC를 활성화함으로써, 대기 상태로 되돌아간다.
이상, 본 실시 형태에서는, 상기 실시 형태에서 설명한 바와 같은 메모리 소자 RM을 이용하여 도 46과 같은 회로 구성의 반도체 장치를 구성함으로써, 내열성이 높고, 안정된 데이터 유지 특성을 구비한 반도체 장치를 실현할 수 있다.
본 실시 형태의 회로 구성에서는, 세트와 리세트를 동일 방향의 전압에서 행하므로, 메모리 매트릭스의 각 교차점에 선택 트랜지스터와 메모리 소자가 아니라, 선택 다이오드와 메모리 소자를 직렬로 한 것을 배치할 수도 있고, 그에 의해, 제작이 용이하게 된다. 단, 리세트는 도전 패스를 형성하는 이온을 단시간의 큰 전류에 의해 가로 확산시켜 행하므로, 재기입을 반복하면 이온화하는 원소의 분포가 변화되기 쉬워, 재기입 가능 횟수가 제약된다.
<실시 형태 6>
본 발명의 다른 실시 형태의 반도체 장치의 메모리 어레이(메모리 셀 어레이)의 구성예를, 도 49의 회로도를 참조하여 설명한다. 본 실시 형태의 반도체 장 치는, 메모리 소자 RM 등에 의해 형성하는 메모리 셀 어레이 및 그 주변부의 회로 구성이 상기 실시 형태 1과 상이하지만, 본 실시 형태에서의 메모리 소자 RM 자체의 구성은, 상기 실시 형태 1~4의 메모리 소자 RM과 마찬가지이므로, 여기에서는 그 설명은 생략한다.
도 49는, 본 실시 형태의 반도체 장치의 메모리 어레이(메모리 셀 어레이) 및 그 주변부의 구성예를 도시하는 회로도이며, 상기 실시 형태 1의 도 19나 상기 실시 형태 5의 도 46에 대응하는 것이다.
도 49에 도시되는 본 실시 형태의 회로 구성은, 상기 실시 형태 1~4에서 설명한 기억층 ML을 이용한 메모리 소자 RM을 사용한 메모리 어레이(메모리 셀 어레이) 구성의 일례이며, 서로 역방향의 전압(즉 상기 실시 형태 1에서 설명한 바와 같은 세트 전압 및 리세트 전압)에서 세트 동작과 리세트 동작을 행하는 것이 특징이다.
전압-전류 특성은, 역방향 전압을 인가하였을 때(즉 리세트 동작을 행하였을 때), 이온화된 금속 원자가 세트시와 역방향으로 움직여 도전 패스가 리세트되고, 상기 도 4에 점선으로 나타낸 바와 같이 고저항 상태로 되돌아간다.
도 49에 도시되는 본 실시 형태의 반도체 장치의 회로 구성은, 서로 역방향의 전압을 인가하기 위해, 전술한 실시 형태 5와는 상이한 회로 구성을 갖고 있으며, 그 회로 구성과 동작의 일례에 대하여 설명한다.
도 49에는, 상기 도 46과 마찬가지로 n×m비트의 메모리 셀을 갖는 메모리 어레이 구성이 도시되어 있다. 메모리 셀을 구성하는 소자도 동일하게, 메모리 셀 트랜지스터 QM과 메모리 소자 RM이다. 본 실시 형태의 특징은, 상기 도 46에서는 1개이었던 비트선을 1개 더 추가하여, 비트선쌍과 워드선의 각 교차점에 메모리 셀을 배치하고, 메모리 소자 RM에 대하여 역방향의 전압을 인가 가능하게 한 점에 있다. 이하에서는, 상기 46과 상이한 점에 주목하면서 도 49에 도시한 본 실시 형태의 반도체 장치의 회로 구성에 대하여 설명한다.
도 49에 도시되는 본 실시 형태의 반도체 장치의 회로는, 메모리 어레이, 멀티플렉서 MUX, 로우(행) 디코더 XDEC, 컬럼(열) 디코더 YDEC, 판독 회로 RC, 재기입 회로 PRGM에 부가하여, 공통 방전 회로 CDCCKT로 구성된다. 메모리 어레이는, 워드선 WL1~WLm과 비트선쌍(BL1L, BL1R)~(BLnL, BLnR)의 각 교차점에 메모리 셀 MC11~MCmn이 배치된 구성이다. 각 메모리 셀은, 직렬 접속된 메모리 소자 RM과 선택 트랜지스터 QM이, 비트선 BL1L~LBnL과 비트선 BL1R~BLnR 사이에 삽입된 구성이다. 여기에서, 메모리 소자 RM은, 상기 실시 형태 1~4에서 설명한 바와 같은 구성을 구비하고 있고, 비트선 BL1L~BLnL측에 상기 상부 전극 TE가 접속되고, 메모리 셀 트랜지스터 QM의 일단에 상기 하부 전극 BE가 접속된다.
판독 회로 RC, 재기입 회로 PRGM, 공통 방전 회로 CDCCKT는, 공통 데이터선쌍(CDL, CDR)에 각각 접속된다. 멀티플렉서 MUX 내의 컬럼 선택 스위치 열 CSWA와 방전 회로 DCCKT에는, 비트선 BL1R~BLnR에 대응하는 부분이 추가된다. 즉, 컬럼 선택 스위치 열 CSWA에는, 비트선 BL1R~BLnR과 공통 데이터선 CDR 사이에 각각 삽입된 CMOS 전달 게이트(컬럼 선택 스위치) CSW1R~CSWnR이 추가된다. CMOS 전달 게이트 CSW1~CSWn, CSW1R~CSWnR의 게이트 전극에는, 컬럼 디코더 YDEC의 출력 신호인 컬럼 선택선쌍(YS1T, YS1B)~(YSnT, YSnB)이 각각 접속된다. 컬럼 선택선쌍(YS1T, YS1B)~(YSnT, YSnB) 중 하나가 활성화됨으로써, 대응하는 1조의 CMOS 전달 게이트가 활성화되어, 비트선쌍(BL1L, BL1R)~(BLnL, BLnR) 중 1조가 공통 데이터선쌍(CDL, CDR)에 접속된다.
방전 회로 DCCKT는, 비트선 BL1R~BLnR과 접지 전압 VSS 사이에 각각 삽입된 NMOS 트랜지스터 MN1R~MNnR이 추가된다. NMOS 트랜지스터 MN1R~MNnR의 게이트 전극에는, 컬럼 선택선 YS1B~YSnB가 각각 접속된다. 대기시에 있어서, 컬럼 선택선 YS1B~YSnB가 전원 전압 VDD로 유지됨으로써, NMOS 트랜지스터 MN1L~MNnL, MN1R~MNnR이 도통하여, 비트선쌍(BL1L, BL1R)~(BLnL, BLnR)이 접지 전압 VSS에 구동된다.
도 50은, 상기 도 49의 공통 방전 회로 CDCCKT, 판독 회로 RC, 재기입 회로 PRGM의 상세한 구성(회로 구성)예를 도시하는 회로도이다.
공통 방전 회로 CDCCKT는, NMOS 트랜지스터 MN101, MN102, NOR 회로 NR101로 구성된다. NMOS 트랜지스터 MN101은, 공통 데이터선 CDL과 접지 전압 VSS 사이에 삽입되고, NMOS 트랜지스터 MN102는, 공통 데이터선 CDR과 접지 전압 VSS 사이에 삽입된다. 또한, 각각의 게이트 전극에, NOR 회로 NR101의 출력 단자가 접속된다.
상기 NOR 회로 NR101의 입력 단자에는, 후술하는 판독 기동 신호 RD와 재기입 기동 신호 WT가 각각 입력된다. 이들 신호는 대기 상태에 있어서, 접지 전압 VSS로 유지되어 있으므로, NMOS 트랜지스터 MN101, MN102가 도통함으로써, 공통 데이터선쌍(CDL, CDR)은 접지 전압 VSS에 구동된다. 한편, 판독 동작일 때에는 판독 기동 신호 RD가 전원 전압 VDD에 구동되고, 재기입 동작일 때에는 재기입 기동 신호 WT가 전원 전압 VDD에 구동되므로, 이들 동작시에는 NMOS 트랜지스터 MN101, MN102가 컷오프된다.
판독 회로 RC는, NMOS 트랜지스터 MN111, MN112, 프리차지 회로 PC, 센스 앰프 SA로 구성된다. 프리차지 회로 PC는, 노드 SND에서 센스 앰프 SA와 접속된다. 프리차지 회로 PC는, 하이 레벨(여기에서는, 전원 전압 VDD)의 프리차지 기동 신호 PCE에 의해 활성화되어, 노드 SND 등을 판독 전압 VRD에 구동한다. NMOS 트랜지스터 MN111은 공통 데이터선 CDL과 센스 앰프 SA 사이에, NMOS 트랜지스터 MN112는 공통 데이터선 CDR과 접지 전압 VSS 사이에 각각 삽입된다. 이들 트랜지스터의 게이트 전극에는, 판독 기동 신호 RD가 입력된다.
상기 판독 기동 신호 RD는, 전술한 바와 같이 대기 상태에서 접지 전압 VSS로 유지되어 있으므로, 이 경우, NMOS 트랜지스터 MN111, MN112는 컷오프된다. 한편, 판독 동작에서, 접지 전압 VSS로 되어 있는 판독 기동 신호 RD는 전원 전압 VDD에 구동되므로, NMOS 트랜지스터 MN111, MN112가 도통함으로써, 공통 데이터선 CDL이 프리차지 회로 PC 및 센스 앰프 SA에 접속되고, 공통 데이터선 CDR이 접지 전압 VSS에 접속된다. 이상의 구성에 의해, 판독 동작에서는, 공통 데이터선 CDR로부터 비트선 BL1R~BLnR을 통하여, 선택된 메모리 셀에서의 트랜지스터 QM의 소스 전극이 접지 전압 VSS에 구동된다. 또한, 비트선 BL1L~BLnL로부터 공통 데이터선 CDL을 통하여, 기억 정보에 따른 판독 신호가 센스 앰프 SA에 입력됨으로써, 상기 도 47과 마찬가지의 판독 동작이 가능하게 된다.
재기입 회로 PRGM은, 공통 데이터선 구동 회로 CDDL, CDDR, CMOS 전달 게이트 CSW151, CSW152, NAND 회로 ND151, 인버터 회로 IV151로 구성된다. CMOS 전달 게이트 CSW151은, 공통 데이터선 CDL과 공통 데이터선 구동 회로 CDDL 사이에 삽입되고, CMOS 전달 게이트 CSW152는, 공통 데이터선 CDR과 공통 데이터선 구동 회로 CDDR 사이에 삽입된다. 이들 게이트 전극에는, 세트 기동 신호 SETB와 리세트 기동 신호 RSTB를 NAND 회로 ND151과 인버터 회로 IV151을 이용하여 AND 연산한 결과 얻어지는 재기입 기동 신호 WT와 WTB가 각각 접속된다.
여기에서, 세트 기동 신호 SETB와 리세트 기동 신호 RSTB는, 대기 상태에서 전원 전압 VDD로 유지되므로, 재기입 기동 신호 WT가 접지 전압 VSS, 재기입 기동 신호 WTB가 전원 전압 VDD로 유지됨으로써, 공통 데이터선 CDL, CDR과 공통 데이터선 구동 회로 CDDL, CDDR이 차단된다. 한편, 재기입 동작에서는, 세트 기동 신호 SETB 또는 리세트 기동 신호 RSTB가 접지 전압 VSS에 구동되므로, WT가 전원 전압 VDD에, WTB가 접지 전압 VSS에 구동되고, CSW151, CSW152가 각각 도통함으로써, 공통 데이터선 CDL, CDR과 공통 데이터선 구동 회로 CDDL, CDDR이 접속된다.
공통 데이터선 구동 회로 CDDL은, PMOS 트랜지스터 MP131, NMOS 트랜지스터 MN131, MN132, 인버터 회로 IV131로 구성된다. 세트 전압 VS와 접지 전압 VSS 사이에, PMOS 트랜지스터 MP131과 NMOS 트랜지스터 MN131을 삽입하여, 그 드레인 전극을 노드 N1로 한다. 이 노드 N1과 전달 게이트 CSW151을 접속함과 함께, 노드 N1과 접지 전압 VSS 사이에, NMOS 트랜지스터 MN132를 삽입한다.
PMOS 트랜지스터 MP131의 게이트 전극에는, 세트 기동 신호 SETB가 접속된 다. 세트 동작에서, 전원 전압 VDD로 되어 있는 세트 기동 신호 SETB가 접지 전압 VSS에 구동되면, PMOS 트랜지스터 MP131이 도통함으로써, 전달 게이트 CSW151을 통하여 공통 데이터선 CDL에 세트 전압 VS가 인가된다. NMOS 트랜지스터 MN131의 게이트 전극에는, 리세트 기동 신호 RSTB를 인버터 회로 IV131에서 반전한 신호가 접속된다. 리세트 동작에서, 전원 전압 VDD로 되어 있는 리세트 기동 신호 RSTB가 접지 전압 VSS에 구동되면, NMOS 트랜지스터 MN131이 도통함으로써, 전달 게이트 CSW151을 통하여 공통 데이터선 CDL에 접지 전압 VSS가 인가된다. NMOS 트랜지스터 MN132의 게이트 전극에는, 재기입 기동 신호 WTB가 접속된다. 이 재기입 기동 신호 WTB는, 대기 상태에서 전원 전압 VDD로 유지되므로, NMOS 트랜지스터 MN132가 도통함으로써, 노드 N1에 접지 전압 VSS가 인가된다.
공통 데이터선 구동 회로 CDDR은, PMOS 트랜지스터 MP141, NMOS 트랜지스터 MN141, MN142, 인버터 회로 IV141로 구성된다. 리세트 전압 VR과 접지 전압 VSS 사이에, 트랜지스터 MP141과 NMOS 트랜지스터 MN141을 삽입하여, 그 드레인 전극을 노드 N2로 한다. 이 노드 N2와 전달 게이트 CSW152를 접속함과 함께, 노드 N2와 접지 전압 VSS 사이에, NMOS 트랜지스터 MN142를 삽입한다.
PMOS 트랜지스터 MP141의 게이트 전극에는, 리세트 기동 신호 RSTB가 접속된다. 리세트 동작에서, 전원 전압 VDD로 되어 있는 리세트 기동 신호 RSTB가 접지 전압 VSS에 구동되면, PMOS 트랜지스터 MP141이 도통함으로써, 전달 게이트 CSW152를 통하여 공통 데이터선 CDR에 리세트 전압 VR이 인가된다. NMOS 트랜지스터 MN141의 게이트 전극에는, 세트 기동 신호 SETB를 인버터 회로 IV141에서 반전한 신호가 접속된다. 세트 동작에서, 전원 전압 VDD로 되어 있는 세트 기동 신호 SETB가 접지 전압 VSS에 구동되면, NMOS 트랜지스터 MN141이 도통함으로써, 전달 게이트 CSW152를 통하여 공통 데이터선 CDR에 접지 전압 VSS가 인가된다. NMOS 트랜지스터 MN142의 게이트 전극에는, 재기입 기동 신호 WTB가 접속된다. 이 재기입 기동 신호 WTB는, 대기 상태에서 전원 전압 VDD로 유지되므로, NMOS 트랜지스터 MN142가 도통함으로써, 노드 N2에 접지 전압 VSS가 인가된다.
도 51은, 상기 도 50의 재기입 회로 PRGM을 이용한 재기입 동작의 일례를 나타내는 파형도이다. 여기에서도, 메모리 셀 MC11이 선택되는 것으로 가정하여 설명한다.
도 51에 나타내는 바와 같이, 재기입 동작에서는, 기억 정보에 따른 방향의 전류를 선택한 메모리 셀에 흘릴 수 있다. 즉, 기억 정보‘1’을 기입하는 세트 동작인 경우, 전원 전압 VDD로 되어 있는 세트 기동 신호 SETB가 접지 전압 VSS에 구동됨으로써, 트랜지스터 MP131, MN141이 도통 상태로 되므로, 선택된 메모리 셀에서는 메모리 소자 RM으로부터 메모리 셀 트랜지스터 QM의 방향으로 전류를 흘릴 수 있다. 이와는 반대로, 기억 정보‘0’을 기입하는 리세트 동작인 경우, 전원 전압 VDD로 되어 있는 리세트 기동 신호 RSTB가 접지 전압 VSS에 구동됨으로써, 트랜지스터 MP141, MN131이 도통 상태로 되므로, 선택된 메모리 셀에서는 메모리 셀 트랜지스터 QM으로부터 메모리 소자 RM의 방향으로 전류를 흘릴 수 있다.
여기에서, 리세트 동작에서는, 세트 동작보다도 큰 쥴 열을 발생할 필요가 있다. 또한, 메모리 소자 RM측이 소스 전극으로 되므로, 메모리 셀 트랜지스터 QM 의 기판 바이어스 강하를 고려할 필요가 있다. 이 때문에, 리세트 전압 VR은 전원 전압 VDD와 동일하거나 혹은 낮지만, 리세트 전류의 절대값이 세트 전류보다도 커지도록, 세트 전압 VS보다도 높게 설계되어 있다. 이러한 리세트 동작에서는, 상기 도 48과 마찬가지로 단기간이기는 하지만, 세트 전류(IS)와는 역방향의 리세트 전류(-IR)를 선택 메모리 셀 MC11에 흘린다. 리세트 전류의 절대값(|-IR|)은, 세트 전류(IS)보다도 크다.
이상, 본 실시 형태에서는, 상기 실시 형태에서 설명한 바와 같은 메모리 소자 RM을 이용하여 도 49 및 도 50과 같은 회로 구성의 반도체 장치를 형성함으로써, 내열성이 높고, 안정된 데이터 유지 특성을 구비한 반도체 장치를 실현할 수 있다.
즉, 세트 동작에서는, 예를 들면, 비트선 BL1L을 고전압, 비트선 BL1R을 저전압으로 인가하므로, 메모리 소자 RM의 상부 전극 TE(상부 전극막(53))로부터 하부 전극 BE(플러그(43))의 방향으로 전계가 발생한다. 따라서, 기억층 ML(기억층(52)) 내의 플러스의 이온은, 하부 전극 BE 방향으로 압입된다. 이와는 반대로, 리세트 동작에서는, 예를 들면, 비트선 BL1R을 고전압, 비트선 BL1L을 저전압으로 인가하므로, 하부 전극 BE(플러그(43))로부터 상부 전극 TE(상부 전극막(53))의 방향으로 전계가 발생한다. 따라서, 기억층 ML(기억층(52)) 내의 플러스로 이온화한 원소에 대해서는, 전기력선을 따라서, 상부 전극 TE(상부 전극막(53))의 방향으로 되돌아간다. 한편, 고전류 단시간에 의한 열 확산에서는 플러스(양) 이온이 균일화하도록 확산된다. 이들에 의해, 재기입 동작에 의한 원소의 국재를 회피할 수 있어, 재기입 가능 횟수를 향상시키는 것이 가능하게 된다.
또한, 지금까지의 설명에서는, 메모리 셀 트랜지스터 QM의 사양에 대하여 특별히 한정하지 않았다. 그러나, 게이트 산화막(게이트 절연막)이 두꺼운 트랜지스터(MISFET)를 메모리 셀 트랜지스터 QM에 이용하여, 게이트 전압을 승압하는 것도 가능하다. 이러한 구성과 동작에 의해, 메모리 소자 RM에 의해 생기는 기판 바이어스 효과에 의한 메모리 셀 트랜지스터 QM의 구동 능력 저하를 억제하는 것이 가능해지고, 종래와는 역방향으로도 충분한 크기의 리세트 전류를 흘릴 수 있다.
<실시 형태 7>
본 실시 형태는, 전술한 실시 형태 6의 반도체 장치를 변형한 회로 구성 및 동작에 대하여 설명한다.
도 52는, 본 실시 형태의 반도체 장치의 메모리 어레이(메모리 셀 어레이) 및 그 주변부의 구성예를 도시하는 회로도이며, 상기 실시 형태 6의 도 49에 대응하는 것이다.
도 52에 도시되는 본 실시 형태의 반도체 장치의 회로 구성의 특징은, 그 판독 방식에 있으며, 상기 도 49에 도시한 방전 회로 DCCKT를 도 52에 도시하는 바와 같은 프리차지 회로 PCCKT로 치환하고, 이 프리차지 회로 PCCKT 내의 NMOS 트랜지스터 MN1~MNn 및 MN1R~MNnR의 소스 전압을 판독 전압 VRD로 한 점에 있다.
이러한 구성에 의한 판독 동작을, 도 53에 나타낸다. 여기에서도, 메모리 셀 MC11이 선택되는 것으로 가정하여 설명한다.
대기 상태에서, 비트선쌍(BL1L, BL1R)~(BLnL, BLnR)은, 프리차지 회로 PCCKT 에 의해 판독 전압 VRD로 유지되어 있다. 컬럼 선택선쌍(YS1T, YS1B)을 활성화한 후에, 접지 전압 VSS로 되어 있는 판독 기동 신호 RD를 전원 전압 VDD에 구동하면, 비트선 BL1R은 공통 데이터선 CDR로부터 판독 회로 RC 내의 NMOS 트랜지스터 MN112를 통하여 방전된다. 다음으로, 워드선 WL1을 활성화하면, 메모리 셀 MC11 내의 전류 경로가 형성되어, 기억 정보에 따른 판독 신호가 비트선 BL1L로부터 공통 데이터선 CDL 및 판독 회로 RC 내의 NMOS 트랜지스터 MN111을 통하여 센스 앰프 SA에 입력된다. 충분한 판독 신호가 발생된 후에, 워드선 WL1과 컬럼 선택선쌍(YS1T, YS1B)을 비활성화 상태로 함으로써, 비트선쌍(BL1L, BL1R)은, 프리차지 회로 PCCKT에 의해 판독 전압 VRD에 구동된다. 마지막으로, 전원 전압 VDD로 되어 있는 판독 기동 신호 RD를 접지 전압 VSS에 구동하고, 대기 상태로 되돌아간다.
이러한 구성과 동작에 의해, 상기 실시 형태 6에서 설명한 각종 효과에 부가하여, 판독 시간을 단축할 수 있다. 즉, 예를 들면 비트선쌍(BL1L, BL1R)의 프리차지 동작을 판독 신호의 발생 직후, 즉 컬럼 선택선쌍(YS1T, YS1B)을 비활성화한 직후부터, 센스 앰프 SA의 동작과 평행하게 행할 수 있으므로, 프리차지 동작에 할당되는 시간을 충분히 확보할 수 있다. 또한, 판독 회로 RC 내의 NMOS 트랜지스터 MN112를 이용하여 비트선 BL1R을 방전하므로, 비트선쌍(BL1L, BL1R)에 전위차를 발생시키는 시간을 단축할 수 있다. 또한, 컬럼 선택선쌍(YS1L, YS1L)의 활성화 타이밍과, 워드선 WL1의 활성화 타이밍의 마진을 확보할 필요가 없으므로, 메모리 셀 MC11의 선택 동작 시간을 단축할 수 있다. 이상의 효과로부터, 판독 동작시의 액세스 시간 및 사이클 시간을 단축할 수 있어, 고속의 반도체 장치(메모리)를 실현 하는 것이 가능하게 된다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
[산업상 이용가능성]
본 발명은, 예를 들면, 불휘발성의 기억 소자를 갖는 반도체 장치에 적용하기에 바람직한 것이다.
도 1은 본 발명의 일 실시 형태의 반도체 장치에서의 메모리 소자를 도시하는 설명도.
도 2는 도 1의 메모리 소자의 세트 상태를 나타내는 설명도.
도 3은 도 1의 메모리 소자의 리세트 상태를 나타내는 설명도.
도 4는 메모리 소자의 전압 대 전류 특성을 나타내는 설명도.
도 5는 메모리 소자의 기억층의 제1층을 구성하는 재료의 바람직한 조성 범위를 나타내는 설명도.
도 6은 메모리 소자의 기억층의 제2층을 구성하는 재료의 바람직한 조성 범위를 나타내는 설명도.
도 7은 메모리 소자의 막 저항의 조성 의존성을 나타내는 그래프.
도 8은 메모리 소자의 세트 저항의 조성 의존성을 나타내는 그래프.
도 9는 메모리 소자의 세트 저항의 조성 의존성을 나타내는 그래프.
도 10은 메모리 소자의 내열 온도의 조성 의존성을 나타내는 그래프.
도 11은 메모리 소자의 세트 저항의 조성 의존성을 나타내는 그래프.
도 12는 메모리 소자의 막 저항의 조성 의존성을 나타내는 그래프.
도 13은 메모리 소자의 막 저항의 조성 의존성을 나타내는 그래프.
도 14는 메모리 소자의 세트 저항의 조성 의존성을 나타내는 그래프.
도 15는 메모리 소자의 세트 저항의 조성 의존성을 나타내는 그래프.
도 16은 메모리 소자의 내열 온도의 조성 의존성을 나타내는 그래프.
도 17은 메모리 소자의 세트 저항의 조성 의존성을 나타내는 그래프.
도 18은 메모리 소자의 막 저항의 조성 의존성을 나타내는 그래프.
도 19는 본 발명의 일 실시 형태의 반도체 장치의 메모리 어레이의 구조의 예를 나타내는 회로도.
도 20은 도 19의 어레이 구성에 대응하는 평면 레이아웃을 도시하는 평면도.
도 21은 본 발명의 일 실시 형태의 반도체 장치의 주요부 단면도.
도 22는 본 발명의 일 실시 형태의 반도체 장치의 제조 공정 중의 주요부 단면도.
도 23은 도 22에 계속되는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 24는 도 23에 계속되는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 25는 도 24에 계속되는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 26은 도 25에 계속되는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 27은 도 26에 계속되는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 28은 도 27에 계속되는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 29는 도 28에 계속되는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 30은 도 29에 계속되는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 31은 도 30에 계속되는 반도체 장치의 제조 공정 중에서의 주요부 단면도.
도 32는 본 발명의 다른 실시 형태의 반도체 장치에서의 메모리 소자를 도시하는 설명도.
도 33은 도 32의 메모리 소자의 상부 전극을 구성하는 재료의 바람직한 조성 범위를 나타내는 설명도.
도 34는 메모리 소자의 세트 저항의 조성 의존성을 나타내는 그래프.
도 35는 메모리 소자의 세트 저항의 조성 의존성을 나타내는 그래프.
도 36은 메모리 소자의 세트 저항의 조성 의존성을 나타내는 그래프.
도 37은 메모리 소자의 재기입 가능 횟수의 조성 의존성을 나타내는 그래프.
도 38은 본 발명의 다른 실시 형태의 반도체 장치에서의 메모리 소자를 도시하는 설명도.
도 39는 도 38의 메모리 소자의 세트 상태를 나타내는 설명도.
도 40은 도 38의 메모리 소자의 리세트 상태를 나타내는 설명도.
도 41은 도 38의 메모리 소자의 리세트 상태를 나타내는 설명도.
도 42는 도 38의 메모리 소자의 리세트 상태를 나타내는 설명도.
도 43은 본 발명의 다른 실시 형태의 반도체 장치에서의 메모리 소자를 도시하는 설명도.
도 44는 도 43의 메모리 소자의 세트 상태를 나타내는 설명도.
도 45는 도 43의 메모리 소자의 리세트 상태를 나타내는 설명도.
도 46은 본 발명의 다른 실시 형태의 반도체 장치의 메모리 어레이의 구조의 예를 나타내는 회로도.
도 47은 도 46의 메모리 어레이의 판독 동작의 일례를 나타내는 파형도.
도 48은 도 46의 메모리 어레이의 기입 동작의 일례를 나타내는 파형도.
도 49는 본 발명의 다른 실시 형태의 반도체 장치의 메모리 어레이의 구조의 예를 도시하는 회로도.
도 50은 도 49의 공통 방전 회로, 판독 회로, 재기입 회로의 상세한 구성예를 도시하는 회로도.
도 51은 도 50의 재기입 회로를 이용한 재기입 동작의 일례를 나타내는 파형도.
도 52는 본 발명의 다른 실시 형태의 반도체 장치의 메모리 어레이의 구조의 예를 도시하는 회로도.
도 53은 도 52의 메모리 어레이의 판독 동작의 일례를 나타내는 파형도.
<도면의 주요 부분에 대한 부호의 설명>
10A: 메모리 셀 영역
10B: 주변 회로 영역
11: 반도체 기판
12: 소자 분리 영역
13a, 13b: p형 웰
14: n형 웰
15a, 15b, 15c: 게이트 절연막
16a, 16b, 16c: 게이트 전극
17a, 17b: n-형 반도체 영역
17c: p-형 반도체 영역
18a, 18b, 18c: 사이드월
19a, 19b: n+형 반도체 영역
19c: p+형 반도체 영역
20, 21, 22: 반도체 영역
25: 금속 실리사이드층
31, 34, 41, 61, 62: 절연막
32: 컨택트 홀
33, 43, 64, 66: 플러그
33a, 36a, 43a, 67a, 71a: 도전성 배리어막
33b, 36b, 43b, 67b, 71b: 주도체막
37: 배선
37a: 배선
37b: 소스 배선
42, 63: 쓰루홀
51: 벗겨짐 방지막
52: 기억층
53: 상부 전극막
72, 72a: 배선
BE: 하부 전극
BL, BL1~BL4, BLn, BL1L~BLnL, BL1R~BLnR: 비트선
CD: 공통 데이터선
CDCCKT: 공통 방전 회로
CDDL, CDDR: 공통 데이터선 구동 회로
CDL, CDR: 공통 데이터선
CDP: 도전 패스
CSW1~CSWn, CSW151, CSW152: CMOS 전달 게이트
CSWA: 컬럼 선택 스위치예
DCCKT: 방전 회로
FCT, SCT, TCT 컨택트 홀
FG: 게이트 전극층
FL: 활성 영역
IV131, IV151: 인버터 회로
LRP: 저저항 부분
M1: 제1층 배선
M2: 제2층 배선
MC, MC11~MC44, MCmn: 메모리 셀
ML: 기억층
ML1: 제1층
ML2: 제2층
ML3: 제3층
MN1~MNn, MN101, MN102, MN111, MN112, MN131, MN132, MN141, MN142: NMOS 트랜지스터
MP131, MP141: PMOS 트랜지스터
MUX: 멀티플렉서
NR101: NOR 회로
ND151: NAND 회로
PC: 프리차지 회로
PF: 벗겨짐 방지막
PRGM: 재기입 회로
QD1~QD4: 선택 트랜지스터
QM, QM1, QM2: 메모리 셀 트랜지스터
QN: MIS 트랜지스터
QP: MIS 트랜지스터
RC: 판독 회로
RM: 메모리 소자
SA: 센스 앰프
t1, t2, t3: 두께
TE: 상부 전극
VGL: 전위 인발선
VPL: 전원 공급선
WD1~WD4: 워드 드라이버
WL, WL1~WL4, WLm: 워드선
XDEC: X 어드레스 디코더(로우 디코더)
YDEC1, YDEC2: Y 어드레스 디코더(컬럼 디코더)
YS1B~YSnB: 컬럼 선택선

Claims (20)

  1. 기억층과 상기 기억층의 양면에 각각 형성된 제1 전극 및 제2 전극을 갖는 메모리 소자를 반도체 기판 위에 형성한 반도체 장치로서,
    상기 기억층이, 서로 인접하는 상기 제1 전극측의 제1층과 상기 제2 전극측의 제2층을 갖고,
    상기 제1층은, Cu, Ag, Au, Al, Zn, Cd로 이루어지는 제1 원소군으로부터 선택된 적어도 1종류의 원소와, V, Nb, Ta, Cr, Mo, W, Ti, Zr, Hf, Fe, Co, Ni, Pt, Pd, Rh, Ir, Ru, Os, 란타노이드 원소로 이루어지는 제2 원소군으로부터 선택된 적어도 1종류의 원소와, S, Se, Te로 이루어지는 제3 원소군으로부터 선택된 적어도 1종류의 원소를 함유하는 재료로 이루어지고,
    상기 제2층 ML2는, 상기 제1 원소군으로부터 선택된 적어도 1종류의 원소와, 상기 제2 원소군으로부터 선택된 적어도 1종류의 원소와, 산소를 함유하는 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1층이, 상기 제1 원소군으로부터 선택된 적어도 1종류의 원소를 20원자％ 이상 70원자％ 이하 함유하고, 상기 제2 원소군으로부터 선택된 적어도 1종류의 원소를 3원자％ 이상 40원자％ 이하 함유하고, 상기 제3 원소군으로부터 선택된 적어도 1종류의 원소를 20원자％ 이상 60원자％ 이하 함유하는 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제2층이, 상기 제1 원소군으로부터 선택된 적어도 1종류의 원소를 5원자％ 이상 50원자％ 이하 함유하고, 상기 제2 원소군으로부터 선택된 적어도 1종류의 원소를 10원자％ 이상 50원자％ 이하 함유하고, 산소를 30원자％ 이상 70원자％ 이하 함유하는 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제1층 및 상기 제2층이, Cu 또는 Ag를 함유하는 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1층 및 상기 제2층이, Ta, V, Nb, Cr로 이루어지는 군으로부터 선택된 적어도 1종류의 원소를 함유하는 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1층이 S를 함유하는 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
  7. 제3항에 있어서,
    상기 제1층이 함유하고 또한 상기 제1 원소군에 속하는 원소의 종류와, 상기 제2층이 함유하고 또한 상기 제1 원소군에 속하는 원소의 종류가 동일한 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 제2 전극은 상기 제2층에 인접하고,
    상기 제2 전극이, 상기 제2층 내에 확산하기 어려운 원소에 의해 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제2 전극이, W, Mo, Ta, Pt, Pd, Rh, Ir, Ru, Os, Ti로 이루어지는 군으로부터 선택된 적어도 1종류의 원소를 주성분으로서 함유하는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 제2 전극은 상기 제2층에 인접하고,
    상기 제2 전극이, 상기 제1 원소군으로부터 선택된 적어도 1종류의 원소를 9원자％ 이상 90원자％ 이하 함유하고, 상기 제2 원소군으로부터 선택된 적어도 1종 류의 원소를 9원자％ 이상 90원자％ 이하 함유하고, O, S, Se, Te로 이루어지는 군으로부터 선택된 적어도 1종류의 원소를 1원자％ 이상 40원자％ 이하 함유하는 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 제1층의 두께는 10~100nm이며,
    상기 제2층의 두께는 10~100nm인 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서,
    상기 제1 전극과 상기 제1층 사이에, 산화 크롬 또는 산화 탄탈로 이루어지는 층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서,
    상기 제1층이 복수의 층에 의해 형성되고,
    상기 복수의 층은, 상기 제2층으로부터 먼 층으로 될수록, 함유하는 상기 제3 원소군의 원소 중 가장 원자 번호가 큰 원소의 함유량이 많아지거나, 혹은, 보다 원자 번호가 큰 상기 제3 원소군의 원소를 포함하도록 되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제1항에 있어서,
    상기 제2층이 인접하는 측과 반대측에서 상기 제1층에 인접하고 또한 상기 제1 전극과 상기 제1층 사이에 위치하는 제3층을 상기 기억층이 더 갖고,
    상기 제3층이, 상기 제1 원소군으로부터 선택된 적어도 1종류의 원소와, 상기 제2 원소군으로부터 선택된 적어도 1종류의 원소와, 산소를 함유하는 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서,
    상기 제3층이, 상기 제1 원소군으로부터 선택된 적어도 1종류의 원소를 5원자％ 이상 50원자％ 이하 함유하고, 상기 제2 원소군으로부터 선택된 적어도 1종류의 원소를 10원자％ 이상 50원자％ 이하 함유하고, 산소를 30원자％ 이상 70원자％ 이하 함유하는 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
  16. 제1항에 있어서,
    상기 메모리 소자는, 상기 기억층에서 원자 또는 이온이 이동하여 물리 특성이 변화됨으로써 정보가 기억되는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    상기 메모리 소자는, 상기 제1 원소군에 속하는 원소가 상기 기억층 내를 이동하여 물리 특성이 변화됨으로써 정보가 기억되는 것을 특징으로 하는 반도체 장치.
  18. 제16항에 있어서,
    상기 메모리 소자는, 상기 제1 전극 및 상기 제2 전극 사이의 상기 기억층의 전기 저항값이 높은 고저항 상태와 낮은 저저항 상태에 의해 정보가 기억되는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서,
    상기 제1 전극 및 상기 제2 전극 사이의 상기 기억층을 상기 고저항 상태로 할 때에는, 상기 제1 전극의 전위가 상기 제2 전극의 전위보다도 높아지도록 하는 전압이, 상기 제1 전극 및 상기 제2 전극 사이에 인가되고,
    상기 제1 전극 및 상기 제2 전극 사이의 상기 기억층을 상기 저저항 상태로 할 때에는, 상기 제1 전극의 전위가 상기 제2 전극의 전위보다도 낮아지도록 하는 전압이, 상기 제1 전극 및 상기 제2 전극 사이에 인가되는 것을 특징으로 하는 반도체 장치.
  20. 제18항에 있어서,
    상기 제1 전극 및 상기 제2 전극 사이의 상기 기억층을 상기 고저항 상태로 할 때에는, 상기 제1 전극의 전위가 상기 제2 전극의 전위보다도 낮아지도록 하는 전압이, 상기 제1 전극 및 상기 제2 전극 사이에 인가되고,
    상기 제1 전극 및 상기 제2 전극 사이의 상기 기억층을 상기 저저항 상태로 할 때에는, 상기 제1 전극의 전위가 상기 제2 전극의 전위보다도 낮아지도록 하는 전압이, 상기 제1 전극 및 상기 제2 전극 사이에 인가되는 것을 특징으로 하는 반도체 장치.
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