TW200908328A - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
TW200908328A
TW200908328A TW097124709A TW97124709A TW200908328A TW 200908328 A TW200908328 A TW 200908328A TW 097124709 A TW097124709 A TW 097124709A TW 97124709 A TW97124709 A TW 97124709A TW 200908328 A TW200908328 A TW 200908328A
Authority
TW
Taiwan
Prior art keywords
layer
memory
electrode
atom
film
Prior art date
Application number
TW097124709A
Other languages
English (en)
Inventor
Motoyasu Terao
Yoshitaka Sasago
Kenzo Kurotsuchi
Kazuo Ono
Yoshihisa Fujisaki
Norikatsu Takaura
Riichiro Takemura
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of TW200908328A publication Critical patent/TW200908328A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5614—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using conductive bridging RAM [CBRAM] or programming metallization cells [PMC]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/063—Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8822—Sulfides, e.g. CuS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0083—Write to perform initialising, forming process, electro forming or conditioning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/11—Metal ion trapping, i.e. using memory material including cavities, pores or spaces in form of tunnels or channels wherein metal ions can be trapped but do not react and form an electro-deposit creating filaments or dendrites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/15—Current-voltage curve
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/56—Structure including two electrodes, a memory active layer and a so called passive or source or reservoir layer which is NOT an electrode, wherein the passive or source or reservoir layer is a source of ions which migrate afterwards in the memory active layer to be only trapped there, to form conductive filaments there or to react with the material of the memory active layer in redox way
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Description

200908328 九、發明說明 【發明所屬之技術領域】 本發明是有關半導體裝置，特別是有關具有非揮發性 的記憶元件的半導體裝置。 【先前技術】 習知有被稱爲極性記憶體（polarized memory)或固 體電解質記憶體的非揮發性記憶體（例如參照專利文獻 1、非專利文獻1及非專利文獻2 )。這是按照被施加於記 憶元件的電壓的方向來變化記憶元件的電阻，藉此寫入記 憶資訊的記憶體。此記憶體是將電阻値作爲信號使用，因 此讀出信號大，讀出動作容易。按照狀態，電阻値會從3 位數〜5位數變化。 [專利文獻1 ]特開2 0 0 5 - 1 9 7 6 3 4號公報
[非專利 文獻 1]τ. Sakamoto, S. Kaeriy ama, H unamur a? Μ _ Mizuno , Η . Kawaura, T . Hasegawa, K
Terabe, T. Nakayama， M. A ο η ο, 「IEEE International
Solid-State Circuits Conference (ISSCC)」2004」j , Digest，美國，2004 年，p.16.3 [非專利文獻 2]Μ.Ν· Kozicki, C.Gopalan, Μ. Balakrishnan, M. Park, M. Mitkova， 「Proc. Non-Volatile Memory Technology Symposium (NVMTS)2004」，美國， 2004 年，P-10 〜17 200908328 【發明內容】 (發明所欲解決的課題） 根據本發明者的檢討，得知其次的情形。 以金屬作爲電極，硫族化物（chalcogenide)作爲固 體電解質，在電極間配置固體電解質的金屬-硫族化物固 體電解質記憶體是離子移動爲記憶機構，Ag，Cu等的正 離子濃度高低電阻的導電通路會被形成於硫族化物層或氧 化物層中。藉由控制電極間的電壓，可控制從金屬的電極 擴散至固體電解質層（此情況是記憶層）之金屬離子所產 生的導電通路來使電阻値變化，具有非揮發記憶性。然 而，一旦重複記憶體的重寫，則金屬離子會從金屬的電極 擴散至固體電解質，電極表面的原子位準的形狀會變化， 重寫特性會不安定，電阻在每次重寫有可能變動。又，一 旦重複記憶體的重寫，則來自電極的擴散下固體電解質中 的Ag，Cu等的濃度會過高，有可能在ON與OFF的中間 電阻不變化。該等會使資訊的記憶可能的半導體裝置性能 降低。因爲以上的情事，所以渴望一種使用具備更安定的 資料重寫特性的固體電解質之記憶元件。 本發明的目的是在於提供一種能夠使資訊的記憶可能 的半導體裝置的性能提升之技術。 本發明的上述及其他的目的與新穎的特徴可由本說明 書的記述及圖面明確得知。 (用以解決課題的手段） -6 - 200908328 若簡單說明本案所揭示的發明中代表者的槪要，則如 以下所示。 本發明的半導體裝置’係於半導體基板上形成具有記 憶層及分別形成於上述記憶層的兩面的第1電極及第2 _ 極之記憶元件，其特徵爲： 上述記憶層係具有互相鄰接的上述第1電極側的第i 層及上述第2電極側的第2層，上述第1層係由含有從 Cu，Ag，Au，Al，Zn，Cd所成的第1元素群選擇的至少 1 種類的元素、及從 V，Nb，Ta，Cr，Mo，W，Ti，Zr， Hf，Fe，Co，Ni，Pt，Pd，Rh，Ir，Ru，Os，鑭系元素所 成的第2元素群選擇的至少1種類的元素、及從S，Se， Te所成的第3元素群選擇的至少1種類的元素之材料所 構成，上述第2層係由含有從上述第1元素群選擇的至少 1種類的元素、及從上述第2元素群選擇的至少1種類的 元素、及氧之材料所構成。 [發明的效果] 若簡單說明藉由本案所揭示的發明中代表者取得的效 果，則如以下所示。 亦即’能夠使資訊的記憶可能的半導體裝置的性能提 升。 並且，可用低消耗電力來實現具備安定的資料重寫特 性的半導體裝置。 200908328 【實施方式】 在以下的實施形態中有必要時，分割成複數的部門或 實施形態來進行説明，但除了特別明示時以外’該等並非 是彼此無關係者’一方是另一方的部份或全部的變形例、 詳細、補足説明等的關係。並且’在以下的實施形態中’ 言及要素的數量等（包含個數、數値、量、範圍等）時’ 除了特別明示時及原理上明確限定於特定的數量時等以 外，並非限定於該特定的數量者’可爲特定的數量以上或 以下。而且，在以下的實施形態中，其構成要素（亦包含 要素步驟等）除了特別明示時及原理上明確爲必須時等以 外，當然並非是一定爲必須者。同樣，在以下的實施形態 中，言及構成要素等的形狀、位置關係等時，除了特別明 示時及原理上非明確時以外，包含實質上近似或類似於該 形狀等者。這有關上述數値及範圍也是同樣的。 以下，根據圖面來詳細説明本發明的實施形態。另 外，在用以說明實施形態的全圖中，對具有同一機能的構 件賦予同一符號，省略其重複説明。並且，在以下的實施 形態中，除了特別必要時以外，原則上是不重複同一或同 樣的部份的説明。 並且，在實施形態所使用的圖面中，即使是剖面圖， 也會爲了容易看圖面，而有時省略剖面線。而且，即使是 平面圖，也會爲了容易看圖面，而有時附上剖面線。 (實施形態1 ) -8- 200908328 參照圖面來説明本發明之一實施形態的半導體裝 其製造方法。 ® 1是表示本實施形態的半導體裝置的記憶元件 式説明圖（剖面圖）。在圖1中，爲了簡單理解，而 包圍記憶元件RM的周圍的絕緣膜（對應於後述的絕 41，61，62)省略圖示。 如圖1所示，本實施形態的記憶元件RM是具有 億層（記錄層、記憶材料層）ML、及分別形成於記 ML的兩面（彼此相反側的面，在此是下面及上面） 部電極（插銷（plug )狀電極、導體部、第1電極 及上部電極（上部電極膜、導體部、第2電極）TE。 的ΪΞ憶元件RM是被形成於半導體基板（對應於後述 導體基板11)上而構成半導體裝置。亦即，本實施形 半導體裝置是具備記憶元件RM的半導體裝置，該記 件RM是具有下部電極BE、形成於下部電極BE上的 層ML、及形成於記憶層ML上的上部電極TE。 又，其理由會在往後敘述，最好如圖1所示在記 件的下部電極BE與記憶層ML之間使剝落防止膜（ 於界面層、後述的剝落防止膜5 1 ) PF介在，但亦可 不使剝落防止膜PF介在，直接使下部電極BE與記 ML接觸（連接）。亦即，下部電極BE是介在剝落防 PF來鄰接於記憶層ML的第1層ML1，但未形成剝落 膜PF時，是直接鄰接至記憶層ML的第1層ML 1。 防止膜P F是例如以氧化鉻（例如C r 2 Ο 3 )或氧化钽（ 置及 的模 有關 緣膜 :記 憶層 的下 )BE 如此 的半 態的 憶元 記憶 憶元 對應 其間 憶層 止膜 防止 剝落 例如 200908328
Ta205 )等所形成，此情況，下部電極BE與記憶層ML的 第1層ML 1之間形成有由氧化鉻或氧化鉬所構成的層 (亦即剝落防止膜）。 下部電極BE是被埋入至形成於半導體基板上的絕緣 膜（對應於後述的絕緣膜4 1，但在圖1是省略圖示）的開 口部（對應於後述的貫通孔42 )内，剝落防止膜PF是被 形成於埋入下部電極BE的絕緣膜上，在剝落防止膜PF上 由下依序形成有記憶層ML及上部電極TE。然後，記憶層 ML的至少一部份會與下部電極BE平面性（以平行於半導 體基板的主面的平面來看）重疊。亦即，下部電極BE的 上面是形成被包含於記億層ML的平面圖案。 配置於上部電極TE與下部電極BE之間的記憶層ML 是具有下部電極BE側的第1層ML 1 (金屬硫族化物層） 與上部電極TE側的第2層ML2 (金屬氧化物層）的積層 構造。第1層ML1與第2層ML是互相鄰接。第1層ML1 是扮演固體電解質的任務的層（簡稱固體電解質層，但構 成層的材料即使不是公知的材料也可以作爲固體電解 質），第2層ML2是達成作爲離子供給層的任務的層。 在上部電極TE之上形成有導電性的插銷（導體部） 64，上部電極TE與插銷64會被電性連接。 上部電極TE是鄰接於記憶層ML的第2層ML2。上 部電極TE最好是藉由難以擴散於記憶層ML的第2層 ML2中的元素所形成。上部電極TE是由導電體材料所形 成，爲了防止擴散至第2層ML2中，最好是以從鎢 -10- 200908328 (W)、鉬（Mo)、鉅（Ta)、白金（Pt)、鈀（Pd)、 錯（Rh)、銥（Ir) ' IT ( Ru )、餓（Os)、鈦（Ti)所 成的群選擇的至少1種類的元素爲主成分含有，但亦可含 少量的雜質。例如，可用難以擴散於第2層M L 2中的元 素（最好是 W ’ Mo，Ta，Pt，Pd，Rh，Ir，Ru，Os，Ti) 的單體金屬、合金（金屬的混合物）或金屬化合物來形成 上部電極TE ’金屬化合物最好是低電阻的金屬氮化物、 例如鈦氮化物（T i氮化物）。在使上部電極τ E成爲如此 的構成下’可防止從上部電極TE過供給金屬元素或金屬 離子至記憶層M L (第2層M L2 )中，因此在後述的復位 動作時可防止上部電極ΤΕ及下部電極BE間的導電通路 (對應於後述的導電通路C D P )的切斷不充分形成低電 阻’可提尚復位狀態的安定性，可提升記憶元件RM的重 寫耐性。 下部電極BE最好是藉由難以擴散於記憶層ML的第1 層ML1中的元素所形成。下部電極TE是由導電體材料所 構成’爲了防止擴散至第1層ML1中，最好是以從鎢 (W)、鉬（Mo)、钽（Ta)、白金（Pt)、鈀（Pd)、 鍺（Rh )、銥（1〇 、釕（Ru )、餓（Os )、鈦（Ti )所 成的群選擇的至少1種類的元素爲主成分含有，但亦可含 少量的雜質。例如，可用難以擴散於第1層ML1中的元 素（最好是 W，Mo，Ta，Pt，Pd，Rh，Ir，Ru，Os , Ti) 的單體金屬、合金（金屬的混合物）或金屬化合物來形成 下部電極TE ’金屬化合物最好爲金屬氮化物等。例如， -11 - 200908328 可用鈦（Ti )膜、氮化鈦（Ti-N )膜或該等的積層膜 形成的導電性壁壘膜43a及鎢（w)或氮化鈦（Ti-N 所形成的主導體膜43b來構成下部電極BE。在使下 極BE成爲如此的構成下，對下部電極BE而言，當 電極T E側成爲負電位時’可防止從下部電極b E供 屬元素或金屬離子至記憶層ML (第1層ML1)中 此’可使記憶元件RM確實地動作，且可提升記憶 RM的重寫耐性。 記憶層M L的第1層M L 1是由含有以從C u (銅 Ag (銀）、Au (金）、A1 (鋁）、Zn (鋅）及 Cd ( 所成的群（予以稱爲第1元素群）選擇的至少1種類 素、及從V (釩）、Nb (鈮）、Ta (钽）、Cr (鉻 Mo (鉬）、W (鎢）、Ti (鈦）、Zr (锆）、Hf (給 Fe (鐵）、（:〇 (鈷）、Ni (錬）、Pt (白金） (鈀）、Rh (铑）、Ir (銥）、Ru (釕）、Os (餓） 系元素所成的群（予以稱爲第2元素群）選擇的至少 類的元素、及從S (硫磺）、Se (硒）及Te (碲）所 群（予以稱爲第3元素群）選擇的至少1種類的元素 成分的材料所構成。由於記憶層ML的第1層ML 1是 族元素（S，Se，Te )，因此可視爲藉由硫族化物 (硫族化物、硫族化物半導體）來形成之硫族化物層 屬硫族化物層）。有關記億層ML的第1層M L1的較 成會在往後詳述。 記憶層ML的第2層ML2是由含有以從Cu (銅 等所 )等 部電 上部 給金 。因 元件 )' 鎘） 的元 )' )' 、Pd 及鋼 1種 成的 爲主 含硫 材料 (金 佳組 )' -12- 200908328
Ag (銀）、Au (金）、Ai (鋁）、Zn (鋅）及 C d ( 所成的群（第1元素群）選擇的至少i種類的元素' V (釩）、Nb (鈮）、Ta (鉬）、Cr (鉻）、Mo(鉬 W (鎢）、Ti (鈦）、Zr (锆）、Hf (鈴）、Fe (鐵 Co (姑）、Νι (鎳）'Pt (白金）、Pd(|g) (錯）、Ir (銥）、：Ru (釕）、Os (餓）及鑭系元素 的群（第2元素群）選擇的至少1種類的元素、 (〇 )爲主成分的材料所構成。由於記憶層ML的第 ML2是含氧元素（〇)，因此可視爲藉由氧化物（金 化物）來形成之氧化物層（金屬氧化物層）。有關記 ML的第2層ML2的較佳組成會在往後詳述。 另外，以下爲了簡略化，而將由上述C u (銅） (銀）、Au (金）、A1 (鋁）、Zn (鋅）及 Cd (鎘 成的群稱爲第1元素群。又，將由上述V (釩） (鈮）、Ta (鉅）、Cr (鉻）、Mo (鉬）、W (鎢） (鈦）、Zr (锆）、Hf (給）、Fe (鐵）、C〇 (鈷） (鎳）、Pt (白金）、Pd (鈀）、Rh (鍺）、Ir (銥 Ru (釕）、〇s (餓）及鑭系元素所成的群稱爲第2 群。又，將由上述s (硫磺）、Se (硒）及Te (碲） 的群稱爲第3元素群。並且，將屬於第1元素群且含 億層ML的元素稱爲α元素。又，將屬於第2元素群 於記憶層ML的元素稱爲β元素。又’將屬於第3元 且含於記憶層ML的元素稱爲γ元素。 如上述，記憶層ML的第1層ML1是由含有α元 鎘） 及從 )> )' 、Rh 所成 及氧 2層 屬氧 憶層 、Ag )所 、Nb 、Ti 、Ni )' 元素 所成 於記 且含 素群 素、 -13- 200908328 β元素及γ元素的材料所構成，記憶層ML的第2層ML2 是由含有α元素、13元素及氧（〇)的材料所構成。 在記憶層ML的第1層ML1中，β元素及γ元素是互 相結合，即使被施加電場（電壓）’還是會安定難變化， 難以擴散於記億層ML中’但相較於β元素及γ元素，ct 元素是容易藉由電場（電壓）的施加來擴散於記憶層ML 中。這是因爲P元素與γ元素的結合力比α元素與γ元素 的結合力更大。並且’在記憶層ML的第2層ML2中，β 元素及氧（〇 )是互相結合，即使被施加電場（電壓）， 還是會安定難變化，難以擴散於記憶層ML中，但相較於 β元素及氧（〇) ，α元素是容易藉由電場（電壓）的施加 來擴散於記憶層ML中。這是因爲β元素與氧（Ο )的結 合力比α元素與氧（0)的結合力更大。 記憶層ML所含有的α元素（第1元素群的元素）是 擴散或移動於記憶層ML (主要是第1層ML 1)中，具有 在記憶層ML中形成導電通路（後述的導電通路CDP )的 作用之元素。在第1元素群的元素中，Cu (銅）及Ag (銀）是可容易形成此導電通路的點合乎理想的。因此， 若記憶層ML的第1層ML1及第2層ML2含有作爲α元 素的Cu (銅）或Ag (銀），則可容易形成導電通路（後 述的導電通路C D P )，因此更理想。又，若記憶層M L (第1層ML1及第2層ML2)所含有的α兀素爲Cu (銅）’則會因爲在半導體裝置的製造工程中（例如埋入 銅配線的形成工程等）使用Cu (銅）’所以金屬污染等 -14- 200908328 的不安少。又， ML2 )所含有的 比 Cu (銅）離 的記憶層M L中 提升。 又，若記憶 素群的元素種類 第1元素群的元 元素與第2層 想。例如，當第 素爲C u時，則: 的元素亦爲Cu 電通路。 又，若記憶 素群的元素種類 第2元素群的另 的β元素與第： 理想。例如，當 兀素爲T a時，i 的元素亦爲 Ta 化，具有容易寄 路（後述的導電 記億層ML 份含於後述的導 若記憶層M L (第1層M L1及第2層 α元素爲A g (銀），則會因爲A g (銀） 子半徑小擴散速度快，所以可加快寫入時 的α元素的擴散速度，可使寫入速度更爲 層ML的第1層ML1所含有且屬於第1元 與記憶層ML的第2層ML2所含有且屬於 素種類相同（亦即第1層ML 1所含有的α ML2所含有的α元素相同），則會更理 1層ML1所含有且屬於第1元素群的元 最好第2層ML2所含有且屬於第1元素群 '藉此，可在記憶層ML中更確實地形成導 層ML的第1層ML丨所含有且屬於第2元 與記憶層ML的第2層ML2所含有且屬於 :素種類相同（亦即若第1層ML1所含有 〖層ML2所含有的β元素相同），則會更 弟1層ML1所含有且屬於第2元素群的 技好第2層ML 2所含有且屬於第2元素群 。藉此’不會有因爲重寫而造成組成的變 與弟2元素群所屬的元素的電極間導電通 通路CDP)形成的優點。 中的β兀素（第2元素群的元素）是一部 电通路CDP中’輔助導電通路cdP的形 200908328 成，且具有增加温度上升時的導電通路CDP的安定性之 作用。而且，與本實施形態不同’在記憶層M L中無β元 素（第2元素群的元素）時’因爲佔記憶層ML·中的原子 相當的比例的金屬元素（α元素）會動作’所以記憶層 ML的膜（層）全體的構造會形成不安定，但在本實施形 態中，因爲γ元素或與氧強力結合的β元素（第2元素群 的元素）存在於記憶層M L中，所以即使α元素移動’記 憶層ML的膜（層）構造還是會安定。因此，即使重複記 憶元件RM的重寫，記憶層ML的膜構造還是會安定’可 使記憶元件的重寫耐性提升。在提高如此的效果時’作爲 記憶層ML所含有的β元素，第2元素群的元素中’特別 是以Ta (鉬），V (釩），Nb (鈮），Cr (鉻）爲理想。 因此，若記憶層ML的第1層ML1及第2層ML2含有從 Ta (鉅），V (釩），Nb (鈮），Cr (鉻）所成的群選擇 的至少1種類的元素作爲β元素，則會更理想。 記憶層ML的第2層ML2是移動（擴散）於記憶層 ML (主要爲第1層ML1)中的金屬離子或金屬元素（在 此是對應於α元素）的供給層，亦即離子供給層或金屬元 素供給層。記憶層ML的第1層ML 1是金屬離子或金屬元 素（在此是對應於α元素）所移動（擴散）的固體電解質 層。另外，在本案中，所謂固體電解質，是廣義的固體電 解質，只要是會被檢測出電阻變化之使某些的電荷移動可 能者即可。 α元素相較於β元素、γ元素及氧（0)，爲使用藉由 -16- 200908328 電場的施加容易移動者，因此藉由電場的施加，α元素可 從第2層ML2擴散至第1層ML1，或從第1層ML1回到 第2層ML2。另一方面，第2層ML2中的β元素及氧 (〇 )是互相結合’即使被施加電場，還是會安定難變 化，難以在第1層ML1中擴散。並且，第1層ML1中的 β元素及γ元素是互相結合，即使被施加電場，還是會安 定難變化，難以擴散於第2層ML2中。因此，即使施加 電場，第2層ML2中的β元素及氧（〇)還是不會擴散於 第1層ML1中，第1層ML1中的β元素及γ元素是不擴 散於第2層ML2中，所以即使重複記憶層ML的資訊的重 寫，而α元素的移動被重複，還是可藉由β元素及氧 (〇 )來維持第2層ML2的形狀，藉由β元素及γ元素來 維持第1層ML 1的形狀。因此，即使重複記憶元件RM的 重寫，還是可防止記憶層ML的變形或變性，可使記憶層 ML的膜構造安定。因此，可安定地進行記憶元件RM的 多數次的重寫。 又，記憶層ML的各層（第1層ML1及第2層ML2 ) 是含有屬於周期律表的第VI族的元素’但第2層ML2是 含有氧（〇)，相對的，第1層ML1是含有從S (硫 磺）、Se (硒）及Te (碲）所成的群（第3元素群）選 擇的至少1種類的元素。因此，在記憶層M L中’寄與導 電通路（對應於後述的導電通路C D Ρ )形成的元素（在此 是α元素）的移動度或遷移率（mobility )(與半導體中 的電子等的載體的移動度或遷移率類似的定義）是第1層 -17- 200908328 ML1要比第2層ML2更高。其理由是如其次所述。 屬於周期律表的第VI族的元素之氧（〇)、硫擴 (S)、硒（Se)及碲（Te)是在形成負2價離子時比金 屬的正離子更大（離子半徑），且依原子號碼變大的氧 (〇 )、硫磺（S )、硒（Se )及碲（Te )的順序，離子的 大小（離子半徑）會變大。記憶層ML的各層（第I層 ML1及第2層ML2 )是越含多量離子的大小（離子半徑） 大的元素’原子或離子間的間隙越會變大，金屬離子（α 元素）容易通過’亦即可想像遷移率變大。又，越是擴大 記憶層ML的各層（第1層ML1及第2層ML2 )所含有之 屬於周期律表的第VI族的元素的離子半徑，寄與導電通 路形成的元素（α元素）與構成記憶層ML的其他元素（β 元素或第VI族的元素）之間的引力或結合力會變小，這 亦可想像寄與擴大遷移率。 因此’第2層ML2是含有氧（Ο )，相對的，第1層 ML1是含有從比氧（〇 )更大離子半徑的S (硫磺）、Se (硒）及Te (碲）所成的群（第3元素群）選擇的至少1 種類的元素，所以原子或離子間的間隙是第1層M L1比 第2層ML2更大，且作用於寄與導電通路形成的元素 (在此是α元素）的引力或結合力會變小。因此，第1層 ML1要比第2層ML2更容易通過（移動）金屬離子（在 此是α元素的離子），所以可想像寄與導電通路形成的元 素（在此是α元素）的遷移率會變大。 又，第2層ML2是含有氧（〇)，但最好第2層ML2 -18- 200908328 是不含S (硫磺）、Se (硒）及Te (碲）。又，第1層 ML1是含有從S (硫磺）、Se (硒）及Te (碲）所成的群 (第3元素群）選擇的至少1種類的元素，但最好第1層 ML 1是不含氧（〇)。藉此，在第1層ML1要比在第2層 ML2更能夠確實地提高寄與導電通路（對應於後述的導電 通路CDP )形成的元素（α元素）的遷移率。 如此，記憶層ML是以寄與導電通路形成的元素（α 元素）的遷移率相異的第1層ML 1及第2層ML2所構 成。因此，在遷移率高的第1層ML1，由於寄與導電通路 形成的元素（α元素）容易移動，因此導電通路一旦被形 成於第1層ML 1後，可依施加電壓（復位電壓及置位電 壓）的方向’或依施加電壓的施加方式（脈衝寬、脈衝電 壓的大小等）的不同，切斷或聯繫導電通路與下部電極 BE之間的連接。另一方面，在遷移率低的第2層ML2， 由於寄與導電通路形成的元素（在此是α元素）難移動， 因此導電通路一旦被形成於第2層ML2後，即使被施加 電壓（復位電壓、置位電壓及讀出電壓），在第2層ML2 中構成導電通路的元素（在此是α元素）也幾乎不會移 動，可維持導電通路與上部電極ΤΕ之間的電性連接。 又，第3元素群的元素中，S (硫磺）因爲能隙 (Band gap )寬，所以可提高記憶元件RM的高電阻狀態 (復位狀態）的電阻，因此特別佳。所以，若記憶層ML 的第1層M L1含有S (硫磺）作爲γ元素，則提高記憶元 件RM的高電阻狀態（復位狀態）的電阻，因此更理想。 -19- 200908328 又’最好第1層ML1及第2層ML2皆是離子（在此 是α元素的離子）的遷移率比Cu2S層更低，其理由是因 爲與通過該等的層的導電通路（後述的導電通路CDP)的 電極的連接形成難切斷。 又’第1層ML 1或第2層ML2的一方爲低電阻率 時，第1層ML1或第2層ML2的一方亦可兼具電極。此 情況，作爲電極機能的第1層M L1或第2層M L 2較理想 是取代下部電極BE或上部電極ΤΕ的一部份，但可與下 部電極BE或上部電極TE同形狀時，亦可省略下部電極 BE或上部電極TE。另外’第2層ML2具有作爲電極的機 能下省略上部電極TE時，爲了電壓施加，在第2層ML2 連接某些的導體部（例如插銷64)，因此亦可將連接至該 第2層ML2的導體部視爲記憶元件RM的電極（第2電 極）。同樣，第1層ML1具有作爲電極的機能下省略下 部電極BE時，爲了電壓施加，在第1層ML1連接某些的 導體部（例如配線3 7a )(但亦有時在連接的導體部與第 1層ML1之間使剝落防止膜pF等介在），因此可將連接 至該第1層ML 1的導體部視爲記憶元件RM的電極（第1 電極）。 更詳細說明有關記憶層ML的導電通路CDP的形成。 圖2是表示在記憶層ML中，導電通路CDP形成可聯繫下 部電極BE與上部電極TE之間的狀態（置位狀態、開啓 狀態）的記憶元件RM的模式説明圖（剖面圖）。圖3是 表示在記憶層ML中，在下部電極BE與上部電極TE之間 -20- 200908328 導電通路CDP切斷的狀態（復位狀態、關閉狀態）的記 憶元件R Μ的模式説明圖（剖面圖）。圖2及圖3是與上 述圖1同剖面圖，但爲了容易看圖面，而只在記憶層ML 形成低電阻率的區域，亦即在記憶層ML中形成導電通路 CDP及低電阻部份LRP的區域附上剖面線，除此以外是省 略剖面線。 在剛製造半導體裝置之後的狀態，因爲在記憶層ML 未被施加電壓，所以導電通路未被形成。因此，在半導體 裝置的製造後，爲了在記憶層ML中一旦形成聯繫上部電 極TE與下部電極BE之間的導電通路CDP，而施加電 壓。此電壓施加可藉由彼此逆向重複施加比較大的初期化 電壓（比之後被施加的復位電壓、置位電壓及讀出電壓更 高的電壓）來進行。亦即，重複：將下部電極BE設爲負 電位，且將上部電極TE設爲正電位，施加下部電極BE 的電位比上部電極TE的電位更低之類的第1初期化電 壓，而對下部電極BE及上部電極TE間的記憶層ML流動 比較大的電流、及將下部電極BE設爲正電位，且將上部 電極TE設爲負電位，施加下部電極BE的電位比上部電 極TE的電位更高之類的第2初期化電壓，而對下部電極 BE及上部電極TE間的記憶層ML流動比較大的電流。 藉由如此的初期化電壓施加（第1初期化電壓施加與 第2初期化電壓施加的重複），金屬離子會沿著電流路徑 集中（移動），如圖2所示，金屬離子高濃度存在的導電 通路（導電路徑、低電阻部份）CDP會以能夠聯繫下部電 -21 - 200908328 極B E與上部電極Τ E之間的方式形成於記憶層M L中。 電通路CDP是在記憶層ML中’金屬離子（主要是α元 爲主體，但亦含β元素）高濃度存在的部份’就導電通 CDP而言，電子可容易從金屬離子（金屬原子）移動至 近此的金屬離子（金屬原子），所以可實現低的電阻 (電阻率）。因此，在記憶層ML中，導電通路CDP是 阻率比除此以外的區域更低。此導電通路CDP會在記 層ML以能夠聯繫（連結）下部電極BE與上部電極TE 間的方式形成，藉此記憶層ML會形成低電阻，記憶元 RM會形成低電阻。 如此，如圖2那樣在記憶層ML中以導電通路CDP 夠聯繫（連結）下部電極Β E與上部電極TE之間的方 形成的狀態（置位狀態、開啓狀態）下施加復位電壓下 如圖3所示，在記憶層ML中可切斷聯繫下部電極BE 上部電極TE之間的導電通路CDP。 例如’將下部電極BE設爲正電位，且將上部電極 設爲負電位’而將下部電極BE的電位比上部電極TE 電位更高之類的復位電壓施加於上部電極TE及下部電 BE間（亦即插銷64及下部電極BE間）。復位電壓是 壓的絕對値（上部電極TE及下部電極BE間的電位差 絕對値）會形成比上述第1初期化電壓及第2初期化電 的絕對値（上部電極T E及下部電極β E間的電位差的 對値）更小，或電壓施加時間會形成比上述第1初期化 壓及第2初期化電壓的電壓施加時間更短。之所以將復 導 素 路 接 値 電 憶 之 件 能 式 與 TE 的 極 電 的 壓 絕 電 位 -22- 200908328 電壓設定成如此的値，是爲了在復位時抑止第 的（X元素的移動，而使能夠維持第2層ML2 路CDP。換言之，反映第1層ML1與第2層 素的遷移率的差，而以在第1層ML 1中雖α 但在第2層ML中α元素幾乎不會移動的方式 電壓。 藉由此復位電壓，在記憶層M L的第1層 導電通路CDP的α元素（α元素的離子）是移 側的上部電極ΤΕ側，且被收容於第2層ML2 面，如上述般相較於第1層ML 1，因爲第2) 元素的遷移率小，所以即使施加復位電壓， ML2，α元素幾乎不會移動。因此，在施加復 如圖3所示，第2層ML2内的導電通路CDΡ 化，相對的，在第1層ML1之鄰接於第2層 中，形成導電通路CDP被切斷的狀態（未形 CDP的狀態），因爲在記憶層ML中形成下部 上部電極TE之間未以導電通路CDP聯繫的狀 憶層ML會形成高電阻，記憶元件RM會形成rl 並且，相較於α元素，β元素是與γ元I 的結合力強，因此即使施加復位電壓也幾乎不 此，即使施加復位電壓，如圖3那樣，在第1 鄰接於下部電極BCE的區域中，有時β元素 存在的低電阻部份LRP會殘留，但藉由α元素 壓來移動，該低電阻部份LRP是不與第2層 2層ML中 内的導電通 ML2之α元 元素移動， 來設定復位 M L 1中形成 動至負電位 内。另一方 罾M L 2是α 在第2層 位電壓下， 幾乎不會變 ML2的區域 成導電通路 電極BE與 態，所以記 5電阻。 I或氧（0 ) 會移動。因 層ML 1之 比較高濃度 依照復位電 M L 2内的導 -23- 200908328 電通路CDP聯繫。因此，在施加復位電壓時，在第1 ML1之鄰接於下部電極BCE的區域中，即使有低電匪 份LRP殘留，在記憶層ML中下部電極BE與上部電極 之間在低電阻區域（低電阻部份LRP及導電通路CDP ) 會形成聯繫的狀態，記憶層ML會形成高電阻，記憶元 RM會形成高電阻。另外，即使上述低電阻部份LRP不 形成於第1層ML1之鄰接於下部電極BCE的區域，照 記憶元件RM的動作不會有問題。 另一方面，如圖3那樣在記憶層M L中在下部電極 與上部電極ΤΕ之間的導電通路CDP切斷的狀態（復位 態、關閉狀態）下施加置位電壓下，如圖2那樣，在記 層ML中，可再度以導電通路CDP來聯繫下部電極BE 上部電極TE之間。 例如，將下部電極B E設爲負電位，且將上部電極 設爲正電位，而將下部電極BE的電位比上部電極TE 電位更低之類的置位電壓施加於上部電極TE及下部電 BE間（亦即插銷64及下部電極BE間）。置位電壓是 壓的絕對値會形成比上述第1初期化電壓及第2初期化 壓的絕對値更小，或電壓施加時間會形成比上述第1初 化電壓及第2初期化電壓的電壓施加時間更短。 藉由該置位電壓，第1層ML 1附近的第2層ML2 α元素（α元素的離子）會擴散於第1層ML1中來移動 負電位側的下部電極BE側而再形成導電通路CDP，在 1層ML1中導電通路CDP會形成可從第2層ML2聯繫 層 部 TE 不 件 被 樣 BE 狀 億 與 TE 的 極 電 電 期 的 至 第 下 -24- 200908328 部電極BE的方式形成的狀態。另一方面’如上述般’相 較於第1層ML1，第2層ML2是α元素的遷移率小，因 此即使施加置位電壓，第2層ML2内的導電通路CDP還 是幾乎被維持。因此，在施加置位電壓下’如圖3所示那 樣，在記憶層ML中，形成導電通路CDP會以能夠聯繫 (連結）下部電極BE與上部電極TE之間的方式形成的 狀態，記憶層M L會形成低電阻，記憶元件R Μ會形成低 電阻。就此置位狀態而言，導電率高且細（燈絲狀）的導 電通路CDP會以能夠電性連接上部電極ΤΕ及下部電極 BE間的方式形成，因此上部電極ΤΕ及下部電極BE間的 電阻會降低。 如此，氧（◦)是離子半徑比S (硫磺）、Se (硒） 及Te (碲）小，因此具有限制離子的活動之效果，因此 含有氧（Ο )的第2層ML2是肩負防止根據電位梯度大部 分的離子會移動於一方向或其逆方向而與那個的電極的連 接會切斷，形成聯繫兩電極（上部電極TE及下部電極 BE )間的導電通路CDP無法形成的狀況之任務。亦即， 第2層ML2與鄰接的導電率高的層（上部電極te )之間 的電性連接’是即使導電率高的層（上部電極TE )幾乎 未含形成導電通路的金屬元素（α元素）時也會經常被保 持著。 又，若上部電極ΤΕ與下部電極BE的電位差爲零或 比所定的臨界値更小，則α元素不會移動於記憶層ML (特別是第1層M L1 )中，記憶層M L中的導電通路的狀 -25- 200908328 態會被維持。 下部電極B E的電位（電壓）可依據經由後述的記憶 格電晶體QM1，QM2等來施加於下部電極BE的電壓進行 控制，上部電極T E的電位（電壓）可依據經由後述的配 線72 ( 72a)及插銷64等來施加於上部電極TE的電壓進 行控制。並且，如在此説明過那樣’使復位電壓與置位電 壓彼此形成逆向的電壓來控制記憶元件RM時’具有記憶 元件RM的半導體裝置是具有在復位時及置位時可在上部 電極與下部電極間施加彼此逆向的電壓之類的電路。 另外，在本案中，將如圖2那樣，藉由導電通路CDP 會在記憶層ML中以能夠聯繫（連結）下部電極BE與上 部電極TE之間的方式形成，而使得記憶層ML形成低電 阻，記憶元件RM形成低電阻的狀態稱爲置位狀態或開啓 (ON )狀態。並且，將施加置位電壓而使記憶元件rM的 記憶層ML成爲置位狀態的動作稱爲置位動作（或簡稱置 位）。因此’置位電壓是用以將記憶元件RM的記憶層 M L形成置位狀態的電壓。而且，在本案中，將如圖3那 樣’在記憶層ML中，下部電極BE與上部電極ΤΕ之間不 會以導電通路CDP來聯繫’形成下部電極be及上部電極 TE間的導電通路CDP切斷的狀態，而使得記憶層ml形 成高電阻，記億元件RM形成高電阻的狀態稱爲復位狀態 或關閉（◦ F F )狀態。又’將施加復位電壓來使記憶元件 RM的記憶層ML·形成復位狀態的動作稱爲復位動作（或 簡稱爲復位）。因此’復位電壓是用以將記憶元件RM的 -26- 200908328 記憶層ml形成復位狀態的電壓。 如此，藉由施加復位電壓或置位電壓，記億層ML中 的元素（主要爲α元素）會移動於記憶層ML中，而於各 記憶格的記憶層ML中’可使以能夠聯繫下部電極BE與 上部電極TE之間的方式形成導電通路CDP的低電阻的狀 態（置位狀態、開啓狀態）、和以能夠聯繫下部電極BE 與上部電極TE之間的方式未形成導電通路CDP的高電阻 的狀態（復位狀態、關閉狀態）之間變化（遷移）。因 此，藉由控制施加於下部電極B E與上部電極TE的電 壓，來控制下部電極B E及上部電極T E間的電場，藉此 控制記憶層ML中的金屬元素（主要爲α元素）的移動， 而能夠控制導電通路CDP的形成狀態，在各記億格的記 憶層ML中，可使低電阻的置位狀態與高電阻的復位狀態 之間變化（遷移）’或保持各狀態。藉此，可使記憶層 ML的電阻値（電阻率）亦即記憶元件RM的電阻値變 化，藉此’可形成非揮發性的記憶元件（記億體）。記億 元件RM是藉由下部電極B E及上部電極T E間的記憶層 ML的電阻値高的高電阻狀態（復位狀態）及低的低電阻 狀態（置位狀態）來記憶資訊。亦即，將下部電極B E及 上部電極TE間的記憶層ML處於低電阻的狀態（以能夠 聯繫下部電極BE與上部電極TE之間的方式來形成導電 通路CDP的狀態），或記憶層ML處於高電阻的狀態（以 能夠聯繫下部電極BE與上部電極TE之間的方式未形成 導電通路CDP的狀態）設爲記憶資訊，藉由記憶層ML所 -27- 200908328 含有的金屬元素（主要爲α元素）移動於記憶層ML (主 要爲第1層ML1 )中，來使資訊記憶（記錄）於記憶層 ML。 並且’用以讀出記憶於記憶元件RM (記憶層ML )的 資訊之S賣出壓疋被設定成在第1層ML1及第2層ML2 的雙方，記憶層ML中的元素（特別是α元素）不會移動 (亦即導電通路CDP的狀態不會變化）之類的値。例 如，使讀出電壓的絕對値形成比復位電壓及置位電壓的絕 對値更小。將如此的讀出電壓施加於下部電極BE及上部 電極TE間，而讀出記憶元件rm的電阻値，藉此，可讀 出記憶層ML (記憶元件RM )爲高電阻狀態或低電阻狀 態，亦即記憶元件RM的記憶資訊。復位時的電阻（上部 電極ΤΕ及下部電極BE間的電阻）是比置位時的電阻 (上部電極TE及下部電極BE間的電阻）更高，例如其 比是1 〇 ( 1 〇倍）倍程度。 如此’藉由在記憶層ML中原子或離子（在此主要是 α元素）移動，物理特性（例如電阻等）變化，可在記憶 層ML s己fe (g己錄）資訊’且藉由在記憶層ML中原子或 離子（在此主要是α元素）移動，物理特性（例如電阻 等）變化’可重寫記憶於記億層M L的資訊。並且，存取 時藉由存取對象的選擇記億格的通過電流等，可讀出選擇 記憶格的記憶層ML的記憶資訊（高電阻或低電阻）。 又，所謂上述的物理特性變化’是例如表示上部電極τ E 及下部電極B E間的電阻變化，或電容變化等，如在此所 -28 - 200908328 説明過那樣，較理想是電阻變化。 又’若下部電極BE與上部電極TE的電位差爲零或 比所定的臨界値更小，則α元素不會移動於記憶層ML 中’所以即使不進行往半導體裝置之電源的供給，還是可 保持記億於記憶層M L的資訊。因此，記憶層M L或記憶 元件RM可具有作爲非揮發性記億元件的機能。又，記憶 元件RM亦可視爲固體電解質記憶體。 又，雖亦可與本實施形態相異，只藉由第1層M L1 或第2層ML2的一方來構成記憶層ML (亦即省略第1層 ML 1或第2層ML2b的一方形成），但此情況寄與記憶層 ML内的導電通路形成的元素（在此是α元素）會根據施 加電壓的方向來偏移至上部電極ΤΕ側或下部電極BE 側，無法順利形成從上部電極TE到下部電極BE的導電 通路C D P。 又，與本實施形態不同，由被金屬電極夾著的1層硫 族化物的固體電解質層所構成的固體電解質記憶體’因爲 固體電解質層爲1層’構成陽極（正電位側的金屬電極） 的元素的固體電解質層中的遷移率高’所以即使金屬離子 從陽極（金屬電極）擴散至固體電解質中’在固體電解質 層中，離子濃度高的導電通路會保持與陽極的連接，而不 會有往陰極（負電位側的金屬電極）延伸的情況。而且， 從陽極擴散至固體電解質中移動的金屬離子會在陰極附近 堆積，金屬離子高濃度存在的高濃度區域（導電區域）會 在陰極附近形成山狀（將陽極側設爲頂點且將接於陰極的 -29- 200908328 區域設爲底邊之山狀或三角狀的形狀），此高濃度區域 慢慢地往陽極方向變高，一旦該高濃度區域的頂點達到 極，則兩電極（陽極及陰極）間會形成電性連接。此 況，一旦施加逆向的電壓，則金屬離子會從山狀的高濃 區域的上部剝下，一旦山狀的高濃度區域的高度變低， 兩電極（陽極及陰極）間的連接會切斷。此山狀的高濃 區域（導電區域）的末端部份有可能比電極的橫寬更廣 有可能形成高集成化的障害。 相對的，本實施形態是上部電極Τ E及下部電極 間所被配置的記憶層ML具有下部電極BE側的第1 ML1與上部電極TE側的第2層ML2的積層構造，寄與 電通路CDP形成的元素（在此是a元素）的遷移率會 第1層ML1及第2層ML2有所不同。藉此，離子被強 塞進而形成的導電通路CDP會從上部電極TE延伸至下 (下部電極 BE方向）而形成上下方向的電線狀或燈 狀，與下部電極B E的連接會依施加電壓的方向，或電 的施加方式（脈衝寬、脈衝電壓等）來切斷或聯繫。由 可藉由施加電壓來控制形成上述細的電線狀或燈絲狀的 電通路C D P，因此可實現具備良好的性能及機能之記憶 件。 亦即，本實施形態是在第1層ML1及第2層ML2 對α元素的遷移率賦予差，藉此在復位電壓或置位電壓 加時，在第1層ML1中α元素會移動’但在第2層ML 幾乎α元素不會移動。因此，藉由復位電壓或置位電壓 會 陽 情 度 則 度 BE 層 導 在 制 方 絲 壓 於 導 元 中 施 中 施 -30- 200908328 加，第2層ML2内的導電通路CDP是幾乎不變化，導電 通路C D P與上部電極T E之間的連接是經常被維持，藉由 復位電壓或置位電壓施加’導電通路CDP與下部電極BE 的連接會切斷或聯繫。因此，藉由施加電壓的控制’可將 上述細的電線狀或燈絲狀的導電通路CDP確實地形成於 上部電極TE及下部電極BE間的記億層ML。 又，本實施形態是在第1層ML1及第2層ML2中對 α元素的遷移率賦予差，藉此在復位電壓或置位電壓施加 時，在第1層ML1中α元素會移動’但在第2層ML中幾 乎α元素不會移動。因此，藉由復位電壓或置位電壓施 加，第2層ML2内的導電通路CDP是幾乎不會變化。因 此，藉由復位電壓或置位電壓施加’形成於第1層ML1 内的導電通路CDP的位置會被限定於聯繫第2層ML2内 的導電通路CDP的前端（接於第1層ML與第2層ML的 界面之部份）與下部電極BE之間的位置。亦即，即使在 復位狀態也會藉由被維持於第2層ML2内的導電通路 CDP來大致決定置位時在第1層ML1復活的導電通路 CDP的位置及粗細。藉此，可防止導電通路CDP的形成 位置的面内方向（與記憶層ML的形成面平行的方向）的 不均所造成重寫不安定的發生。並且，可提高重複重寫時 的電阻値的再現性。而且，可安定地進行重複置位與復位 之重寫。 並且，將下部電極BE的面積形成比記憶層ML的下 面的面積更小，下部電極BE會與記憶層ML的下面的一 -31 - 200908328 部份平面性（平行於半導體基板的主面之平面）重疊，但 記憶層ML的其他部份則是不與下部電極BE平面性重 疊。如此一來，可更確實地防止形成於記憶層ML的第1 層ML1之導電通路CDP的形成位置的面内方向（與記錄 層ML的形成面平行的方向）的不均所造成重寫不安定的 發生。而且，可更確實地提高重複重寫時的電阻値的再現 性。 如此一來，本實施形態能夠使資訊的記憶可能的半導 體裝置的性能提升。並且，可用低消耗電力來實現具備安 定的資料重寫特性的半導體裝置。而且，在低電壓、低消 耗電力下，多數次的重寫可能。 又，由於離子供給層的第2層ML2亦於其内部形成 導電通路的離子（在此是α元素的離子）可移動，因此本 身亦具有作爲固體電解質層的機能。當導電通路CDP爲 燈絲狀時，亦可想像第2層M L是只在形成燈絲（導電通 路CDP)的周邊成爲固體電解質層。 圖4是表示記憶元件RM的電壓對電流特性的模式説 明圖（曲線圖）。 記憶元件RM的電壓對電流特性是形成圖4所示般。 首先，若從高電阻的復位狀態提高電壓，越過臨界値’則 會產生衝擊離子化，而載體數會増大，且被離子化的金屬 原子（α元素）會移動’而形成燈絲狀的導電通路CDP ’ 而且少許電阻會下降’形成置位狀態。即使降低電壓’還 是會維持低電阻狀態。爲了形成高電阻狀態’若在導電通 -32- 200908328 路短時間流動大的電流’則在所發生的熱之下導電通路的 離子會擴散於周邊而回到高電阻狀態。 其次，更詳細説明有關記憶層ml的第1層ML 1及第 2層M L 2的組成。 圖5是表示構成記憶層ML的第1層ML 1的材料之期 望的組成範圍的説明圖（曲線圖、三角圖、組成圖），圖 6是表示構成記憶層ML的第2層ML2的材料之期望的組 成範圍的説明圖（曲線圖、三角圖、組成圖）° 本發明者對於記憶層ML的第1層ML1及第2層ML2 的材料使用各種的組成材料來作成上述圖1那樣的記憶元 件，調查各種的特性時得知，最好記憶層ML的第1層 ML1是由使從 Cu (銅）、Ag (銀）、Au (金）、A1 (鋁）、Zn (鋅）及Cd (鎘）所成的群（第1元素群） 選擇的至少1種類的元素含有20原子％以上原子％以 下，使從 V (釩）、Nb (鈮）、Ta (钽）、Cr (鉻）、 Mo (鉬）、W (鎢）、Ti (鈦）、Zr (锆）、Hf (鈴）、 Fe (鐵）、C〇 (鈷）、Ni (鎳）、Pt (白金）、Pd (鈀）、Rh (鍺）、Ir (銥）、Ru (釕）、〇s (餓）及鑭 系元素所成的群（第2元素群）選擇的至少1種類的元素 含有 3原子％以上4 0原子％以下，使從S (硫磺）、S e (硒）及Te (碲）所成的群（第3元素群）選擇的至少1 種類的元素含有20原子％以上60原子％以下的材料所構 成。第1層ML 1亦可使除此以外的元素（第1元素群、 第2元素群及第3元素群以外的元素）含有1〇原子％以下 -33- 200908328 之材料所構成。 亦即，發現將記憶層ML的第1層ML 1的組成設爲以 組成式 αχβγγζ來表示的組成（在此 0.2彡X S 0.7， 〇·〇3^Υ^〇.4- 0.2^Z^0.6 - X + Y + Z=l )，在提升記憶元 件的性能上極有效。在此，記憶層ML的第1層ML 1的組 成式αχβΥγζ的α是從第1元素群選擇的至少1種類的元 素’記憶層ML的第1層ML1的組成式αχβΥγζ的β是從 第2元素群選擇的至少1種類的元素，記憶層ML的第1 層ML1的組成式αχβΥγζ的γ是從第3元素群選擇的至少 1種類的元素。另外，在此所示的記憶層ML的第1層 ML 1的組成αχβΥγζ是以第1層ML 1的膜厚方向的平均組 成來表記者。 在圖5中附上剖面線來表示如此的記億層ML的第1 層ML 1的期望組成範圍。就本實施形態而言，記憶層ML 的第1層ML1是含α元素、β元素及γ元素作爲構成元 素，因此以圖5的組成三角圖來表示記億層μ L的第1層 ML 1的期望組成範圍。另外，就圖5而言是舉以Cu (銅）作爲α元素，以T a (鉅）作爲β元素爲例記載。 又’本發明者對於記憶層ML的第1層ML1及第2層 ML2的材料使用各種的組成材料來作成上述圖1那樣的記 憶元件’調查各種的特性時得知，最好記憶層ML的第2 層ML2是由使從Cu (銅）、Ag (銀）、Au (金）、Al (鋁）' Zn (鋅）及Cd (鎘）所成的群（第1元素群） 選擇的至少1種類的元素含有5原子％以上5 0原子％以 -34 - 200908328 下，使從V (釩）、Nb (鈮）、Ta (鉅）、Cr (鉻）' Mo (鉬）、W (鎢）、Ti (鈦）、zr (鉻）、Hf (給）、 Fe(鐵）、Co(銘）、Ni(鎳）、Pt(白金）、Pd (鈀）、Rh (鍺）、Ir (銥）、RU (釕）、Os (餓）及鑭 系元素所成的群（第2元素群）選擇的至少1種類的元素 含有10原子％以上50原子％以下，使〇 (氧）含有30原 子％以上70原子％以下的材料所構成。第2層ML2亦可 使除此以外的元素（第1元素群、第2元素群及氧以外的 元素）含有1 〇原子％以下之材料所構成。 亦即，發現將記憶層M L的第2層M L 2的組成設爲以 組成式 αχβγ〇ζ來表不的組成（在此 〇.〇5SXS〇.5’ 0.1 S YS0.5，0.3 SZS0.7，X + Y + Z=l )，在提升記憶元件 的性能上極有效。在此’記憶層M L的第2層M L 2的組成 式αχβγ〇ζ的α是從第1元素群選擇的至少1種類的元 素，記憶層M L的第2層M L 2的組成式α X β υ ◦ ζ的β是從 第2元素群選擇的至少1種類的元素，記億層ML的第2 層ML2的組成式αχβγΟζ的◦是氧（0) °另外’在此所 示的記憶層ML的第2層ML2的組成αχβγ〇ζ是以第2層 ML2的膜厚方向的平均組成來表記者。 在圖6中附上剖面線來表示如此的記億層ML的第2 層ML2的期望組成範圍。就本實施形態而言’記憶層ML 的第2層ML2是含α元素、β元素及氧（〇)作爲構成兀 素，因此以圖6的組成三角圖來表示記億層ML的第2層 ML2的期望組成範圍。另外’就圖6而言是舉以Cu -35- 200908328 (銅）作爲α元素’以Ta (鉬）作爲p元素爲 將本發明者所檢討後的記憶元件的特性的 的代表例顯示於圖7〜圖18。其中，圖7、圖 及圖1 8是顯示膜電阻的組成依存性的曲線圖 9、圖11、圖14、圖15及圖17是表示置位電 存性的曲線圖’圖10及圖16是表示耐熱温度 性的曲線圖。 另外，圖7、圖12、圖1 3及圖} 8的曲線 膜電阻是對應於不存在上述導電通路CDP日寺 電阻（電阻）者。膜電阻是將構成該膜的材料 100nm的立方體時之1面與對向的面（例如上 之間的電阻。依面積或膜厚相異的膜來測定膜 以面積與膜厚的比來換算膜電阻。 又’圖8、圖9、圖11、圖14、圖15及_ 圖的縱軸的置位電阻是對應於存在上述導電通 (圖2的置位狀態）的上部電極TE及下部電 電阻（電阻）者。 又，圖1 〇及圖1 6的曲線圖的縱軸的耐熱 保障温度）是對應於可安定保持寫入記憶元件 限温度者。在此，爲了調查記憶元件的耐熱温 障温度），而在記憶元件寫入資料後，在高温 3分鐘程度之後，確認是否因該高温保持而在 生電阻的降低、電阻的上昇或置位電壓的上昇 可使記憶元件之電阻的降低、電阻的上昇及置 例記載。 組成依存性 1 2、圖 1 3 ，圖 8、圖 阻的組成依 的組成依存 圖的縱軸的 的膜本身的 設成一邊爲 面與下面） 電阻時，是 H 1 7的曲線 路 CDP時 極BE間的 温度（動作 的資料之上 度（動作保 環境下放置 記憶元件發 。然後，將 位電壓的上 -36- 200908328 昇抑制到非常小的値之上限的温度設爲耐熱温度（動 障温度）。因此，在記憶元件寫入資料後，即使加熱 熱温度（動作保障温度）以下的温度，因該加熱而引 記憶元件之電阻的低下、電阻的上昇及置位電壓的上 乎不會發生，可使寫入記憶元件的資料安定保持。然 在記憶元件寫入資料後若加熱至比耐熱温度（動作保 度）更高的温度，則會因該加熱而引發記憶元件之電 低下、電阻的上昇或置位電壓的上昇，無法安定保持 日己憶兀件的資料。 參照該等圖7〜圖1 8的各曲線圖來說明有關記 ML的第1層ML1及第2層ML2的期望組成。另外， 〜圖12是將第2層ML2的組成固定於Cu〇.25TaQ.25〇 將第1層ML1的組成以CuG.5TaG.丨5S〇.35作爲基礎組 使各元素的含有率變化。又，圖13〜圖18是將第 ML1的組成固定於Cuo.sTao.uSm，將第2層ML2的 以Cuo ^TamOo.s作爲基礎組成來使各元素的含有 化。又，置位電阻及耐熱温度是將第1層ML1及第 ML2的膜厚雙方設爲30nm來測定。 圖7是表示第1層ML1的膜電阻對第1層ML Cu含有率的依存性的曲線圖，曲線圖的橫軸是對應於 層ML1的Cu (銅）的含有率，曲線圖的縱軸是對 ML1的膜電阻。又，圖8是表示置位電阻對第1層 中的Cu含有率的依存性的曲線圖，曲線圖的橫軸是 於第1層ML 1的Cu (銅）的含有率，曲線圖的縱軸 作保 至耐 起的 昇幾 而， 障温 阻的 寫入 憶層 圖7 0.5 J 成來 1層 組成 率變 2層 中的 第1 應於 ML1 對應 是對 -37- 200908328 應於置位電阻。另外，在圖7及圖8的曲線圖時，將第1 層ML1的Ta (鉬）與S (硫磺）的原子比（原子數比） 固定於15: 35，使第1層ML1中的Cu (銅）的含有率變 化。亦即，若將第1層ML 1中的Cu (銅）的原子數設爲 MCu，將第1層ML1中的Ta (鉬）的原子數設爲MTa，將 第1層ML1中的s (硫磺）的原子數設爲Ms，則在圖7 及圖8時，「MCu/(Mcu + MTa + Ms)」爲對應於曲線圖的 橫軸，且MTa: Ms=15: 35。此想法在圖9〜圖18等也是 同樣。 如圖7所示，若第1層ML1中的Cu (銅）的含有率 過多，則第1層M L1的膜電阻會形成過小’且如圖8所 示，若第1層ML1中的Cu (銅）的含有率過少’則應形 成低電阻的置位電阻會形成過大。因此’最好將第1層 ML1中的Cu (銅）的含有率設成20原子％ ( at.% : atomic%)以上70原子％以下。藉此’可確保置位狀態與 復位狀態的電阻差。第1層M L1中的c u (銅）的含有率 若比7〇原子％更多，則第1層ML1本身會如電極那樣電 阻變低，不具有作爲固體電解質的機能’另一方面’若比 2 〇原子％更少’則第1層M L1會化學性地形成不安定’ 且置位會形成不夠充分，但若將第1層ML 1中的Cu (銅）的含有率設成20原子％以上70原子％以下，則該 等的問題會被解消，可確實地進行作爲非揮發性的記憶元 件的動作。 圖9是表示置位電阻對第1層ML1中的Ta含有率的 -38- 200908328 依存性的曲線圖，曲線圖的橫軸是對應於第1層ml 1的 Ta (鉅）的含有率，曲線圖的縱軸是對應於置位電阻。 又，圖10是耐熱温度對第1層ML 1中的Ta含有率的依 存性的曲線圖，曲線圖的橫軸是對應於第1層ML1的Ta (鉅）的含有率，曲線圖的縱軸是對應於耐熱温度。另 外，圖9及圖10的曲線圖時，將第1層ML1的Cu (銅） 與S (硫磺）的原子比（原子數比）固定於5 0 : 3 5，使第 1層ML 1中的Ta (钽）的含有率變化。 如圖9所示，若第1層ML1中的Ta (钽）的含有率 過多，則應形成低電阻的置位電阻會形成過大，且如圖1 0 所示，若第1層M L1中的T a (钽）的含有率過少，則耐 熱温度會變低。因此，最好將第1層ML 1中的Ta (鉅） 的含有率設成3原子％以上40原子％以下。藉此，縮小置 位電阻，而使作爲非揮發性的記憶元件的動作能夠進行的 同時’可提高耐熱温度（例如形成1 8 0 T：以上）。第1層 M L· 1中的T a (鉅）的含有率若比4 0原子％更多，則置位 電阻會形成過高，另一方面，若比3原子％更少，則低電 阻狀態（置位狀態）的耐熱性會不足，但若將第1層M L 1 中的Ta (鉅）的含有率設成3原子％以上4〇原子％以下， 則該等的問題會被解消，可確實地進行作爲非揮發性的記 億元件的動作。 圖Η是表示置位電阻對第1層ML1中的S含有率的 依存性的曲線圖，曲線圖的橫軸是對應於第1層M L1的S (硫擴）的含有率，曲線圖的縱軸是對應於置位電阻。 -39- 200908328 又，圖12是表示第1層ML 1的膜電阻對第1層 S含有率的依存性的曲線圖，曲線圖的橫軸是對 層M L1的S (硫磺）的含有率，曲線圖的縱軸是 1層ML 1的膜電阻。另外，圖1 1及圖12的曲線 第1層ML1的CU (銅）與Ta (钽）的原子比 比）固定於50 : 15，使第1層ML1中的S (硫 有率變化。 如圖11所示，若第1層ML中的S (硫磺） 過多，則應形成低電阻的置位電阻會形成過大， 所示，若第1層ML1中的S (硫磺）的含有率過 1層ML 1的膜電阻會形成過小。因此，最好將第 中的S (硫磺）的含有率設成20原子％以上60 下。藉此，可確保置位狀態與復位狀態的電阻差 ML1中的S (硫磺）的含有率若比60原子％更多 會不夠充分，另一方面，若比20原子％更少，| ML1本身會如電極那樣電阻變低，不具有作爲固 的機能，但若將第1層ML1中的S (硫磺）的含 20原子°/。以上60原子％以下，則該等的問題會被 確實地進行作爲非揮發性的記憶元件的動作。 圖13是表示第2層ML2的膜電阻對第2層 Cu含有率的依存性的曲線圖，曲線圖的橫軸是對 層ML2的Cu (銅）的含有率，曲線圖的縱軸是 2層ML2的膜電阻。又，圖14是表示置位電阻 ML2中的Cu含有率的依存性的曲線圖，曲線圖 ML 1中的 應於第1 對應於第 圖時，將 (原子數 磺）的含 的含有率 且如圖1 2 少，則第 1 層 ML1 原子％以 。第1層 ，則置位 丨IJ第1層 體電解質 有率設成 解消，可 ML2中的 應於第2 對應於第 對第2層 的橫軸是 -40- 200908328 對應於第2層ML2的Cu (銅）的含有率，曲線圖的縱軸 是對應於置位電阻。另外’圖13及圖14的曲線圖時，將 第2層ML2的Ta (鉅）與〇(氧）的原子比（原子數 比）固定於25: 50，使第2層ML2中的Cu (銅）的含有 率變化。 如圖13所示，若第2層ML2中的Cu (銅）的含有率 過多，則第2層ML2的膜電阻會形成過小，且如圖14所 示’若第2層ML2中的Cu (銅）的含有率過少，則應形 成低電阻的置位電阻會形成過大。因此，最好將第2層 ML2中的Cu (銅）的含有率設成5原子％以上5〇原子％ 以下。藉此’可確保置位狀態與復位狀態的電阻差。第2 層ML2中的Cu (銅）的含有率若比50原子％更多，則第 2層ML2的化學安定性會不足，而且第2層ML2本身會 如電極那樣電阻變低，而復位變得困難，另一方面，若比 5原子％更少，則置位會形成不夠充分，但若將第2層 ML2中的Cu (銅）的含有率設成5原子％以上5〇原子％ 以下’則該等的問題會被解消，可確實地進行作爲非揮發 性的記憶元件的動作。 圖15疋表示置位電阻對第2層ML2中的Ta含有率 的依存性的曲線圖’曲線圖的橫軸是對應於第2層ML2 的Ta (担）的含有率’曲線圖的縱軸是對應於置位電 阻。又’圖16是袠示耐熱温度對第2層ML2中的Ta含 有率的依存性的曲線圖，曲線圖的橫軸是對應於第2層 ML2的Ta (起）的含有率’曲線圖的縱軸是對應於耐熱 -41 - 200908328 温度。另外，圖15及圖1 6的曲線圖時，將第2層M L 2 的Cu (銅）與0(氧）的原子比（原子數比）固定於 25: 50，使第2層ML2中的Ta (钽）的含有率變化。 若圖15所示’若第2層ML2中的Ta (鉅）的含有率 過多，則應形成低電阻的置位電阻會形成過大，且如圖1 6 所示，若第2層M L 2中的T a (钽）的含有率過少，則耐 熱温度會變低。因此，最好將第2層ML2中的Ta (鉬） 的含有率（原子比）設成1 0原子％以上5 0原子％以下。 藉此，縮小置位電阻，而使作爲非揮發性的記憶元件的動 作能夠進行的同時，可提高耐熱温度（例如形成1 8 0 °C以 上）。第2層ML2中的Ta (钽）的含有率若比50原子％ 更多，則置位電阻會形成過高，另一方面，若比1 0原子％ 更少，則低電阻狀態（置位狀態）的耐熱性會不足，但若 將第2層ML2中的Ta (鉅）的含有率設成1〇原子％以上 50原子％以下，則該等的問題會被解消，可確實地進行作 爲非揮發性的記憶元件的動作。 圖17是表示置位電阻對第2層ML2中的Ο含有率的 依存性的曲線圖，曲線圖的橫軸是對應於第2層ML2的〇 (氧）的含有率，曲線圖的縱軸是對應於置位電阻。又， 圖18是表示第2層ML2的膜電阻對第2層ML2中的〇 含有率的依存性的曲線圖，曲線圖的橫軸是對應於第2層 M L 2的0 (氧）的含有率，曲線圖的縱軸是對應於第2層 ML2的膜電阻。另外，圖17及圖1 8的曲線圖時，將第2 層ML2的Cu (銅）與Ta (钽）的原子比（原子數比）固 -42- 200908328 定於25: 25，使第2層ML2中的〇(氧）的含有率變 化。 如圖1 7所示，若第2層ML2中的〇(氧）的含有率 過多’則置位電阻會形成過大，且如圖1 8所示，若第2 層ML2中的〇 (氧）的含有率過少，則第2層ML2的膜 電阻會形成過小。因此’最好將第2層M L 2中的〇 (氧） 的含有率（原子比）設成3 0原子％以上7 〇原子％以下。 藉此’可確保置位狀態與復位狀態的電阻差。第2層ML2 中的〇 (氧）的含有率若比7〇原子％更多，則置位會不夠 充分’另一方面，若比30原子％更少，則第2層ML2本 身會如電極那樣電阻變低，而復位變得困難，但若將第2 層ML2中的〇(氧）的含有率設成30原子％以上70原子 %以下，則該等的問題會被解消，可確實地進行作爲非揮 發性的記憶元件的動作。 因此，若考慮圖7〜圖1 8的組成依存性’則記憶層 ML的第1層ML1的期望組成是在含有銅（Cu)、鉅 (Ta)及硫磺（S)時，銅（Cu)的含有率爲20原子％以 上7 0原子％以下’鉅（T a )的含有率爲3原子％以上4 0 原子％以下，硫磺（S )的含有率爲20原子％以上60原子 %以下。又，記憶層ML的第2層ML2的期望組成是在含 有銅（Cu)、鉅（Ta)及氧（〇)時’銅（Cu)的含有率 爲5原子％以上50原子％以下’挺（Ta)的含有率爲1〇 原子％以上50原子％以下，氧（〇)的含有率爲原子％ 以上7 0原子％以下。此情況，可將構成記憶層M L的第1 -43- 200908328 層ML1的材料組成（第i層mL1的膜厚方向的平均組 成）以其次的組成式CuxTaYSz來表示，在此 〇·2 = Χ^〇·7’ 〇〇3$γ^〇4 ’ 且可將構成記
憶層ML的第2層ML2的材料的組成（第2層ML2的膜 厚方向的平均組成）以其次的組成式CUxTaY〇z來表示’ 在此 0.05各X各 〇.5，〇.lsYg〇5，〇3$Zg〇7。記億層 ML 的第1層ML!的期望組成，例如可爲Cuq 5TaQ μ。35，記 憶層ML的第2層ML2的期望組成，例如可爲 Cu〇.25Ta〇 25〇〇.5 0 如此的記憶層ML的第1層mli及第2層ML2的期 望組成範圍是對應於在上述圖5及圖6附上剖面線的組成 範圍者。 並且’在圖7〜圖18是將構成記憶層ML的第1層 ML1的材料設爲Cu_Ta_s系材料，將構成記憶層ML的第 2層ML2的材料設爲Cu-Ta-0系材料，但若根據本發明者 的檢討（實驗），可知，即使使用Cu以外的第1元素群 所屬的元素，使用Ta以外的第2元素群所屬的元素，使 用S以外的第3元素群所屬的元素，照樣可取得與圖7〜 圖1 8的組成依存性同樣的傾向。 因此，最好記億層ML的第1層ML 1是由使從第1元 素群（特別是Cu，Ag爲佳）選擇的至少1種類的元素含 有20原子。/。以上70原子％以下，使從第2元素群（特別 是Ta，V，Nb，Cr爲佳）選擇的至少1種類的元素含有3 原子％以上40原子％以下，使從第3兀素群（特別是S爲 -44 - 200908328 佳）選擇的至少1種類的元素含有20原子％以上原子 %以下之材料所構成。又’最好記憶層M L的第2層M L 2 是由使從第1元素群（特別是Cu，Ag爲佳）選擇的至少 1種類的元素含有5原子％以上5 0原子％以下’使從第2 元素群（特別是Ta ’ V，Nb ’ Cr )選擇的至少1種類的元 素含有10原子％以上50原子％以下’使〇 (氧）含有30 原子％以上7 0原子％以下之材料所構成。 另外，雖是針對第1層M L1及第2層M L 2的較佳組 成來進行説明’但此組成是對應於在半導體裝置的製造 後、在記憶層ML施加初期化電壓而形成導電通路CDP後 (復位電壓或置位電壓的施加前）的狀態之組成。亦可藉 由記憶層ML (後述的記憶層52 )的成膜後的製程之昇温 等來產生與其他層的相互擴散，而達成第1層ML1及第2 層M L2的上述較佳組成。這有關在以下的實施形態所説 明的組成也是同樣的。 在將記憶層ML的第1層ML1及第2層ML2設成如 此的組成下，能夠使資訊的記憶可能的半導體裝置的性能 提升。並且’可用低消耗電力來實現具備安定的資料重寫 特性的半導體裝置。而且，在低電壓、低消耗電力下，多 數次的重寫可能。 又’如上述般，第1層ML 1及第2層ML2的上述較 佳組成中，作爲第1層ML1及第2層ML2所含有的第1 元素群的元素（α元素）是Cu (銅），Ag (銀）較爲理 想，作爲第1層ML1及第2層ML2所含有的第2元素群 -45- 200908328 的元素（β元素）是Ta (鉅），V (釩），Nb (鈮），（：r (鉻）較爲理想’作爲第1層ML 1所含有的第3元素群 的元素（γ元素）是S (硫磺）較爲理想。 又，第1層ML1與第2層ML2的其中一方的層中， 當α元素（屬於第1元素群的元素）或β元素（屬於第2 元素群的元素）的一方含有率實質爲零時，雖低電阻的導 電通路C DP的安定性不足，但依用途，例如即使低性能 但被要求低價格的用途時使用可能。上述所謂低性能是例 如有關重寫可能次數或資料保存壽命爲低性能時。 又’根據本發明者的檢討（實驗）可知，若第1層 ML1的厚度tl或第2層ML2的厚度t2過薄，則記憶元件 RM的重寫可能次數會降低，若第1層ML 1的厚度tl或 弟2層ML2的厚度t2過厚，則置位電壓會變大。因此， 第1層ML1的厚度tl是10〜1 〇〇nm的範圍内較佳，特別 是15〜60nm爲理想。又，第2層ML2的厚度tl是10〜 1 OOnm的範圍内較佳，特別是1 5〜60nm爲理想。藉此， 可提升記憶元件RM的重寫可能次數，且抑止置位電壓的 増大。 其次’一邊參照圖1 9的電路圖一邊説明本實施形態 的半導體裝置的記憶體陣列（記憶格陣列）的構成例。圖 1 9是表示本實施形態的半導體裝置的記憶體陣列（記憶格 陣列）及其周邊部的構成例的電路圖。又，圖20是表示 對應於圖1 9的陣列構成（電路）的平面佈局（平面圖） 的平面圖。 -46- 200908328 在圖19及圖20中，爲了防止圖面或説明繁雜，而使 通常含多數的字元線及位元線簡略化，顯示4條的字元線 WL 1〜WL4及4條的位元線Bl 1〜BL4，停留於顯示陣列 的一部份。又’圖丨9及圖2 0所示的記憶體陣列的構造， 可知爲NOR型’因爲可高速進行讀出，所以適用於系統 程式的儲存’例如作爲單體記憶體晶片、或微電腦等的邏 輯LSI混載用。 在圖 19 中，記憶格 MC11，MC12，MC13，MC14 是 被電性連接至字元線W L 1。同樣，記憶格M C 2 1〜M C 2 4， MC3 1〜MC3 4，MC4 1〜MC44是分別被電性連接至字元線 WL2，WL3，WL4。並且，記憶格 MC11，MC21，MC31， MC41是被電性連接至位元線BL1。同様，記憶格MC12〜 MC42，MC13〜MC43，MC14〜MC44是分別被電性連接至 位元線 B L 2，B L 3，B L 4。而且，以下，有時也將構成各 記憶格MC 1 1〜MC44的記憶格稱爲記憶格MC。又，以 下，有時也將構成各字元線WL 1〜WL4的字元線稱爲字元 線WL。又，以下，有時也將構成位元線BL 1〜BL4的位 元線稱爲位元線BL。 各記憶格MC 1 1〜MC44是由1個的記憶格電晶體 (MISFET ) QM (由 MISFET ( Metal Insulator Semiconductor Field Effect Transistor)所構成）、及串 連的1個的記億元件RM所形成。有關記億元件RM的構 成，因爲已述，所以在此其説明省略。各字元線（WL 1〜 WL4 )是被電性連接至構成各記憶格（MC 1 1〜MC44 )的 -47- 200908328 記憶格電晶體QM的閘極電極。各位元線（B L 1〜BL4 ) 是被電性連接至構成各記億格（M C 1 1〜M C 4 4 )的記憶元 件（記憶元件）RM。並且，與連接至各記億格電晶體QΜ 的記憶元件RM的側相異的側的一端是被電性連接至源極 線SL。 驅動字元線WL1〜WL4的是分別爲字元驅動器WD1 〜WD4。到底要選擇哪個字元驅動器 WD1〜WD4是以來 自 X位址解碼器（行（row)解碼器）XDEC的信號所決 定。在此，符號VPL是往各字元驅動器WD1〜WD4的電 源供給線，Vdd是電源電壓，VGL是各字元驅動器WD 1〜 W D 4的電位拔出線。另外，在此是電位拔出線V G L·被固 定於接地電壓（接地電位）。 各位元線BL1〜BL4的一端是分別經由MISFET所構 成的選擇電晶體QD1〜QD4來連接至感測放大器（sense amplifier ) SA。各選擇電晶體QD1〜QD4是按照位址輸 入，經由Y位址解碼器（位元解碼器、列（column )解碼 器）YDEC1或YDEC2來選擇。就本實施形態而言，選擇 電晶體QD1，QD2是在Y位址解碼器YDEC1被選擇，選 擇電晶體QD3，QD4是在γ位址解碼器YDEC2被選擇。 感測放大器SA是在於檢測及放大從記憶格（MC 1 1〜 MC44 )經由選擇電晶體QD 1〜QD4來讀出的信號。另 外，雖未圖示，但在各選擇電晶體QD1〜QD4，除了感測 放大器SA以外還連接有供給讀出用或寫入用的電壓或電 流之電路。 -48- 200908328 在圖2 0中，符號F L是活性區域，Μ1是第1層配線 (對應於後述的配線3 7 ) ，Μ 2是第2層配線（對應於後 述的配線72) ，FG是作爲形成於砂基板上的MISFET的 閘極使用的閘極電極層（對應於構成後述的聞極電極 16a，16b，16c等的導體膜圖案）。又，符號FCT是連結 活性區域F L上面與第1層配線Μ1下面的接觸孔（對應 於後述的接觸孔32 ) ，SCT是連結第1層配線M1上面與 記憶元件RM下面的接觸孔（對應於後述的貫通孔42 )， TCT是連結第1層配線Ml上面與第2層配線M2下面的 接觸孔（對應於後述的貫通孔6 5 )。 記憶元件RM是在電性連接至同一位元線（BL )的記 憶格（M C )間，經由接觸孔T C Τ來拉拔至第2層配線 M2。此第2層配線M2會作爲各位元線（BL)使用。字元 線WL 1〜WL4是在閘極電極層FG形成。閘極電極層FG 是使用多晶矽與矽化物（矽與高融點金屬的合金）的積層 等。又，例如，構成記憶格MC1 1的記憶格電晶體QM1 與構成記憶格MC2 1的記憶格電晶體QM2是共有源極區 域，此源極區域是經由接觸孔FCT來連接至由第1層配線 Ml所構成的源極線SL。如圖20所示，構成其他記憶格 的記憶格電晶體Q Μ亦仿效此。 位元線BL 1〜BL4是被連接至配置於記億格陣列外周 的選擇電晶體QD 1〜QD4的源極側。選擇電晶體QD 1與 QD2的汲極區域、及選擇電晶體QD3與QD4的汲極區域 是共通。該等的選擇電晶體QD1〜QD4亦具有接受來自Υ -49- 200908328 位址解碼器YDEC1或YDEC2的信號’而選 線之作用。另外’選擇電晶體QD1〜QD4在 例如爲η通道型。 其次，更詳細說明有關本實施形態的半 造。 圖21是本實施形態的半導體裝置的要 圖2 1中顯示記憶格區域1 〇 Α的剖面（要部 電路區域（邏輯電路區域）1 〇 B的剖面（要 記憶格區域1 〇 A中，含上述記憶格電晶體 MC會被配置成陣列狀，其一部份的剖面圖f (剖面圖）。在周邊電路區域1 〇 B中，例 1 9及圖20所示的感測放大器S A等的各種 路、或邏輯電路及記憶體混在的半導體裝置 有複數的各種邏輯電路等，其一部份的剖面 21。另外，在圖21中，爲了使理解簡單化 區域10A的剖面與周邊電路區域10B鄰接顯 區域10A與周邊電路區域10B的位置關係 更。 如圖21所示，在例如由p型的單結晶 半導體基板（半導體晶圓）Π的主面形成有 1 2，在以該元件分離區域1 2所分離的活性區 型阱13a，13b及η型阱14。其中，p型阱 於記憶格區域〗〇Α，ρ型阱13b及η型阱14 邊電路區域10Β。 擇指定的位元 本實施形態是 導體裝置的構 部剖面圖。在 剖面）與周邊 部剖面）。在 QM的記憶格 I顯示於圖21 如在含上述圖 記憶體周邊電 時，加上配置 圖爲顯示於圖 ，而將記憶格 示，但記憶格 可因應所需變 矽等所構成的 元件分離區域 域中形成有Ρ 1 3 a是被形成 是被形成於周 -50- 200908328 在記憶格區域〗〇A的p型阱13a上形成有由η通道型 的ΜIS F Ε Τ所構成的記憶格電晶體Q Μ (在此是記憶格電 晶體QM1，QM2)。在周邊電路區域10Β的Ρ型阱13b上 形成有由η通道型的MISFET所構成的MIS電晶體QN， 在周邊電路區域10B的η型阱14上形成有由p通道型的 MIFET所構成的MIS電晶體QP。另外，在本案中有時亦 將ΜIS F Ε T稱爲ΜI S電晶體。 記憶格區域1 〇Α的記憶格電晶體QM 1，QM2是記憶 格區域10A的記憶格選擇用的MISFET。記憶格電晶體 QM1，QM2是在p型阱13a的上部互相離間形成，分別具 有p型阱13a的表面的閘極絕緣膜15a、及閘極絕緣膜 l5a上的閘極電極16a。在閘極電極16a的側壁上形成有 由氧化矽' 氮化矽膜或該等的積層膜等所構成的側壁（側 壁間隔物）1 8 a。在P型阱1 3 a内形成有作爲記憶格電晶 體QM1的汲極區域之半導體區域（n型雜質擴散層）20 及作爲記憶格電晶體QM2的汲極區域之半導體區域（η型 雜質擴散層）2 1、及作爲記憶格電晶體Q Μ1，Q Μ 2的源 極區域之半導體區域（η型雜質擴散層）22。 各半導體區域20，21，22是具有LDD ( Lightly Doped Drain)構造’藉由η·型半導體區域i7a、及雜質濃 度比η·型半導體區域17a更高的n +型半導體區域i9a來形 成。ιΓ型半導體區域17a是被形成於側壁i8a之下的p型 阱13a’ n +型半導體區域19a是被形成於閘極電極16&及 側壁18a的外側的P型阱13a，n +型半導體區域19a是被 -51 - 200908328 形成於僅ιΓ型半導體區域1 7a的部份離開通道區域 的P型阱13a。半導體區域22是被形成於同一元件 域的相鄰的記憶格電晶體QM1，QM2所共有，形 的源極區域。另外，在本實施形態中是說明> MISFETQM1 > QM2的源極區域設爲共通時，但亦 他的形態，例如將汲極區域設爲共通，此時，半導 22爲形成汲極區域，半導體區域 20，21爲形成 域。 形成於周邊電路區域1 0 B的ΜI S電晶體Q N亦 記憶格電晶體Q Μ 1，Q Μ 2大致同様的構成。亦即， 晶體QN是具有：ρ型阱13 b的表面的閘極絕緣膜 及閘極絕緣膜1 5 b上的閘極電極1 6 b，在閘極電極 側壁上形成有由氧化矽等所構成的側壁（側壁間 18b。在側壁18b之下的ρ型阱13b内形成有η·型 區域17b，在η·型半導體區域17b的外側形成有雜 比ιΓ型半導體區域1 7b更高的n +型半導體區域1 9b n_型半導體區域17b及n +型半導體區域19b來形 MIS電晶體QN的LDD構造之源極.汲極區域（半 域）。 形成於周邊電路區域10B的MIS電晶體QP是 型阱1 4的表面的閘極絕緣膜1 5 c、及閘極絕緣膜1 ί 閘極電極1 6 c，在閘極電極1 6 c的側壁上形成有由 等所構成的側壁（側壁間隔物）1 8 c。在側壁1 8 c之 型阱14内形成有ρ·型半導體區域1 7c ’在型半 的位置 活性區 成共通 每關將 可爲其 體區域 源極區 具有和 MIS電 15b、 16b的 隔物） 半導體 質濃度 。藉由 成具有 導體區 具有η ;c上的 氧化砂 下的η 導體區 -52- 200908328 域17c的外側形成有雜質濃比p-型半導體區域17c更高的 P +型半導體區域19c。藉由ρ·型半導體區域17c及p +型半 導體區域19c來形成具有MIS電晶體QP的LDD構造之源 極•汲極區域（半導體區域）。 在閘極電極16a，16b，16c、n +型半導體區域19a， 19b及p +型半導體區域19c的表面分別形成有金屬矽化物 層（例如鈷矽化物（CoSi2 )層）25。藉此，可使n +型半 導體區域1 9a，1 9b及p +型半導體區域1 9c等的擴散電阻 及接觸電阻低電阻化。 在半導體基板11上，以能夠覆蓋閘極電極16a， 1 6b、1 6c的方式形成有絕緣膜（層間絕緣膜）3 1。絕緣膜 3 1是例如由氧化矽膜等所構成，絶縁膜31的上面是以在 記憶格區域1 〇A及周邊電路區域1 〇B其高度能夠大致成一 致之方式形成平坦。 在絕緣膜3 1中形成有接觸孔（開口部、連接孔、貫 通孔）3 2 ’在接觸孔3 2内形成有插銷（接觸電極）3 3。 插銷3 3是由導電性壁壘膜3 3 a及主導體膜3 3 b所構成， 上述導電性壁壘膜3 3 a是由形成於接觸孔3 2的底部及側 壁上的鈦膜、氮化鈦膜或該等的積層膜等所構成，上述主 導體膜3 3 b是以能夠在導電性壁壘膜3 3 a上塡埋接觸孔3 2 内的方式形成。主導體膜3 3 b是由鎢（W )膜等所構成。 接觸孔32及插銷33是形成於n +型半導體區域19a，19b 及p +型半導體區域19c上、或閘極電極16a，16b，16c上 (未圖不）。 -53- 200908328 在埋入有插銷3 3的絕緣膜3 1上，形成有例如由氧化 矽膜等所構成的絕緣膜3 4，在形成於絕緣膜3 4的配線溝 (開口部）内形成有作爲第1層配線的配線3 7 (對應於上 述配線Μ 1者）。配線3 7是藉由導電性壁壘膜3 6 a及主導 體膜3 6 b所形成，上述導電性壁壘膜3 6 a是由形成於配線 溝的底部及側壁上的鈦膜、氮化鈦膜或該等的積層膜等所 構成，上述主導體膜36b是由以能夠在導電性壁壘膜36a 上埋入配線溝内的方式形成的鎢膜等所構成。配線37是 經由插銷33來與n+型半導體區域19a，19b、p +型半導體 區域1 9 c或閘極電極1 6 a，1 6 b，1 6 c等電性連接。在記憶 格區域1 0 A中，藉由經插銷3 3來連接至記憶格電晶體 QM1，QM2的源極用的半導體區域22 ( n+型半導體區域 19a)之配線37來形成源極配線37b (對應於上述源極配 線SL者）。 在埋入配線3 7的絕緣膜3 4上，形成有例如由氧化矽 膜等所構成的絕緣膜（層間絕緣膜）4 1。在記憶格區域 1 〇 A中，於絕緣膜41中形成有通孔（開口部、孔、連接 孔、貫通孔）42，在貫通孔42内形成有插銷（接觸電 極、下部電極）43。插銷43是由導電性壁壘膜43a及主 導體膜43b所構成，上述導電性壁壘膜43a是由形成於通 孔42的底部及側壁上的鈦膜、氮化鈦膜或該等的積層膜 等所構成，上述主導體膜43b是以能夠在導電性壁壘膜 43a上埋入貫通孔42内的方式形成。主導體膜43b是由鎢 (W )膜等所構成。因此，插銷4 3是被形成（埋入）於 -54- 200908328 層間絕緣膜的絕緣膜41的開口部（貫通孔42)内的導電 體部。此插銷4 3是被連接至記憶元件rm，具有作爲其下 部電極BE的機能。貫通孔42及插銷43(下部電極BE) 是被形成於配線3 7中，經由插銷3 3來連接至記憶格區域 1 〇 A的記憶格電晶體QM 1，QM2的汲極用的半導體區域 20 ’ 21 ( n+型半導體區域19a )的配線（導體部）3 7a 上，與該配線37a電性連接。 在記憶格區域1 〇A中’在埋入插銷43的絕緣膜41 上，形成有由薄的剝落防止膜（界面層）5 1、剝落防止膜 5 1上的記憶層（記錄層 '記錄材料膜）5 2、及記憶層5 2 上的上部電極膜（上部電極）53所構成的記憶元件RM。 亦即，記憶元件RM是藉由剝落防止膜5 1、記憶層5 2及 上部電極膜5 3所構成的積層圖案來形成。另外，在剝落 防止膜51、記憶層52及上部電極膜53更可將配合作爲下 部電極BE的插銷43者視爲記憶元件RM。另外，插銷43 是對應於上述下部電極BEb，剝落防止膜5 1是對應於上 述剝落防止膜PE ’記憶層52是對應於上述記憶層ML， 上部電極膜53是對應於上述上部電極TE者。 剝落防止膜51是介於埋入插銷43的絕緣膜41與記 憶層52之間，具有可使兩者的密著性（接著性）提升， 防止記憶層52剝落之機能。剝落防止膜5 1是例如由氧化 鉻（例如Cr203 )或氧化鉅（例如Ta20 5 )等所構成，其 膜厚是例如可爲0.5〜5nm程度。另位，剝落防止膜51是 形成較佳，依情況亦可省略其形成。在省略剝落防止膜5 1 -55- 200908328 的形成時’在埋入插銷43的絕緣膜4 1上直接地形成記億 層52。 並且，即使在插銷43 (下部電極BE )的上面與記憶 層ML的下面之間介在剝落防止膜5 1 (剝落防止膜 PF ) ’只要薄薄地形成剝落防止膜5 1 ( PF )，剝落防止 膜51 (PE)在面内不會被完全連續性形成，且即使隧道 效應’電流也可流動，因此即使例如剝落防止膜 51 (PE )介在，電壓施加時等還是可電性連接插銷43 (下 部電極BE )與記憶層ML (的第2層ML2 )。而且，在本 案中，所謂接觸，並非僅直接接觸時，亦包含夾著電流流 動程度薄薄的絕緣物、半導體等的層或區域來接觸時。 記憶層52是藉由第1層52a與第1層52a上的第2 層5 2b的積層膜所構成，第1層52a是對應於上述第1層 ML1者，第2層52b是對應於上述第1層ML1者。由第1 層52a及第2層52b的積層膜所形成的記憶層52的構成 是與已詳述過的上述第1層ML 1及第2層ML2的積層膜 所形成的記憶層ML的構成同樣，所以在此省略其説明。 上部電極膜53是由金屬膜那樣的導電體膜所構成， 例如可藉由鎢（W )膜或鎢合金膜等所形成，其膜厚是例 如可爲50〜200 nm程度。上部電極膜53是具有可低減後 述的插銷64與記億層52的接觸電阻，或隨著插銷64的 貫通孔形成後，在形成導電性壁壘膜67a時，可防止記億 層52昇華之機能。 記憶元件RM的下部（剝落防止膜5 1的下面）是與 -56- 200908328 插銷43電性連接，經由插銷43、配線37a及插銷33來電 性連接至記憶格區域1 0 A的記憶格電晶體Q Μ 1，Q Μ 2的 汲極區域20，21 (η +型半導體區域19a)。因此，插銷43 是與記憶層52的下面側電性連接。 另外，插銷43 (下部電極BE)與上部電極膜53 (上 部電極TE )之間的電流路徑是插銷4 3 (下部電極B E )的 上方區域的記憶層52 (記憶層ML )，離開插銷43 (下部 電極B E )的位置的記憶層5 2 (記憶層M L )是幾乎不具作 爲電流路徑的機能。因此，即使將記憶層5 2 (記憶層 ML)及上部電極膜53 (上部電極ΤΕ)的積層圖案設成通 過複數個插銷43 (下部電極BE )上那樣的條紋圖案，還 是可藉由各插銷43 (下部電極BE)的上方區域的記憶層 52 (記憶層ML )及上部電極膜53 (上部電極TE )在每個 插銷43 (下部電極BE )形成記憶元件RM。亦可在每個 插銷43 (下部電極BE )分割記憶層52 (記憶層ML )及 上部電極膜5 3 (上部電極TE )的積層圖案，而使記憶元 件RM成爲獨立的圖案。 並且，在絕緣膜41上，以能夠覆蓋記憶元件RM的 方式，形成絕緣膜61及絕緣膜6 1上的絕緣膜（層間絕緣 膜）62。亦即，包含上部電極膜53的上面上及記憶層52 等的側壁上來形成絕緣膜6 1，在該絕緣膜6 1上形成作爲 層間絶縁膜的絕緣膜62。絕緣膜61的膜厚是比絕緣膜62 的膜厚（例如數百nm )更薄，例如可爲5〜20nm程度。 絕緣膜6 1是例如由氮化矽膜所構成，絕緣膜62是例如由 -57- 200908328 氧化矽膜所構成。絕緣膜62的上面是以在記憶格區域 10A及邏輯電路區域10B其高度能夠大槪一致的方式形成 平坦。 在記憶格區域1 0 A中’於絕緣膜6 1，62中形成有貫 通孔（開口部、連接孔、貫通孔）6 3，在貫通孔6 3的底 部，記憶元件RM的上部電極膜5 3的至少一部份會露 出，在該貫通孔63内形成有插銷（接觸電極）64。插銷 64是由導電性壁壘膜67a及主導體膜67b所構成，上述導 電性壁壘膜6 7 a是由形成於貫通孔6 3的底部及側壁上的 鈦膜 '氮化鈦膜或該等的積層膜等所構成，上述主導體膜 67b是以能夠在導電性壁壘膜67a上埋入貫通孔63内的方 式形成。主導體膜67b是由鎢（W)膜等所構成。主導體 膜67b可取代鎢膜，而使用鋁膜等。貫通孔63及插銷64 是被形成於記億元件RM的上部，插銷64是與記憶元件 RM的上部電極膜53電性連接。因此，插銷64是被形成 (埋入）於層間絕緣膜的絕緣膜62的開口部（貫通孔 63)内，與上部電極膜53電性連接的導電體部（導體 部）。 在周邊電路區域10B中，於絕緣膜41，61’ 62中形 成有貫通孔（開口部、連接孔、貫通孔）6 5，在貫通孔6 5 的底部，配線3 7的上面會露出。在貫通孔6 5内形成有插 銷（接觸電極）66。插銷66是由導電性壁壘膜67a及主 導體膜67b所構成，上述導電性壁壘膜67a是由形成於貫 通孔6 5的底部及側壁上的鈦膜、氮化鈦膜或該等的積層 -58- 200908328 膜等所構成，上述主導體膜67b是以能夠在導電性壁壘膜 67a上埋入通孔65内的方式形成的鎢膜等。貫通孔65及 插銷6 6是與配線3 7電性連接。 在埋入插銷64，66的絕緣膜62上形成有作爲第2層 配線的配線（第2配線層）72。配線72是由導電性壁壘 膜71a及導電性壁壘膜71a上的主導體膜71b所構成’上 述導電性壁壘膜7 1 a是例如由鈦膜、氮化鈦膜或該等的積 層膜等所構成。主導體膜71b是由鋁（A1)膜或鋁合金膜 等所構成。亦可在鋁合金膜等的主導體膜71b上更形成與 導電性壁壘膜7 1 a同様的導電性壁壘膜來構成配線72。 在記憶格區域10A中，配線72中的配線（位元線） 72a是位元線BL，經由插銷64來電性連接至記億元件RM 的上部電極膜5 3。因此，構成記憶格區域1 〇 A的位元線 BL的配線72a是經由插銷64、記憶元件RM、插銷43、 配線3 7 a及插銷3 3來電性連接至記憶格區域1 〇 A的記憶 格電晶體QM1 ’ QM2的汲極區域20，2 1 ( n +型半導體區 域 1 9 a )。 在周邊電路區域1 〇 B中，配線7 2是經由插銷6 6來與 配線3 7電性連接，更經由插銷3 3來與ΜIS電晶體QN的 η +型半導體區域19b或MIS電晶體QP的ρ +型半導體區域 1 9 c電性連接。 在絕緣膜62上，以能夠覆蓋配線72的方式，形成有 作爲層間絕緣膜的絕緣膜（未圖示），更形成有上層的配 線層（第3層配線以後的配線）等，但在此圖示及其説明 -59- 200908328 省略。 如此，在半導體基板11形成包含記憶格區域1 〇 A 記憶元件及周邊電路區域10B的MISFET之半導體積體 路，而構成本實施形態的半導體裝置。 就上述那樣的構成而言’是藉由記憶元件RM、及 接於彼之記憶格電晶體QM1 ’ QM2來構成記憶體的記 格（對應於上述記憶格MC者）。記憶格電晶體QM1 QM2的閘極電極1 6a是電性連接至字元線WL (對應於 述圖19的字元線 WL1〜WL4 )。記憶元件RM的一 (在此是上部電極膜53的上面）是經由插銷64來電性 接至由配線72 ( 72a )所構成的位元線BL (對應於上述 1 9的位元線B L 1〜B L4 )。記憶元件RM的另一端（在 是記憶層5 2的下面側、亦即界面層5 1 )是經由插銷 (亦即下部電極BE )、配線3 7a及插銷3 3來電性連接 記憶格電晶體 Q Μ 1，Q Μ 2的汲極用的半導體區域2 0 21。然後，記憶格電晶體QM 1，QM2的源極用的半導 區域2 2是經由插銷3 3來電性連接至源極配線3 7 b (對 於上述圖1 9的源極線S L )。 另外，就本實施形態而言，是使用η通道型 MISFET來作爲記憶體的記億格電晶體QM1，QM2 (記 格選擇用電晶體），但其他的形態，亦可取代η通道型 MISFET，使用其他的場效型電晶體，例如使用ρ通道 的MIS電晶體等，作爲記憶格電晶體QM1，QM2。但’ 憶體的記憶格電晶體QM 1，QM2，由高集成化的觀點 的 電 連 憶 ， 上 端 連 圖 此 4 3 至 體 應 的 憶 的 型 記 來 -60- 200908328 看，最好是使用MISFET ’相較於p通道型的MISFET，在 開啓狀態下的通道電阻小的n通道型的MISFET更合適。 又，本實施形態是將記憶元件RM經由插銷43、配線 3 7 ( 3 7a )及插銷3 3來電性連接至記憶格區域1 0 A的記憶 格電晶體QM 1 ’ QM 2的汲極（半導體區域1 〇，11 ) ’但 其他的形態’亦可將記憶元件RM經由插銷43、配線37 (3 7a)及插銷33來電性連接至記憶格區域10A的記憶格 電晶體QM1，QM2的源極。亦即，只要將記憶元件RM經 由插銷43、配線3 7 ( 3 7a)及插銷33來電性連接至記憶 格區域1 〇 A的記憶格電晶體Q Μ 1，Q Μ 2的源極或汲極的 一方即可。但，若考量作爲非揮發性記憶體的機能，則比 起源極，將記憶格區域1 〇 Α的記憶格電晶體QM 1，QM2 的汲極經由插銷3 3、配線3 7 ( 3 7 a )及插銷4 3來電性連 接至記憶元件RM更佳。 其次，參照圖面來説明有關本實施形態的半導體裝置 的製造工程。圖22〜圖3 1是本實施形態的半導體裝置的 製造工程中的要部剖面圖，顯示對應於上述圖2 1的區 域。另外，爲了使理解簡單化，而在圖26〜圖31中，對 應於圖25的絕緣膜31及更下的構造的部份是省略圖示。 首先，如圖22 .所示，準備一例如由p型的單結晶矽 等所構成的半導體基板（半導體晶圓）1 1。然後，在半導 體基板 11 的主面，例如藉由 STI ( Shallow Trench I s ο 1 at i ο η )法或 L O C O S ( L o c a 1 O x i d i z a t i ο η o f S i 1 i c ο η ) 法等來形成由絕緣體所構成的元件分離區域〗2。藉由形成 -61 - 200908328 元件分離區域12’在半導體基板n的主面是形成有藉由 元件分離區域1 2來規定周圍的活性區域。 其次’在半導體基板11的主面形成p型阱！3a，13b 極η型讲14。其中’ p型阱丨3 a是被形成於記憶格區域 ΙΟΑ’ρ型阱13b及n型阱14是被形成於周邊電路區域 1 0Β。例如可藉由在半導體基板η的一部份離子注入ρ型 的雜質（例如硼（Β))等來形成ρ型阱13a，13b，藉由 在半導體基板11的其他的一部份離子注入η型的雜質 (例如磷（Ρ )或砷（A s ))等來形成η型阱14。 其次’例如使用熱氧化法等，在半導體基板1 1的ρ 型阱13a’ 13b及η型阱14的表面形成由薄的氧化矽膜等 所構成的閘極絕緣膜用的絕緣膜1 5。絕緣膜1 5亦可使用 氧氮化矽膜等。絕緣膜1 5的膜厚是例如爲1 . 5〜1 Onm程 度。 其次，在P型阱1 3 a，1 3 b及η型阱1 4的絕緣膜1 5 上形成閘極電極16a，16b，16c。例如，在包含絕緣膜I5 上的半導體基板1 1的主面的全面上形成低電阻的多結晶 矽膜來作爲導電體膜，利用光阻劑法及乾蝕刻法等來使該 多結晶矽膜圖案化，藉此可形成由被圖案化的多結晶矽膜 (導電體膜）所構成的閘極電極16a，16b，16c。殘留於 閘極電極1 6a之下的絕緣膜1 5是形成閘極絕緣膜1 5a，殘 留於閘極電極1 6b之下的絕緣膜1 5是形成閘極絕緣膜 1 5 b，殘留於閘極電極1 6 c之下的絕緣膜1 5是形成閘極絕 緣膜1 5c。另外，在成膜時或成膜後藉由摻雜雜質，閘極 -62- 200908328 電極16a，16b是藉由被導入η型雜質的多結晶矽膜（摻 雜多晶矽膜）所形成，閘極電極1 6c是藉由被導入ρ型雜 質的多結晶矽膜（摻雜多晶矽膜）所形成。 其次，藉由離子注入磷（P)或砷（As)等的η型雜 質，在ρ型阱1 3a的閘極電極1 6a的兩側區域形成η_型半 導體區域17a，在ρ型阱13b的閘極電極16b的兩側區域 形成rT型半導體區域17b。並且，藉由離子注入硼（B ) 等的ρ型雜質，在η型阱14的閘極電極16 c的兩側區域 形成Ρ_型半導體區域17c。 其次，在閘極電極1 6 a，1 6 b，1 6 c的側壁上形成側壁 18a，18b、18c。側壁 18a，18b、18c是例如可在半導體 基板11上堆積由氧化矽膜、氮化矽膜或該等的積層膜所 構成的絕緣膜，藉由異方性蝕刻該絕緣膜來形成。 其次，藉由離子注入磷（P)或砷（As)等的η型雜 質，在Ρ型阱1 3 a的閘極電極1 6 a及側壁1 8 a兩側的區域 形成n +型半導體區域19a’在ρ型阱13b的閘極電極16b 及側壁1 8 b兩側的區域形成n +型半導體區域1 9b。又，藉 由離子注入硼（B)等的ρ型雜質，在n型阱14的閘極電 極16c及側壁18c兩側的區域形成ρ +型半導體區域i9c。 在離子注入後’亦可進行導入後的雜質活化用的退火處理 (熱處理）。 藉此’具有作爲記憶格區域1 〇 A的記憶格電晶體 QM1 ’ QM2的汲極區域機能的η型半導體區域20, 21及 具有作爲共通的源極區域機能的η型半導體區域22是分 -63- 200908328 別藉由n +型半導體區域19a及n_型半導體區域17a所形 成。然後，具有作爲周邊電路區域10B的MIS電晶體QN 的汲極區域機能的η型半導體區域及具有作爲源極區域機 能的η型半導體區域是分別藉由η +型半導體區域19b及 型半導體區域17b所形成，具有作爲MIS電晶體QP的汲 極區域機能的P型半導體區域及具有作爲源極區域機能的 p型半導體區域是分別藉由p +型半導體區域19c及Ρ·型半 導體區域17c所形成。 其次，使閘極電極16a，16b，16c、n+型半導體區域 19a，19b及p +型半導體區域19c的表面露出，例如堆積 鈷（Co )膜之類的金屬膜而進行熱處理，藉此在閘極電極 16a，16b，16c、n+型半導體區域19a，19b及p +型半導體 區域1 9 c的表面分別形成金屬矽化物層2 5。然後，除去未 反應的鈷膜（金屬膜）。
如此取得圖22的構造。藉由到此的工程，在記憶格 區域10A形成由η通道型的MIS FET所構成的記憶格電晶 體QM1，QM2，在周邊電路區域10B形成由η通道型的 MISFET所構成的MIS電晶體QN及由ρ通道型的MISFET 所構成的MIS電晶體QP。因此，記憶格區域10A的記憶 格電晶體QM1，QM2及周邊電路區域10B的MIS電晶體 QN，QP可使用同製造工程來形成。 又，亦可取代上述那樣的電晶體（記憶格電晶體 QM1 - QM2)，而在矩陣（記億格的矩陣）的各交點形成 二極體。在將二極體設爲選擇元件（用以選擇記憶格的元 -64- 200908328 件）時，最好是可使記憶元件RM在一方向的電壓下形成 ON (低電阻狀態），或OFF (高電阻狀態）。二極體可在 形成薄膜矽後，進行退火而形成。 其次，如圖2 3所示，在半導體基板11上以能夠覆蓋 閘極電極16a，16b，16c的方式形成絕緣膜（層間絕緣 膜）3 1。絕緣膜3 1是例如由氧化矽膜等所構成。亦可藉 由複數的絕緣膜的積層膜來形成絕緣膜31。在絶縁膜31 的形成後，因應所需，進行CMP處理等，使絕緣膜3 1的 上面平坦化。藉此，在記憶格區域1 〇 A及周邊電路區域 10B，絕緣膜31的上面的高度會大槪一致。 其次，以利用微影（Photolithography)法在絕緣膜 31上形成的光阻劑圖案（未圖示）作爲蝕刻光罩，藉由乾 蝕刻絕緣膜3 1在絕緣膜3 1形成接觸孔3 2。在接觸孔3 2 的底部，半導體基板1 1的主面的一部份，例如η+型半導 體區域19a’ 19b及ρ +型半導體區域19c (的表面上的金 屬政化物層2 5 )的一部份或閘極電極1 6 a，1 6 b，1 6 c (的 表面上的金屬矽化物層2 5 )的一部份等會露出。 其次’在接觸孔3 2内形成插銷3 3。此時，例如在包 含接觸孔32的内部的絕緣膜31上藉由濺鍍法等來形成導 電性壁壘膜3 3 a後，藉由CVD法等以能夠在導電性壁壘 膜3 3 a上塡埋接觸孔3 2的方式來形成由鎢（w )膜等所構 成的主導體33b。藉由CMP法或回蝕法等來除去絕緣膜 31上不要的主導體膜33b及導電性壁壘膜33a。藉此，可 形成由殘留於接觸孔3 2内埋入的主導體膜3 3 b及導電性 -65- 200908328 壁壘膜3 3 a所構成的插銷3 3。 其次’如圖2 4所示’在埋入插銷3 3的絕緣辟 形成絕緣膜34。然後，以利用微影法在絕緣膜34 的光阻劑圖案（未圖示）作爲蝕刻光罩，藉由乾蝕 膜3 4 ’在絕緣膜3 4中形成配線溝（開口部）3 5。： 的上面會在配線溝3 5的底部露出。另外，在配線釋 中’露出形成於記憶格區域1 〇 A的記憶格電晶體 QM2的汲極區域（半導體區域2〇，21 )上的插銷' 線溝3 5 ’亦即開口部3 5 a並非溝狀的圖案，可成爲 露出的插銷33的平面尺寸更大的尺寸的孔（連接 的圖案。並且，在本實施形態是將開口部3 5 a與其 線溝3 5同時形成，但亦可各別使用開口部3 5 a形 光阻劑圖案及其他配線溝3 5形成用的光阻劑圖案 同的工程來形成開口部3 5 a及其他的配線溝3 5。 其次’在配線溝3 5内形成配線（第1層配線 此時’例如在包含配線溝3 5的内部（底部及側壁 絕緣膜3 4上藉由濺鍍法等來形成導電性壁壘膜3 ^ 藉由CVD法等以能夠在導電性壁壘膜36a上塡埋 35的方式來形成由鎢（W)膜等所構成的主導體膜 藉由CMP法或回蝕法等來除去絕緣膜34上不要的 膜36b及導電性壁壘膜36a。藉此，可形成由殘留 溝35内埋入的主導體膜36b及導電性壁壘膜36a 的配線3 7。 配線3 7之中，形成於記憶格區域1 0 A的開口 ;31上 上形成 刻絕緣 _銷3 3 "5之 QM1， 之配 比由此 孔）狀 他的配 成用的 ，以不 )37 ° 上）的 a後， 配線溝 36b， 主導體 於配線 所構成 部35a -66- 200908328 内的配線3 7a是經由插銷3 3來電性連接至記憶格區域 1 〇A的記憶格電晶體QM 1，QM2的汲極區域（半導體區域 20，2 1 )。配線37a並非是以能夠連接形成於半導體基板 1 1上的半導體元件間之方式延伸於絕緣膜3 1上，而是爲 了電性連接插銷43及插銷33，在絕緣膜3 1上局部存在， 介於插銷43與插銷33之間。因此，配線37a並非配線， 亦可視爲連接用導體部（接觸電極、導體部）。並且，在 記憶格區域1 0 A中，經由插銷3 3來連接至記憶格電晶體 QM1，QM2的源極用的半導體區域22 ( n+型半導體區域 1 9a )之源極配線3 7b是藉由配線3 7來形成。 配線3 7並非限於上述那樣的埋入鎢配線，亦可實施 各種的變更，例如埋入以外的鎢配線或鋁配線等。 其次，如圖2 5所示，在被埋入配線3 7的絕緣膜3 4 上形成絕緣膜（層間絕緣膜）4 1。 其次，以使用微影法來形成於絕緣膜4 1上的光阻劑 圖案（未圖示）作爲蝕刻光罩，對絕緣膜41進行乾蝕 刻，藉此在絕緣膜4 1中形成貫通孔（開口部、連接孔） 4 2。貫通孔4 2是被形成於記憶格區域1 〇 a，在貫通孔4 2 的底部露出上述配線37a的上面。 其次，在貫通孔42内形成導電性的插銷43。此時， 例如在包含通孔4 2的内部的絕緣膜4 1上藉由濺鍍法等來 形成導電性壁壘膜4 3 a後，藉由C V D法等在導電性壁墨 膜43a上以能夠塡埋貫通孔42的方式形成由鎢（w )膜等 所構成的主導體膜43b，且藉由CMP法或回触法等來除去 -67 - 200908328 絕緣膜41上不要的主導體膜43b及導電性壁壘膜43a。藉 此，可形成由殘留於接觸孔42内埋入的主導體膜43b及 導電性壁壘膜4 3 a所構成的插銷4 3。如此，插銷4 3是在 形成於絕緣膜41的開口部（貫通孔42)中充塡導電體材 料來形成。 並且’在本實施形態中’主導體膜43b爲使用鎢 (W)膜’在貫通孔42内埋入插銷43，但主導體膜43b 亦可取代鎢膜，而使用插銷43的上面會形成平坦那樣的 C Μ P平坦性佳的金屬。例如，亦可使用結晶粒徑小的μ 〇 (鉬）。C Μ Ρ平坦性佳的金屬具有可抑止因爲在插銷4 3 的上面的凹凸部份所產生的電場集中造成記憶層5 2的局 部變化之效果。其結果’可使記憶格元件的電氣特性的均 一性、重寫次數可靠度、及耐高温動作特性更爲提升。 其次’如圖2 6所示’在被埋入插銷4 3的絕緣膜4 1 上依序形成（堆積）剝落防止膜5 1、記憶層5 2及上部電 極膜53。另外’如上述，在圖26〜圖31中，圖25的絕 緣膜3 1及更下的構造所對應的部份是省略圖示。剝落防 止膜51的膜厚（堆積膜厚）是例如〇·5〜5nm程度，記億 層52的膜厚（堆積膜厚）是例如20〜200nm程度，上部 電極膜53的膜厚（堆積膜厚）是例如50〜2 〇〇nm程度。 在此’形成記憶層52時，例如可使用利用 Ar (氬），Xe (氙）’ Kr (氪）等的惰性氣體、及2種類的 IG之灘鑛法等。記憶層52是如上述般由第1層52a及第2 層5 2b的積層膜所構成。因此，在形成記憶層5 2時，首 -68- 200908328 先將第1層52a例如藉由Cu〇.5Ta〇.15S〇.35等來形成（堆 積）10〜100nm程度，更理想是15〜6〇nm程度之後，在 其上知'弟2層52b例如藉由Cu〇.25Ta〇.25〇Q.5等來形成（堆 積）1 0〜1 OOnm程度，更理想是1 5〜60nm程度。 其次’如圖27所示，利用微影法及乾蝕刻法，使由 剝落防止膜5 1、記憶層52及上部電極膜53所構成的積層 膜圖案化。藉此，由上部電極膜5 3、記憶層5 2及剝落防 止膜5 1的積層圖案所構成的記憶元件RM會被形成於埋 入插銷4 3的絕緣膜41上。亦可將剝落防止膜5 1作爲乾 蝕刻上部電極膜5 3及記憶層5 2時的蝕刻阻擋膜使用。 其次，如圖2 8所示，在絕緣膜41上，以能夠覆蓋記 憶元件RM的方式，形成絕緣膜（蝕刻阻擋膜）61。藉 此’形成在上部電極膜53的上面上及記憶層52的側壁 (側面）上、或以記憶元件RM所覆蓋的區域以外的絕緣 膜4 1上形成有絕緣膜6 1的狀態。 絕緣膜61最好是使用可在記憶層52不會昇華的温度 下（例如40(TC以下）成膜的材料膜。例如，若使用氮化 矽膜作爲絕緣膜6 1，則可利用電漿CVD法等在記憶層52 不會昇華的温度下（例如400t以下）成膜，因此會更理 想，藉此，可防止絕緣膜61的成膜時的記憶層52的昇 華。 其次，在絕緣膜61上形成絕緣膜（層間絕緣膜） 62。因此，絕緣膜62是以能夠覆蓋上部電極膜53、記憶 層52及剝落防止膜5 1的積層圖案（記憶元件RM )之方 -69- 200908328 式形成於絕緣膜61上。絕緣膜62是比絕緣膜61更厚， 可作爲層間絶縁膜的機能。絕緣膜62的形成後，亦可因 應所需進行CMP處理等來使絕緣膜62的上面平坦化。 其次，利用微影法在絕緣膜62上形成光阻劑圖案 RP 1。光阻劑圖案RP 1是在應形成貫通孔6 3的區域具有 開口部。 其次，如圖2 9所示，以光阻劑圖案RP 1作爲蝕刻光 罩，對絕緣膜62進行乾蝕刻，藉此在絕緣膜61，62中形 成貫通孔（開口部、連接孔、貫通孔）63。 此時，首先，以絕緣膜62 (氧化矽膜）比絕緣膜6 1 (氮化矽膜）更容易被蝕刻的條件（亦即絕緣膜62的蝕 刻速度（蝕刻速率）比絕緣膜6 1的蝕刻速度更大的條 件）來乾蝕刻絕緣膜62至絕緣膜6 1露出爲止，而使絕緣 膜6 1具有作爲蝕刻阻擋膜的機能。此乾蝕刻最好是使用 例如由氧化矽所構成的絕緣膜62會被鈾刻，但作爲蝕刻 阻擋的絕緣膜6 1不會被蝕刻之例如選擇比1 0以上的蝕刻 方法。在此階段，雖於貫通孔63的底部，絕緣膜61露 出，但因爲絕緣膜6 1具有作爲蝕刻阻擋的機能，所以在 通孔63的底部，在絕緣膜61露出的狀態下停止蝕刻，記 憶元件RM的上部電極膜53不會露出。由此，在絕緣膜 6 1 (氮化矽膜）比絕緣膜62 (氧化矽膜）更容易被蝕刻的 條件（亦即絕緣膜6 1的蝕刻速度比絕緣膜62的蝕刻速度 更大的條件）來進行乾蝕刻，將在貫通孔6 3的底部露出 的絕緣膜61予以乾鈾刻除去。藉此，可在絕緣膜6 1，62 -70- 200908328 中形成貫通孔63，在貫通孔63的底部，記憶元件RM 上部電極膜5 3的至少一部份會被露出。絕緣膜6 2及絕 膜61的該等的乾蝕刻最好是藉由異方性的乾蝕刻來 行。然後，除去光阻劑圖案RP1。 其次，如圖3 0所示，以利用微影法來形成於絕緣 62上的其他光阻劑圖案（未圖示）作爲蝕刻光罩，對絕 膜62，61 ’ 41進行乾飩刻，藉此在絕緣膜62，6 1，41 形成貫通孔（開口部、連接孔）65。貫通孔65是被形 於周邊電路區域10B，在其底部露出配線37的上面。 後’除去光阻劑圖案。另外，亦可先形成貫通孔65 後’再形成上述貫通孔63。並且，貫通孔63與貫通孔 較理想是以相異的工程來形成，但亦可以相同的工程來 成。 其次，在貫通孔63，65内形成插銷64，66。此時 例如在包含貫通孔63，65的内部之絕緣膜62上藉由濺 法等來形成導電性壁壘膜67a之後，藉由CVD法等在 電性壁壘膜67a上以能夠塡埋貫通孔63，65的方式來 成由鎢（W)膜等所構成的主導體膜67b，且藉由CMP 或回蝕法等來除去絕緣膜62上的不要的主導體膜67b 導電性壁壘膜67a。藉此，可形成由殘留於貫通孔63内 入的主導體膜67b及導電性壁壘膜67a所構成的插銷64 及由殘留於通孔65内埋入的主導體膜67b及導電性壁 膜67a所構成的插銷66。主導體膜67b亦可取代鎢膜， 使用鋁（A1 )膜或鋁合金膜（主導體膜）等。 的 緣 進 膜 緣 中 成 然 之 65 形 鍍 導 形 法 及 埋 、 曼 而 -71 - 200908328 其次’如圖3 1所示，在被埋入插銷6 4，6 6的絕緣膜 6 2上形成配線（第2層配線）72作爲第2層配線。例 如，在被埋入插銷64，66的絕緣膜62上，藉由濺鍍法等 來依序形成導電性壁壘膜7丨a及鋁膜或鋁合金膜7丨b，且 在利用微影法及乾鈾刻法等來圖案化之下，可形成配線 72。配線72並非限於上述那樣的鋁配線，亦可實施各種 的變更’例如亦可爲鎢配線或銅配線（埋入銅配線）等。 然後’在絕緣膜62上，以能夠覆蓋配線72的方式， 形成有作爲層間絕緣膜的絕緣膜（未圖示），更形成有上 層的配線層（第3層配線以後的配線）等，但在此圖示及 其説明省略。然後，因應所需在進行40 0。(：〜450 〇C程度的 氫中退火後，完成半導體裝置（半導體記憶體裝置）。 又，本實施形態是說明有關記憶層ML的第1層ML 1 爲下部電極BE側，第2層ML2爲形成上部電極TE側 時，但亦可使記憶層ML上下反轉，將記憶層ML的第1 層ML 1配置於上部電極TE側，將第2層ML2配置於下 部電極BE側，作爲其他的形態。此情況，只要將施加於 上部電極TE及下部電極BE間的復位電壓的方向設成與 上述者相反，且將施加於上部電極TE及下部電極BE間 的置位電壓的方向設成與上述者相反即可。但，置位電壓 的適當方向是比積層順序更加依存於初期化（成形加工、 初期的低電阻化處理）的電壓方向’因此即使不一定相反 還是可使動作。又’亦可將記憶元件RM全體的構造形成 上下相反。針對以下的實施形態也是同樣的。 -72- 200908328 又，本實施形態是藉由上部電極TE及下部電極BE 在記憶層ML使產生電位梯度，而控制導電通路CDP，但 就其他的形態而言，除了上部電極TE及下部電極BE以 外，更設置第3電極及第4電極，藉由該等的電極在上下 方向以外也使電位梯度產生，可更詳細控制導電通路 CDP。這有關以下的實施形態亦相同。 又，本實施形態是說明有關記億層M L的各層（本實 施形態是第1層ML1及第2層ML)及上部電極ΤΕ的平 面尺寸（平面形狀）相同時’但並非限於此，記憶層ML 的各層（本實施形態是第1層ML1及第2層ML)及上部 電極TE的各個平面尺寸（平面形狀）亦可爲相異。但， 若積層同平面尺寸（平面形狀）的圖案來形成記憶層ML 及上部電極T E，則加工會變得容易，因此會更理想。這 有關以下的實施形態亦相同° 又，本實施形態是相較於下部電極BE (插銷43 )的 平面尺寸，記憶層ML(52)及上部電極TE(53)的平面 尺寸較大，但其他的形態’亦可將記憶層ML (記憶層 52)及上部電極TE (上部電極膜53)的積層膜形成圓柱 狀或角柱狀等，使記憶層ML(52)及上部電極TE(53) 的平面尺寸與下部電極BE (插銷43)的平面尺寸相同’ 此情況，以下部電極BE (插銷43 )、記憶層ML ( 52 )及 上部電極TE ( 5 3 )能夠重疊的方式配置。這有關以下的 實施形態亦相同。 -73- 200908328 (實施形態2) 圖3 2是表示本實施形態的半導體裝置的; 的模式説明圖（剖面圖）’對應於上述實施形 者。圖3 3是表示構成本實施形態的記憶元件 電 極 TE 1 的材料之 期望的組成範圍的説明圖（ 角 圖 \ 組 成圖）。 圖 3 2所示的: 本實施形態 的記憶元件RM 上 部 電 極 TE，而使 :用與上部電極TE材料相異 TE 1 以 外 ，其餘則: 與上述實施 形態1的記憶元 同 樣 的 構 成，因此丨 徐了上部電 極T E 1的材料以 略 其 説 明 〇 就 本 實施形態ί 的記億元件 RM而言，上部‘ 具 有 作 爲 離子供給) 罾的機能。 因此，上部電極 有 以 從 C :U (銅）、 Ag (銀） 、Au (金）、A1 ( 鋅 ) 及 C d (鎘） 所成的群 (第1元素群）選 種 類 的 元 素、及從 V (釩） 、Nb (鈮）、Ta ( 絡 ) 、 Mo (鉬） 、W (鎢） 、Ti (鈦）、Zr ( 鈴 ) 、 Fe (鐵） 、Co (鈷） 、Ni (鎳）、pt Pd ( 鈀 ) 、Rh (铑 )、Ir (銥 )、Ru (釕）、 鑭 系 元 素 所成的群 (第2元素 群）選擇的至少 素 及 從 〇 (氧） 、S (硫磺 )、Se (硒）及 成 的 群 ( 予以稱爲第4元素群 )選擇的至少1 爲 主 成 分 的材料所構成。 另 外 ，以下爲 了簡略化， 而將由上述的< 憶元件R1VI 態1的圖i RM的上部 曲線圖、^ 是除了取代 的上部電極 件RM大致 外，在此省 電極T E 1亦 TE1是由含 (銘）' Zn 擇的至少1 (矩）' C r (锆）' Hf (白金）、 Os (餓）及 1種類的元 Te (碲）所 種類的元素
)(氧）、S -74- 200908328 (硫磺）、Se (硒）及Te (碲）所成的群稱爲第4元素 群。第4元素群是對第3元素群加上0(氧）者。 藉由如此的材料來形成上部電極TE 1的情況下’在下 部電極B E側施加比上部電極τ e 1更高的電壓時，可從上 部電極TE1供給寄與上述導電通路cdp形成的元素（α元 素）至§5憶層M L (第2層M L 2 )中。因此，本實施形態 是在記憶層M L中以能夠聯繫上部電極τ Ε 1及下部電極 BE間的方式來形成導電通路CDP時可確保充分的金屬原 子或金屬離子（α元素），進而能夠防止在記憶層ML中 寄與上述導電通路CDP形成的元素（在此是α元素）不 足。因此’可防止置位時導電通路CDP的形成不夠充分 而形成高電阻，進而能夠提高置位狀態（低電阻狀態）的 安定性。 另一方面，就上述實施形態1而言，上部電極ΤΕ是 由難以擴散於鄰接的記憶層ML (第2層ML2 )中的元素 所構成，因此可防止從上部電極TE往記憶層ML (第2層 ML2 )中之金屬元素或金屬離子的過供給。因此，復位時 可防止上部電極Τ Ε及下部電極Β Ε間的導電通路C D Ρ的 切斷不夠充分而形成低電阻，進而能夠提高復位狀態（高 電阻狀態）的安定性，可提高重寫耐性。 本實施形態的上部電極TE 1之期望的組成是如其次 般。亦即，最好上部電極TE1是由使從Cu (銅）、Ag (銀）、Au (金）、A1 (鋁）、Zn (鋅）及Cd (鎘）所 成的群（第1元素群）選擇的至少1種類的元素（α元 -75- 200908328 素）含有9原子％以上9 0原子％以下，使從V (紙）、N b (鈮）、Ta (鉬）、Cr (鉻）、Mo (鉬）、W (鎢）、Τι (鈦）、Zr(锆）、Hf (鈴）、Fe (鐵）、Co (鈷）、Nl (鎳）、Pt (白金）、Pd (鈀）、Rh (铑）、Ir (欽）、 Ru (釕），Os (餓）及鑭系元素所成的群（第2元素群） 選擇的至少1種類的元素（β元素）含有9原子％以上90 原子％以下，使從〇 (氧）、S (硫磺）、Se (硒）及Te (碲）所成的群（第4元素群）選擇的至少1種類的元素 含有1原子％以上4 0原子。/。以下之材料所構成。上部電極 TE1亦可使除此以外的元素（上述第1元素群、第2元素 群及第4元素群以外的元素）含有1 〇原子％以下。 圖3 4〜圖3 7是表示本發明者所檢討後的記憶元件的 特性的組成依存性的代表例。其中，圖3 4〜圖3 6是表示 置位電阻的組成依存性的曲線圖，圖3 7是表示重寫可能 次數的組成依存性的曲線圖。 另外，圖34〜圖36的曲線圖的縱軸的置位電阻是對 應於上述的導電通路CDP存在時（上述圖2的置位狀 態）的上部電極TE1及下部電極BE間的電阻者。 又’圖37的曲線圖的縱軸的重寫可能次數是對應於 記憶元件RM的重寫可能的次數，若爲此重寫可能次數以 下’則可進行無發生重寫不良的情況之記憶元件RM的重 寫。此重寫可能次數越大，則記憶元件R Μ的重寫性能 (重寫可靠度）越會變高》 參照該等圖3 4〜圖3 7的各曲線圖，說明有關上部電 -76- 200908328 極TE1的期望組成。另外，在圖34〜圖37中’是將記憶 層ML的第1層ML1的組成固定於Cu〇.5TaG.i5S().35，將第 2層ML2的組成固定於CuG.25Ta().250().5，將上部電極TE1 的組成以Cu〇. 4 Ta 〇.4 S 0.2作爲基礎組成來使各元素的含有率 變化。並且，置位電阻及重寫可能次數是將上部電極 TE1、第1層ML1及第2層ML2的膜厚分別設爲l〇〇nm、 30nm及30nm來測定。 圖34是表示置位電阻對上部電極TE1中的Cu含有率 的依存性的曲線圖，曲線圖的橫軸是對應於上部電極T E 1 的 Cu (銅）的含有率，曲線圖的縱軸是對應於置位電 阻。另外，圖34的曲線圖情況，是將上部電極TE1的Ta (鉅）與S (硫磺）的原子比（原子數比）固定於40 : 20，使上部電極TE1中的Cu (銅）的含有率變化。 如圖34所示，若上部電極TE1中的Cu (銅）的含有 率過少，則應形成低電阻的置位電阻會形成過大，若9原 子％未満，則置位會形成不夠充分。又，曲線圖中雖未顯 示，但若上部電極TE1中的Cu (銅）的含有率（原子 比）比9 0原子％更多，則會因爲Cu往下方的擴散，發生 重寫可能次數降低的不良情況。因此，最好將上部電極 TE1的Cu (銅）的含有率（原子比）設在9原子％以上90 原子％以下。藉此’上述問題會被解消，可確實地進行作 爲非揮發性的記憶元件的動作。 圖35是表示置位電阻對上部電極TE1中的Ta含有率 的依存性的曲線圖，曲線圖的橫軸是對應於上部電極T E 1 -77- 200908328 的T a (鉬）的含有率，曲線圖的縱軸是對應於置位電 阻。另外，圖3 5的曲線圖的情況，是將上部電極TE1的 Cu (銅）與S (硫磺）的原子比（原子數比）固定於40 : 2 0，使上部電極τ E 1中的T a (鉅）的含有率變化。 如圖35所示，若上部電極TE1中的Ta (鉅）的含有 率過少，則應形成低電阻的置位電阻會形成過大，若9原 子％未満，則置位會形成不夠充分。又，曲線圖中雖未顯 示’但若上部電極TE1中的 Ta (鉅）的含有率（原子 比）比90原子％更多，則會發生在鄰接的層中Ta容易擴 散的不良情況。因此，最好將上部電極TE1的Ta (钽） 的含有率（原子比）設在9原子％以上90原子％以下。藉 此’上述問題會被解消’可確實地進行作爲非揮發性的記 憶元件的動作。 圖36是表示置位電阻對上部電極TE1中的S含有率 的依存性的曲線圖，曲線圖的橫軸是對應於上部電極TE 1 的S (硫磺）的含有率，曲線圖的縱軸是對應於置位電 阻。並且’圖37是表示重寫可能次數對上部電極TE1中 的S含有率的依存性的曲線圖，曲線圖的橫軸是對應於上 部電極TE1的S (硫磺）的含有率，曲線圖的縱軸是對應 於重寫可能次數。另外’圖3 6及圖3 7的曲線圖的情況 時，是將上部電極TE1的Cu (銅）與Ta (鉬）的原子比 (原子數比）固定於40: 40’使上部電極TE1中的S (硫 磺）的含有率變化。 如圖3 6所示’若上部電極Τ E1中的S (硫磺）的含 -78- 200908328 有率過多，則應形成低抵抗的置位電阻會形成過大，且如 圖37所示，若上部電極TE1中的S (硫磺）的含有率過 少，則重寫可能次數會形成過少。亦即，若上部電極TE 1 中的S (硫磺）的含有率（原子比）比40原子％更多，則 置位會形成不夠充分，且若上部電極TE1中的S (硫硬） 的含有率（原子比）比1原子％更少，則上部電極TE1中 的金屬元素往記憶層ml的擴散會過快’所以重寫的重複 可能次數會變少。因此，最好將上部電極τ E 1的S (硫 磺）的含有率（原子比）設在1原子％以上40原子％以 下。藉此，上述問題會被解消，可確實地進行作爲非揮發 性的記憶元件的動作。 因此，若考慮圖3 4〜圖3 7等的組成依存性，則上部 電極TE1的期望組成是含有銅（Cu)、鉬（Ta)及硫磺 (S )時，銅（Cu )的含有率爲9原子％以上90原子％以 下，鉬（Ta )的含有率爲9原子％以上90原子％以下，硫 磺（S )的含有率爲1原子％以上40原子％以下。此情 況，可將構成上部電極TE 1的材料組成（上部電極ΤΕ 1 的膜厚方向的平均組成）以其次的組成式CuxTaYSz來表 示，在此 0.09SXS0.9，0.09SYS0.9，0.01‘ZS0.4。 如此的上部電極Τ E 1的期望組成範圍是對應於在上述 圖3 3附上剖面線的組成範圍者。 又，圖34〜圖37等是將構成上部電極TE1的材料設 爲Cu-Ta-S系材料’但根據本發明者的檢討（實驗）可 知，即使使用Cu以外的上述第丨元素群的元素（α -79 - 200908328 素），使用T a以外的第2元素群所屬的元素，使用s以 外的第4元素群所屬的元素，照樣可取得與上述圖34〜圖 3 7等的組成依存性同樣的傾向。 因此，最好上部電極TE 1是由使從第1元素群選擇的 至少1種類的元素含有9原子％以上90原子％以下，使從 第2元素群選擇的至少1種類的元素含有9原子％以上90 原子％以下，使從第4元素群選擇的至少1種類的元素含 有1原子％以上40原子％以下之材料所構成。 換言之，最好將上部電極TE 1的組成設成以組成式 αχβγδζ 來表示的組成’在此 0.09SXS0.9 ， 0.09SYS0.9，0.01SZS0.4，X + Y + Z= l。在此，上部電極 ΤΕ1的組成式αχβγδζ的α是從第1元素群選擇的至少1種 類的元素，β是從第2元素群選擇的至少1種類的元素，δ 是從第4元素群選擇的至少1種類的元素。另外，在此所 示的上部電極ΤΕ1的組成αχβγδζ是以上部電極ΤΕ1的膜 厚方向的平均組成來表記者° 又，若上部電極ΤΕ1所含有且屬於第1元素群的元素 種類，與記憶層ML的第1層ML1所含有且屬於第1元素 群的元素種類相同，則更爲理想。例如’當第1層ML 1 所含有且屬於第1元素群的元素爲Cu時’最好上部電極 TE1所含有且屬於第1元素群的元素亦爲Cu。藉此，可確 實地從上部電極TE1供給寄與上述導電通路CDP形成的 元素（α元素）至記億層ML中。 又，若上部電極TE1所含有且屬於第2元素群的元素 -80- 200908328 種類’與記憶層ML的第1層ML1所含有且屬於第2元素 群的元素種類相同，則更爲理想。藉此，第2元素群的元 素容易寄與導電通路CDP形成，具有特定不易隨重寫而 變化的優點。 在將上部電極TE 1設成如此的組成下，能夠使資訊的 記憶可能的半導體裝置的性能提升。並且，可用低消耗電 力來實現具備安定的資料重寫特性的半導體裝置。 又，上部電極TE1的厚度t3最好是15〜100nm的範 圍内，特別是25〜60 tim更佳。藉此，難以發生在上部電 極的電壓降下，因此可低電壓驅動，可取得應力所造成的 剥離也難以發生的效果。 又，上部電極TE1不含屬於第2元素群的元素與屬於 第4元素群的元素的至少一方時，雖性能會降低，但依用 途有時可使用。 又，爲了防止記憶層ML中寄與上述導電通路CDP形 成的元素（α元素）不足，最好是將上部電極TE1形成本 實施形態所説明那樣的組成，其他的形態，雖效果遜色， 但亦可將上部電極ΤΕ1形成寄與導電通路CDP形成的元 素（α元素）的合金或單體金屬。若將上部電極ΤΕ1形成 α元素的單體金屬’則恐會有從上部電極TE 1供給的金屬 元素（α元素）的濃度（含有量）在固體電解質層内（第 1層ML 1 )慢慢地升高的問題發生，因此作爲上部電極 TE1是合金要比單體金屬來得理想，當爲α元素的合金 時，其伙伴元素（α元素以外含於上部電極TE 1中形成合 -81 - 200908328 金的金屬元素）最好是難以擴散於第2層ML2中的元素 (例如 W，M〇，T a > Pt，Pd’ Rh’ Ir > Ru，Os，T i )。 (實施形態3 ) 圖3 8是表示本實施形態的半導體裝置的記億元件RM 的模式説明圖（剖面圖）’對應於上述實施形態1的圖1 者。 圖3 8所示的本實施形態的記憶元件RM是除了將記 憶層M L的第1層M L 1形成組成彼此相異的複數層的積層 構造以外，其餘則具有與上述實施形態1的記憶元件RM 大致同樣的構成，因此有關記憶層M L的第1層M L1以 外，在此省略其説明。 上述實施形態1是將記憶層ML的第1層ML 1設爲單 層構造，但本實施形態則是如圖3 8所示，藉由組成相異 的複數層（硫族化物層）來形成記憶層ML的第1層 ML1。另外，在圖38及以下的説明，主要是說明有關藉 由組成相異的3個層（硫族化物層M L 1 a，M L 1 b，M L 1 c ) 來形成記憶層ml的第1層ML1時，但構成第1層ML1 的層數並非限於3層，當然可藉由2層以上的任意層數來 形成記憶層ML的第1層ML1。另外，第1層ML1是含硫 族元素（s ’ S e，Te )，因此可視爲硫族化物層，構成第 1層ML1之組成相異的複數層亦含硫族元素（S，Se， Te )，因此稱爲硫族化物層（在此是硫族化物層ML 1 a， ML 1 b，ML 1 e )。 -82- 200908328 如圖38所示，就本實施形態而言，第1層ML1是具 有硫族化物層M L 1 a、硫族化物層M L 1 a上的硫族化物層 ML 1 b、及硫族化物層ML 1 b上的硫族化物層ML 1 c的積層 構造。因此，本實施形態的記憶層ML是具有硫族化物層 MLla、硫族化物層MLla上的硫族化物層MLlb、硫族化 物層MLlb上的硫族化物層MLlc、及硫族化物層MLlc上 的第2層ML2的積層構造。 與上述實施形態1同樣，在本實施形態中亦構成多層 構造（複數層構造、積層構造）的第1層ML1的各層 (在此是各硫族化物層MLla’ MLlb，MLlc)最好是由使 從第1元素群選擇的至少1種類的元素含有20原子％以上 70原子％以下，使從第2元素群選擇的至少1種類的元素 含有3原子％以上40原子％以下，使從第3元素群選擇的 至少1種類的元素含有20原子％以上60原子％以下之材 料所構成。構成第1層ML1的各層（在此是各硫族化物 層MLla，MLlb，MLlc)亦可使除此以外的元素（上述第 1元素群、第2元素群及第3元素群以外的元素）含有10 原子％以下。第1元素群、第2元素群、第3兀·素群是如 上述實施形態1所説明那樣。 換言之，在本實施形態中’構成多層構造的第1層 ML1的各層（在此是各硫族化物層 MLla ’ MLlb ’ MLlc )最好是以組成式αχβγγζ來表示的組成’在此 ，〇_〇3SYS〇_4，0_2SZS0.6，X + Y + Z=l。另 外，上述組成式α’ β’ γ是與在上述貫施形® 1 -83- 200908328 針對記憶層ML的第1層ML1的組成式αχβγγζ説明者相 同，因此在此省略其説明。又，在此所示之構成多層構造 的第1層ML1的各層（在此是各硫族化物層MLla， MLlb，MLlc)的上述組成αχβΥγζ是以各層（在此是各硫 族化物層MLla，MLlb，MLlc)的膜厚方向的平均組成來 表記者。 然而，構成多層構造的第1層ML 1的各層（在此是 各硫族化物層ML 1 a，ML 1 b，ML 1 c )並非同組成，而是組 成相異。 但，最好構成多層構造的第1層ML1的各層（在此 是各硫族化物層MLla，MLlb，MLlc )所含有且屬於第1 元素群的元素種類是在各層爲彼此相同。例如，當硫族化 物層ML la所含有且屬於第1元素群的元素爲Cu時，最 好硫族化物層ML 1 b所含有且屬於第1元素群的元素亦爲 Cu，又，最好硫族化物層ML 1 c所含有且屬於上述第1元 素群的元素亦爲Cu。藉此，可在記憶層ML更確實地形成 導電通路。 又，若構成多層構造的第1層ML 1的各層（在此是 各硫族化物層MLla，MLlb，MLlc)所含有且屬於第2元 素群的元素種類亦於各層爲彼此相同，則更理想。藉此， 具有即使多數次重複重寫，特性也難以變化的優點。 就本實施形態而言，記憶層ML的第1層ML 1是藉由 複數的層（在此是硫族化物層MLla，MLlb，MLlc )所形 成，但該等構成第1層ML 1的複數的層（在此是硫族化 -84- 200908328 物層MLla，MLlb，MLlc)的第3元素群的元素的含有方 式有特徴。亦即，就本實施形態而言，構成第1層ML 1 的複數的層（在此是硫族化物層MLla ’ MLlb ’ MLlc )是 越遠離第2層ML的層’所含有的第3元素群的元素中原 子號碼最大的元素的含有量會越多，或，含原子號碼更大 的第3元素群的元素。針對該第3元素群的元素的含有方 式來更具體説明。 如本實施形態那樣，將記憶層ml的第1層ML 1設爲 η層的多層構造時，若從接近第2層ML2的側起依序設爲 第1層〜第η層（此情況，鄰接於第2層ML2的層是成 爲第1層，鄰接於下部電極BE或剝落防止膜的層是成爲 第n層），則第m層與第（m+1 )層的組成關係是形成以 下一般（在此，上述n’ m是分別爲2以上的整數，mgn-1 )。另外，第m層與第（m+1)層是互相鄰接，接近第2 層ML2的側爲第m層，接近下部電極BE的側爲第 (m + 1 )層。 亦即，第m層所含有且屬於第3元素群（亦即s， Se，Te)的元素中原子號碼最大的第1元素的第（m+l) 層中的含有率要比第1元素的第m層中的含有率更多，或 第（m+l)層含有原子號碼比該第1元素更大且屬於第3 元素群（亦即S，Se，Te)的第2元素。 這是意味著例如第m層爲含有3 G原子％的s (硫磺） 且未含有S e (硒），T e (碲）時（此情況S視爲第1元 素），第（m+l)層含有S (硫擴）比30原子％(亦即第 -85- 200908328 m層的S含有率）更多，或第（m+l)層含有“或T€ (亦即比第m層所含有的S更大原子號碼的第3元素群的 元素）。又，意味著例如第m層分別含有25原子％的Se (硒）及20原子％的S (硫磺）且未含有Te (硫）時 (此情況是Se及S之中原子號碼大的Se視爲第1元 素），第（m+1 )層含有Se比25原子％ (亦即第m層的 Se含有率）更多，或第（m+1)層含有Te (亦即比第m 層所含有的Se，S更大原子號碼的第3元素群的元素）° 又，意味著例如第m層爲分別含有比23原子％的Te (碲）及27原子％的S (硫磺）且未含有Se (硒）時（此 情況是Te及S之中原子號碼大的Te視爲第1元素）’第 (m+1 )層含有Te比23原子％ (亦即第ra層的Te含有 率）更多（沒有原子號碼比Te更大的第3元素群的元 素）。 又，n = 3，將第1層ML1設成3層構造時的第1層是 對應於硫族化物層ML 1 c，第2層是對應於硫族化物層 MLlb，第3層是對應於硫族化物層MLla。因此，從下部 電極BE側依序將記憶層ML的第1層ML 1設爲硫族化物 層ML 1 a、硫族化物層ML 1 b及硫族化物層ML 1 c的積層構 造時（換言之，從第2層ML2側依序將記憶層ML的第1 層ML1設爲硫族化物層MLlc、硫族化物層MLlb及硫族 化物層 MLla的積層構造時），硫族化物層 MLla， MLlb，MLlc的第3元素群的元素的含有方式是形成其次 一般0 -86- 200908328 亦即，比起硫族化物層M L 1 c所含有且屬於第3元素 群的元素中原子號碼最大的元素的硫族化物層MLlc中的 含有率，其元素（亦即硫族化物層M L 1 c所含有的第3元 素群的元素中原子號碼最大的元素）的硫族化物層MLlb 中的含有率較多，或硫族化物層MLlb含有原子號碼比該 元素（亦即硫族化物層M L 1 c所含有的第3元素群的元素 中原子號碼最大的元素）更大且屬於第3元素群的元素。 又，比起硫族化物層ML 1 b所含有且屬於第3元素群的元 素中原子號碼最大的元素的硫族化物層MLlb中的含有 率，其元素（亦即硫族化物層MLlb所含有的第3元素群 的元素中原子號碼最大的元素）的硫族化物層ML la中的 含有率較多，或硫族化物層MLla含有原子號碼比其元素 (亦即硫族化物層ML 1 b所含有的第3元素群的元素中原 子號碼最大的元素）更大且屬於第3元素群的元素。 如此，在本實施形態是將構成第1層ML 1的複數層 (在此是硫族化物層MLla ’ MLlb ’ MLlc)之第3元素群 的元素的含有方式設爲：越遠離第2層ML的層（亦即接 近下部電極BE的層），所含有的第3元素群的元素中原 子號碼最大的元素的含有量會形成越多’或含原子號碼更 大的第3元素群的元素。如此一來，對於構成第1層ML 的各層（各硫族化物層MLla，MLlb，MLlc)，可對寄與 導電通路CDP形成的元素（在此是α元素）的遷移率賦 予差。 亦即，在η層的多層構造的第1層ML1中，在互相 -87- 200908328 鄰接的第m層與第（m+l)層，寄與導電通路CDP形成的 元素（α元素）的遷移率是遠離第 2層ML2側的第 (m+ 1 )層要比接近第2層ML2側的第m層更大。在硫族 化物層 MLla、MLlb' MLlc 中， 寄與導電通路CDP形成的元素（α元素）的遷移率是 硫族化物層MLlb要比最接近第2層ML2的硫族化物層 MLlc更大，且寄與導電通路CDP形成的元素（α元素） 的遷移率是硫族化物層M L 1 a要比硫族化物層M L 1 b更 大。 這是因爲如在上述實施形態1所述般，屬於周期律表 的 VI族的元素是依氧（〇 )、硫磺（S )、硒（Se )及碲 (Te )的順序，離子的尺寸（離子半徑）變大，越是含多 量離子的尺寸大的元素，寄與導電通路CDP形成的元素 (在此是α元素）的遷移率會形成越大。亦即，構成第1 層ML1的複數層（硫族化物層MLla，MLlb，MLlc)越 是遠離第2層ML的層（硫族化物層），所含有的第3元 素群的元素中原子號碼最大的元素的含有量會形成越多， 因此離子的尺寸大的元素的含有量會變多，或含原子號碼 最大的第3元素群的元素，因此會含有更大的離子。藉 此，構成第1層 ML1的複數層（硫族化物層 MLla， MLlb，MLlc)是越遠離第2層ML的層（亦即接近下部 電極BE的層），寄與導電通路CDP形成的元素（在此是 α元素）越會容易移動，遷移率會變大。 更詳細說明有關本實施形態的記億元件RM的記憶層 -88- 200908328 ML的導電通路CDP的形成。 圖39表示是在記憶層ML中，以導電通路CDP能夠 聯繫下部電極BE與上部電極TE之間的方式形成的狀態 (置位狀態、開啓狀態）的記憶元件RM的説明圖（剖面 圖）’對應於上述實施形態1的圖2者。圖40〜圖42是 表示在記憶層ML中，在下部電極BE與上部電極TE之間 導電通路CDP被切斷的狀態（復位狀態、關閉狀態）的 記憶元件RM的模式説明圖（剖面圖），對應於上述實施 形態1的圖3者。另外，圖39〜圖42是與上述圖38相同 的剖面圖，但爲了容易看圖面，而只在記憶層M L中形成 低電阻率的區域，亦即形成導電通路C D Ρ及低電阻部份 LRP的區域附上剖面線，除此以外省略剖面線。 在本實施形態的記憶元件RM中，亦施加與在上述實 施形態1所説明者同樣的初期化電壓，藉此如圖3 9所 示，金屬離子高濃度存在的導電通路CDP會以能夠聯繫 下部電極Β Ε與上部電極Τ Ε之間的方式形成於記憶層μ L 中。就圖39而言，導電通路CDP是被形成可在記憶層 ML聯繫（連結）下部電極BE及上部電極ΤΕ間，因此記 憶層ML會形成低電阻，記憶元件RM會形成低電阻（亦 即形成置位狀態）。 如圖3 9那樣在記憶層ML中以導電通路CDP能夠聯 繫下部電極BE與上部電極TE之間的方式形成的狀態 (置位狀態）下施加復位電壓下，如圖40〜圖42所示， 可在記憶層ML中切斷聯繫下部電極BE與上部電極TE之 -89- 200908328 間的導電通路c D P。 例如’將下部電極BE設爲正電位，且將上部電極TE i受爲負電位’將下部電極B E的電位比上部電極T E的電 位更局之類的復位電壓施加於上部電極T E及下部電極B E 間（亦即插銷6 7及下部電極b E間）。 藉由此復位電壓，在記憶層M L的第1層M L 1中形成 導電通路的α元素是所欲移動至負電位側的上部電極ΤΕ 側。然而’就本實施形態而言，如上述般，在硫族化物層 MLla’ MLlb’ MLlc中，對寄與導電通路CDP形成的元 素（在此是α元素）的遷移率賦予差。 因此，復位電壓在硫族化物層 M L 1 a，M L 1 b，M L 1 c 若 α元素移動時爲充分的電壓値，則在硫族化物層 MLla，MLlb，MLlc形成導電通路CDP的α元素會移動 至上部電極ΤΕ側，收容於第2層ML2内。另一方面，如 在上述實施形態1所説明過那樣，相較於第1層ML 1，因 爲第2層M L 2是α元素的遷移率小，所以即使施加復位 電壓，在第2層ML2幾乎α元素不移動。因此’在施加 復位電壓下，如圖42所示’第2層ML2内的導電通路 CDP是幾乎不變化，相對的，在第1層ML1的硫族化物 層MLla，MLlb，MLlc形成導電通路CDP切斷的狀態 (未形成導電通路CDP的狀態）。由於在記憶層ML·中下 部電極BE與上部電極TE之間是形成未以導電通路CDP 來聯繫的狀態’因此記憶層M L會形成高電阻’記憶元件 RM會形成高電阻。 -90- 200908328 另一方面，利用硫族化物層MLla，MLlb，MLlc的 遷移率的差，若復位電壓在硫族化物層MLla，MLlb是α 元素移動，但在硫族化物層MLlc是α元素幾乎無法移動 之類的電壓値，則在硫族化物層M L 1 a，M L 1 b形成導電通 路CDP的α元素會移動至上部電極TE側，收容於硫族化 物層ML 1 c。然而，相較於硫族化物層ML 1 a，ML 1 b，因 爲硫族化物層MLlc及第2層ML2是α元素的遷移率小， 所以即使施加復位電壓，幾乎α元素也不移動。因此，一 旦施加復位電壓，則如圖4 1所示，硫族化物層M L 1 c及 第2層ML2内的導電通路CD Ρ是幾乎不變化，相對的， 在硫族化物層MLla，MLlb形成導電通路CDP切斷的狀 態（未形成導電通路CDP的狀態）。 又，利用硫族化物層MLla，MLlb，MLlc的遷移率 的差，若復位電壓在硫族化物層M L 1 a是ct元素移動，但 在硫族化物層Mlb，MLlc是幾乎α元素無法移動之類的 電壓値，則在硫族化物層ML 1 a形成導電通路CDP的α元 素會移動至上部電極ΤΕ側，收容於硫族化物層ML 1 b。然 而，相較於硫族化物層ML 1 a，因爲硫族化物層ML 1 b ’ MLlc及第2層ML2是ct元素的遷移率小，所以即使施加 復位電壓，幾乎α元素也不移動。因此，一旦施加復位電 壓，則如圖40所示，硫族化物層ML 1 b ’ ML 1 c及第2層 ML2内的導電通路CDP是幾乎不變化，相對的’在硫族 化物層MLla形成導電通路CDP切斷的狀態（未形成導電 通路CDP的狀態）。 -91 - 200908328 利用上述那樣的硫族化物層ML 1 a ’ ML 1 b，ML 1 c的 遷移率的差之復位動作，例如可將爲了形成圖4 0的狀態 之復位電壓設成比爲了形成圖4 1的狀態之復位電壓更小 (縮小絕對値），且將爲了形成圖4 1的狀態之復位電壓 設成比爲了形成圖42的狀態之復位電壓更小（縮小絕對 値）來進行。 和復位電壓同樣，在利用硫族化物層ML 1 a ’ ML 1 b ’ MLlc的遷移率的差來設定置位電壓下，可使導電通路 CDP的狀態從圖42的狀態變化成圖39〜圖41的各狀 態。例如，利用硫族化物層 ML 1 a，ML 1 b ’ ML 1 c的遷移 率的差之置位動作’可將爲了形成圖39的狀態之置位電 壓設成比爲了形成圖40的狀態之置位電壓更大（擴大絕 對値），且將爲了形成圖4 0的狀態之置位電壓設成比爲 了形成圖4 1的狀態之置位電壓更大（擴大絕對値）來進 行。 又，用以讀出被記憶於記憶元件RM (記憶層ML )的 資訊之讀出電壓是在第1層ML 1及第2層ML2的雙方設 定成記億層ML中的元素（特α元素）不會移動（亦即 導電通路CDP的狀態不會變化）之類的値。藉由將如此 的讀出電壓施加於下部電極ΒΕ及上部電極ΤΕ間’可讀 出記憶層ML (記憶元件RM )的電阻値爲對應於圖3 9〜 圖42的哪個狀態’亦即記憶元件RM的記憶資訊。 依圖3 9〜圖42的順序，記憶層ML的電阻，亦即記 憶元件 RM的電阻變大。藉由施加利用硫族化物層 -92- 200908328 MLla’ MLlb，MLlc的遷移率的差來設定的復位電壓或置 位電壓，記憶層ML中的元素（主要爲α元素）會移動於 記憶層ML中，而於各記億格的記憶層ML中，可使下部 電極BE與上部電極TE之間的導電通路CDP的狀態變 化，可使圖3 9〜圖42的4種類的電阻値之間變化（遷 移）。藉此，可使記憶層ML的電阻値（電阻率）亦即記 憶元件RM的電阻値在3階段以上的狀態間變化，藉此， 可形成多値的非揮發性的記憶元件（記憶體）。 如此’在本實施形態是將固體電解質層（第1層 ML )設成以組成式 αχβγγζ (在此，0.2 SX $ 0.7， 0-03SYS0.4 ’ 0.2SZS0.6，X + Y + Z=l )表示的組成比 (X，Υ，Ζ的比）爲相異的2層以上，使導電通路CDP 的上下方向各部份的粗細或前端的到達位置的控制容易， 多値記錄可能。 又’本實施形態中，亦可取代上部電極ΤΕ，而使用 上述實施形態2的上部電極TE 1。 (實施形態4 ) 圖43是表示本實施形態的半導體裝置的記憶元件rm 的模式説明圖（剖面圖）’對應於上述實施形態1的圖1 者。 就上述實施形態1的記憶格而言，記憶層M L是藉由 第1層ML1及鄰接於第1層ML1的第2層ML2來形成， 但本實施形態的記憶元件RM是除了第1層ml 1及鄰接於 -93- 200908328 第1層ML的第2層ML2以外，還具有鄰接於與 ML鄰接第2層ML2的一側呈相反側的面之第3層 亦即’就本實施形態而言，記憶層ML更具有I ML3 ’其係在與第2層ML2所鄰接的一側呈相反的 於第1層ML1且位於下部電極BE與第丨層ML1 本實施形態的記憶元件RM是除了在記憶層ML該 層ML3以外，其餘則具有與上述實施形態1的記 RM同樣的構成，因此有關記憶層ML的第3層 外，在此是省略其説明。 第3層ML (金屬氧化物層）是與第2層ML2 可作爲離子供給層機能的層。與第2層ML2同様 層ML 3亦由含有以從第1元素群選擇的至少1種 素、及從第2元素群選擇的至少1種類的元素 (〇)爲主成分的材料所構成。第1元素群、第2 是如上述實施形態1所説明那樣。 又，與第2層ML2同樣’第3層ML3亦是由 1元素群（特別是最好爲Cu ’ Ag )選擇的至少1種 素含有5原子％以上50原子％以下，使從第2元素 別是最好爲Ta ’ V，Nb，Cr )選擇的至少1種類的 有1 0原子。/〇以上5 0原子％以下’使0 (氧）含有 %以上7 0原子％以下的材料所構成爲佳。第3層 可使除此以外的元素（上述第1元素群、第2元素 以外的元素）含有1 〇原子％以下。 換言之，記憶層ML的第3層ML3最好是形成 弟 1層 ML3。 赛3層 I側鄰接 之間。 匕置第3 丨憶元件 ML 3以 同樣， :，第3 [類的元 、及氧 元素群 !使從第 ;類的元 :群（特 1元素含 30原子 M L 3亦 群及氧 以組成 -94- 200908328 式 αχβγΟζ 所示的組成，在此 〇.〇5SXS0.5，0.1SYS0.5, 0.3SZS0.7，X + Y + Z=l。另外，第3層ML3的上述組成式 α X β γ Ο ζ的α，β，Ο是與在上述實施形態1針對記憶層M L 的第2層ML2的組成式αχβγ〇ζ説明者相同，因此在此省 略其説明。並且，在此所示的第3層ML 3的上述組成 αχβΥ〇ζ是以第3層ML3的膜厚方向的平均組成來表記 者。 又，若第1層ML1所含有且屬於第1元素群的元 素、與第2層ML2所含有且屬於第1元素群的元素、與 第3層ML3所含有且屬於第1元素群的元素相同，則更 爲理想。例如，當第1層ML 1所含有且屬於第1元素群 的元素爲Cu時，最好第2層ML2所含有且屬於第1元素 群的元素亦爲Cu，又，最好第3層ML3所含有且屬於第 1元素群的元素亦爲Cu。藉此，可在記憶層ML更確實地 形成導電通路。 又，若第1層ML 1所含有且屬於第2元素群的元 素、與第2層ML2所含有且屬於第2元素群的元素、與 第3層ML 3所含有且屬於第2元素群的元素相同，則更 爲理想。藉此，具有即使重複重寫，特性也難以變化的優 點。 又，若第1層ML 1與第3層ML3的組成相同（含有 元素的種類及其含有率相同），則記憶層ML的對稱性 高，因此更理想。 本實施形態是更追加1層與離子供給層（第2層 -95- 200908328 ML2)相同的層（第3層ML3)，而成爲夾著固 層（第1層ML1)的構造’因此雖構造上有上 (上部電極T E及下部電極B E )的形狀非對稱性 的層構成的非對稱性小’因此容易以1方向電壓 憶元件RM。針對此1方向電壓之記憶元件RM 進行説明。 亦即，上述實施形態1是在將下部電極BE 極TE間的記憶層形成高抵抗狀態（復位狀態） 部電極BE的電位比上部電極TE的電位更高之 電壓施加於下部電極B E及上部電極TE間’在 極BE及上部電極TE間的記憶層形成低電阻狀 狀態）時，將下部電極BE的電位比上部電極的 之類的置位電壓施加於下部電極BE及上部電極 亦即，將復位電壓與置位電壓設爲逆向的電壓。 本實施形態是在將下部電極BE及上部電極TE 層形成高電阻狀態（復位狀態）時，將下部電極 位比上部電極TE的電位更低之類的復位電壓施 電極BE及上部電極TE間，在將下部電極BE及 TE間的記憶層形成低電阻狀態（置位狀態）時 電極B E的電位比上部電極TE的電位更低之類 壓施加於下部電極及上部電極T E間。亦即，將 與置位電壓設爲同方向的電壓。 圖44是表示在記憶層ML中，以導電通路 聯繫下部電極BE與上部電極TE之間的方式形 體電解質 下的電極 ，但上下 來驅動記 的驅動來 及上部電 時，將下 類的復位 將下部電 態（置位 電位更低 TE間。 相對的， 間的記憶 BE的電 加於下部 上部電極 ，將下部 的置位電 復位電壓 C D P能夠 成的狀態 -96- 200908328 (置位狀態、開啓狀態）的記憶元件RM的模式説明圖 (剖面圖），對應於上述實施形態1的圖2者。圖4 5是 表示在記憶層ML中，在下部電極BE與上部電極TE之間 導電通路CDP切斷的狀態（復位狀態、關閉狀態）的記 億元件R Μ的模式説明圖（剖面圖），對應於上述實施形 態1的圖3者。另外，圖44及圖45是與上述圖43相同 的剖面圖，但爲了容易看圖面，而只在記憶層M L中形成 導電通路CDP及低電阻部份LRP的區域（亦即在記憶層 M L形成低電阻率的區域）附上剖面線，除此以外是省略 剖面線。 在本實施形態的記憶元件RM中亦施加與在上述實施 形態1所説明者同樣的初期化電壓，藉此如圖44所示， 金屬離子高濃度存在的導電通路CDP會以能夠聯繫下部 電極BE與上部電極ΤΕ之間的方式形成於記憶層ML中。 就圖44而言，因爲導電通路CDP是在記憶層ML中，以 能夠聯繫（連結）下部電極BE與上部電極TE之間的方 式形成，所以記憶層ML會形成低電阻，記憶元件RM會 形成低電阻（亦即形成置位狀態）。 如圖44那樣在記憶層ML中以導電通路CDP能夠聯 繫下部電極B E與上部電極TE之間的方式形成的狀態 (置位狀態）下施加復位電壓下，如圖4 5所示，可在記 憶層ML中切斷聯繫下部電極BE與上部電極TE之間的導 電通路CDP。 此復位動作時，施加與上述實施形態1所説明者逆向 -97- 200908328 的復位電壓。亦即，例如將下部電極B E設爲負電位，且 將上部電極T E設爲正電位，而將下部電極b E的電位比 上部電極TE的電位更低之類的復位電壓施加於上部電極 TE及下部電極BE間（亦即插銷67及下部電極BE間）。 藉由此復位電壓’第1層ML1 (固體電解質層）内的 離子（在此是α元素）會偏靠負電極（下部電極b E )側 的第3層ML3 (離子供給層）側，而導電通路CDP的一 部份會切斷，形成復位狀態（關閉狀態）。另一方面，相 較於第1層ML1，因爲第2層ML2及第3層ML3(離子 供給層）内的離子的遷移率小，所以形成於第2層ML2 及第3層ML3 (離子供給層）内的導電通路CDp會被維 持。另外，相較於第1層ML1，第3層ML3的離子（在 此是α元素）的遷移率較低的理由是與在上述實施形態1 所説明過之相較於第1層ML1，第2層ML2的離子（在 此是α元素）的遷移率較低的理由相同。 因此，在施加復位電壓下’如圖45所示，第2層 ML2及第3層ML3内的導電通路CDP是幾乎不變化，相 對的，在第1層ML 1的硫族化物層ML· 1形成導電通路 CDP切斷的狀態（未形成導電通路CDP的狀態）。因爲 在記憶層M L中形成下部電極B E與上部電極T E之間未以 導電通路C D Ρ聯繫的狀態，所以記憶層M L會形成高電 阻，記憶元件RM會形成高電阻。 另一方面，如圖4 5那樣在記憶層M L中在下部電極 BE與上部電極ΤΕ之間的導電通路CDP切斷的狀態（復 -98- 200908328 位狀態、關閉狀態）下施加置位電壓下，如圖44那樣， 在記憶層ML中，可再度以導電通路CDP來聯繫下部電極 BE與上部電極TE之間。 該置位動作時，施加與上述實施形態1所説明者同方 向的置位電壓。亦即，例如將下部電極B E設爲負電位， 且將上部電極TE設爲正電位，而將下部電極BE的電位 比上部電極TE的電位更低之類的復位電壓施加於上部電 極T E及下部電極B E間（亦即插銷6 7及下部電極B E 間）。因此’置位電壓與復位電壓是形成同方向。 藉由此置位電壓，在第1層ML1 (固體電解質層） 中’位於第2層ML2及第3層ML3(離子供給層）中所 殘留的導電通路C D P的延長線上的部份會發熱，在第1 層ML1離子（在此是α元素）會熱擴散而使得導電通路 C D Ρ復活’再度形成置位狀態（開啓狀態）。亦即，如圖 44那樣’在記憶層M L中，形成以導電通路c D Ρ能夠聯 繫下部電極Β Ε與上部電極ΤΕ之間的方式形成的狀態， 記億層M L會形成低電阻，記憶元件r μ會形成低電阻。 如此的控制可用復位電壓及置位電壓來改變電壓的大小或 施加時間而實現。 又’爲了讀出記憶於記憶元件R Μ (記憶層M L )的資 訊，而將讀出電壓設定成離子（α元素）在第1層ML1、 第2層ML2及第3層ML3不會移動（亦即導電通路CDP 的狀態不會變化）之類的値，只要以下部電極Β Ε的電位 比上部電極ΤΕ的電位更低之方式來施加該讀出電壓至上 -99- 200908328 部電極TE及下部電極B E間（亦即插銷6 7及下部電極B E 間）即可。藉此，可讀出記憶層ML (記憶元件RM )的電 阻値處於圖44的置位狀態之類的低電阻狀態，或處於圖 45的復位狀態之類的高電阻狀態，亦即記憶元件rM的記 憶資訊。 如此，將記憶層ML設成作爲固體電解質層的第1層 ML1會被離子的遷移率更低的第2層ML2及第3層ML3 所夾著的構造’以同方向的電壓來控制復位電壓及置位電 壓。藉此’即使在復位狀態（關閉狀態）照樣導電通路 CDP會大致被維持於第2層ML2及第3層ML3 (離子供 給層）内，藉由該被維持的導電通路C D P，在置位時復活 於第1層ML 1的導電通路CDP的位置及粗細會大致被決 定。因此’可安定地進行在1方向電壓之重複開啓（置 位）、關閉（復位）的重寫。 又’如本實施形態所説明那樣只以1方向的電壓來移 動離子而切換置位狀態（低電阻狀態）及復位狀態（高電 阻狀態）時’在形成復位狀態時是藉由電流的發熱等來使 在第1層ML1中構成導電通路CDP的離子（α元素）至 少部份地擴散於與導電通路CDP (燈絲狀的導電通路 C D Ρ )的延伸時方向垂直的方向，亦即第1層μ 1的面内 方向。此情況，其次再度形成置位狀態時，最好不是從上 部拉拔離子’而是使擴散的離子收斂於原導電通路CDP 所存在的方向。如此的收斂是只要在形成復位狀態前不使 負離子留在導電通路CDP所存在的場所，便可實現。亦 -100- 200908328 即，這可在復位時對導電通路CDP流動強的脈衝電流， 而一口氣使金屬離子（α元素）擴散來實現。 又，亦可藉由在上述實施形態1所説明過那樣的復位 電壓及置位電壓（亦即藉由將復位電壓及置位電壓設爲逆 向的電壓）來驅動（控制）圖4 3那樣本實施形態的記億 元件RM。 又，亦可藉由在本實施形態所説明過那樣的復位電壓 及置位電壓（亦即藉由將復位電壓及置位電壓設爲同方向 的電壓）來驅動（控制）上述實施形態1〜3的記憶元件 RM。 但，由於上述實施形態1〜3的構造的記憶元件RM 是記憶層ML的構造爲上下非對稱，因此如在上述實施形 態1所説明過那樣，將復位電壓及置位電壓形成彼此逆向 的電壓，而來控制導電通路CDP的狀態（置位狀態或復 位狀態）更適合。另一方面，如在本實施形態所説明過那 樣，將復位電壓及置位電壓形成同方向的電壓，而來控制 導電通路CDP的狀態（置位狀態或復位狀態）時，因爲 本實施形態那樣構造的記憶元件RM是記憶層ML的構造 接近上下對稱，所以更適合。 又，本實施形態中，亦可取代上部電極ΤΕ，而使用 上述實施形態2的上部電極ΤΕ1。 又，本實施形態中’亦可將記憶層M L的第1層M L 1 設成如上述實施形態3那樣多層構造。 -101 - 200908328 (實施形態5) 參照圖4 6的電路圖來説明本發明的其他實施形態的 半導體裝置的記億體陣列（記憶格陣列）的構成例。本實 施形態的半導體裝置是藉由記憶兀件RM等所形成的記憶 格陣列及其周邊部的電路構成與上述實施形態1相異，但 本實施形態的記憶元件RM本身的構成是與上述實施形態 1〜4的記憶元件RM同樣，因此在此省略其説明。 圖4 6是表示本實施形態的半導體裝置的記憶體陣列 (記憶格陣列）及其周邊部的構成例的電路圖，對應於上 述實施形態1的圖19者。 圖4 6所示之本實施形態的電路構成是使用利用上述 實施形態1〜4所述的記憶層Μ的記憶元件RM之記憶體 陣列（記憶格陣列）構成的一例，對於下部電極（上述下 部電極BE，亦即對應於上述插銷43 )在上部電極（上記 上部電極TE，亦即對應於上部電極膜53 )側施加高電壓 而使動作爲特徴。 圖46所示之本實施形態的半導體裝置的電路是以記 憶體陣列、多路轉換器MUX、行（row)解碼器XDEC、 列（column )解碼器YDEC、預充電電路PC、感測放大器 SA、重寫電路PrGm所構成。
記憶體陣列是在字元線WL 1〜WLm與位元線BL 1〜 BLri的各交點配置記憶格MCI 1〜MCmn的構成。各記憶 格是所被串連的記憶元件RM及記憶格電晶體QM會被插 入至位元線BL與接地電壓VSS端子之間，記憶元件RM -102- 200908328 的一端會被連接至位元線BL的構成。在此記憶元件RM 是具備上述實施形態1〜4所述那樣的構成。亦即，在位 元線BL連接上述上部電極TE，在記憶格電晶體QM的一 端連接上述下部電極BE。 行解碼器XDEC的輸出信號的字元線WL ( WL1〜 WLm )是被連接至記憶格電晶體QM的閘極（閘極電 極）。預充電電路PC、感測放大器SA、重寫電路PRGM 是分別連接至共通資料線CD。預充電電路PC是藉由高位 準（在此是電源電壓VDD)的預充電起動信號PCE來活 化，將共通資料線CD驅動至讀出電壓VRD (電壓位準後 述）。 多路轉換器MUX是以列選擇開關列CSWA及放電電 路DCCKT所構成。列選擇開關列CSWA是以位元線BL1 〜BLn與共通資料線CD之間分別揷入的複數個CMOS傳 達閘極（列選擇開關）CSW1〜CSWn所構成。在此， CMOS傳達閘極 CSW1〜CSWn是分別藉由 CMISFET (Complementary Metal Insulator Semiconductor Field
Effect Transistor)所形成。在 CMOS傳達閘極 CSW1〜 CSWn 的閘極電極分別連接列解碼器（Column Decoder )、YDEC的輸出信號的列選擇線對（YS1T， YS1B )〜（YSnT ’ YSnB )。藉由列選擇線對（YS1T， YS1B)〜（YSnT，YSnB)的其中一個被活化’所對應的 CMOS傳達閘極會被活化，而位元線BL1〜BLn的其中一 個會被連接至共通資料線C D。 -103- 200908328 放電電路DCCKT是以分別被插入至位元線BL1〜BLn 與接地電壓VSS端子之間的NMOS電晶體MN 1〜ΜΝη所 構成。另外，在本案中是將η通道型的MISFET表記爲 NMOS電晶體，將ρ通道型的MISFET表記爲PMOS電晶 體。在Ν Μ Ο S電晶體MN 1〜MN η的閘極電極分別連接列 選擇線YS1B〜YSnB。待機時，列選擇線YS1B〜YSiiB會 被保持於電源電壓VDD，藉此NMOS電晶體MN1〜ΜΝη 會導通，而位元線BL 1〜BLn會被驅動至接地電壓VS S。 藉由如此的電路構成來進行圖4 7所示的讀出動作。 參照圖4 7及上述圖4 6來說明有關利用圖4 6所示的陣列 構成的記億格的讀出動作。以下是假設選擇記憶格MC 1 1 者來進行説明。在此，圖4 7是表示選擇記憶格M C 1 1時 的動作波形（電壓施加波形）之一例。 首先，藉由對應於在列解碼器YDEC所被選擇的列選 擇線對（Y S 1 Τ，Y S 1 Β )之列選擇開關C S W 1導通，位元 線BL 1與共通資料線CD會被連接。此時，利用所被活化 的預充電電路P C，經由共通資料線C D來將位元線b L 1 預充電至讀出電壓VRD。此讀出電壓VRD是以不會產生 記憶資訊的破壞之方式來設計成電源電壓VDD與接地電 壓V S S之間的電壓位準。 其次，將形成電源電壓VDD的預充電起動信號PCE 驅動至接地電壓VSS，而使預充電電路PC成爲非活性狀 態。而且，藉由在行解碼器XDEC所被選擇的字元線 (WL 1 )上的記憶格電晶體QM導通’在記憶格MC 1 1内 -104- 200908328 形成電流路徑，而於位元線BL1及共通資料線CD產生讀 出信號。 由於選擇記憶格内的電阻値是依記億資訊而有差，因 此被輸出至共通資料線CD的電壓是依記憶資訊而出現 差。在此是當記憶資訊爲‘ 1 ’時，記憶格内的電阻値低，位 元線B L 1及共通資料線C D會朝向接地電壓V S S放電，成 爲比參照電壓VREF更低的電壓。另一方面，當記憶資訊 爲H寺，記憶格内的電阻値高，位元線B L 1及共通資料 線CD會被保持於預充電狀態，亦即讀出電壓VRD。以感 測放大器S A來判別該差，藉此選擇記憶格的記憶資訊會 被讀出。最後，將列選擇線對（YS 1 T，YS 1 B )設爲非活 性狀態，使NMOS電晶體MN1導通，藉此將位元線BL1 驅動至接地電壓VSS，且將形成接地電壓VSS的預充電起 動信號PCE驅動至電源電壓VDD，而使預充電電路PC活 化，藉此回到待機狀態。 又，按照圖4 8來說明有關使用上述圖4 6所示的記憶 體陣列構成的記憶格的寫入動作。圖48是表示圖46所示 的記億體陣列的寫入動作。以下也是與上述圖47同樣， 假設選擇記憶格MC1 1者來進行説明。在此，圖4 8是表 示選擇記憶格MC 1 1時的動作波形（電壓施加波形）之一 例。 首先，將形成電源電壓VDD的預充電起動信號PCE 驅動至接地電壓VSS，而使預充電電路成爲非活性狀態。 接著，對應於在列解碼器Y D E C所被選擇的列選擇線對 -105- 200908328 (YS1T，YS1B )之列選擇開關cswi會導通，藉此經由 共通資料線CD來連接位元線BL1與寫入電路PRGM。其 次’在行解碼器XDEC所被選擇的字元線（WL 1 )上的記 憶格電晶體Q Μ會導通，藉此在記憶格M C 1 1内形成電流 路徑，而於位元線B L 1流動電流。 寫入電路P R G Μ是被設計成寫入電流及其施加時間會 形成對應於記憶資訊的値。在此，當記憶資訊爲‘ 0 ’時，爲 短時間施加大的復位電流IR者。另一方面，當記憶資訊 爲‘ 1 ’時，以比復位電流更長的時間來施加比復位電流IR 更小的置位電流IS。最後，將列選擇線對（YS1T， YS 1 B )設爲非活性狀態，使電晶體MN 1導通，藉此來將 位元線BL1驅動至接地電壓VSS，且將形成接地電壓VSS 的預充電起動信號PCE驅動至電源電壓VDD，而使預充 電電路PC活化，藉此回到待機狀態。 以上，本實施形態是利用上述實施形態所述般的記憶 元件RM來構成圖46那樣電路構成的半導體裝置，藉此 可實現耐熱性高，且具備安定的資料保持特性的半導體裝 置。 就本實施形態的電路構成而言，由於是以同方向的電 壓來進行置位及復位，因此在記憶體矩陣的各交點，可不 是選擇電晶體及記憶元件，而是配置串連選擇二極體及記 億元件者，藉此製作容易。但，由於復位是藉由短時間大 的電流來使形成導電通路的離子橫擴散而進行者，因此一 旦重複重寫，則離子化的元素分布會容易變化，可重寫次 -106- 200908328 數會被約制。 (實施形態6 ) 參照圖4 9的電路圖來説明本發明的其他實施形態的 半導體裝置的記憶體陣列（記憶格陣列）的構成例。本實 施形態的半導體裝置是藉由記憶元件RM等所形成的記憶 格陣列及其周邊部的電路構成與上述實施形態1相異’但 本實施形態的記憶元件RM本身的構成是與上述實施形態 1〜4的記憶元件RM同樣，因此在此省略其説明。 圖49是表示本實施形態的半導體裝置的記憶體陣列 (記憶格陣列）及其周邊部的構成例的電路圖，對應於上 述實施形態1的圖1.9或上述實施形態5的圖4 6者。 圖4 9所示之本實施形態的電路構成是使用利用上述 實施形態1〜4所述的記憶層ML的記憶元件RM之記憶體 陣列（記憶格陣列）構成的一例，在彼此逆向的電壓（亦 即在上述實施形態1所説明那樣的置位電壓及復位電壓） 下進行置位動作及復位動作爲特徴。 電壓-電流特性是在施加逆向電壓時（亦即進行復位 動作時），所被離子化的金屬原子會作動於與置位時相反 方向’而導電通路會被復位’如上述圖4中點線所示般回 到高電阻狀態。 圖49所示之本實施形態的半導體裝置的電路構成是 爲了施加彼此逆向的電壓’而具有與上述實施形態5相異 的電路構成’針對該電路構成及動作的一例來進行説明。 -107- 200908328 圖49是與上述圖46同樣顯示具有nxm位元的記憶格 的記憶體陣列構成。構成記憶格的元件也是同樣爲記憶格 電晶體QM及記憶元件RM °本實施形態的特徴是將上述 圖4 6中爲一條的位元線更追加一條，在位元線對與字元 線的各交點配置記憶格’可對記憶元件RM施加逆向的電 壓的點。以下，一邊注視與上述圖46相異的點，一邊說 明有關圖4 9所示的本實施形態的半導體裝置的電路構 成。 圖4 9所示之本實施形態的半導體裝置的電路是除了 記憶體陣列、多路轉換器 MUX、行（row )解碼器 XDEC、列（column )解碼器 YDEC、讀出電路RC、重寫 電路PRGM以外還加上共通放電電路CDCCKT。記億體陣 列是在字元線WL1〜WLm與位元線對（BL1L，BL1R )〜 (BLnL，BLnR )的各交點配置記憶格MCI 1〜MCmn的構 成。各記憶格是所被串連的記憶元件RM與選擇電晶體 QM會被插入至位元線 BL1L〜LBnL與位元線 BL1R〜 BLnR之間的構成。在此，記憶元件RM是具備上述實施 形態1〜4所述般的構成，在位元線BL1L〜BLnL側連接 上述上部電極TE，在記憶格電晶體QM的一端連接上述 下部電極BE。 讀出電路 RC、重寫電路 PRGM、共通放電電路 CDCCKT是分別被連接至共通資料線對（CDL，CDR)。 在多路轉換器MUX内的列選擇開關列CSWA與放電電路 DCCKT追加有對應於位元線 BL1R〜BLnR的部份。亦 -108- 200908328 即’在列選擇開關列CSWA追加有分別被插入位元線 BL1R〜BLnR與共通資料線CDr之間的CMOS傳達閘極 (列選擇開關）CSW1R〜CSWnR。在 CMOS傳達閘極 CSW1〜CSWn’ CSW1R〜CSWnR的閘極電極分別連接列 解碼器Y D E C的輸出信號之列選擇線對（γ S丨τ，γ s 1 B ) 〜（YSnT， YSnB)。藉由列選擇線對（YS1T， YS1B)〜 (YSnT ’ YSnB )的其中一個被活化，所對應的—組 CMOS傳達閘極會被活化，而使得位元線對（BL1L， BL1R)〜（BLnL’ BLnR)的其中一組會被連接至共通資 料線對（C D L，C D R )。 放電電路DCCKT是被追加有分別被插入位元線BL1R 〜BLnR與接地電壓VSS之間的NMOS電晶體MN1R〜 MNnR。在NMOS電晶體MN 1 R〜MNnR的閘極電極分別被 連接列選擇線YS 1 B〜YSnB。在待機時，列選擇線YS 1 B 〜YSnB會被保持於電源電壓VDD，藉此NMOS電晶體 MN1L〜MNnL，MN1R〜MNnR會導通，而使得位元線對 (BL1L - BL1R )〜（BLnL，、BLnR)會被驅動至接地電 壓 VSS。 圖50是表示上述圖49的共通放電電路CDCCKT、讀 出電路RC、重寫電路PRGM的詳細構成（電路構成）例 的電路圖。
共通放電電路CDCCKT是以NMOS電晶體MN 1 01 ’ MN102' NOR電路NR101所構成。NMOS電晶體MN10 1 是被插入共通資料線CDL與接地電壓VSS之間，NMOS -109- 200908328 電晶體MN102是被插入共通資料線CDR與接地電壓VSS 之間。並且，在各個的閘極電極連接NOR電路NR101的 輸出端子。 在該NOR電路NR 101的輸入端子分別輸入後述的讀 出起動信號RD及重寫起動信號WT。該等的信號是在待 機狀態中，被保持於接地電壓VSS，因此NMOS電晶體 MN101，MN102會導通，藉此共通資料線對（CDL、 CDR)是被驅動至接地電壓 VSS。另一方面，讀出動作 時，讀出起動信號RD會被驅動至電源電壓VDD，重寫動 作時，重寫起動信號WT會被驅動至電源電壓VDD，因此 該等的動作時，NMOS電晶體MN101，MN102會被切斷。 讀出電路RC是以NMOS電晶體MN1 1 1，MN1 12、預 充電電路PC、感測放大器SA所構成。預充電電路PC是 在節點SND與感測放大器SA連接。預充電電路PC是藉 由高位準（在此是電源電壓VDD )的預充電起動信號pc E 來活化，將節點SND等驅動至讀出電壓VRD。NMOS電 晶體MN111是被插入共通資料線CDL與感測放大器SA 之間，NMOS電晶體MN1 12是被插入共通資料線CDR與 接地電壓V S S之間。在該等的電晶體的閘極電極輸入讀出 起動信號RD。 此讀出起動信號RD，如前述般在待機狀態中被保持 於接地電壓VSS，所以此情況，NMOS電晶體MN1 1 1， MN 112是被切斷。另一方面，在讀出動作中，形成接地電 壓VSS的讀出起動信號RD是被驅動至電源電壓VDD，因 -110- 200908328 此NMOS電晶體MN 111，MN112會導通，藉此共通資料 線CDL·會被連接至預充電電路Pc及感測放大器Sa，共 通資料線CDR會被連接至接地電壓VSS。藉由以上的構 成’在讚出動作是從共通資料線C D R經由位元線B L丨R〜 B LnR ’所被選擇的記憶格的電晶體qm的源極電極會被驅 動至接地電壓V S S。並且，從位元線b L 1 L〜B L n L經由共 通資料線C D L，對應於記憶資訊的讀出信號會被輸入至感 測放大器S A，藉此與上述圖4 7同様的讀出動作可能。 重寫電路PRGM是以共通資料線驅動電路CDDL， CDDR ' CMOS 傳達閘極 CSW151，CSW152、NAND 電路 ND151、反相器電路IV1S1所構成。CMOS傳達閘極 CSW1 51是被插入共通資料線CDL與共通資料線驅動電路 CDDL之間，CMOS傳達閘極CSW152是被插入共通資料 線C D R與共通資料線驅動電路c D D R之間。在該等的閘 極電極分別連接有利用NAND電路ND151及反相器電路 IV151來對置位起動信號SETB及復位起動信號RSTB進 行 AND演算後的結果所取得的重寫起動信號 WT及 WTB。 在此’置位起動信號SETB及復位起動信號RSTB是 在待機狀態中被保持於電源電壓V D D，因此重寫起動信號 WT會被保持於接地電壓VSS，重寫起動信號WTB會被保 持於電源電壓VDD，藉此共通資料線CDL，CDR及共通 資料線驅動電路CDDL，CDDR會被遮斷。另一方面，在 重寫動作中，由於置位起動信號SETB或復位起動信號 -111 - 200908328 RSTB會被驅動至接地電壓VSS，因此WT會被驅動至電 源電壓 VDD，WTB會被驅動至接地電壓 VSS，且 CSW151 ’ CSW152會分別導通，藉此共通資料線CDL， CDR及共通資料線驅動電路CDDL，CDDR會被連接。 共通資料線驅動電路 CDDL是以 PMOS電晶體 MP131、NMOS電晶體 MN131，MN132、反相器電路 IV131所構成。在置位電壓VS與接地電壓VSS之間插入 PMOS電晶體MP131及NMOS電晶體MN131，以其汲極 電極作爲節點N 1。連接該節點N 1與傳達閘極C S W 1 5 1， 且在節點N 1與接地電壓V S S之間插入ΝΜ Ο S電晶體 MN 1 32。 在PMOS電晶體MP131的閘極電極連接置位起動信 號SETB。在置位動作中，一旦成爲電源電壓VDD的置位 起動信號S E T B被驅動至接地電壓v S S，貝ί] Ρ Μ Ο S電晶體 ΜΡ131會導通，藉此置位電壓 VS會經由傳達閘極 CSW151來施加至共通資料線CDL。在NMOS電晶體 MN 1 3 1的閘極電極連接有使復位起動信號R S tb反轉於反 相器電路IV 1 3 1後的信號。在復位動作中，一旦成爲電源 電壓VDD的復位起動信號RSTB會驅動至接地電壓VSS， 則Ν Μ Ο S電晶體MN 1 3 1會導通，藉此接地電壓v S S會經 由傳達閘極C S W 1 5 1來施加至共通資料線c D L。在Ν Μ Ο S 電晶體MN 1 3 2的閘極電極連接有重寫起動信號wτΒ。此 重寫起動信號WTB是在待機狀態中被保持於電源電壓 VDD’因此NMOS電晶體MN132會導通，藉此接地電壓 200908328 VSS會被施加至節點N1。 共通資料線驅動電路 CDDR是以 PMOS電晶體 MP141、NMOS電晶體 MN141，MN142、反相器電路 IV 141所構成。在復位電壓VR與接地電壓VSS之間插入 電晶體Μ P 1 4 1及Ν Μ Ο S電晶體MN 1 4 1，以其汲極電極作 爲節點Ν2。連接該節點Ν2與傳達閘極CSW152，且在節 點Ν2與接地電壓VSS之間插入NMOS電晶體ΜΝ142。 在PMOS電晶體ΜΡ141的閘極電極連接有復位起動 信號R S Τ Β。在復位動作中，一旦成爲電源電壓ν D D的復 位起動信號R S Τ Β被驅動至接地電壓V S S，則Ρ Μ Ο S電晶 體Μ Ρ 1 4 1會導通，藉此復位電壓V R會經由傳達閘極 CSW152來施加至共通資料線CDR。在NMOS電晶體 MN 141的閘極電極連接有使置位起動信號SETB反轉於反 相器電路IV 1 4 1後的信號。在置位動作中，一旦成爲電源 電壓VDD的置位起動信號SETB被驅動至接地電壓VSS， 則NMOS電晶體MN141會導通，藉此接地電壓VSS會經 由傳達閘極CSW152來施加至共通資料線CDR。在NMOS 電晶體MN142的閘極電極連接有重寫起動信號WTB。此 重寫起動信號WTB是在待機狀態中被保持於電源電壓 VDD，因此NMOS電晶體MN142會導通，藉此接地電壓 VSS會被施加至節點N2。 圖51是表示利用上述圖5〇的重寫電路prgM之重寫 動作的一例波形圖。在此也是假設選擇記憶格M C 1 1者來 進行説明。 -113- 200908328 如圖5 1所示，在重寫動作’可使對應於記 方向的電流流至選擇後的記億格。亦即，在寫入 ‘1’的置位動作時，形成電源電壓VDD的置位 SETB會被驅動至接地電壓VSS，藉此電晶體 MN 1 4 1會成爲導通狀態，因此在所被選擇的記憶 流從記憶元件RM流至記憶格電晶體QM的方 的，在寫入記憶資訊‘ 0 ’的復位動作時，形成 VDD的復位起動信號RSTB會被驅動至接地電壓 此電晶體MP 1 4 1，MN 1 3 1會成爲導通狀態，因此 擇的記憶格可使電流從記憶格電晶體QM流至 RM的方向。 在此，復位動作是需要產生比置位動作更 熱。又，由於記憶元件RM側會形成源極電極， 考慮記憶格電晶體Q Μ的基板偏壓降下。因此， VR是以和電源電壓VDD相同或低，但復位電流 比置位電流更大的方式，設計成比置位電壓V S 此的復位動作是與上述圖4 8同樣短期間，但是 電流（IS )逆向的復位電流（_IR )流至選J M C 1 1。復位電流的絕對値（卜；[r丨）是比置位電流 大。 以上，本實施形態是利用上述實施形態所述 元件RM來形成圖49及圖50那樣電路構成的 置’藉此可實現耐熱性高，且具備安定的資料保 半導體裝置。 憶資訊的 記憶資訊 起動信號 ΜΡ 1 3 1， 格可使電 向。相反 _源電壓 VSS，藉 在所被選 記憶元件 大的焦耳 因此必須 復位電壓 的絕對値 更高。如 將和置位 驛記憶格 (IS)更 般的記億 半導體裝 持特性的 -114- 200908328 亦即’在置位動作中’例如將位元線B L 1 L 電壓’將位元線B L 1 R施加至低電壓，所以從 RM的上部電極TE (上部電極膜53)往下部電f 銷43)的方向產生電場。因此，記憶層ml (記 中的正離子是被推入下部電極BE方向。相反的 動作中’例如將位元線B L 1 R施加至高電壓， B L 1 L施加至低電壓，所以從下部電極b E (插銷 部電極TE (上部電極膜53)的方向產生電場。 關記憶層M L (記億層5 2 )中的正離子化的元素 氣力線來回到上部電極ΤΕ (上部電極膜5 3 )的 一方面，高電流短時間的熱擴散是以正離子能夠 方式擴散。藉此，可迴避重寫動作所造成的元 在，可使重寫可能次數提高。 另外，到目前爲止的説明，有關記憶格電晶 規格方面並無特別加以限定。但，亦可將閘極氧 極絕緣膜）厚的電晶體（MISFET )使用於記憶 QM來使閘極電壓昇壓。藉由如此的構成及動作 藉由記憶元件RM所產生的基板偏壓效應所造成 電晶體QM的驅動能力降低’即使和以往成逆向 動充分大的復位電流。 (實施形態7) 本實施形態是說明有關將上述實施形態6的 置變形的電路構成及動作。 施加至高 記憶元件 亟BE (插 憶層52) ，在復位 將位元線 43 )往上 因此，有 是沿著電 方向。另 均一化的 素局部存 體QM的 化膜（閘 格電晶體 ，可抑止 的記憶格 還是可流 半導體裝 -115- 200908328 圖5 2是表示本實施形態的半導體裝置的記憶體陣列 (記憶格陣列）及其周邊部的構成例的電路圖’對應於上 述實施形態6的圖4 9者。 圖5 2所不之本貫施形知的半導體裝置的電路構成的 特徴是在於其讀出方式’將上述圖49所示的放電電路 DCCKT置換成圖52所示那樣的預充電電路PCCKT ,將此 預充電電路 PCCKT内的 NMOS電晶體 MN1〜ΜΝη及 MN1R〜MNnR的源極電壓設爲讀出電壓VRD的點。 將如此構成的讀出動作顯示於圖5 3。在此也是假設選 擇記憶格MC 1 1者來進行説明。 在待機狀態中，位元線對（BL1L，BL1R )〜 (BLnL > BLnR )是藉由預充電電路PCCKT來保持於讀出 電壓 V RD。在使列選擇線對（Y S 1 T，Y S 1 B )活化後，若 將形成接地電壓VS S的讀出起動信號RD驅動至電源電壓 VDD，則位元線BL1R會從共通資料線CDR經由讀出電路 RC内的NMOS電晶體MN1 12來放電。其次，一旦活化字 元線WL 1，則記憶格MC 1 1内的電流路徑會被形成，對應 於記憶資訊的讀出信號會從位元線BL1 L經由共通資料線 CDL及讀出電路RC内的NMOS電晶體MN111來輸入至 感測放大器SA。在充分的讀出信號發生後，使字元線 WL 1及列選擇線對（YS 1 T，YS 1 B )成爲非活化狀態，藉 此位元線對（BL1L，BL1R)會藉由預充電電路PCCKT來 驅動至讀出電壓VRD。最後，將形成電源電壓VDD的讀 出起動信號RD驅動至接地電壓VSS，而回到待機狀態。 -116- 200908328 藉由如此的構成及動作，除了上述實施形態 各種效果以外，還可縮短讀出時間。亦即，例如 線對（B L 1 L，B L 1 R )的預充電動作，在讀出信 生後、亦即使列選擇線對（YS1T，YS1B )剛非 與感測放大器SA動作平行進行，因此可充分確 動作所被分配的時間。又，由於利用讀出電路 NMOS電晶體MN1 12來將電位元線BL1R放電， 短使電位差發生在位元線對（BL1L，BL1R ) 又，由於不必確保列選擇線對（YS1L，YS1L ) 機與字元線WL 1的活化時機的界限，因此可縮 MC 1 1的選擇動作時間。由以上的效果，可縮短 時的存取時間及週期時間，進而能夠實現高速的 置（記憶體）。 以上，根據實施形態來具體説明本發明者的 本發明並非限於上述實施形態，只要不脫離其主 亦可實施各種的變更。 [產業上的利用可能性] 本發明是例如適用於具有非揮發性的記憶元 體裝置者。 【圖式簡單說明】 圖1是表示本發明之一實施形態的半導體裝 元件的説明圖。 6所述的 可將位元 號的剛發 活化後， 保預充電 RC内的 因此可縮 的時間。 的活化時 短記憶格 讀出動作 半導體裝 發明，但 旨範圍， 件的半導 置的記憶 -117- 200908328 圖2是表示圖1的記憶元件的置位狀態的説明圖。 圖3是表示圖1的記憶元件的復位狀態的説明圖。 圖4是表示記憶元件的電壓對電流特性的説明圖。 圖5是表示構成記憶元件的記憶層的第1層的材料的 期望組成範圍的説明圖。 圖6是表示構成記憶元件的記憶層的第2層的材料的 期望組成範圍的説明圖。 圖7是表示記億元件的膜電阻的組成依存性的曲線 圖。 圖8是表示記憶元件的置位電阻的組成依存性的曲線 圖。 圖9是表示記憶元件的置位電阻的組成依存性的曲線 圖。 圖1 0是表示記憶元件的耐熱温度的組成依存性的曲 線圖。 圖11是表示記憶元件的置位電阻的組成依存性的曲 線圖。 圖1 2是表示記憶元件的膜電阻的組成依存性的曲線 圖。 圖1 3是表示記億元件的膜電阻的組成依存性的曲線 圖。 圖1 4是表示記憶元件的置位電阻的組成依存性的曲 線圖。 圖1 5是表示記憶元件的置位電阻的組成依存性的曲 -118- 200908328 線圖。 圖1 6是表示記憶元件的耐熱温度的組成依存性的曲 線圖。 圖1 7是表示記憶元件的置位電阻的組成依存性的曲 線圖。 圖1 8是表示記憶元件的膜電阻的組成依存性的曲線 圖。 圖1 9是表示本發明之一實施形態的半導體裝置的記 憶體陣列的構造例的電路圖。 圖2〇是表示對應於圖19的陣列構成的平面佈局的平 面圖。 圖21是表示本發明之一實施形態的半導體裝置的要 部剖面圖。 ® 22是表示本發明之一實施形態的半導體裝置的製 造工程中的要部剖面圖。 圖23是表示接續於圖22的半導體裝置的製造工程中 的要部剖面圖。 圖24是表示接續於圖23的半導體裝置的製造工程中 的要部剖面圖。 圖25是表示接續於圖24的半導體裝置的製造工程中 的要部剖面圖。 圖26是表示接續於圖25的半導體裝置的製造工程中 的要部剖面圖。 圖27是表示接續於圖26的半導體裝置的製造工程中 -119- 200908328 的要部剖面圖。 圖28是表示接續於圖27的半導體裝置的製造工程中 的要部剖面圖。 圖29是表示接續於圖28的半導體裝置的製造工程中 的要部剖面圖。 圖30是表示接續於圖29的半導體裝置的製造工程中 的要部剖面圖。 圖31是表示接續於圖30的半導體裝置的製造工程中 的要部剖面圖。 圖3 2是表示本發明的其他實施形態的半導體裝置的 記憶元件的説明圖。 圖3 3是表示構成圖3 2的記億元件的上部電極的材料 的期望組成範圍的説明圖。 圖3 4是表示記憶元件的置位電阻的組成依存性的曲 線圖。 圖3 5是表示記憶元件的置位電阻的組成依存性的曲 線圖。 圖3 6是表示記憶元件的置位電阻的組成依存性的曲 線圖。 圖3 7是表示記憶元件的重寫可能次數的組成依存性 的曲線圖。 圖3 8是表示本發明的其他實施形態的半導體裝置的 記憶元件的説明圖。 圖39是表示圖3 8的記憶元件的置位狀態的説明圖。 -120- 200908328 圖40是表示圖3 8的記憶元件的復位狀態的説明圖。 圖4 1是表示圖3 8的記憶元件的復位狀態的説明圖。 圖42是表示圖3 8的記憶元件的復位狀態的説明圖。 圖4 3是表示本發明的其他實施形態的半導體裝置的 s己憶兀件的説明圖。 圖44是表示圖43的記憶元件的置位狀態的説明圖。 圖45是表示圖43的記憶元件的復位狀態的説明圖。 圖46是表示本發明的其他實施形態的半導體裝置的 記憶體陣列的構造例的電路圖。 圖47是表示圖46的記憶體陣列的讀出動作之一例的 波形圖。 圖48是表示圖46的記憶體陣列的寫入動作之一例的 波形圖。 圖49是表示本發明的其他實施形態的半導體裝置的 記憶體陣列的構造例的電路圖。 圖50是表示圖49的共通放電電路、讀出電路、重寫 電路的詳細構成例的電路圖。 π η尾表示使用圖50的重寫電路的重寫動作之一例 圖5 1疋☆ 的波形圖。 ^阜表示本發明的其他實施形態的半導體裝置的 圖 5 2 ΤΗ π 1 記憶體__造例的電路圖。 c，曰表示圖52的記億體陣列的讀出動作之一例的 圖5 3疋少 波形圖。 -121 - 200908328 .【主要元件符號說明】 10A :記憶格區域 1 0 B :周邊電路區域 1 1 :半導體基板 1 2 :元件分離區域 13a， 13b ： p 型阱 1 4 : η型阱 1 5 a，1 5 b，1 5 c :鬧極絕緣膜 16a， 16b > 16c:鬧極電極 17a，17b: ιΓ型半導體區域 17c : ρ_型半導體區域 18a，18b，18c：俱丨J 壁 19a，19b: n +型半導體區域 19c : p +型半導體區域 20，21，22:半導體區域 2 5 :金屬矽化物層 31， 34， 41， 61， 62:絕緣膜 3 2 :接觸孔 33，43，64，66:插銷 33a， 36a， 43a， 67a， 71a:導電性壁疊膜 33b， 36b， 43b， 67b， 71b ：主導體膜 3 7 :配線 3 7 a :配線 3 7 b :源極配線 -122- 200908328 4 2，6 3 :貫通孔 5 1 :剝落防止膜 52 :記憶層 5 3 :上部電極膜 72， 72a:配線 B E :下部電極 BL ， BL1 〜BL4 ， BLn ， BL1L 〜BLnL ， BL1R 〜 BLnR :位元線 C D :共通資料線 CDCCKT :共通放電電路 C D D L，C D D R :共通資料線驅動電路 C D L，C D R :共通資料線 C D P :導電通路 CSW1 〜CSWn，CSW151，CSW152: CMOS 傳達閘極 CSWA :列選擇開關列 DCCKT :放電電路
FCT，SCT，TCT:接觸孑L F G :閘極電極層 FL :活性區域 IV13 1，IV151 :反相器電路 LRP :低電阻部份 Μ1 :第1層配線 M2 :第2層配線 MC，MC11 〜MC44，MCmn:記憶格 -123- 200908328 M L :記憶層 ML1 :第1層 ML2 :第2層 ML3 :第3層 MN1 〜ΜΝη，MN101，MN102，MN111，MN112， ΜΝ 1 3 1，ΜΝ 1 32，ΜΝ 1 4 1，ΜΝ 1 42 : NMOS 電晶體 ΜΡ131，ΜΡ141 : PMOS 電晶體 MUX :多路轉換器 N R 1 0 1 : Ν Ο R 電路 ND 1 5 1 : NAND 電路 P C :預充電電路 PF :剝落防止膜 PRGM :重寫電路 QD1〜QD4 :選擇電晶體 QM，QM1，QM2 :記憶格電晶體 QN : MIS電晶體 QP : MIS電晶體 RC :讀出電路 RM :記憶元件 SA :感測放大器 tl、t2、t3 :厚度 TE :上部電極 V G L :電位拔出線 VPL :電源供給線 -124- 200908328 WD1〜WD4:字元驅動器 WL，WL1 〜WL4，WLm:字元線 XDEC : X位址解碼器（行解碼器） YDEC1，YDEC2 : Y位址解碼器（歹[J解碼器） YS 1 B〜YSnB :列選擇線 -125-

Claims (1)

  1. 200908328 十、申請專利範圍 I. 一種半導體裝置，係於半導體基板上形成具有記憶 層及分別形成於上述記憶層的兩面的第1電極及第2電極 之記憶元件，其特徵爲： 上述記憶層係具有互相鄰接的上述第1電極側的第1 層及上述第2電極側的第2層， 上述第1層係由含有從Cu，Ag，Au，Al，Zn，Cd所 成的第1元素群選擇的至少1種類的元素、及從V，Nb， Ta’ Cr，Mo，W，Ti，Z r > Hf，Fe，Co，Ni，P t > Pd， Rh，Ir，Ru，Os，鑭系元素所成的第2元素群選擇的至少 1種類的元素、及從S，Se，Te所成的第3元素群選擇的 至少1種類的元素之材料所構成， 上述第2層ML2係由含有從上述第1元素群選擇的 至少1種類的元素、及從上述第2元素群選擇的至少1種 類的元素、及氧之材料所構成。 2 .如申請專利範圍第1項之半導體裝置，其中，上述 第1層係由使從上述第1元素群選擇的至少1種類的元素 含有20原子％以上70原子％以下，使從上述第2元素群 選擇的至少1種類的元素含有3原子％以上40原子％以 下，使從上述第3元素群選擇的至少1種類的元素含有20 原子％以上60原子％以下之材料所構成。 3 .如申請專利範圍第2項之半導體裝置，其中，上述 第2層係由使從上述第1元素群選擇的至少1種類的元素 含有5原子％以上50原子％以下’使從上述第2元素群選 -126- 200908328 擇的至少1種類的兀素含有1 0原子％以上5 0原子％以 下’使氧含有3 0原子。/。以上7 0原子％以下之材料所構 成。 4. 如申請專利範圍第3項之半導體裝置，其中，上述 第1層及上述第2層係由含有Cu或Ag的材料所構成。 5. 如申請專利範圍第4項之半導體裝置，其中，上述 第1層及上述第2層係由含有從Ta，V，Nb，Cr所成的 群選擇的至少1種類的元素之材料所構成。 6 _如申請專利範圍第5項之半導體裝置，其中，上述 桌1層係由含有S的材料所構成。 7.如申I靑專利範圍第3項之半導體裝置，其中，上述 第1層所含有且屬於上述第1元素群的元素種類，與上述 第2層所含有且屬於上述第1元素群的元素種類相同。 8 .如申請專利範圍第1項之半導體裝置，其中，上述 第2電極係鄰接於上述第2層， 上述第2電極係藉由難以擴散於上述第2層中的元素 所形成。 9 ·如申請專利範圍第8項之半導體裝置，其中，上述 第 2 電極係以從 w，Mo，Ta，Pt，Pd ’ Rh，lr，RU， 〇s ’ Ti所成的群選擇的至少1種類的元素作爲主成分含 有。 1 〇 ·如申請專利範圍第1項之半導體裝置，其中，上 述第2電極係鄰接於上述第2層’ 上述第電極係由使從上述第1元素群選擇的至少1種 -127- 200908328 類的元素含有9原子％以上90原子％以下’使從上述第2 元素群選擇的至少1種類的元素含有9原子％以上9〇原子 %以下，使從◦，S，S e，T e所成的群選擇的至少1種類 的元素含有1原子％以上40原子％以下之材料所構成。 1 1 ·如申請專利範圍第1項之半導體裝置，其中，上 述第1層的厚度爲10〜l〇〇nm， 上述第2層的厚度爲10 〜1 0 0 nm 〇 1 2 ·如申請專利範圍第1項之半導體裝置，其中，在 上述第1電極與上述第1層之間形成有由氧化鉻或氧化鉬 所構成的層。 13_如申請專利範圍第1項之半導體裝置，其中，上 述第1層係由複數的層所形成， 上述複數的層，越是遠離上述第2層的層，所含有的 上述第3元素群的元素中原子號碼最大的元素的含有量會 越多’或，含原子號碼更大的上述第3元素群的元素。 14.如申請專利範圍第1項之半導體裝置，其中，上 述記憶層更具有在與上述第2層所鄰接的側相反的側鄰接 於上述第1層且位於上述第1電極與上述第1層之間的第 3層， 上述第3層係由含有從上述第1元素群選擇的至少1 種類的元素、及從上述第2元素群選擇的至少1種類的元 素、及氧的材料所構成。 1 5 ·如申請專利範圍第1 4項之半導體裝置，其中’上 述第3層係由使從上述第1元素群選擇的至少1種類的元 -128- 200908328 素含有5原子％以上50原子％以下’使從上述第2元素群 選擇的至少丨種類的元素含有1 0原子％以上50原子％以 下，使氧含有3 0原子％以上7 〇原子％以下之材料所構 成。 1 6 ·如申請專利範圍第1項之半導體裝置’其中’上 述記憶元件係根據在上述記憶層原子或離子移動而物理特 性變化來記憶資訊。 1 7 .如申請專利範圍第1 6項之半導體裝置，其中，上 述記憶元件係根據屬於上述第1元素群的元素移動於上述 記憶層中而物理特性變化來記憶資訊。 18.如申請專利範圍第16項之半導體裝置，其中，上 述記憶元件係根據上述第1電極及上述第2電極間的上述 記憶層的電阻値高的高電阻狀態與低的低電阻狀態來記憶 資訊。 1 9 ·如申請專利範圍第1 8項之半導體裝置，其中， 將上述第1電極及上述第2電極間的上述記憶層形成 上述高電阻狀態時，上述第1電極的電位比上述第2電極 的電位更高那樣的電壓係被施加於上述第1電極及上述第 2電極間， 將上述第1電極及上述第2電極間的上述記憶層形成 上述低電阻狀態時，上述第1電極的電位比上述第2電極 的電位更低那樣的電壓會被施加於上述第1電極及上述第 2電極間。 2 0.如申請專利範圍第18項之半導體裝置，其中， -129- 200908328 將上述第1電極及上述第2電極間的上述記憶層形成 上述高電阻狀態時，上述第1電極的電位比上述第2電極 的電位更低那樣的電壓會被施加於上述第1電極及上述第 2電極間， 將上述第1電極及上述第2電極間的上述記憶層形成 上述低電阻狀態時，上述第1電極的電位比上述第2電極 的電位更低那樣的電壓會被施加於上述第1電極及上述第 2電極間。 -130-
TW097124709A 2007-08-08 2008-07-01 Semiconductor device TW200908328A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007206890A JP2009043905A (ja) 2007-08-08 2007-08-08 半導体装置

Publications (1)

Publication Number Publication Date
TW200908328A true TW200908328A (en) 2009-02-16

Family

ID=40345611

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097124709A TW200908328A (en) 2007-08-08 2008-07-01 Semiconductor device

Country Status (5)

Country Link
US (1) US20090039336A1 (zh)
JP (1) JP2009043905A (zh)
KR (1) KR100971832B1 (zh)
CN (1) CN101364634B (zh)
TW (1) TW200908328A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10256404B2 (en) 2017-03-22 2019-04-09 Toshiba Memory Corporation Memory device

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5194640B2 (ja) * 2007-08-22 2013-05-08 ソニー株式会社 記憶素子および記憶装置
JP4466738B2 (ja) 2008-01-09 2010-05-26 ソニー株式会社 記憶素子および記憶装置
JP2009246085A (ja) * 2008-03-31 2009-10-22 Hitachi Ltd 半導体装置およびその製造方法
KR100983175B1 (ko) * 2008-07-03 2010-09-20 광주과학기술원 산화물막과 고체 전해질막을 구비하는 저항 변화 메모리소자, 및 이의 동작방법
US8289749B2 (en) * 2009-10-08 2012-10-16 Sandisk 3D Llc Soft forming reversible resistivity-switching element for bipolar switching
WO2011058947A1 (ja) * 2009-11-11 2011-05-19 日本電気株式会社 抵抗変化素子、半導体装置、および抵抗変化素子の形成方法
JP5732827B2 (ja) 2010-02-09 2015-06-10 ソニー株式会社 記憶素子および記憶装置、並びに記憶装置の動作方法
US8848430B2 (en) * 2010-02-23 2014-09-30 Sandisk 3D Llc Step soft program for reversible resistivity-switching elements
WO2011142386A1 (ja) * 2010-05-11 2011-11-17 日本電気株式会社 半導体装置及びその製造方法
JP2012019042A (ja) * 2010-07-07 2012-01-26 Sony Corp 記憶素子および記憶装置
US9172034B2 (en) * 2010-09-20 2015-10-27 Technion Research & Development Foundation Memory diodes
JP5708929B2 (ja) * 2010-12-13 2015-04-30 ソニー株式会社 記憶素子およびその製造方法、並びに記憶装置
JP5547111B2 (ja) * 2011-02-15 2014-07-09 株式会社東芝 不揮発性抵抗変化素子および不揮発性抵抗変化素子の製造方法
JP2012186316A (ja) 2011-03-04 2012-09-27 Sony Corp 記憶素子および記憶装置
JP2012199336A (ja) 2011-03-18 2012-10-18 Sony Corp 記憶素子および記憶装置
KR102022554B1 (ko) * 2012-05-11 2019-09-18 에스케이하이닉스 주식회사 비휘발성 메모리 장치
JP6162931B2 (ja) * 2012-06-19 2017-07-12 ソニーセミコンダクタソリューションズ株式会社 記憶素子および記憶装置
FR2993388B1 (fr) * 2012-07-11 2015-04-03 Altis Semiconductor Snc Dispositif microelectronique a memoire programmable
EP2695966B1 (en) * 2012-08-06 2018-10-03 IMEC vzw ALD method
JP2014056888A (ja) * 2012-09-11 2014-03-27 Toshiba Corp 記憶装置
JP6308136B2 (ja) * 2012-12-25 2018-04-11 ソニー株式会社 記憶素子および記憶装置
JP5844299B2 (ja) * 2013-03-25 2016-01-13 株式会社日立製作所 接合材、接合構造体
US8981334B1 (en) * 2013-11-01 2015-03-17 Micron Technology, Inc. Memory cells having regions containing one or both of carbon and boron
US9368552B2 (en) * 2013-11-22 2016-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive memory array and fabricating method thereof
JP6386349B2 (ja) * 2014-11-19 2018-09-05 東芝メモリ株式会社 不揮発性記憶装置
CN106410024A (zh) * 2015-08-03 2017-02-15 华邦电子股份有限公司 电阻式随机存取存储器
US9431606B1 (en) * 2015-08-12 2016-08-30 Micron Technology, Inc. Memory cells
WO2017052584A1 (en) 2015-09-25 2017-03-30 Intel Corporation High retention resistive random access memory
CN110060722B (zh) * 2018-01-17 2021-10-08 华邦电子股份有限公司 电阻式存储器存储装置的上电复位方法
JP2019169571A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 記憶装置
US10840259B2 (en) 2018-08-13 2020-11-17 Sandisk Technologies Llc Three-dimensional memory device including liner free molybdenum word lines and methods of making the same
JP7255853B2 (ja) * 2019-03-27 2023-04-11 ナノブリッジ・セミコンダクター株式会社 非線形抵抗素子、スイッチング素子、および非線形抵抗素子の製造方法
JP2020205405A (ja) 2019-06-17 2020-12-24 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． メモリスタ、及びそれを含むニューロモーフィック装置
CN113611722A (zh) * 2020-05-12 2021-11-05 联芯集成电路制造(厦门)有限公司 电阻式存储装置以及其制作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07176547A (ja) * 1993-12-17 1995-07-14 Hitachi Ltd 半導体チップとその製法
JP4792714B2 (ja) * 2003-11-28 2011-10-12 ソニー株式会社 記憶素子及び記憶装置
JP4475098B2 (ja) * 2004-11-02 2010-06-09 ソニー株式会社 記憶素子及びその駆動方法
JP4848633B2 (ja) * 2004-12-14 2011-12-28 ソニー株式会社 記憶素子及び記憶装置
JP4815804B2 (ja) * 2005-01-11 2011-11-16 ソニー株式会社 記憶素子及び記憶装置
JP4396621B2 (ja) * 2005-12-02 2010-01-13 ソニー株式会社 記憶素子及び記憶装置
JP5073680B2 (ja) * 2007-01-11 2012-11-14 ルネサスエレクトロニクス株式会社 半導体装置
JPWO2008142768A1 (ja) * 2007-05-21 2010-08-05 株式会社ルネサステクノロジ 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10256404B2 (en) 2017-03-22 2019-04-09 Toshiba Memory Corporation Memory device
TWI664757B (zh) * 2017-03-22 2019-07-01 日商東芝記憶體股份有限公司 記憶裝置

Also Published As

Publication number Publication date
US20090039336A1 (en) 2009-02-12
CN101364634B (zh) 2010-07-21
KR100971832B1 (ko) 2010-07-22
CN101364634A (zh) 2009-02-11
JP2009043905A (ja) 2009-02-26
KR20090015806A (ko) 2009-02-12

Similar Documents

Publication Publication Date Title
TW200908328A (en) Semiconductor device
US10127992B2 (en) Method and structure for reliable electrical fuse programming
TWI653628B (zh) Switching element and memory device
US9236141B2 (en) Circuit and system of using junction diode of MOS as program selector for programmable resistive devices
US10249379B2 (en) One-time programmable devices having program selector for electrical fuses with extended area
JP5397668B2 (ja) 記憶素子および記憶装置
US8605495B2 (en) Isolation device free memory
TWI491023B (zh) 記憶體元件，製造其之方法，及記憶體裝置
US20150187431A1 (en) ONE-TIME PROGRAMMABLE MEMORY DEVICES USING FinFET TECHNOLOGY
US20140016394A1 (en) Ccircuit and system of using junction diode as program selector for metal fuses for one-time programmable devices
TW200818485A (en) Semiconductor device
TWI497491B (zh) 記憶體元件及記憶體裝置
CN102544364B (zh) 存储元件和存储装置
US20120087181A1 (en) Cross-Point Self-Aligned Reduced Cell Size Phase Change Memory
TWI542054B (zh) 記憶體元件，製造其之方法，及記憶體裝置
TW201230306A (en) Phase-change memory, electronics system, reversible resistive memory and method for providing the same
TW200807776A (en) Semiconductor memory devices
JP5724651B2 (ja) 記憶素子および記憶装置
US10395733B2 (en) Forming structure and method for integrated circuit memory
WO2007091326A1 (ja) 半導体装置およびその製造方法
JP2012064808A (ja) 記憶素子および記憶装置
JP2004288843A (ja) 半導体記憶素子及びこれを用いた半導体記憶装置
JP5103470B2 (ja) 半導体装置およびその製造方法
JP2010278275A (ja) 半導体記憶装置