CN101364634A - 半导体装置 - Google Patents

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Abstract

本发明的课题在于提高可存储信息的半导体装置的性能。本发明由下部电极BE侧的第1层ML1和上部电极TE侧的第2层ML2形成存储器元件RM的存储层ML。第1层ML1含有20原子％以上70原子％以下由Cu，Ag，Au，Al，Zn，Cd组成的第1元素组中的至少1种，含有3原子％以上40原子％以下由V，Nb，Ta，Cr，Mo，W，Ti，Zr，Hf，Fe，Co，Ni，Pt，Pd，Rh，Ir，Ru，Os，镧系元素组成的第2元素组中的至少1种，含有20原子％以上60原子％以下由S，Se，Te组成的第3元素组中的至少1种。第2层ML2含有5原子％以上50原子％以下第1元素组中的至少1种，含有10原子％以上50原子％以下第2元素组中的至少1种，含有30原子％以上70原子％以下的氧。

Description

半导体装置
技术领域
本发明涉及一种半导体装置，特别涉及具有非易失性存储元件的半导体装置。
背景技术
目前已知有称为极性存储器(polarized memory)或者固体电解质存储器的非易失性存储器(例如，参见专利文献1、非专利文献1及非专利文献2)。上述存储器相应于对存储元件施加的电压的方向来改变存储元件的电阻由此写入存储信息。由于该存储器使用电阻值作为信号，所以读出信号大，传感操作容易。相应于不同的状态，电阻值也可以从3位数变为5位数。
[专利文献1]特开2005-197634号公报
[非专利文献1]T.Sakamoto，S.Kaeriyama，H.Sunamura，M.Mizuno，H.Kawaura，T.Hasegawa，K.Terabe，T.Nakayama，M.Aono，“IEEE International Solid-State Circuits Conference(ISSCC)2004”，Digest，(美国)，2004年，p.16.3
[非专利文献2]M.N.Kozicki，C.Gopalan，M.Balakrishnan，M.Park，M.Mitkova，“Proc.Non-Volatile Memory Technology Symposium(NVMTS)2004”，(美国)，2004年，p.10～17
发明内容
基于本发明人的研究，有了以下发现。
以金属作为电极、硫属元素化物(chalcogenide)作为固体电解质在电极间配置固体电解质的金属-硫属元素化物固体电解质存储器的存储机制在于离子移动，在硫属元素化物层或者氧化物层中形成Ag、Cu等正离子浓度高的低电阻的导电通路。可以通过控制电极间的电压，控制由从金属电极扩散到固体电解质层(此时为存储层)的金属离子产生的导电通路，使电阻值变化，具有非易失存储性。然而，如果存储器反复进行重写，则有可能发生金属离子从金属电极扩散到固体电解质，导致电极表面的原子水平的形状变化，使得重写特性不稳定，每次重写时电阻变化。另外，如果存储器反复进行重写，则有可能在从电极的扩散中固体电解质中的Ag、Cu等浓度变得过高，ON和OFF中间的电阻不改变。上述情况使可存储信息的半导体装置的性能降低。基于上述情况，人们要求一种使用具有更稳定的数据重写特性的固体电解质的存储器元件。
本发明的目的在于提供一种能够提高可进行信息存储的半导体装置的性能的技术。
由本申请说明书的记载和附图可知本发明的上述内容和其他目的以及新特征。
以下简要说明本申请公开的发明中的代表性方案。
本发明的半导体装置在半导体基板上形成存储器元件，所述存储器元件具有存储层和分别形成在所述存储层两面的第1电极及第2电极，所述存储层具有相互邻接的所述第1电极侧的第1层和所述第2电极侧的第2层，所述第1层由下述材料构成，所述材料含有选自由Cu，Ag，Au，Al，Zn，Cd组成的第1元素组中的至少1种元素、和选自由V，Nb，Ta，Cr，Mo，W，Ti，Zr，Hf，Fe，Co，Ni，Pt，Pd，Rh，Ir，Ru，Os，镧系元素组成的第2元素组中的至少1种元素、和选自由S，Se，Te组成的第3元素组中的至少1种元素，所述第2层由下述材料构成，所述材料含有选自所述第1元素组中的至少1种元素、和选自所述第2元素组中的至少1种元素、和氧。
以下简要说明本申请公开的发明中通过代表性方案得到的效果。
本发明能够使可进行信息存储的半导体装置的性能提高。
另外，能够实现电力消耗低、且具有稳定的数据重写特性的半导体装置。
附图说明
[图1]是表示本发明实施方案之一的半导体装置的存储器元件的说明图。
[图2]是表示图1的存储器元件的置位状态的说明图。
[图3]是表示图1的存储器元件的复位状态的说明图。
[图4]是表示存储器元件的电压对电流特性的说明图。
[图5]是表示构成存储器元件存储层第1层的材料的理想组成范围的说明图。
[图6]是表示构成存储器元件存储层第2层的材料的理想组成范围的说明图。
[图7]是表示存储器元件的膜电阻的组成依赖性的曲线图。
[图8]是表示存储器元件的置位电阻的组成依赖性的曲线图。
[图9]是表示存储器元件的置位电阻的组成依赖性的曲线图。
[图10]是表示存储器元件的耐热温度的组成依赖性的曲线图。
[图11]是表示存储器元件的置位电阻的组成依赖性的曲线图。
[图12]是表示存储器元件的膜电阻的组成依赖性的曲线图。
[图13]是表示存储器元件的膜电阻的组成依赖性的曲线图。
[图14]是表示存储器元件的置位电阻的组成依赖性的曲线图。
[图15]是表示存储器元件的置位电阻的组成依赖性的曲线图。
[图16]是表示存储器元件的耐热温度的组成依赖性的曲线图。
[图17]是表示存储器元件的置位电阻的组成依赖性的曲线图。
[图18]是表示存储器元件的膜电阻的组成依赖性的曲线图。
[图19]是表示本发明实施方案之一的半导体装置的存储阵列的结构例的电路图。
[图20]是表示与图19的阵列结构对应的平面布局的平面图。
[图21]是本发明实施方案之一的半导体装置的主要部分剖面图。
[图22]是本发明实施方案之一的半导体装置的制造工序中的主要部分剖面图。
[图23]图22之后的半导体装置制造工序中的主要部分剖面图。
[图24]图23之后的半导体装置制造工序中的主要部分剖面图。
[图25]图24之后的半导体装置制造工序中的主要部分剖面图。
[图26]图25之后的半导体装置制造工序中的主要部分剖面图。
[图27]图26之后的半导体装置制造工序中的主要部分剖面图。
[图28]图27之后的半导体装置制造工序中的主要部分剖面图。
[图29]图28之后的半导体装置制造工序中的主要部分剖面图。
[图30]图29之后的半导体装置制造工序中的主要部分剖面图。
[图31]图30之后的半导体装置制造工序中的主要部分剖面图。
[图32]表示本发明其它实施方案的半导体装置中的存储器元件的说明图。
[图33]表示构成图32的存储器元件的上部电极的材料的理想组成范围的说明图。
[图34]是表示存储器元件的置位电阻的组成依赖性的曲线图。
[图35]是表示存储器元件的置位电阻的组成依赖性的曲线图。
[图36]是表示存储器元件的置位电阻的组成依赖性的曲线图。
[图37]是表示存储器元件的可重写次数的组成依赖性的曲线图。
[图38]是表示本发明其它实施方案的半导体装置的存储器元件的说明图。
[图39]是表示图38的存储器元件的置位状态的说明图。
[图40]是表示图38的存储器元件的复位状态的说明图。
[图41]是表示图38的存储器元件的复位状态的说明图。
[图42]是表示图38的存储器元件的复位状态的说明图。
[图43]是表示本发明其它实施方案的半导体装置的存储器元件的说明图。
[图44]是表示图43的存储器元件的置位状态的说明图。
[图45]是表示图43的存储器元件的复位状态的说明图。
[图46]是表示本发明其它实施方案的半导体装置的存储阵列结构例的电路图。
[图47]是表示图46的存储阵列的读出动作的一例的波形图。
[图48]是表示图46的存储阵列的写入动作的一例的波形图。
[图49]是表示本发明其它实施方案的半导体装置的存储阵列结构例的电路图。
[图50]是表示图49的共用放电电路、读出电路、重写电路的详细结构例的电路图。
[图51]是表示使用图50的重写电路的重写动作的一例的波形图。
[图52]是表示本发明其它实施方案的半导体装置的存储阵列结构例的电路图。
[图53]是表示图52的存储阵列的读出动作的一例的波形图。
符号说明
10A  存储单元区域
10B  周边电路区域
11   半导体基板
12   元件分离区域
13a，13b   p型阱
14   n型阱
15a，15b，15c  栅极绝缘膜
16a，16b，16c  栅极
17a，17b  n- 型半导体区域
17c  p- 型半导体区域
18a，18b，18c  侧壁
19a，19b  n+ 型半导体区域
19c  p+ 型半导体区域
20，21，22  半导体区域
25  金属硅化物层
31，34，41，61，62  绝缘膜
32  接触孔
33，43，64，66  栓塞
33a，36a，43a，67a，71a  导电性隔离膜
33b，36b，43b，67b，71b  主导体膜
37  布线
37a  布线
37b  源极布线
42，63  穿通孔
51  防脱落膜
52  存储层
53  上部电极膜
72，72a  布线
BE  下部电极
BL，BL1～BL4，BLn，BL1L～BLnL，BL1R～BLnR  位线
CD  共用数据线
CDCCKT  共用放电电路
CDDL，CDDR  共用数据线驱动电路
CDL，CDR  共用数据线
CDP  导电通路
CSW1～CSWn，CSW151，CSW152 CMOS 传输栅极
CSWA  列选择开关列
DCCKT  放电电路
FCT，SCT，TCT  接触孔
FG  栅极层
FL  活性区域
IV131，IV151  反相电路
LRP  低电阻部分
M1  第1层布线
M2  第2层布线
MC，MC11～MC44，MCmn  存储单元
ML  存储层
ML1  第1层
ML2  第2层
ML3  第3层
MN1～MNn，MN101，MN102，MN111，MN112，MN131，MN132，MN141，MN142  NMOS 晶体管
MP131，MP141  PMOS 晶体管
MUX  多路转换器(multiplexer)
NR101  NOR 电路
ND151  NAND 电路
PC  预充电电路
PF  防脱落膜
PRGM  重写电路
QD1～QD4  选择晶体管
QM，QM1，QM2  存储单元晶体管
QN  MIS 晶体管
QP  MIS 晶体管
RC  读出电路
RM  存储器元件
SA  读出放大器
t1、t2、t3  厚度
TE  上部电极
VGL  电位引出线
VPL  电源供给线
WD1～WD4  字驱动器
WL，WL1～WL4，WLm字线
XDECX  地址解码器(行解码器)
YDEC1，YDEC2  Y地址解码器(列解码器)
YS1B～YSnB  列选择线
具体实施方式
在以下实施方案中，为了便于说明，必要时分成多个部分或实施方案进行说明，除非特别指出的情况下，上述各部分或实施方案相互之间并非无关，存在一个实施方案是另一个实施方案的部分或全部变形的例子或是对其进行详细、补充说明等关系。另外，在以下实施方案中，涉及要素的数值等(包括个数、数值、量、范围等)时，除非特别指出以及原理上明确限定为特定数值等情况下，并不限定于特定数值，可以为特定数值以上或以下。进而，在以下实施方案中，除非特别指出以及从原理上考虑显然为必须等情况下，其构成要素(也包括要素步骤等)未必是必需的构成要素。同样，在以下实施方案中，涉及构成要素等的形状、位置关系等时，除非特别指出以及原理上显然并非如此等情况下，包括实质上与该形状等近似或类似的形状等。上述数值及范围也是同样的。
以下基于附图详细说明本发明的实施方案。需要说明的是，在用于说明实施方案的全部附图中，具有同一功能的部件标记为同一符号，并省略重复说明。另外，在以下实施方案中，除非特别必要，原则上不重复同一或相同部分的说明。
在实施方案使用的附图中，为了便于观察附图，有时在剖面图中也省略影线。另外，为了便于观察附图，有时在平面图中也标记影线。
(实施方案1)
参见附图说明本发明的实施方案之一的半导体装置及其制造方法。
图1是模式地表示本实施方案的半导体装置中的存储器元件的说明图(剖面图)。图1中，为了便于理解，对于包围存储器元件RM周边的绝缘膜(与下述绝缘膜41，61，62对应)，省略图示。
如图1所示，本实施方案的存储器元件(存储元件)RM具有存储层(记录层、存储材料层)ML、和在存储层ML的两面(彼此相反侧的面，此处为下面及上面)分别形成的下部电极(栓塞状电极、导体部、第1电极)BE及上部电极(上部电极膜、导体部、第2电极)TE。上述存储器元件RM形成在半导体基板(与下述的半导体基板11对应)上，构成半导体装置。即，本实施方案的半导体装置是配备存储器元件RM的半导体装置，所述存储器元件RM具有下部电极BE、和在下部电极BE上形成的存储层ML、和在存储层ML上形成的上部电极TE。
另外，理由稍后说明，但是如图1所示，在存储器元件的下部电极BE和存储层ML之间，优选存在防脱落膜(与界面层、下述的防脱落膜51对应)PF，之间也可以无防脱落膜PF，使下部电极BE和存储层ML直接接触(连续)。即，下部电极BE间隔防脱落膜PF与存储层ML的第1层ML1邻接，不形成防脱落膜PF时与存储层ML的第1层ML1直接邻接。防脱落膜PF由例如氧化铬(例如Cr2O3)或氧化钽(例如Ta2O5)等形成，此时，下部电极BE和存储层ML的第1层ML1之间形成由氧化铬或氧化钽构成的层(即防脱落膜)。
下部电极BE埋入形成于半导体基板上的绝缘膜(与下述绝缘膜41对应，但图1中省略图示)的开口部(与下述穿通孔42对应)内，在埋入了下部电极BE的绝缘膜上形成防脱落膜PF，在防脱落膜PF上从下开始依次形成存储层ML和上部电极TE。存储层ML的至少一部分与下部电极BE以平面方式(视为与半导体基板主面平行的平面)重叠。即，下部电极BE的上面被形成为内包在存储层ML的平面图案中。
在上部电极TE和下部电极BE之间配置的存储层ML具有由下部电极BE侧的第1层ML1(金属硫属元素化物层)、和上部电极TE侧的第2层ML2(金属氧化物层)形成的层合结构。第1层ML1和第2层ML2相互邻接。第1层ML1是具有固体电解质作用的层(简称固体电解质层，构成该层的材料也可以不是作为固体电解质公知的材料)，第2层ML2是发挥作为离子供给层的作用的层。
在上部电极TE上形成导电性的栓塞(导体部)64，栓塞64与上部电极TE电连接。
上部电极TE与存储层ML的第2层ML2邻接。上部电极TE优选由在存储层ML的第2层ML2中难以扩散的元素形成。上部电极TE由导电体材料构成，为了防止扩散到第2层ML2中，优选含有选自由钨(W)、钼(Mo)、钽(Ta)、铂(Pt)、钯(Pd)、铑(Rh)、铱(Ir)、钌(Ru)、锇(Os)、钛(Ti)组成的组中的至少1种元素作为主成分，也可以含有少量杂质。例如，可以由在第2层ML2中难以扩散的元素(优选W，Mo，Ta，Pt，Pd，Rh，Ir，Ru，Os，Ti)的单体金属、合金(金属的混合物)或金属化合物形成上部电极TE，作为金属化合物优选低电阻的金属氮化物、例如为钛氮化物(Ti氮化物)。通过使上部电极TE具有上述结构，能够防止金属元素或金属离子从上部电极TE过度供给至存储层ML(第2层ML2)中，因此，能够防止在下述复位动作时上部电极TE及下部电极BE间的导电通路(与下述导电通路CDP对应)切断不充分导致形成低电阻，可以提高复位状态的稳定性，可以提高存储器元件RM的耐重写性。
下部电极BE优选由在存储层ML的第1层ML1中难以扩散的元素形成。下部电极TE由导电体材料构成，为了防止向第1层ML1中扩散，优选含有选自由钨(W)、钼(Mo)、钽(Ta)、铂(Pt)、钯(Pd)、铑(Rh)、铱(Ir)、钌(Ru)、锇(Os)、钛(Ti)组成的组中的至少1种元素作为主成分，也可以含有少量杂质。例如，可以由在第1层ML1中难以扩散的元素(优选W，Mo，Ta，Pt，Pd，Rh，Ir，Ru，Os，Ti)的单体金属、合金(金属的混合物)或金属化合物形成下部电极TE，作为金属化合物优选为金属氮化物等。例如，可以使用由钛(Ti)膜、氮化钛(Ti-N)膜或者它们的层合膜等构成的导电性隔离膜43a和由钨(W)或氮化钛(Ti-N)等构成的主导体膜43b形成下部电极BE。通过使下部电极BE具有上述结构，能够在上部电极TE侧相对于下部电极BE为负电位时防止金属元素或金属离子从下部电极BE被供给到存储层ML(第1层ML1)中。因此，能够使存储器元件RM正确地工作，另外，还能提高存储器元件RM的耐重写性。
存储层ML的第1层ML1由下述材料构成，所述材料作为主成分含有选自由Cu(铜)、Ag(银)、Au(金)、Al(铝)、Zn(锌)及Cd(镉)组成的组(将其称为第1元素组)中的至少1种元素，和选自由V(钒)、Nb(铌)、Ta(钽)、Cr(铬)、Mo(钼)、W(钨)、Ti(钛)、Zr(锆)、Hf(铪)、Fe(铁)、Co(钴)、Ni(镍)、Pt(铂)、Pd(钯)、Rh(铑)、Ir(铱)、Ru(钌)、Os(锇)及镧系元素组成的组(将其称为第2元素组)中的至少1种元素、和选自由S(硫)、Se(硒)及Te(碲)组成的组(将其称为第3元素组)中的至少1种元素。由于存储层ML的第1层ML1含有硫属元素(S，Se，Te)，所以可以看作是由硫属元素化物材料(硫属元素化物、硫属元素化物半导体)形成的、即硫属元素化物层(金属硫属元素化物层)。对于存储层ML的第1层ML1的优选组成，在下述内容中详细阐述。
存储层ML的第2层ML2由下述材料构成，所述材料作为主成分含有选自由Cu(铜)、Ag(银)、Au(金)、Al(铝)、Zn(锌)及Cd(镉)组成的组(第1元素组)中的至少1种元素、和选自由V(钒)、Nb(铌)、Ta(钽)、Cr(铬)、Mo(钼)、W(钨)、Ti(钛)、Zr(锆)、Hf(铪)、Fe(铁)、Co(钴)、Ni(镍)、Pt(铂)、Pd(钯)、Rh(铑)、Ir(铱)、Ru(钌)、Os(锇)及镧系元素组成的组(第2元素组)中的至少1种元素、和氧(O)。存储层ML的第2层ML2由于含有氧元素(O)，所以可以看作是由氧化物(金属氧化物)形成的、即氧化物层(金属氧化物层)。对于存储层ML的第2层ML2的优选组成，在下述内容中详细阐述。
需要说明的是，下述内容为了简略，将上述由Cu(铜)、Ag(银)、Au(金)、Al(铝)、Zn(锌)及Cd(镉)组成的组称为第1元素组。将上述由V(钒)、Nb(铌)、Ta(钽)、Cr(铬)、Mo(钼)、W(钨)、Ti(钛)、Zr(锆)、Hf(铪)、Fe(铁)、Co(钴)、Ni(镍)、Pt(铂)、Pd(钯)、Rh(铑)、Ir(铱)、Ru(钌)、Os(锇)及镧系元素组成的组称为第2元素组。将上述由S(硫)、Se(硒)及Te(碲)组成的组称为第3元素组。另外，将属于第1元素组且存储层ML所含的元素称为α元素。将属于第2元素组且存储层ML所含的元素称为β元素。将属于第3元素组且存储层ML所含的元素称为γ元素。
如上所述，存储层ML的第1层ML1由含有α元素、β元素和γ元素的材料构成，存储层ML的第2层ML2由含有α元素、β元素和氧(O)的材料构成。
存储层ML的第1层ML1中，β元素及γ元素相互键合，即使施加电场(电压)，仍然稳定不易变化，在存储层ML中难以扩散，但与β元素及γ元素相比，通过施加电场(电压)α元素在存储层ML中易于扩散。其原因在于β元素和γ元素的键合力大于α元素和γ元素的键合力。另外，存储层ML的第2层ML2中，β元素及氧(O)相互键合，即使施加电场(电压)，仍然稳定且难以变化，在存储层ML中难以扩散，而与β元素及氧(O)相比，通过施加电场(电压)α元素在存储层ML中易于扩散。其原因在于β元素和氧(O)的键合力大于α元素和氧(O)的键合力。
存储层ML所含的α元素(第1元素组的元素)是具有在存储层ML(主要为第1层ML1)中扩散或移动、于存储层ML中形成导电通路(下述导电通路CDP)的作用的元素。第1元素组的元素中，从易于形成此导电通路方面考虑，优选Cu(铜)和Ag(银)。所以，只要存储层ML的第1层ML1及第2层ML2含有Cu(铜)或Ag(银)作为α元素，即可容易地形成导电通路(下述导电通路CDP)，故较优选。另外，存储层ML(第1层ML1及第2层ML2)所含的α元素为Cu(铜)时，由于在半导体装置的制造工序中(例如埋入铜布线的形成工序等)使用Cu(铜)，所以对金属污染等的担心减少。另外，存储层ML(第1层ML1及第2层ML2)所含的α元素为Ag(银)时，由于Ag(银)与Cu(铜)相比离子半径小、扩散速度快，所以能够加快写入时存储层ML中α元素的扩散速度，进一步提高写入速度。
另外，存储层ML的第1层ML1所含的且属于第1元素组的元素的种类、与存储层ML的第2层ML2所含的且属于第1元素组的元素的种类相同时(即第1层ML1所含的α元素与第2层ML2所含的α元素相同时)，较为理想。例如，第1层ML1所含的且属于第1元素组的元素为Cu时，优选第2层ML2所含的且属于第1元素组的元素也为Cu。由此能够在存储层ML中更适当地形成导电通路。
另外，存储层ML的第1层ML1所含的且属于第2元素组的元素的种类、与存储层ML的第2层ML2所含的且属于第2元素组的元素的种类相同时(即第1层ML1所含的β元素与第2层ML2所含的β元素相同时)，较理想。例如，第1层ML1含有的且属于第2元素组的元素为Ta时，优选第2层ML2含有的且属于第2元素组的元素也为Ta。由此，可以具有下述优点，即不发生由重写导致的组成变化、容易发挥有助于属于第2元素组的元素形成电极间导电通路(下述导电通路CDP)的作用。
存储层ML中的β元素(第2元素组的元素)部分包含在下述导电通路CDP中，具有辅助导电通路CDP的形成、并且增加温度升高时导电通路CDP的稳定性的作用。进而，与本实施方案不同，在存储层ML中无β元素(第2元素组的元素)的情况下，占据存储层ML中原子的相当大比例的金属元素(α元素)移动，导致存储层ML的膜(层)整体结构变得不稳定，而本实施方案中，由于存储层ML中存在与γ元素或氧牢固键合的β元素(第2元素组的元素)，所以即使α元素移动，存储层ML的膜(层)结构仍然稳定。因此，即使存储器元件RM反复进行重写，存储层ML的膜结构仍然稳定，能够提高存储器元件的耐重写性。从提高上述效果方面考虑，作为存储层ML所含的β元素，特别优选第2元素组的元素中的Ta(钽)，V(钒)，Nb(铌)，Cr(铬)。所以，存储层ML的第1层ML1及第2层ML2中作为β元素含有选自由Ta(钽)，V(钒)，Nb(铌)，Cr(铬)组成的组中的至少1种元素时，较为理想。
存储层ML的第2层ML2是在存储层ML(主要为第1层ML1)中移动(扩散)的金属离子或金属元素(此处与α元素对应)的供给层、即离子供给层或金属元素供给层。存储层ML的第1层ML1是金属离子或金属元素(此处与α元素对应)移动(扩散)的固体电解质层。需要说明的是，本申请中，所谓固体电解质，是广义的固体电解质，只要是可进行能够检测到电阻变化的任何电荷移动的电解质即可。
由于作为α元素，使用与β元素、γ元素及氧(O)相比通过施加电场易于移动的元素，因此通过施加电场，α元素能够从第2层ML2扩散至第1层ML1中、或从第1层ML1返回第2层ML2。另一方面，第2层ML2中的β元素及氧(O)相互键合，即使施加电场(电场)，也很稳定且难以变化，难以扩散到第1层ML1中。另外，第1层ML1中的β元素及γ元素相互键合，即使施加电场(电场)，也很稳定且难以变化，难以扩散到第2层ML2中。因此，即使施加电场，第2层ML2中的β元素及氧(O)也不会扩散到第1层ML1中，第1层ML1中的β元素及γ元素也不会扩散到第2层ML2中，所以即使通过反复进行存储层ML的信息重写使α元素反复移动，仍可以通过β元素及氧(O)维持第2层ML2的形状，通过β元素及γ元素维持第1层ML1的形状。因此，即使反复进行存储器元件RM的重写，仍能防止存储层ML的变形或变性，并且可以使存储层ML的膜结构稳定。所以，能够稳定地进行存储器元件RM的多次重写。
另外，存储层ML的各层(第1层ML1及第2层ML2)含有属于周期表第VI族的元素，第2层ML2含有氧(O)，而第1层ML1含有选自由S(硫)、Se(硒)及Te(碲)组成的组(第3元素组)中的至少1种元素。因此，存储层ML中，与第2层ML2相比，第1层ML1中有助于导电通路(与下述导电通路CDP对应)形成的元素(此处为α元素)的移动性或迁移率(mobility)(与半导体中的电子等载体的移动性或迁移率类似的定义)升高。其原因如下所述。
作为属于周期表第VI族的元素的氧(O)、硫(S)、硒(Se)及碲(Te)，变为负2价离子时，尺寸(离子半径)比金属正离子大，另外，按照原子序号增大的顺序即氧(O)、硫(S)、硒(Se)及碲(Te)的顺序，离子尺寸(离子半径)变大。一般认为，存储层ML的各层(第1层ML1及第2层ML2)含有越多离子尺寸(离子半径)大的元素，原子或离子间的间隙越大，金属离子(α元素)越易于通过，即迁移率越大。另外，存储层ML的各层(第1层ML1及第2层ML2)所含的属于周期表第VI族的元素的离子半径越大，有助于导电通路形成的元素(α元素)和构成存储层ML的其它元素(β元素或第VI族元素)之间的引力或键合力越小，认为这也有助于增大迁移率。
因此，第2层ML2含有氧(O)，而第1层ML1含有选自由与氧(O)相比离子半径大的S(硫)、Se(硒)及Te(碲)组成的组(第3元素组)中的至少1种元素，所以与第2层ML2相比，第1层ML1中原子或离子间的间隙变大，另外，作用于有助于导电通路形成的元素(此处为α元素)的引力或键合力减小。由于与第2层ML2相比，在第1层ML1中金属离子(此处为α元素的离子)易于通过(移动)，所以有助于导电通路形成的元素(此处为α元素)的迁移率变大。
另外，理想情况为：第2层ML2含有氧(O)，但第2层ML2不含S(硫)、Se(硒)及Te(碲)。优选第1层ML1含有选自由S(硫)、Se(硒)及Te(碲)组成的组(第3元素组)中的至少1种元素，但第1层ML1不含氧(O)。由此，与第2层ML2相比，能够适当地提高第1层ML1中有助于导电通路(与下述导电通路CDP对应)形成的元素(α元素)的迁移率。
如上所述，存储层ML由有助于导电通路形成的元素(α元素)的迁移率不同的第1层ML1及第2层ML2构成。因此，由于在迁移率高的第1层ML1中有助于导电通路形成的元素(α元素)易于移动，所以在第1层ML1中暂时形成导电通路后，可以相应于施加电压(复位电压及置位电压)的方向，或者相应于施加电压的施加方式(脉冲宽、脉冲电压的大小等)的差异，使导电通路和下部电极BE之间的连接被切断或连接。另一方面，迁移率低的第2层ML2中，由于有助于导电通路形成的元素(此处为α元素)难以移动，所以在第2层ML2中暂时形成导电通路后，即使施加电压(复位电压、置位电压及读出电压)，第2层ML2中构成导电通路的元素(此处为α元素)也基本上不移动，能够维持导电通路和上部电极TE之间的电连接。
另外，第3元素组的元素中，由于S(硫)的带隙宽，所以可以提高存储器元件RM的高电阻状态(复位状态)的电阻，故特别优选。所以，存储层ML的第1层ML1作为γ元素含有S(硫)时，能够提高存储器元件RM的高电阻状态(复位状态)的电阻，故较理想。
另外，理想情况为：第1层ML1及第2层ML2的离子(此处为α元素的离子)的迁移率均比Cu2S层低，其原因在于，与通过上述层的导电通路(下述导电通路CDP)的电极的连接不易被切断。
另外，第1层ML1或第2层ML2中的一个为低电阻率的情况下，第1层ML1或第2层ML2中的另一个也可以兼作电极。此时，优选作为电极发挥作用的第1层ML1或第2层ML2，代替下部电极BE或上部电极TE的一部分，但在形成与下部电极BE或上部电极TE相同的形状的情况下，也可以省略下部电极BE或上部电极TE。需要说明的是，在使第2层ML2作为电极发挥作用由此省略上部电极TE的情况下，为了施加电压在第2层ML2上连接任意的导体部(例如栓塞64)，因此也可以将与此第2层ML2连接的导体部看作是存储器元件RM的电极(第2电极)。相同地，在使第1层ML1作为电极发挥作用由此省略下部电极BE的情况下，为了施加电压在第1层ML1上连接任意导体部(例如布线37a)(其中，也包括在连接的导体部和第1层ML1之间存在防脱落膜PF等的情况)，因此，也可以将与此第1层ML1连接的导体部看作是存储器元件RM的电极(第1电极)。
更详细地说明存储层ML中导电通路CDP的形成。图2为模式地表示存储器元件RM的说明图(剖面图)，所述存储器元件的状态为存储层ML中形成导电通路CDP使下部电极BE和上部电极TE之间连接的状态(置位状态、开通状态)。图3为模式地表示存储器元件RM的说明图(剖面图)，所述存储器元件的状态为存储层ML中在下部电极BE和上部电极TE之间导电通路CDP被切断的状态(复位状态、关闭状态)。图2及图3是与上述图1相同的剖面图，为了便于观察附图，只对存储层ML中成为低电阻率的区域即存储层ML中成为导电通路CDP及低电阻部分LRP的区域标记影线，其他部分省略影线。
在刚制成半导体装置后的状态下，由于未对存储层ML施加电压，故没有形成导电通路。因此，半导体装置制造后，为了在存储层ML中暂时形成连接上部电极TE和下部电极BE之间的导电通路CDP，施加电压。通过反复沿相反方向施加较大的初始化电压(比之后施加的复位电压、置位电压及读出电压高的电压)，进行上述电压施加。即，将下述操作反复进行：使下部电极BE为负电位且使上部电极TE为正电位等，施加使下部电极BE电位低于上部电极TE电位的第1初始化电压，在下部电极BE及上部电极TE间的存储层ML中流过较大的电流；及使下部电极BE为正电位且使上部电极TE为负电位等，施加使下部电极BE电位高于上部电极TE电位的第2初始化电压，在下部电极BE及上部电极TE间的存储层ML中流过较大的电流。
通过施加上述初始化电压(反复进行第1初始化电压的施加和第2初始化电压的施加)，沿着电流通路，金属离子聚集(移动)，如图2所示，在存储层ML中形成金属离子以高浓度存在的导电通路(导电通路、低电阻部分)CDP，使下部电极BE和上部电极TE之间被连接。导电通路CDP是在存储层ML中金属离子(主要以α元素为主体，也可以含有β元素)以高浓度存在的部分，导电通路CDP中电子能够容易地从金属离子(金属原子)移动到与其邻近的金属离子(金属原子)，所以实现了低电阻值(电阻率)。因此，存储层ML中，导电通路CDP与除其之外的区域相比电阻率降低。在存储层ML中形成此导电通路CDP，使下部电极BE和上部电极TE之间连接(连结)，由此使存储层ML为低电阻，存储器元件RM为低电阻。
由此，通过在如图2所示于存储层ML中形成导电通路CDP使下部电极BE和上部电极TE之间连接(连结)的状态(置位状态、开通状态)下施加复位电压，能够如图3所示将在存储层ML中连接下部电极BE和上部电极TE之间的导电通路CDP切断。
例如，使下部电极BE为正电位且使上部电极TE为负电位等，在上部电极TE及下部电极BE间(即栓塞64及下部电极BE间)施加使下部电极BE电位高于上部电极TE电位的复位电压。使复位电压的电压绝对值(上部电极TE及下部电极BE间的电位差的绝对值)小于上述第1初始化电压及第2初始化电压的绝对值(上部电极TE及下部电极BE间的电位差的绝对值)、或者电压施加时间短于上述第1初始化电压及第2初始化电压的电压施加时间。将复位电压设定为上述值，是为了在复位时抑制第2层ML2中的α元素移动，能够维持第2层ML2内的导电通路CDP。换而言之，反映第1层ML1和第2层ML2中α元素的迁移率的差，设定复位电压，使第1层ML1中α元素移动，第2层ML2中α元素基本上不移动。
通过此复位电压，在存储层ML的第1层ML1中形成导电通路CDP的α元素(α元素的离子)向为负电位侧的上部电极TE侧移动，被收纳在第2层ML2内。另一方面，如上所述与第1层ML1相比第2层ML2中α元素的迁移率小，故即使施加复位电压，在第2层ML2中α元素也基本不移动。因此，通过施加复位电压，如图3所示，形成为在第2层ML2内的导电通路CDP基本不变，而在第1层ML1的与第2层ML2邻接的区域内导电通路CDP被切断的状态(未形成导电通路CDP的状态)，由于存储层ML形成为下部电极BE和上部电极TE之间未通过导电通路CDP连接的状态，所以存储层ML形成为高电阻，存储器元件RM形成为高电阻。
另外，由于与α元素相比β元素与γ元素或氧(O)的键合力强，所以即使施加复位电压也基本不移动。因此，即使施加复位电压，有时也会如图3所示在第1层ML1的与下部电极BCE邻接的区域残留β元素以较高浓度存在的低电阻部分LRP，但是α元素在复位电压的作用下移动，使得上述低电阻部分LRP没有与第2层ML2内的导电通路CDP连接。所以，施加复位电压时，即使在第1层ML1的与下部电极BCE邻接的区域残留低电阻部分LRP，存储层ML也不形成为于下部电极BE和上部电极TE之间通过低电阻区域(低电阻部分LRP及导电通路CDP)连接的状态，存储层ML为高电阻，存储器元件RM为高电阻。需要说明的是，即使在第1层ML1的与下部电极BCE邻接的区域中未形成上述低电阻部分LRP，存储器元件RM的动作也不存在问题。
另一方面，如图3所示，在存储层ML中下部电极BE和上部电极TE之间的导电通路CDP被切断的状态(复位状态、关闭状态)下施加置位电压，由此能够如图2所示在存储层ML中将下部电极BE和上部电极TE之间再度通过导电通路CDP连接。
例如，使下部电极BE为负电位且使上部电极TE为正电位等，在上部电极TE及下部电极BE间(即栓塞64及下部电极BE间)施加使下部电极BE电位低于上部电极TE电位的置位电压。置位电压的电压绝对值小于上述第1初始化电压及第2初始化电压的绝对值，或者电压施加时间短于上述第1初始化电压及第2初始化电压的电压施加时间。
通过此置位电压，使第1层ML1附近的第2层ML2的α元素(α元素的离子)在第1层ML1中扩散，向为负电位侧的下部电极BE侧移动，再次形成导电通路CDP，形成为在第1层ML1中形成导电通路CDP以从第2层ML2连接下部电极BE的状态。另一方面，如上所述，由于与第1层ML1相比，第2层ML2的α元素的迁移率较小，所以即使施加置位电压，也基本维持第2层ML2内的导电通路CDP。因此，通过施加置位电压，形成为如图3所示的状态，即，在存储层ML中形成导电通路CDP，将下部电极BE和上部电极TE之间连接(连结)，使存储层ML形成为低电阻，存储器元件RM形成为低电阻。这是因为在上述置位状态下，形成导电率高且细长(长丝状)的导电通路CDP使上部电极TE及下部电极BE间电连接，故上部电极TE及下部电极BE间的电阻降低。
如上所述，由于氧(O)的离子半径比S(硫)、Se(硒)及Te(碲)小，故具有限制离子移动的效果，因此含有氧(O)的第2层ML2具有防止发生下述情况的作用，所述情况为在电位梯度作用下大部分离子向一个方向、或其相反方向移动，导致与某一方电极的连接被切断，不能形成连接两电极(上部电极TE及下部电极BE)间的导电通路CDP。即，即使在导电率高的层(上部电极TE)基本不含有形成导电通路的金属元素(α元素)的情况下，也能始终保持第2层ML2和与其邻接的导电率高的层(上部电极TE)之间的电连接。
另外，如果上部电极TE和下部电极BE的电位差为零或小于规定的阈值，则α元素在存储层ML(特别是第1层ML1)中不移动，维持存储层ML中导电通路的状态。
下部电极BE的电位(电压)，可以由通过下述存储单元晶体管QM1、QM2等对下部电极BE施加的电压进行控制，上部电极TE的电位(电压)，可以由通过下述布线72(72a)及栓塞64等向上部电极TE施加的电压进行控制。另外，如此处说明所述，使复位电压和置位电压为彼此反向的电压，对存储器元件RM进行控制的情况下，具有存储器元件RM的半导体装置，具有能够在复位时和置位时对上部电极和下部电极间施加彼此相反方向的电压的电路。
需要说明的是，本申请中，如图2所示，在存储层ML中形成导电通路CDP将下部电极BE和上部电极TE之间连接(连结)，由此使存储层ML形成为低电阻，存储器元件RM形成为低电阻，将此状态称为置位状态或开通(ON)状态。另外，将施加置位电压使存储器元件RM的存储层ML为置位状态的动作称为置位动作(或简单地称为置位)。所以置位电压是用于使存储器元件RM的存储层ML为置位状态的电压。另外，本申请中，如图3所示，在存储层ML中下部电极BE和上部电极TE间未通过导电通路CDP连接，形成为下部电极BE及上部电极TE间的导电通路CDP被切断的状态，使存储层ML形成为高电阻，存储器元件RM形成为高电阻，将此状态称为复位状态或关闭(OFF)状态。另外，将施加复位电压使存储器元件RM的存储层ML为复位状态的动作称为复位动作(或简单地称为复位)。所以复位电压是用于使存储器元件RM的存储层ML为复位状态的电压。
如上所述，可以通过施加复位电压或置位电压，使存储层ML中的元素(主要为α元素)在存储层ML中移动，从而使各存储单元的存储层ML在下述状态之间变化(迁移)，所述状态为以连接下部电极BE和上部电极TE之间的方式形成导电通路CDP的低电阻状态(置位状态、开通状态)、和没有以连接下部电极BE和上部电极TE之间的方式形成导电通路CDP的高电阻状态(复位状态、关闭状态)。因此，通过控制对下部电极BE和上部电极TE施加的电压，控制下部电极BE及上部电极TE间的电场(电场)，由此能够控制存储层ML中金属元素(主要为α元素)的移动，控制导电通路CDP的形成状态，可以使各存储单元的存储层ML在低电阻的置位状态和高电阻的复位状态间变化(迁移)，保持各状态。由此，能够使存储层ML的电阻值(电阻率)即存储器元件RM的电阻值变化，从而可以形成非易失性的存储元件(存储器)。存储器元件RM通过形成下部电极BE及上部电极TE间的存储层ML的电阻值高的高电阻状态(复位状态)和电阻值低的低电阻状态(置位状态)，存储信息。即，下部电极BE及上部电极TE间的存储层ML形成为低电阻的状态(形成为下部电极BE和上部电极TE间连接的导电通路CDP的状态)、或者存储层ML形成为高电阻的状态(未形成使下部电极BE和上部电极TE间连接的导电通路CDP的状态)作为存储信息，通过存储层ML所含的金属元素(主要为α元素)在存储层ML(主要为第1层ML1)中移动，能够使信息存储(记录)在存储层ML中。
另外，读出电压用于读出由存储器元件RM(存储层ML)存储的信息，其值设定为在第1层ML1及第2层ML2两者中存储层ML中的元素(特别是α元素)不移动(即导电通路CDP的状态不变化)的值。例如，使读出电压的绝对值小于复位电压及置位电压的绝对值。通过在下部电极BE及上部电极TE间施加上述读出电压，可以读出存储器元件RM的电阻值，由此可以读出存储层ML(存储器元件RM)为高电阻状态还是为低电阻状态、即存储元件RM的存储信息。复位时的电阻(上部电极TE及下部电极BE间的电阻)高于置位时的电阻(上部电极TE及下部电极BE间的电阻)，例如其比为10(10倍)倍左右。
如上所述，存储层ML中原子或离子(此处主要为α元素)移动，物理特性(例如电阻等)变化，由此能够在存储层ML中存储(记录)信息，另外，存储层ML中原子或离子(此处主要为α元素)移动，物理特性(例如电阻等)变化，由此能够重写在存储层ML中存储的信息。另外，通过访问(access)时为访问对象的选择存储单元的通过电流等，能够读出选择存储单元中存储层ML的存储信息(高电阻或低电阻)。另外，上述物理特性变化，表示例如上部电极TE及下部电极BE间电阻变化、或电容变化等，如此处说明所述，较优选为电阻变化。
另外，下部电极BE和上部电极TE的电位差为零或小于规定的阈值时，α元素在存储层ML中不移动，所以即使不向半导体装置供给电源，也能保持在存储层ML中存储的信息。因此，存储层ML或存储器元件RM能够作为非易失性的存储元件发挥功能。另外，存储器元件RM也可以看作是固体电解质存储器。
另外，也考虑与本实施方案不同，仅由第1层ML1或第2层ML2中的一个构成存储层ML(即省略形成第1层ML1或第2层ML2中的一个)，但是，此时，有助于存储层ML内形成导电通路的元素(此处为α元素)沿着施加电压的方向向上部电极TE侧或下部电极BE侧移动，导致不均匀分布，不能良好地形成从上部电极TE到下部电极BE的导电通路CDP。
另外，与本实施方案不同，在被金属电极夹持的1层由硫属元素化物的固体电解质层构成的固体电解质存储中，固体电解质层为1层，构成阳极(正电位侧的金属电极)的元素在固体电解质层中的迁移率高，因此即使金属离子从阳极(金属电极)扩散到固体电解质中，固体电解质层中离子浓度高的导电通路仍保持与阳极连接，不向阴极(负电位侧的金属电极)延伸。接下来，从阳极向固体电解质中扩散、移动的金属离子堆积在阴极附近，金属离子以高浓度存在的高浓度区域(导电区域)在阴极附近形成山状(以阳极侧为顶点且以与阴极连接的区域为底边的山状或三角形的形状)，此高浓度区域向阳极方向缓缓升高，其高浓度区域的顶点达到阳极时两电极(阳极及阴极)间形成电连接。此时，施加反方向的电压时，从山状高浓度区域的上部剥夺金属离子、山状高浓度区域的高度降低时两电极(阳极及阴极)间的连接被切断。此山状高浓度区域(导电区域)的山脚部分有时比电极的横幅还宽，可能会妨碍高集成化。
针对于此，本实施方案中，上部电极TE及下部电极BE间配置的存储层ML具有下部电极BE侧的第1层ML1和上部电极TE侧的第2层ML2的层合结构，使第1层ML1和第2层ML2中有助于导电通路CDP形成的元素(此处为α元素)的迁移率不同。由此，强行塞入离子形成的导电通路CDP，从上部电极TE向下方(下部电极BE方向)延伸，形成上下方向的电线状或者长丝状，与下部电极BE的连接相应于施加电压的方向或者电压的施加方式(脉冲宽、脉冲电压等)，被切断或连接。通过施加电压进行控制，可以形成上述细电线状或者长丝状的导电通路CDP，因此，能够实现具有优异性能及功能的存储器元件。
即，本实施方案中，通过使第1层ML1和第2层ML2中的α元素的迁移率存在差值，在施加复位电压或置位电压时，使第1层ML1中α元素移动，第2层ML中α元素基本不移动。因此，施加复位电压或置位电压基本不改变第2层ML2内的导电通路CDP，始终维持导电通路CDP和上部电极TE之间的连接，通过施加复位电压或置位电压，使导电通路CDP和下部电极BE的连接被切断或连接。因此，通过由施加电压进行控制，能够在上部电极TE及下部电极BE间的存储层ML中准确地形成上述细电线状或者长丝状的导电通路CDP。
另外，本实施方案中，通过使第1层ML1和第2层ML2中α元素的迁移率具有差值，在施加复位电压或置位电压时，使第1层ML1中α元素移动，而第2层ML中α元素基本上不移动。因此，施加复位电压或置位电压基本上不改变第2层ML2内的导电通路CDP。从而，将通过施加复位电压或置位电压在第1层ML1内形成的导电通路CDP的位置限定在连接第2层ML2内导电通路CDP前端(与第1层ML和第2层ML的界面连接的部分)和下部电极BE之间的位置。即，通过即使在复位状态下也维持在第2层ML2内的导电通路CDP，基本确定了置位时第1层ML1中复活的导电通路CDP的位置和粗细。由此，能够防止发生由导电通路CDP形成位置的面内方向(与存储层ML的形成面平行的方向)的不均导致的重写不稳定。另外，能够提高反复进行重写时电阻值的再现性。另外，能够稳定地进行由置位和复位的反复操作进行的重写。
另外，使下部电极BE的面积小于存储层ML的下面的面积，下部电极BE与存储层ML下面的一部分平面(与半导体基板主面平行的平面)重叠，使存储层ML的其它部分不与下部电极BE平面重叠。由此，能够进一步确实地防止发生由在存储层ML的第1层ML1上形成的导电通路CDP的形成位置的面内方向(与记录层ML的形成面平行的方向)的不均导致的重写不稳定。另外，能够更准确地提高反复重写时电阻值的再现性。
如上所述，本实施方案能够提高可进行信息存储的半导体装置的性能。另外，能够实现电力消耗低、且具有稳定的数据重写特性的半导体装置。另外，在低电压、低电力消耗下可以进行多次重写。
另外，由于在为离子供给层的第2层ML2的内部，形成导电通路的离子(此处为α元素的离子)能够移动，所以其本身也可以作为固体电解质层发挥功能。导电通路CDP为长丝状时，第2层ML只在形成长丝(导电通路CDP)的周边形成固体电解质层。
图4为模式地表示存储器元件RM的电压对电流特性的说明图(曲线图)。
存储器元件RM的电压对电流特性如图4所示。首先，从高电阻的复位状态升高电压，超过阈值时引起轰击离子化，载体数增加，且离子化的金属原子(α元素)移动，形成长丝状导电通路CDP，进而电阻下降少许，成为置位状态。即使降低电压，也能维持低电阻状态。为了形成高电阻状态，在导电通路内短时流过大电流时，产生的热量使得导电通路的离子向周边扩散，恢复高电阻状态，
接下来，更详细地说明存储层ML的第1层ML1及第2层ML2的组成。
图5是表示构成存储层ML的第1层ML1的材料的理想组成范围的说明图(曲线图、三角图、组成图)，图6是表示构成存储层ML的第2层ML2的材料的理想组成范围的说明图(曲线图、三角图、组成图)。
本发明人使用多种组成的材料作为存储层ML的第1层ML1及第2层ML2的材料，制作上述图1所示的存储器元件，研究各种特性时，发现存储层ML的第1层ML1优选由下述材料构成，所述材料含有20原子％以上70原子％以下选自由Cu(铜)、Ag(银)、Au(金)、Al(铝)、Zn(锌)及Cd(镉)组成的组(第1元素组)中的至少1种元素，含有3原子％以上40原子％以下选自由V(钒)、Nb(铌)、Ta(钽)、Cr(铬)、Mo(钼)、W(钨)、Ti(钛)、Zr(锆)、Hf(铪)、Fe(铁)、Co(钴)、Ni(镍)、Pt(铂)、Pd(钯)、Rh(铑)、Ir(铱)、Ru(钌)、Os(锇)及镧系元素组成的组(第2元素组)中的至少1种元素，含有20原子％以上60原子％以下选自由S(硫)、Se(硒)及Te(碲)组成的组(第3元素组)中的至少1种元素。第1层ML1也可以含有10原子％以下上述元素以外的元素(第1元素组、第2元素组及第3元素组以外的元素)。
即，存储层ML的第1层ML1的组成为由组成式αXβYγZ所表示的组成，其中0.2≤X≤0.7，0.03≤Y≤0.4，0.2≤Z≤0.6，X+Y+Z＝1，从提高存储器元件的性能方面考虑，极其有效。此处，存储层ML的第1层ML1的组成式αXβYγZ中的α是选自第1元素组中的至少1种元素，存储层ML的第1层ML1的组成式αXβYγZ中的β是选自第2元素组中的至少1种元素，存储层ML的第1层ML1的组成式αXβYγZ中的γ是选自第3元素组中的至少1种元素。需要说明的是，此处所示的存储层ML的第1层ML1的组成αXβYγZ是以第1层ML1的膜厚方向的平均组成表示的。
上述存储层ML的第1层ML1的理想组成范围在图5中标出影线进行表示。本实施方案中，存储层ML的第1层ML1由于含有α元素、β元素及γ元素作为构成元素，故以图5的组成三角图表示存储层ML的第1层ML1的理想组成范围。需要说明的是，图5中给出以Cu(铜)为α元素、以Ta(钽)为β元素的例子。
另外，本发明人使用多种组成的材料作为存储层ML的第1层ML1及第2层ML2的材料，制作如上述图1所示的存储器元件，研究各种特性时，发现存储层ML的第2层ML2优选由下述材料构成，所述材料含有5原子％以上50原子％以下的选自由Cu(铜)、Ag(银)、Au(金)、Al(铝)、Zn(锌)及Cd(镉)组成的组(第1元素组)中的至少1种元素，含有10原子％以上50原子％以下的选自由V(钒)、Nb(铌)、Ta(钽)、Cr(铬)、Mo(钼)、W(钨)、Ti(钛)、Zr(锆)、Hf(铪)、Fe(铁)、Co(钴)、Ni(镍)、Pt(铂)、Pd(钯)、Rh(铑)、Ir(铱)、Ru(钌)、Os(锇)及镧系元素组成的组(第2元素组)中的至少1种元素，含有30原子％以上70原子％以下的O(氧)。第2层ML2也可以含有10原子％以下上述元素以外的元素(第1元素组、第2元素组及氧以外的元素)。
即，存储层ML的第2层ML2的组成为由组成式αXβYOZ表示的组成，此处0.05≤X≤0.5，0.1≤Y≤0.5，0.3≤Z≤0.7，X+Y+Z＝1，从提高存储器元件的性能方面考虑，极其有效。此处，存储层ML的第2层ML2的组成式αXβYOZ中的α为选自第1元素组中的至少1种元素，存储层ML的第2层ML2的组成式αXβYOZ中的β为选自第2元素组中的至少1种元素，存储层ML的第2层ML2的组成式αXβYOZ中的O为氧(O)。需要说明的是，此处所示的存储层ML的第2层ML2的组成αXβYOZ是以第2层ML2的膜厚方向的平均组成表示的。
上述存储层ML的第2层ML2的理想组成范围在图6中标出影线进行表示。本实施方案中，由于存储层ML的第2层ML2含有α元素、β元素及氧(O)作为构成元素，所以，用图6的组成三角图表示存储层ML的第2层ML2的优选组成范围。需要说明的是，图6中给出以Cu(铜)作为α元素、以Ta(钽)作为β元素的例子。
本发明人研究的存储器元件特性组成依赖性代表例如图7～图18所示。其中，图7、图12、图13及图18是表示膜电阻的组成依赖性的曲线图，图8、图9、图11、图14、图15及图17是表示置位电阻的组成依赖性的曲线图，图10及图16是表示耐热温度的组成依赖性的曲线图。
需要说明的是，图7、图12、图13及图18的曲线图的纵轴膜电阻对应于上述导电通路CDP不存在时膜自身的电阻(电阻)。求出在将构成此膜的材料制成一边100nm的立方体时1个面和与其相对面(例如上面和下面)之间的电阻，作为膜电阻。测定面积或膜厚不同的膜的膜电阻时，用面积和膜厚的比换算膜电阻。
另外，图8、图9、图11、图14、图15及图17的曲线图的纵轴的置位电阻对应于上述导电通路CDP存在时(图2的置位状态)上部电极TE及下部电极BE间的电阻(电阻)。
另外，图10及图16的曲线图的纵轴的耐热温度(动作保障温度)对应于能够稳定地保持写入存储器元件的数据的上限温度。此处，为了研究存储器元件的耐热温度(动作保障温度)，在存储器元件中写入数据后，于高温环境下放置3分钟左右，然后，通过保持此高温，确认存储器元件是否发生电阻降低、电阻上升或者置位电压上升。接下来，将能够将存储器元件的电阻降低、电阻上升及置位电压上升抑制为非常小的值的上限温度作为耐热温度(动作保障温度)。所以，存储器元件中写入数据后，即使加热至耐热温度(动作保障温度)以下的温度，也基本上不会发生由加热引起的存储器元件的电阻降低、电阻上升及置位电压的上升，能够稳定地保持写入存储器元件的数据。然而，在存储器元件中写入数据后，加热至比耐热温度(动作保障温度)高的温度时，发生由加热引起的存储器元件的电阻降低、电阻上升或者置位电压上升，不能稳定地保持写入存储器元件的数据。
参照上述图7～图18的各曲线图，说明存储层ML的第1层ML1及第2层ML2的理想组成。需要说明的是，图7～图12将第2层ML2的组成固定为Cu0.25Ta0.25O0.5，第1层ML1的组成以Cu0.5Ta0.15S0.35为基础组成，使各元素的含有率变化。另外，图13～图18将第1层ML1的组成固定为Cu0.5Ta0.15S0.35，第2层ML2的组成以Cu0.25Ta0.25O0.5为基础组成，使各元素的含有率变化。另外，将第1层ML1及第2层ML2的膜厚均设定为30nm，测定置位电阻及耐热温度。
图7为表示第1层ML1的膜电阻对第1层ML中Cu含有率的依赖性的曲线图，曲线图的横轴对应于第1层ML1中Cu(铜)的含有率，曲线图的纵轴对应于ML1的膜电阻。另外，图8为表示置位电阻对第1层ML1中Cu含有率的依赖性的曲线图，曲线图的横轴对应于第1层ML1中Cu(铜)的含有率，曲线图的纵轴对应于置位电阻。需要说明的是，在图7及图8的曲线图的情况下，第1层ML1中的Ta(钽)和S(硫)的原子比(原子数比)固定为15:35，使第1层ML1中Cu(铜)的含有率变化。即，将第1层ML1中Cu(铜)的原子数用MCu表示、第1层ML1中Ta(钽)的原子数用MTa表示、第1层ML1中S(硫)的原子数用Ms表示时，图7及图8的情况下，“MCu/(MCu+MTa+MS)”对应于曲线图的横轴，且MTa：MS＝15:35。此观点在图9～图18等中也相同。
如图7所示，第1层ML1中Cu(铜)的含有率过多时，第1层ML1的膜电阻变得过小，另外，如图8所示，第1层ML1中Cu(铜)的含有率过少时，应成为低电阻的置位电阻变得过大。因此，第1层ML1中Cu(铜)的含有率优选为20原子％(at.％：atomic％)以上70原子％以下。由此，能够确保置位状态和复位状态的电阻差。第1层ML1中Cu(铜)的含有率多于70原子％时，第1层ML1自身与电极类似电阻降低，不能作为固体电解质发挥功能，另一方面，少于20原子％时，第1层ML1化学不稳定，另外，置位变得不充分，但通过使第1层ML1中Cu(铜)的含有率在20原子％以上70原子％以下，可以解决上述问题，切实地进行作为非易失性的存储器元件的动作。
图9为表示置位电阻对第1层ML1中Ta含有率的依赖性的曲线图，曲线图的横轴对应于第1层ML1中Ta(钽)的含有率，曲线图的纵轴对应于置位电阻。另外，图10为表示耐热温度对第1层ML1中Ta含有率的依赖性的曲线图，曲线图的横轴对应于第1层ML1中的Ta(钽)含有率，曲线图的纵轴对应于耐热温度。需要说明的是，为图9及图10的曲线图时，将第1层ML1中的Cu(铜)和S(硫)的原子比(原子数比)固定为50:35，使第1层ML1中Ta(钽)含有率变化。
如图9所示，第1层ML1中的Ta(钽)含有率过多时，应为低电阻的置位电阻变得过大，另外，如图10所示，第1层ML1中的Ta(钽)的含有率过少时，耐热温度降低。因此，优选第1层ML1中的Ta(钽)的含有率为3原子％以上40原子％以下。由此，可以降低置位电阻，进行作为非易失性存储器元件的动作，同时能够升高耐热温度(例如为180℃以上)。第1层ML1中的Ta(钽)的含有率超过40原子％时，置位电阻变得过高，另一方面，低于3原子％时低电阻状态(置位状态)的耐热性不充分，通过使第1层ML1中的Ta(钽)的含有率为3原子％以上40原子％以下，可以解决上述问题，准确地进行作为非易失性存储器元件的动作。
图11是表示置位电阻对第1层ML1中S含有率的依赖性的曲线图，曲线图的横轴对应于第1层ML1中S(硫)的含有率，曲线图的纵轴对应于置位电阻。另外，图12是表示第1层ML1的膜电阻对第1层ML1中S含有率的依赖性的曲线图，曲线图的横轴对应于第1层ML1中S(硫)的含有率，曲线图的纵轴对应于第1层ML1的膜电阻。需要说明的是，为图11及图12的曲线图的情况下，将第1层ML1中的Cu(铜)和Ta(钽)的原子比(原子数比)固定为50:15，使第1层ML1中的S(硫)的含有率变化。
如图11所示，第1层ML中的S(硫)的含有率过多时，应为低电阻的置位电阻变得过大，另外，如图12所示，第1层ML1中的S(硫)的含有率过小时，第1层ML1的膜电阻变得过小。因此，优选使第1层ML1中的S(硫)的含有率为20原子％以上60原子％以下。由此，能够确保置位状态和复位状态的电阻差。第1层ML1中的S(硫)的含有率高于60原子％时，置位不充分，另一方面，小于20原子％时第1层ML1自身与电极类似电阻降低，不能作为固体电解质发挥功能，通过使第1层ML1中的S(硫)的含有率为20原子％以上60原子％以下，可以解决上述问题，切实地进行作为非易失性存储器元件的动作。
图13是表示第2层ML2的膜电阻对第2层ML2中的Cu含有率的依赖性的曲线图，曲线图的横轴对应于第2层ML2中的Cu(铜)的含有率，曲线图的纵轴对应于第2层ML2的膜电阻。另外，图14是表示置位电阻对第2层ML2中的Cu含有率的依赖性的曲线图，曲线图的横轴对应于第2层ML2中的Cu(铜)的含有率，曲线图的纵轴对应于置位电阻。需要说明的是，为图13及图14的曲线图的情况下，将第2层ML2中的Ta(钽)和O(氧)的原子比(原子数比)固定在25:50，使第2层ML2中的Cu(铜)的含有率变化。
如图13所示，第2层ML2中的Cu(铜)的含有率过多时，第2层ML2的膜电阻变得过小，另外，如图14所示，第2层ML2中的Cu(铜)的含有率过少时，应成为低电阻的置位电阻变得过大。因此，优选使第2层ML2中的Cu(铜)的含有率为5原子％以上50原子％以下。由此，能够确保置位状态和复位状态的电阻差。第2层ML2中的Cu(铜)的含有率高于50原子％时，第2层ML2的化学稳定性不充分，并且第2层ML2自身与电极类似电阻降低，难以复位，另一方面，少于5原子％时，置位变得不充分，通过使第2层ML2中的Cu(铜)的含有率为5原子％以上50原子％以下，能够解决上述问题，准确地进行作为非易失性存储器元件的动作。
图15是表示置位电阻对第2层ML2中的Ta含有率的依赖性的曲线图，曲线图的横轴对应于第2层ML2中的Ta(钽)的含有率、曲线图的纵轴对应于置位电阻。另外，图16是表示耐热温度对第2层ML2中Ta含有率的依赖性的曲线图，曲线图的横轴对应于第2层ML2中的Ta(钽)的含有率，曲线图的纵轴对应于耐热温度。需要说明的是，为图15及图16的曲线图的情况下，将第2层ML2中的Cu(铜)和O(氧)的原子比(原子数比)固定在25:50，使第2层ML2中的Ta(钽)的含有率变化。
如图15所示，第2层ML2中的Ta(钽)的含有率过多时，应成为低电阻的置位电阻变得过大，另外，如图16所示，第2层ML2中的Ta(钽)的含有率过少时，耐热温度降低。因此，优选使第2层ML2中的Ta(钽)的含有率(原子比)为10原子％以上50原子％以下。由此，可以减小置位电阻，进行作为非易失性存储器元件的动作，同时能够提高耐热温度(例如为180℃以上)。第2层ML2中的Ta(钽)的含有率高于50原子％时，置位电阻变得过高，另一方面，低于10原子％时，低电阻状态(置位状态)的耐热性不充分，通过使第2层ML2中的Ta(钽)的含有率为10原子％以上50原子％以下，能够解决上述问题，切实地进行作为非易失性存储器元件的动作。
图17是表示置位电阻对第2层ML2中的O含有率的依赖性的曲线图，曲线图的横轴对应于第2层ML2中的O(氧)的含有率，曲线图的纵轴对应于置位电阻。另外，图18是表示第2层ML2的膜电阻对第2层ML2中的O含有率的依赖性的曲线图，曲线图的横轴对应于第2层ML2中的O(氧)的含有率，曲线图的纵轴对应于第2层ML2的膜电阻。需要说明的是，为图17及图18的曲线图时，将第2层ML2中的Cu(铜)和Ta(钽)的原子比(原子数比)固定在25:25，使第2层ML2中的O(氧)的含有率变化。
如图17所示，第2层ML2中的O(氧)的含有率过多时，置位电阻变得过大，另外，如图18所示，第2层ML2中的O(氧)的含有率过少时，第2层ML2的膜电阻变得过小。因此，优选使第2层ML2中的O(氧)的含有率(原子比)为30原子％以上70原子％以下。由此，能够确保置位状态和复位状态的电阻差。第2层ML2中的O(氧)的含有率高于70原子％时，置位变得不充分，另一方面，少于30原子％时，第2层ML2自身与电极类似电阻降低，难以复位，但通过使第2层ML2中的O(氧)的含有率为30原子％以上70原子％以下，能够解决上述问题，准确地进行作为非易失性存储器元件的动作。
所以，考虑到图7～图18的组成依赖性，存储层ML的第1层ML1的理想组成在含有铜(Cu)、钽(Ta)和硫(S)的情况下为：铜(Cu)的含有率为20原子％以上70原子％以下、钽(Ta)的含有率为3原子％以上40原子％以下、硫(S)的含有率为20原子％以上60原子％以下。另外，存储层ML的第2层ML2的理想组成在含有铜(Cu)、钽(Ta)和氧(O)的情况下为：铜(Cu)的含有率为5原子％以上50原子％以下、钽(Ta)的含有率为10原子％以上50原子％以下、氧(O)的含有率为30原子％以上70原子％以下。此时，构成存储层ML的第1层ML1的材料的组成(第1层ML1的膜厚方向的平均组成)由下述组成式CuXTaYSZ表示，此处、0.2≤X≤0.7，0.03≤Y≤0.4，0.2≤Z≤0.6，另外，构成存储层ML的第2层ML2的材料的组成(第2层ML2的膜厚方向的平均组成)由下述组成式CuXTaYOZ所表示，此处，0.05≤X≤0.5，0.1≤Y≤0.5，0.3≤Z≤0.7。作为存储层ML的第1层ML1的理想组成，例如可以举出Cu0.5Ta0.15S0.35，作为存储层ML的第2层ML2的理想组成，例如可以举出Cu0.25Ta0.25O0.5。
上述存储层ML的第1层ML1及第2层ML2的理想组成范围对应于上述图5及图6中标有影线的组成范围。
另外，图7～图18中，使构成存储层ML的第1层ML1的材料为Cu-Ta-S类材料，使构成存储层ML的第2层ML2的材料为Cu-Ta-O类材料，但根据本发明人的研究(实验)可知，使用Cu以外的属于第1元素组的元素，使用Ta以外的属于第2元素组的元素，使用S以外的属于第3元素组的元素，也能够得到与图7～图18的组成依赖性相同的倾向。
所以，存储层ML的第1层ML1优选由下述材料构成，所述材料含有20原子％以上70原子％以下的选自第1元素组(特别优选Cu，Ag)中的至少1种元素，含有3原子％以上40原子％以下的选自第2元素组(特别优选Ta，V，Nb，Cr)中的至少1种元素，含有20原子％以上60原子％以下的选自第3元素组(特别优选S)中的至少1种元素。另外，存储层ML的第2层ML2优选由下述材料构成，所述材料含有5原子％以上50原子％以下的选自第1元素组(特别优选Cu，Ag)中的至少1种元素，含有10原子％以上50原子％以下的选自第2元素组(特别优选Ta，V，Nb，Cr)中的至少1种元素，含有30原子％以上70原子％以下O(氧)。
需要说明的是，对第1层ML1及第2层ML2的理想组成进行了说明，但此组成对应于半导体装置制造后对存储层ML施加初始化电压形成导电通路CDP后(施加复位电压或置位电压前)的状态下的组成。也可以通过存储层ML(下述存储层52)成膜后的操作中的升温等引起与其他层的相互扩散，实现第1层ML1及第2层ML2的上述理想组成。以下实施方案中所说明的组成也同样如此。
通过使存储层ML的第1层ML1及第2层ML2为上述组成，能够提高可存储信息的半导体装置的性能。另外，能够实现电力消耗低、且具有稳定的数据重写特性的半导体装置。另外，能够在低电压、低电力消耗下进行多次重写。
另外，第1层ML1及第2层ML2的上述理想组成中，也如上所述地作为第1层ML1及第2层ML2所含的第1元素组的元素(α元素)优选Cu(铜)，Ag(银)，作为第1层ML1及第2层ML2所含的第2元素组的元素(β元素)，优选Ta(钽)，V(钒)，Nb(铌)，Cr(铬)，作为第1层ML1所含的第3元素组的元素(γ元素)优选为S(硫)。
另外，第1层ML1和第2层ML2的任一层中，α元素(属于第1元素组的元素)或β元素(属于第2元素组的元素)中其一的含有率实质上为零的情况下，低电阻的导电通路CDP的稳定性不充分，但相应于不同的用途，例如在即使为低性能也仍然要求低价格的用途中可以使用。上述所谓低性能是指例如可重写次数或数据保存寿命为低性能的情况。
另外，通过本发明人的研究(实验)可知，第1层ML1的厚度t1或第2层ML2的厚度t2过薄时，存储器元件RM的可重写次数降低，第1层ML1的厚度t1或第2层ML2的厚度t2过厚时，置位电压变大。因此，第1层ML1的厚度t1优选在10～100nm的范围内，特别优选为15～60nm。另外，第2层ML2的厚度t1优选在10～100nm的范围内，特别优选为15～60nm。由此，能够提高存储器元件RM的可重写次数，还可以抑制置位电压增加。
接下来，参照图19的电路图，对本实施方案的半导体装置的存储阵列(存储单元阵列)的构成例进行说明。图19是表示本实施方案的半导体装置的存储阵列(存储单元阵列)及其周边部的构成例的电路图。另外，图20是表示对应于图19的阵列构成(电路)的平面布局(平面图)的平面图。
图19及图20中，为了防止附图或说明繁杂，通常将所含的多条字线及位线简化，给出4条字线WL1～WL4和4条位线BL1～BL4，只显示阵列的一部分。另外，图19及图20所示的存储阵列的结构是已知的NOR型，可以高速地进行读出，故适于系统程序的存储，例如，可以用作单体存储芯片、或者微型机等逻辑LSI混载用。
图19中，存储单元MC11，MC12，MC13，MC14与字线WL1电连接。相同地存储单元MC21～MC24，MC31～MC34，MC41～MC44分别与字线WL2，WL3，WL4电连接。另外，存储单元MC11，MC21，MC31，MC41与位线BL1电连接。相同地存储单元MC12～MC42，MC13～MC43，MC14～MC44分别与位线BL2，BL3，BL4电连接。另外，以下有时将构成各存储单元MC11～MC44的存储单元称为存储单元MC。以下有时也将构成各字线WL1～WL4的字线称为字线WL。另外，以下有时还将构成各位线BL1～BL4的位线称为位线BL。
各存储单元MC11～MC44由1个存储单元晶体管(MISFET)QM和与其串联连接的1个存储器元件RM构成，所述存储单元晶体管由MISFET(金属-绝缘体-半导体场效晶体管)构成。存储器元件RM的构成如上所述，故此处省略其说明。各字线(WL1～WL4)与构成各存储单元(MC11～MC44)的存储单元晶体管QM的栅极电连接。各位线(BL1～BL4)与构成各存储单元(MC11～MC44)的存储器元件(存储元件)RM电连接。另外，各存储单元晶体管QM中与连接在存储器元件RM上的一侧不同的一侧的一端，与源线SL电连接。
驱动字线WL1～WL4的分别是字驱动器WD1～WD4。选择哪个字驱动器WD1～WD4取决于来自X地址解码器(行解码器)XDEC的信号。此处，符号VPL是向各字驱动器WD1～WD4的电源供给线，Vdd是电源电压，VGL是各字驱动器WD1～WD4的电位引出线。需要说明的是，此处电位引出线VGL被固定在接地电压(接地电位)。
各位线BL1～BL4的一端分别通过由MISFET构成的选择晶体管QD1～QD4与读出放大器SA连接。各选择晶体管QD1～QD4根据地址输入，通过Y地址解码器(位解码器、列解码器)YDEC1或YDEC2进行选择。本实施方案中，形成选择晶体管QD1，QD2用Y地址解码器YDEC1进行选择、选择晶体管QD3，QD4用Y地址解码器YDEC2进行选择的结构。读出放大器SA检测及增幅通过选择晶体管QD1～QD4从存储单元(MC11～MC44)中读出的信号。需要说明的是，虽然无图示，但各选择晶体管QD1～QD4上，除读出放大器SA之外，还连接有供给用于读出或用于写入的电压或电流的电路。
图20中，符号FL为活性区域、M1为第1层布线(对应于下述布线37)、M2为第2层布线(对应于下述布线72)、FG为在硅基板上形成的用作MISFET的栅极的栅极层(对应于构成下述栅极16a，16b，16c等的导体膜图案)。另外，符号FCT为连接活性区域FL上面和第1层布线M1下面的接触孔(对应于下述接触孔32)，SCT为连接第1层布线M1上面和存储器元件RM下面的接触孔(对应于下述穿通孔42)，TCT为连接第1层布线M1上面和第2层布线M2下面的接触孔(对应于下述穿通孔65)。
存储器元件RM在与相同位线(BL)电连接的存储单元(MC)间通过接触孔TCT引出到第2层布线M2。此第2层布线M2被用作各位线(BL)。字线WL1～WL4由栅极层FG形成。栅极层FG采用聚硅和硅化物(硅和高熔点金属的合金)的层合等。另外，例如、构成存储单元MC11的存储单元晶体管QM1和构成存储单元MC21的存储单元晶体管QM2共用源极区域，此源极区域通过接触孔FCT与由第1层布线M1构成的源线SL连接。如图20所示，构成其它存储单元的存储单元晶体管QM也是如此。
位线BL1～BL4与配置在存储单元阵列外周的选择晶体管QD1～QD4的源极侧连接。选择晶体管QD1和QD2的漏极区域、及选择晶体管QD3和QD4的漏极区域共用。上述选择晶体管QD1～QD4接受来自Y地址解码器YDEC1或者YDEC2的信号，也具有选择指定位线的作用。需要说明的是，选择晶体管QD1～QD4在本实施方案中例如为n沟道型。
接下来，更详细地说明本实施方案的半导体装置的结构。
图21是本实施方案的半导体装置的主要部分剖面图。图21中，标出存储单元区域10A的剖面(主要部分剖面)和周边电路区域(逻辑电路区域)10B的剖面(主要部分剖面)。存储单元区域10A中，以阵列状配置含有上述存储单元晶体管QM的存储单元MC，其部分剖面图如图21(剖面图)所示。周边电路区域10B中，例如配置上述图19及图20所示的含有读出放大器SA等的各种存储器周边电路，在为逻辑电路和存储器混合存在的半导体装置时，还配置多个各种逻辑电路等，其部分剖面图如图21所示。需要说明的是，为了便于理解，图21中将存储单元区域10A的剖面和周边电路区域10B邻接进行表示，但存储单元区域10A和周边电路区域10B的位置关系可以根据需要进行改变。
如图21所示，例如在p型的由单晶硅等构成的半导体基板(半导体晶片)11的主面形成元件分离区域12，此元件分离区域12中，在被分离的活性区域内形成p型阱13a，13b及n型阱14。其中，p型阱13a形成于存储单元区域10A中，p型阱13b及n型阱14形成于周边电路区域10B中。
存储单元区域10A的p型阱13a上形成由n沟道型的MISFET构成的存储单元晶体管QM(此处为存储单元晶体管QM1，QM2)。周边电路区域10B的p型阱13b上形成由n沟道型的MISFET构成的MIS晶体管QN，周边电路区域10B的n型阱14上形成由p沟道型的MIFET构成的MIS晶体管QP。需要说明的是，本申请中，有时也将MISFET称为MIS晶体管。
存储单元区域10A的存储单元晶体管QM1，QM2是存储单元区域10A的存储单元选择用MISFET。存储单元晶体管QM1，QM2在p型阱13a的上部相互分离形成，分别具有p型阱13a表面的栅极绝缘膜15a和栅极绝缘膜15a上的栅极16a。栅极16a的侧壁上形成由氧化硅、氮化硅膜或者它们的层合膜等构成的侧壁(侧壁间隔物)18a。p型阱13a内形成作为存储单元晶体管QM1的漏极区域的半导体区域(n型杂质扩散层)20、作为存储单元晶体管QM2的漏极区域的半导体区域(n型杂质扩散层)21、和作为存储单元晶体管QM1、QM2的源极区域的半导体区域(n型杂质扩散层)22。
各半导体区域20，21，22具有LDD(轻掺杂漏极(Lightly DopedDrain))结构，由n-型半导体区域17a、和与n-型半导体区域17a相比杂质浓度高的n+型半导体区域19a形成。在侧壁18a之下的p型阱13a中形成n-型半导体区域17a，在栅极16a及侧壁18a的外侧的p型阱13a中形成n+型半导体区域19a，在位于与沟道区域的间隔仅为n-型半导体区域17a的量的p型阱13a中，形成n+型半导体区域19a。半导体区域22被在相同元件活性区域内形成的相邻存储单元晶体管QM1，QM2所共有，成为共用的源极区域。需要说明的是，本实施方案中，对共用MISFETQM1，QM2的源极区域的情况进行了说明，作为其它方案，也可以共用漏极区域，此时，半导体区域22成为漏极区域，半导体区域20，21为源极区域。
在周边电路区域10B内形成的MIS晶体管QN也具有与存储单元晶体管QM1，QM2大致相同的结构。即、MIS晶体管QN具有p型阱13b的表面的栅极绝缘膜15b、和栅极绝缘膜15b上的栅极16b，在栅极16b的侧壁上形成由氧化硅等构成的侧壁(侧壁间隔物)18b。在侧壁18b之下的p型阱13b内形成n-型半导体区域17b，在n-型半导体区域17b的外侧形成与n-型半导体区域17b相比杂质浓度较高的n+型半导体区域19b。通过n-型半导体区域17b及n+型半导体区域19b，形成具有MIS晶体管QN的LDD结构的源极·漏极区域(半导体区域)。
在周边电路区域10B中形成的MIS晶体管QP具有n型阱14表面的栅极绝缘膜15c、和栅极绝缘膜15c上的栅极16c，在栅极16c的侧壁上形成由氧化硅等构成的侧壁(侧壁间隔物)18c。在侧壁18c之下的n型阱14内形成p-型半导体区域17c，在p-型半导体区域17c的外侧形成与p-型半导体区域17c相比杂质浓度较高的p+型半导体区域19c。通过p-型半导体区域17c及p+型半导体区域19c，形成具有MIS晶体管QP的LDD结构的源极·漏极区域(半导体区域)。
在栅极16a、16b、16c、n+型半导体区域19a、19b及p+型半导体区域19c的表面分别形成金属硅化物层(例如钴硅化物(CoSi2)层)25。由此，能够使n+型半导体区域19a、19b及p+型半导体区域19c等的扩散电阻和接触电阻低电阻化。
半导体基板11上形成绝缘膜(层间绝缘膜)31，使其覆盖栅极16a、16b、16c。绝缘膜31由例如氧化硅膜等构成，绝缘膜31的上面形成平坦状，其高度在存储单元区域10A和周边电路区域10B中基本一致。
绝缘膜31中形成接触孔(开口部、连接孔、贯通孔)32，接触孔32内形成栓塞(接触电极)33。栓塞33由导电性隔离膜33a和主导体膜33b构成，所述导电性隔离膜33a形成在接触孔32的底部及侧壁上，由钛膜、氮化钛膜或者它们的层合膜等构成，所述主导体膜33b形成在导电性隔离膜33a上，使其填埋接触孔32内。主导体膜33b由钨(W)膜等构成。接触孔32及栓塞33形成在n+型半导体区域19a、19b及p+型半导体区域19c上，另外，虽图中未示出，但也可形成在栅极16a，16b，16c上。
在填埋栓塞33的绝缘膜31上形成由例如氧化硅膜等构成的绝缘膜34，在于绝缘膜34中形成的布线沟(开口部)内形成作为第1层布线的布线37(对应于上述布线M1)。布线37由导电性隔离膜36a和主导体膜36b形成，所述导电性隔离膜36a形成在布线沟的底部及侧壁上，由钛膜、氮化钛膜或者它们的层合膜等构成，所述主导体膜36b由形成在导电性隔离膜36a上且填埋布线沟内的钨膜等构成。布线37通过栓塞33与n+型半导体区域19a、19b、p+型半导体区域19c或栅极16a、16b、16c等电连接。存储单元区域10A中，布线37通过栓塞33与存储单元晶体管QM1、QM2的源极用半导体区域22(n+型半导体区域19a)连接，通过此布线37形成源极布线37b(对应于上述源极布线SL)。
在填埋布线37的绝缘膜34上，形成由例如氧化硅膜等构成的绝缘膜(层间绝缘膜)41。在存储单元区域10A中，绝缘膜41上形成穿通孔(开口部、孔、连接孔、贯通孔)42，穿通孔42内形成栓塞(接触电极、下部电极)43。栓塞43由导电性隔离膜43a和主导体膜43b构成，所述导电性隔离膜43a形成在穿通孔42的底部及侧壁上，由钛膜、氮化钛膜或者它们的层合膜等构成，所述主导体膜43b在导电性隔离膜43a上形成且填埋穿通孔42。主导体膜43由钨(W)膜等构成。所以，栓塞43是在为层间绝缘膜的绝缘膜41的开口部(穿通孔42)内形成(填埋)的导电体部。此栓塞43与存储器元件RM连接，作为其下部电极BE发挥功能。布线37中，在通过栓塞33与存储单元区域10A的存储单元晶体管QM1、QM2的漏极用半导体区域20、21(n+型半导体区域19a)连接的布线(导体部)37a上，形成穿通孔42及栓塞43(下部电极BE)，与此布线37a电连接。
存储单元区域10A中，在填埋栓塞43的绝缘膜41上形成由薄的防脱落膜(界面层)51、和防脱落膜51上的存储层(记录层、记录材料膜)52、和存储层52上的上部电极膜(上部电极)53构成的存储器元件RM。即，存储器元件RM通过由防脱落膜51、存储层52及上部电极膜53构成的层合图案形成。需要说明的是，也可以将防脱落膜51、存储层52及上部电极膜53再加上作为下部电极BE的栓塞43的部分看作是存储器元件RM。需要说明的是，栓塞43对应于上述下部电极BEb，防脱落膜51对应于上述防脱落膜PE，存储层52对应于上述存储层ML，上部电极膜53对应于上述上部电极TE。
防脱落膜51存在于填埋栓塞43的绝缘膜41和存储层52之间，具有提高两者密合性(粘合性)、防止存储层52脱落的功能。防脱落膜51由例如氧化铬(例如Cr2O3)或氧化钽(例如Ta2O5)等构成，其膜厚可以设定为例如0.5～5nm左右。需要说明的是，形成防脱落膜51较为理想，但根据情况也可以省略。省略形成防脱落膜51的情况下，在填埋栓塞43的绝缘膜41上直接形成存储层52。
另外，即使在栓塞43(下部电极BE)的上面和存储层ML的下面之间存在防脱落膜51(防脱落膜PF)，也只须薄薄地形成防脱落膜51(PF)，即可不在面内完全连续地形成防脱落膜51(PE)，另外，即使存在隧道效果，也能够流过电流，因此即使存在防脱落膜51(PE)，在施加电压时等也能够将栓塞43(下部电极BE)和存储层ML(其第2层ML2)电连接。另外，本申请中，所谓接触，不仅包含直接连接的情况，也包含挟持电流可通过程度的薄的绝缘物、半导体等的层或区域进行连接的情况。
存储层52由第1层52a和第1层52a上的第2层52b的层合膜构成，第1层52a对应于上述第1层ML1，第2层52b对应于上述第2层ML2。由第1层52a及第2层52b的层合膜构成的存储层52的结构，与已经详细阐述的上述由第1层ML1及第2层ML2的层合膜构成的存储层ML的结构相同，所以此处省略说明。
上部电极膜53由金属膜之类导电体膜构成，例如可以由钨(W)膜或钨合金膜等形成，其膜厚可以设定为例如50～200nm左右。上部电极膜53发挥防止下述栓塞64和存储层52的接触电阻降低、及伴随栓塞64的穿通孔形成后形成导电性隔离膜67a时存储层52升华的功能。
存储器元件RM的下部(防脱落膜51的下面)与栓塞43电连接，通过栓塞43、布线37a及栓塞33，与存储单元区域10A的存储单元晶体管QM1、QM2的漏极区域20、21(n+型半导体区域19a)电连接。所以，栓塞43与存储层52的下面侧电连接。
需要说明的是，栓塞43(下部电极BE)和上部电极膜53(上部电极TE)之间的电流通路，是栓塞43(下部电极BE)的上方区域的存储层52(存储层ML)，与栓塞43(下部电极BE)有段距离的位置的存储层52(存储层ML)基本上没有作为电流通路的功能。因此，即使存储层52(存储层ML)及上部电极膜53(上部电极TE)的层合图案为通过多个栓塞43(下部电极BE)上方的条纹图案，也可以通过各栓塞43(下部电极BE)的上方区域的存储层52(存储层ML)及上部电极膜53(上部电极TE)，使每个栓塞43(下部电极BE)都形成有存储器元件RM。也可以按每个栓塞43(下部电极BE)分隔存储层52(存储层ML)及上部电极膜53(上部电极TE)的层合图案，使存储器元件RM形成为独立的图案。
另外，在绝缘膜41上形成绝缘膜61和绝缘膜61上的绝缘膜(层间绝缘膜)62，使其覆盖存储器元件RM。即，包括上部电极膜53的上面上及存储层52等的侧壁上，都形成有绝缘膜61，在此绝缘膜61上形成绝缘膜62作为层间绝缘膜。绝缘膜61的膜厚比绝缘膜62的膜厚(例如数百nm)薄，例如可以设定为5～20nm左右。绝缘膜61由例如氮化硅膜构成，绝缘膜62由例如氧化硅膜构成。绝缘膜62的上面形成平坦状，其高度在存储单元区域10A和逻辑电路区域10B中基本一致。
存储单元区域10A中，在绝缘膜61，62内形成穿通孔(开口部、连接孔、贯通孔)63，在穿通孔63的底部，存储器元件RM的至少一部分上部电极膜53露出，在此穿通孔63内形成栓塞(接触电极)64。栓塞64由导电性隔离膜67a和主导体膜67b构成，所述导电性隔离膜67a形成在穿通孔63的底部及侧壁上形成，由钛膜、氮化钛膜或者它们的层合膜等构成，所述主导体膜67b形成在导电性隔离膜67a上，填埋穿通孔63内。主导体膜67b由钨(W)膜等构成。作为主导体膜67b，也可以使用铝膜等代替钨膜。在存储器元件RM的上部形成穿通孔63及栓塞64，栓塞64与存储器元件RM的上部电极膜53电连接。所以，栓塞64是形成(填埋)在为层间绝缘膜的绝缘膜62的开口部(穿通孔63)内、与上部电极膜53电连接的导电体部(导体部)。
周边电路区域10B中，在绝缘膜41，61，62内形成穿通孔(开口部、连接孔、贯通孔)65，在穿通孔65的底部，布线37的上面露出。穿通孔65内形成栓塞(接触电极)66。栓塞66由导电性隔离膜67a和钨膜等主导体膜67b构成，所述导电性隔离膜67a形成在穿通孔65的底部及侧壁上，由钛膜、氮化钛膜或者它们的层合膜等构成，所述钨膜等主导体膜67b形成在导电性隔离膜67a上，并填埋穿通孔65内。穿通孔65及栓塞66与布线37电连接。
在填埋栓塞64，66的绝缘膜62上，形成作为第2层布线的布线(第2布线层)72。布线72由导电性隔离膜71a、和导电性隔离膜71a上的主导体膜71b构成，所述导电性隔离膜71a例如由钛膜、氮化钛膜或者它们的层合膜等构成。主导体膜71b由铝(Al)膜或铝合金膜等构成。也可以在铝合金膜等主导体膜71b上进一步形成与导电性隔离膜71a相同的导电性隔离膜，构成布线72。
存储单元区域10A中，布线72中的布线(位线)72a成为位线BL，通过栓塞64与存储器元件RM的上部电极膜53电连接。所以，构成存储单元区域10A的位线BL的布线72a，通过栓塞64、存储器元件RM、栓塞43、布线37a及栓塞33，与存储单元区域10A的存储单元晶体管QM1、QM2的漏极区域20、21(n+型半导体区域19a)电连接。
在周边电路区域10B中，布线72通过栓塞66与布线37电连接，进而通过栓塞33与MIS晶体管QN的n+型半导体区域19b或MIS晶体管QP的p+型半导体区域19c电连接。
在绝缘膜62上，形成作为层间绝缘膜的绝缘膜(图中未示出)，使其覆盖布线72，进而形成上层的布线层(第3层布线以后的布线)等，此处省略图示及其说明。
如上所述，在半导体基板11上形成包含存储单元区域10A的存储器元件和周边电路区域10B的MISFET的半导体集成电路，构成本实施方案的半导体装置。
上述结构中，由存储器元件RM和与其连接的存储单元晶体管QM1、QM2构成存储器的存储单元(对应于上述存储单元MC对应)。存储单元晶体管QM1、QM2的栅极16a与字线WL(对应于上述图19的字线WL1～WL4)电连接。存储器元件RM的一端(此处为上部电极膜53的上面)通过栓塞64与由布线72(72a)构成的位线BL(对应于与上述图19的位线BL1～BL4)电连接。存储器元件RM的另一端(此处为存储层52的下面侧、即界面层51)通过栓塞43(即下部电极BE)、布线37a及栓塞33与存储单元晶体管QM1、QM2的漏极用半导体区域20、21电连接。接下来，存储单元晶体管QM1、QM2的源极用半导体区域22通过栓塞33与源极布线37b(对应于上述图19的源线SL)电连接。
需要说明的是，本实施方案中，给出了使用n沟道型的MISFET作为存储器的存储单元晶体管QM1、QM2(存储单元选择用晶体管)的方案，作为其它方案，也可以使用其它场效应晶体管、例如p沟道型的MIS晶体管等代替n沟道型的MISFET作为存储单元晶体管QM1、QM2。但是，作为存储器的存储单元晶体管QM1、QM2，从高集成化的观点考虑，优选使用MISFET，与p沟道型的MISFET相比，更优选在开通状态下沟道电阻小的n沟道型的MISFET。
另外，本实施方案中，存储器元件RM通过栓塞43、布线37(37a)及栓塞33与存储单元区域10A的存储单元晶体管QM1、QM2的漏极(半导体区域10，11)电连接，作为其它方案，存储器元件RM也可以通过栓塞43、布线37(37a)及栓塞33与存储单元区域10A的存储单元晶体管QM1、QM2的源极电连接。即，只要通过栓塞43、布线37(37a)及栓塞33将存储器元件RM与存储单元区域10A的存储单元晶体管QM1、QM2的源极或漏极中的一个电连接即可。但是，从作为非易失性存储器的功能方面考虑，与存储单元区域10A的存储单元晶体管QM1、QM2的源极相比，更优选将漏极通过栓塞33、布线37(37a)及栓塞43与存储器元件RM电连接。
接下来，参照附图说明本实施方案的半导体装置的制造工序。图22～图31是本实施方案的半导体装置的制造工序中的主要部分剖面图，示出与上述图21对应的区域。需要说明的是，为了便于理解，图26～图31中，将图25的绝缘膜31及与绝缘膜31以下的结构相对应的部分省略图示。
首先，如图22所示，准备例如p型的由单晶硅等构成的半导体基板(半导体晶片)11。然后，在半导体基板11的主面上通过例如STI(浅沟槽隔离(Shallow Trench Isolation))法或LOCOS(硅的局部氧化(Local OXidization of Silicon))法等形成由绝缘体构成的元件分离区域12。通过形成元件分离区域12，在半导体基板11的主面上由元件分离区域12划定周围形成活性区域。
接下来，在半导体基板11的主面形成p型阱13a、13b和n型阱14。其中，在存储单元区域10A形成p型阱13a，在周边电路区域10B形成p型阱13b及n型阱14。例如可以通过将p型的杂质(例如硼(B))离子注入部分半导体基板11中等，形成p型阱13a、13b，通过将n型的杂质(例如磷(P)或砷(As))离子注入半导体基板11的其它部分中等，形成n型阱14。
然后，使用例如热氧化法等，在半导体基板11的p型阱13a、13b及n型阱14的表面形成较薄的由氧化硅膜等构成的栅极绝缘膜用绝缘膜15。作为绝缘膜15，也可以使用氧氮化硅膜等。绝缘膜15的膜厚可以为例如1.5～10nm左右。
接下来，在p型阱13a、13b及n型阱14的绝缘膜15上形成栅极16a，16b、16c。例如，在包括绝缘膜15上面的半导体基板11主面的整个面上形成低电阻的多晶硅膜作为导电体膜，通过使用光刻法及干蚀刻法等，将此多晶硅膜图案化，可以形成由形成了图案的多晶硅膜(导电体膜)构成的栅极16a、16b、16c。残留在栅极16a下的绝缘膜15成为栅极绝缘膜15a，残留在栅极16b下的绝缘膜15成为栅极绝缘膜15b，残留在栅极16c下的绝缘膜15成为栅极绝缘膜15c。需要说明的是，通过在成膜时或成膜后掺杂杂质，栅极16a、16b由导入n型杂质的多晶硅膜(掺杂聚硅膜)形成，栅极16c由导入p型杂质的多晶硅膜(掺杂聚硅膜)形成。
接下来，通过离子注入磷(P)或砷(As)等n型杂质等，在p型阱13a的栅极16a的两侧区域形成n-型半导体区域17a，在p型阱13b的栅极16b的两侧区域形成n-型半导体区域17b。另外，通过离子注入硼(B)等p型杂质等，在n型阱14的栅极16c的两侧区域形成p-型半导体区域17c。
然后，在栅极16a、16b、16c的侧壁上形成侧壁18a、18b、18c。侧壁18a、18b、18c可以通过例如在半导体基板11上堆积由氧化硅膜、氮化硅膜或它们的层合膜构成的绝缘膜，将此绝缘膜各向异性蚀刻而形成。
接下来，通过离子注入磷(P)或砷(As)等n型杂质等，在p型阱13a的栅极16a及侧壁18a的两侧区域形成n+型半导体区域19a，在p型阱13b的栅极16b及侧壁18b的两侧区域形成n+型半导体区域19b。另外，通过离子注入硼(B)等p型杂质等，在n型阱14的栅极16c及侧壁18c的两侧区域形成p+型半导体区域19c。离子注入后，为了将导入的杂质活性化，也可以进行退火处理(热处理)。
由此，作为存储单元区域10A的存储单元晶体管QM1、QM2的漏极区域发挥功能的n型半导体区域20、21和作为共用的源极区域发挥功能的n型半导体区域22，分别由n+型半导体区域19a及n-型半导体区域17a形成。作为周边电路区域10B的MIS晶体管QN的漏极区域发挥功能的n型半导体区域和作为源极区域发挥功能的n型半导体区域，分别由n+型半导体区域19b及n-型半导体区域17b形成，作为MIS晶体管QP的漏极区域发挥功能的p型半导体区域和作为源极区域发挥功能的p型半导体区域，分别由p+型半导体区域19c及p-型半导体区域17c形成。
然后，使栅极16a、16b、16c、n+型半导体区域19a、19b及p+型半导体区域19c的表面露出，堆积例如钴(CO)膜之类金属膜进行热处理，由此在栅极16a、16b、16c、n+型半导体区域19a、19b及p+型半导体区域19c的表面分别形成金属硅化物层25。之后，除去未反应的钴膜(金属膜)。
由此得到图22的结构。通过上述工序，在存储单元区域10A内形成由n沟道型MISFET构成的存储单元晶体管QM1、QM2，在周边电路区域10B内形成由n沟道型MISFET构成的MIS晶体管QN和由p沟道型MISFET构成的MIS晶体管QP。所以，存储单元区域10A的存储单元晶体管QM1、QM2和周边电路区域10B的MIS晶体管QN、QP可以采用相同的制造工序形成。
另外，也可以在矩阵(存储单元的矩阵)的各交点处形成二极管代替上述晶体管(存储单元晶体管QM1，QM2)。使二极管为选择元件(用于选择存储单元的元件)时，可以在单方向电压下使存储器元件RM为ON(低电阻状态)、或为OFF(高电阻状态)，较理想。二极管可以在形成薄膜硅后，经退火形成。
接下来，如图23所示，在半导体基板11上形成绝缘膜(层间绝缘膜)31，使其覆盖栅极16a、16b、16c。绝缘膜31由例如氧化硅膜等构成。也可以由多层绝缘膜的层合膜形成绝缘膜31。绝缘膜31形成后，根据需要，进行CMP处理等，使绝缘膜31的上面平坦化。由此，在存储单元区域10A和周边电路区域10B中，绝缘膜31的上面的高度基本一致。
接下来，通过以使用光刻法在绝缘膜31上形成的光致抗蚀剂图案(图中未示出)为蚀刻掩模，对绝缘膜31干蚀刻，在绝缘膜31上形成接触孔32。在接触孔32的底部，半导体基板11的部分主面、例如n+型半导体区域19a、19b及p+型半导体区域19c(表面上的金属硅化物层25)的一部分或栅极16a、16b、16c(表面上的金属硅化物层25)的一部分等露出。
接下来，在接触孔32内形成栓塞33。此时，例如在包括接触孔32内部的绝缘膜31上通过溅射法等形成导电性隔离膜33a后，采用CVD法等在导电性隔离膜33a上形成由钨(W)膜等构成的主导体33b使其填埋接触孔32，通过CMP法或反蚀刻(etch-back)法等除去绝缘膜31上不需要的主导体膜33b及导电性隔离膜33a。由此，可以形成由残留在接触孔32内将其填埋的主导体膜33b及导电性隔离膜33a构成的栓塞33。
接下来，如图24所示，在填埋栓塞33的绝缘膜31上形成绝缘膜34。之后，以使用光刻法在绝缘膜34上形成的光致抗蚀剂图案(图中未示出)作为蚀刻掩模，干蚀刻绝缘膜34，由此在绝缘膜34上形成布线沟(开口部)35。在布线沟35的底部露出栓塞33的上面。需要说明的是，在布线沟35中，使在存储单元区域10A的存储单元晶体管QM1、QM2的漏极区域(半导体区域20，21)上形成的栓塞33露出的布线沟35、即开口部35A可以不为沟状图案，而是形成尺寸大于从此处露出的栓塞33的平面尺寸的孔(连接孔)状的图案。另外，本实施方案中，与其它布线沟35同时形成开口部35a，也可以通过分别形成开口部35a形成用光致抗蚀剂图案和其它布线沟35形成用光致抗蚀剂图案，采用不同工序形成开口部35a和其它布线沟35。
接下来，在布线沟35内形成布线(第1层布线)37。此时，例如通过采用溅射法等在包括布线沟35内部(底部及侧壁上)的绝缘膜34上形成导电性隔离膜36a后，通过CVD法等在导电性隔离膜36a上形成由钨(W)膜等构成的主导体膜36b使其填埋布线沟35，通过CMP法或反蚀刻法等除去绝缘膜34上不需要的主导体膜36b及导电性隔离膜36a。由此，能够形成由残留在布线沟35内将其填埋的主导体膜36b及导电性隔离膜36a构成的布线37。
布线37中，在存储单元区域10A的开口部35a内形成的布线37a，通过栓塞33与存储单元区域10A的存储单元晶体管QM1、QM2的漏极区域(半导体区域20，21)电连接。布线37a并不是在绝缘膜31上延长以连接形成于半导体基板11上的半导体元件间，而是为了将栓塞43和栓塞33电连接，局部存在于绝缘膜31上，存在于栓塞43和栓塞33之间。因此，布线37a不是布线，也可以看作是连接用导体部(接触电极、导体部)。另外，存储单元区域10A中，通过栓塞33与存储单元晶体管QM1，QM2的源极用半导体区域22(n+型半导体区域19a)连接的源极布线37b，由布线37形成。
布线37不限定于上述埋入钨布线，可以作多种变更，例如也可以为埋入之外的钨布线、或铝布线等。
接下来，如图25所示，在填埋布线37的绝缘膜34上形成绝缘膜(层间绝缘膜)41。
然后，将使用光刻法在绝缘膜41上形成的光致抗蚀剂图案(图中未示出)作为蚀刻掩模，干蚀刻绝缘膜41，由此在绝缘膜41中形成穿通孔(开口部、连接孔)42。穿通孔42形成于存储单元区域10A中，在穿通孔42的底部，上述布线37a的上面露出。
然后，在穿通孔42内形成导电性的栓塞43。此时，例如采用溅射法等在包括穿通孔42内部的绝缘膜41上形成导电性隔离膜43a后，通过CVD法等在导电性隔离膜43a上形成由钨(W)膜等构成的主导体膜43b使其填埋穿通孔42，采用CMP法或反蚀刻法等除去绝缘膜41上不需要的主导体膜43b及导电性隔离膜43a。由此，可以形成由残存在穿通孔42内将其填埋的主导体膜43b及导电性隔离膜43a构成的栓塞43。如上所述，栓塞43是在形成于绝缘膜41上的开口部(穿通孔42)中填充导电体材料而形成的。
另外，本实施方案中，使用钨(W)膜作为主导体膜43b，在穿通孔42内填埋栓塞43，作为主导体膜43b，也可以使用使栓塞43的上面变得平坦且CMP平坦性优良的金属代替钨膜。例如，也可以使用结晶粒径小的Mo(钼)作为主导体膜43b。CMP平坦性优良的金属具有下述效果：可以抑制由在栓塞43上面的凹凸部分产生的电场集中所导致的存储层52的局部变化。结果能够进一步提高存储单元元件的电特性的均匀性、重写次数依赖性、及耐高温动作特性。
接下来，如图26所示，在填埋了栓塞43的绝缘膜41上依次形成(堆积)防脱落膜51、存储层52及上部电极膜53。需要说明的是，如上所述，在图26～图31中，省略图25的绝缘膜31及与绝缘膜31以下的结构对应部分的图示。防脱落膜51的膜厚(堆积膜厚)例如为0.5～5nm左右，存储层52的膜厚(堆积膜厚)为例如20～200nm左右，上部电极膜53的膜厚(堆积膜厚)为例如50～200nm左右。
此处，形成存储层52时，例如可以使用溅射法等，所述溅射法使用Ar(氩)、Xe(氙)、Kr(氪)等惰性气体、和2种靶。如上所述，存储层52由第1层52a及第2层52b的层合膜构成。因此，形成存储层52时，首先按照例如Cu0.5Ta0.15S0.35等形成(堆积)第1层52a，其厚度优选为10～100nm左右、较优选15～60nm左右，然后在第1层52a上按照例如Cu0.25Ta0.25O0.5等形成(堆积)第2层52b，其厚度优选为10～100nm左右、较优选15～60nm左右。
接下来，如图27所示，使用光刻法及干蚀刻法，将由防脱落膜51、存储层52及上部电极膜53构成的层合膜图案化。由此，在填埋了栓塞43的绝缘膜41上形成由上部电极膜53、存储层52及防脱落膜51的层合图案构成的存储器元件RM。也可以将防脱落膜51用作干蚀刻上部电极膜53及存储层52时的蚀刻终止膜。
接下来，如图28所示，在绝缘膜41上形成绝缘膜(蚀刻终止膜)61，使其覆盖存储器元件RM。由此，形成为在上部电极膜53的上面上及存储层52的侧壁(侧面)上、或被存储器元件RM覆盖的区域以外的绝缘膜41上形成有绝缘膜61的状态。
作为绝缘膜61，优选使用能够在存储层52不升华的温度(例如400℃以下)下成膜的材料膜。例如，作为绝缘膜61使用氮化硅膜时，可以使用等离子CVD法等在存储层52不升华的温度(例如400℃以下)下成膜，故较优选，由此，能够防止绝缘膜61成膜时存储层52升华。
然后，在绝缘膜61上形成绝缘膜(层间绝缘膜)62。所以，绝缘膜62形成在绝缘膜61上，覆盖上部电极膜53、存储层52及防脱落膜51的层合图案(存储器元件RM)。绝缘膜62比绝缘膜61厚，能够作为层间绝缘膜发挥功能。形成绝缘膜62后，根据需要，也可以进行CMP处理等使绝缘膜62的上面平坦化。
然后，使用光刻法，在绝缘膜62上形成光致抗蚀剂图案RP1。光致抗蚀剂图案RP1在应形成穿通孔63的区域具有开口部。
接下来，如图29所示，以光致抗蚀剂图案RP1作为蚀刻掩模，干蚀刻绝缘膜62，由此在绝缘膜61、62上形成穿通孔(开口部、连接孔、贯通孔)63。
此时，首先，在绝缘膜62(氧化硅膜)比绝缘膜61(氮化硅膜)易被蚀刻的条件(即，绝缘膜62的蚀刻速度(Etch Rate)高于绝缘膜61的蚀刻速度的条件)下干蚀刻绝缘膜62至绝缘膜61露出，使绝缘膜61作为蚀刻终止膜发挥功能。在此干蚀刻中，例如优选使用下述方法，即，由氧化硅构成的绝缘膜62被蚀刻，但作为蚀刻终止的绝缘膜61未被蚀刻，例如选择比为10以上的蚀刻方法。在此阶段，在穿通孔63的底部，绝缘膜61露出，绝缘膜61发挥蚀刻终止的功能，因此在穿通孔63的底部绝缘膜61露出的状态下蚀刻停止，存储器元件RM的上部电极膜53未露出。然后，在绝缘膜61(氮化硅膜)比绝缘膜62(氧化硅膜)易被蚀刻的条件(即，绝缘膜61的蚀刻速度高于绝缘膜62的蚀刻速度的条件)下进行干蚀刻，干蚀刻在穿通孔63的底部露出的绝缘膜61将其除去。由此，能够在绝缘膜61，62上形成穿通孔63，在穿通孔63的底部，存储器元件RM的至少一部分上部电极膜53露出。绝缘膜62及绝缘膜61的上述干蚀刻优选通过各向异性干蚀刻进行。然后，除去光致抗蚀剂图案RP1。
接下来，如图30所示，将使用光刻法在绝缘膜62上形成的其它光致抗蚀剂图案(图中未示出)作为蚀刻掩模，干蚀刻绝缘膜62、61、41，由此在绝缘膜62、61、41上形成穿通孔(开口部、连接孔)65。穿通孔65形成在周边电路区域10B内，在其底部，布线37的上面露出。然后，除去光致抗蚀剂图案。需要说明的是，也可以预先形成穿通孔65，然后，形成上述穿通孔63。另外，穿通孔63和穿通孔65优选采用不同的工序形成，但也可以采用相同的工序形成。
然后，在穿通孔63、65内形成栓塞64，66。此时，例如采用溅射法等在包括穿通孔63、65内部的绝缘膜62上形成导电性隔离膜67a后，采用CVD法等在导电性隔离膜67a上形成由钨(W)膜等构成的主导体膜67b，使其填埋穿通孔63、65，通过CMP法或反蚀刻法等除去绝缘膜62上不需要的主导体膜67b及导电性隔离膜67a。由此能够形成栓塞64和栓塞66，所述栓塞64由残存在穿通孔63内将其填埋的主导体膜67b及导电性隔离膜67a构成，所述栓塞66由残存在穿通孔65内并将其填埋的主导体膜67b及导电性隔离膜67a构成。作为主导体膜67b，也可以使用铝(Al)膜或铝合金膜(主导体膜)等代替钨膜。
接下来，如图31所示，在填埋了栓塞64、66的绝缘膜62上形成布线(第2层布线)72作为第2层布线。例如，可以采用溅射法等在填埋了栓塞64、66的绝缘膜62上依次形成导电性隔离膜71a和铝膜或铝合金膜71b，通过使用光刻法及干蚀刻法等形成图案，形成布线72。布线72并不限定于上述铝布线，可以进行各种变更，例如也可以为钨布线或铜布线(埋入铜布线)等。
然后，在绝缘膜62上形成作为层间绝缘膜的绝缘膜(图中未示出)，使其覆盖布线72，进而形成上层的布线层(第3层布线以后的布线)等，此处，省略图示及其说明。然后，根据需要在400℃～450℃左右的氢中退火后，完成半导体装置(半导体存储装置)。
另外，本实施方案中，对存储层ML的第1层ML1为下部电极BE侧、第2层ML2为上部电极TE侧的情况进行了说明，作为其它方案，也可以将存储层ML上下翻转，将存储层ML的第1层ML1配置在上部电极TE侧，将第2层ML2配置在下部电极BE侧。此时，只需使施加在上部电极TE及下部电极BE间的复位电压的方向与上述电压方向相反，且使施加在上部电极TE及下部电极BE间的置位电压的方向与上述电压方向相反即可。但是，由于与层合顺序相比，置位电压的理想方向更强地依赖于初始化(成型、初始的低电阻化处理)的电压方向，所以不必使其相反，即可进行动作。另外，也可以使存储器元件RM整体的结构上下相反。上述内容，对于以下实施方案也相同。
另外，本实施方案中，通过上部电极TE和下部电极BE使存储层ML产生电位梯度，控制导电通路CDP，作为其它方案，除了上部电极TE及下部电极BE之外，还设置有第3电极及第4电极，通过上述电极，在上下方向以外也产生电位梯度，能够更详细地控制导电通路CDP。上述内容，对于以下实施方案也相同。
另外，本实施方案中，对存储层ML的各层(本实施方案中的第1层ML1及第2层ML2)及上部电极TE的平面尺寸(平面形状)相同的情况进行了说明，但并不限定于此，存储层ML的各层(本实施方案中为第1层ML1及第2层ML2)及上部电极TE的各平面尺寸(平面形状)也可以互不相同。但是，由于相同的平面尺寸(平面形状)的图案层合形成存储层ML及上部电极TE时，易于加工，故较优选。上述内容，对于以下实施方案也相同。
另外，本实施方案中，与下部电极BE(栓塞43)的平面尺寸相比，存储层ML(52)及上部电极TE(53)的平面尺寸较大，但作为其它方案，可以将存储层ML(存储层52)及上部电极TE(上部电极膜53)的层合膜形成为圆柱状或方柱状等，存储层ML(52)及上部电极TE(53)的平面尺寸也可以与下部电极BE(栓塞43)的平面尺寸相同，此时，重叠地配置下部电极BE(栓塞43)、存储层ML(52)及上部电极TE(53)。上述内容，对于以下实施方案也相同。
(实施方案2)
图32是模式地表示本实施方案的半导体装置中的存储器元件RM的说明图(剖面图)，对应于上述实施方案1的图1。图33是表示构成本实施方案的存储器元件RM中的上部电极TE1的材料的理想组成范围的说明图(曲线图、三角图、组成图)。
图32所示的本实施方案的存储器元件RM，除使用材料与上部电极TE不同的上部电极TE1代替上部电极TE之外，结构与上述实施方案1的存储器元件RM基本相同，因此，此处，除上部电极TE1的材料之外，省略其说明。
本实施方案的存储器元件RM中，上部电极TE1也具有作为离子供给层的功能。因此，上部电极TE1由下述材料构成，所述材料作为主成分含有选自由Cu(铜)、Ag(银)、Au(金)、Al(铝)、Zn(锌)及Cd(镉)组成的组(第1元素组)中的至少1种元素、和选自由V(钒)、Nb(铌)、Ta(钽)、Cr(铬)、Mo(钼)、W(钨)、Ti(钛)、Zr(锆)、Hf(铪)、Fe(铁)、Co(钴)、Ni(镍)、Pt(铂)、Pd(钯)、Rh(铑)、Ir(铱)、Ru(钌)、Os(锇)及镧系元素组成的组(第2元素组)中的至少1种元素、和选自由O(氧)、S(硫)、Se(硒)及Te(碲)组成的组(将其称为第4元素组)中的至少1种元素。
需要说明的是，为了简略化，以下将上述由O(氧)、S(硫)、Se(硒)及Te(碲)组成的组称为第4元素组。第4元素组在第3元素组中加入O(氧)。
通过由上述材料形成上部电极TE1，在下部电极BE侧施加比上部电极TE1高的电压时，使有助于形成上述导电通路CDP的元素(α元素)从上部电极TE1供给到存储层ML(第2层ML2)中。因此，本实施方案中，能够确保足以在存储层ML中形成导电通路CDP以连接上部电极TE1及下部电极BE间的金属原子或金属离子(α元素)，能够防止存储层ML中有助于形成上述导电通路CDP的元素(此处为α元素)不足的情况。所以，能够防止在置位时导电通路CDP的形成不充分而变为高电阻，能够提高置位状态(低电阻状态)的稳定性。
另一方面，上述实施方案1中，由于上部电极TE由在与其邻接的存储层ML(第2层ML2)中难以扩散的元素构成，所以能够防止金属元素或金属离子过多地从上部电极TE供给到存储层ML(第2层ML2)中。因此，能够防止在复位时上部电极TE及下部电极BE间的导电通路CDP切断不充分而变为低电阻，能够提高复位状态(高电阻状态)的稳定性，提高耐重写性。
本实施方案中的上部电极TE1的理想组成如下所述。即，上部电极TE1优选由下述材料构成，所述材料含有9原子％以上90原子％以下选自由Cu(铜)、Ag(银)、Au(金)、Al(铝)、Zn(锌)及Cd(镉)组成的组(第1元素组)中的至少1种元素(α元素)，含有9原子％以上90原子％以下选自由V(钒)、Nb(铌)、Ta(钽)、Cr(铬)、Mo(钼)、W(钨)、Ti(钛)、Zr(锆)、Hf(铪)、Fe(铁)、Co(钴)、Ni(镍)、Pt(铂)、Pd(钯)、Rh(铑)、Ir(铱)、Ru(钌)，Os(锇)及镧系元素组成的组(第2元素组)中的至少1种元素(β元素)，含有1原子％以上40原子％以下选自由O(氧)、S(硫)、Se(硒)及Te(碲)组成的组(第4元素组)中的至少1种元素。上部电极TE1也可以含有10原子％以下上述元素之外的元素(上述第1元素组、第2元素组及第4元素组之外的元素)。
本发明人研究的存储器元件的特性组成依赖性代表例如图34～图37所示。其中，图34～图36是表示置位电阻的组成依赖性的曲线图，图37是表示可重写次数的组成依赖性的曲线图。
需要说明的是，图34～图36的曲线图的纵轴的置位电阻，对应于上述存在导电通路CDP的情况下(上述图2的置位状态)的上部电极TE1及下部电极BE间的电阻(电阻)。
另外，图37的曲线图的纵轴的可重写次数对应于存储器元件RM能重写的次数，为此可重写次数以下时，能够进行存储器元件RM的重写，不发生重写不良。此可重写次数越大，存储器元件RM的重写性能(重写可靠性)越高。
参照上述图34～图37的各曲线图，对上部电极TE1的理想组成进行说明。需要说明的是，图34～图37中，将存储层ML的第1层ML1的组成固定为Cu0.5Ta0.15S0.35，将第2层ML2的组成固定为Cu0.25Ta0.25O0.5，以Cu0.4Ta0.4S0.2为上部电极TE1的基本组成，使组成中各元素的含有率变化。另外，将上部电极TE1、第1层ML1及第2层ML2的膜厚分别设定为100nm、30nm及30nm，测定置位电阻及可重写次数。
图34是表示置位电阻对上部电极TE1中Cu含有率的依赖性的曲线图，曲线图的横轴对应于上部电极TE1中Cu(铜)的含有率，曲线图的纵轴对应于置位电阻。需要说明的是，图34的曲线图是将上部电极TE1中的Ta(钽)和S(硫)的原子比(原子数比)固定为40:20，使上部电极TE1中Cu(铜)的含有率变化。
如图34所示，上部电极TE1中Cu(铜)的含有率过少时，应为低电阻的置位电阻变得过大，低于9原子％时置位变得不充分。另外，曲线图中未示出，但上部电极TE1中Cu(铜)的含有率(原子比)高于90原子％时，产生由于Cu向下方扩散使可重写次数降低的不良情况。因此，优选使上部电极TE1的Cu(铜)的含有率(原子比)为9原子％以上90原子％以下。由此，能够解决上述问题，切实地进行作为非易失性存储器元件的动作。
图35是表示置位电阻对上部电极TE1中Ta含有率的依赖性的曲线图，曲线图的横轴对应于上部电极TE1中的Ta(钽)的含有率，曲线图的纵轴对应于置位电阻。需要说明的是，图35的曲线图是将上部电极TE1中的Cu(铜)和S(硫)的原子比(原子数比)固定为40:20，使上部电极TE1中的Ta(钽)的含有率变化。
如图35所示，上部电极TE1中的Ta(钽)的含有率过少时，应为低电阻的置位电阻变得过大，低于9原子％时置位不充分。另外，虽曲线图中未示出，但上部电极TE1中的Ta(钽)的含有率(原子比)高于90原子％时，发生在邻接的层中Ta易于扩散的不良情况。因此，优选使上部电极TE1的Ta(钽)的含有率(原子比)为9原子％以上90原子％以下。由此，能够解决上述问题，切实地进行作为非易失性存储器元件的动作。
图36是表示置位电阻对上部电极TE1中的S含有率的依赖性的曲线图，曲线图的横轴对应于上部电极TE1中的S(硫)的含有率，曲线图的纵轴对应于置位电阻。另外，图37是表示可重写次数对上部电极TE1中S含有率的依赖性的曲线图，曲线图的横轴对应于上部电极TE1中的S(硫)的含有率，曲线图的纵轴对应于可重写次数。需要说明的是，图36及图37的曲线图是将上部电极TE1中的Cu(铜)和Ta(钽)的原子比(原子数比)固定在40:40，使上部电极TE1中的S(硫)的含有率变化。
如图36所示，上部电极TE1中的S(硫)的含有率过多时，应为低电阻的置位电阻变得过大，另外，如图37所示，上部电极TE1中的S(硫)的含有率过少时，可重写次数变得过少。即，上部电极TE1中的S(硫)的含有率(原子比)多于40原子％时，置位变得不充分，另外，上部电极TE1中的S(硫)的含有率(原子比)少于1原子％时，上部电极TE1中的金属元素向存储层ML中的扩散过快，因此，可反复重写的次数减少。因此，优选使上部电极TE1的S(硫)的含有率(原子比)为1原子％以上40原子％以下。由此，能够解决上述问题，切实地进行作为非易失性存储器元件的动作。
所以，考虑到图34～图37等的组成依赖性，上部电极TE1的理想组成为：在含有铜(Cu)、钽(Ta)和硫(S)的情况下，铜(Cu)的含有率为9原子％以上90原子％以下，钽(Ta)的含有率为9原子％以上90原子％以下，硫(S)的含有率为1原子％以上40原子％以下。此时，构成上部电极TE1的材料的组成(上部电极TE1的膜厚方向的平均组成)可以用下述组成式CuXTaYSZ表示，此处、0.09≤X≤0.9，0.09≤Y≤0.9，0.01≤Z≤0.4。
上述上部电极TE1的理想组成范围对应于上述图33中标出的影线的组成范围。
另外，图34～图37等中构成上部电极TE1的材料为Cu-Ta-S类材料，但根据本发明人的研究(实验)可知，使用Cu以外的上述第1元素组的元素(α元素)，使用Ta以外的属于第2元素组的元素，使用S以外的属于第4元素组的元素，也能得到与上述图34～图37等的组成依赖性相同的倾向。
所以，上部电极TE1优选由下述材料构成，所述材料含有9原子％以上90原子％以下的选自第1元素组中的至少1种元素，含有9原子％以上90原子％以下的选自第2元素组中的至少1种元素，含有1原子％以上40原子％以下的选自第4元素组中的至少1种元素。
换而言之，优选上部电极TE1的组成为组成式αXβYδZ所表示的组成，此处0.09≤X≤0.9，0.09≤Y≤0.9，0.01≤Z≤0.4，X+Y+Z＝1。此处，上部电极TE1的组成式αXβYδZ中的α为选自第1元素组中的至少1种元素，β为选自第2元素组中的至少1种元素，δ为选自第4元素组中的至少1种元素。需要说明的是，此处所示的上部电极TE1的组成αXβYδZ，以上部电极TE1的膜厚方向的平均组成表示。
另外，上部电极TE1含有的且属于第1元素组的元素的种类、和存储层ML的第1层ML1含有的且属于第1元素组的元素的种类相同时，较优选。例如，第1层ML1含有的且属于第1元素组的元素为Cu时，优选上部电极TE1含有的且属于第1元素组的元素也为Cu。由此，能够切实地将有助于形成上述导电通路CDP的元素(α元素)从上部电极TE1供给到存储层ML中。
另外，上部电极TE1含有的且属于第2元素组的元素的种类和存储层ML的第1层ML1含有的且属于第2元素组的元素的种类相同时，较优选。由此，具有第2元素组的元素易于辅助形成导电通路CDP、并且重写不易使特性发生变化的优点。
通过使上部电极TE1为上述组成，能够提高可进行信息存储的半导体装置的性能。另外，能够实现电力消耗低、且具有稳定的数据重写特性的半导体装置。
另外，上部电极TE1的厚度t3优选在15～100nm的范围内，特别优选为25～60nm。由此，不易引起上部电极中的电压下降，故可以得到能够低电压驱动、且不易引起由应力导致的剥离的效果。
另外，上部电极TE1不含有属于第2元素组的元素和属于第4元素组的元素中的至少一者时，虽然性能降低，但根据用途不同，有时也可以使用。
另外，为了防止存储层ML中有助于形成上述导电通路CDP的元素(α元素)不足，优选使上部电极TE1为本实施方案中所说明的组成，另外，虽然效果较差，但是作为其它方案，也可以使上部电极TE1为有助于形成导电通路CDP的元素(α元素)的合金或单体金属。但是，使上部电极TE1为α元素的单体金属时，有可能会产生从上部电极TE1供给的金属元素(α元素)的浓度(含量)在固体电解质层内(第1层ML1)缓缓升高的问题，因此，作为上部电极TE1，与单体金属相比，更优选合金，为α元素的合金时，其配合元素(α元素以外的包含在上部电极TE1中形成合金的金属元素)优选为在第2层ML2中难以扩散的元素(例如W，Mo，Ta，Pt，Pd，Rh，Ir，Ru，Os，Ti)。
(实施方案3)
图38是模式地表示本实施方案的半导体装置中的存储器元件RM的说明图(剖面图)，对应于上述实施方案1的图1。
图38所示的本实施方案的存储器元件RM使存储层ML的第1层ML1形成组成互不相同的多层的层合结构，除此之外，具有与上述实施方案1的存储器元件RM基本相同的结构，因此，此处省略说明存储层ML的第1层ML1以外的部分。
上述实施方案1中，存储层ML的第1层ML1为单层结构，本实施方案中，如图38所示，存储层ML的第1层ML1由组成互不相同的多层(硫属元素化物层)形成。需要说明的是，图38及以下的说明中，主要说明存储层ML的第1层ML1由组成互不相同的3层(硫属元素化物层ML1a，ML1b，ML1c)形成的情况，但构成第1层ML1的层的数量不限定于3层，当然可以由2层以上的任意层数形成存储层ML的第1层ML1。需要说明的是，由于第1层ML1含有硫属元素(S，Se，Te)，故可以看作硫属元素化物层，由于构成第1层ML1的、组成互不相同的多个层也含有硫属元素(S，Se，Te)，故称为硫属元素化物层(此处为硫属元素化物层ML1a，ML1b，ML1c)。
如图38所示，本实施方案中，第1层ML1具有硫属元素化物层ML1a、硫属元素化物层ML1a上的硫属元素化物层ML1b、和硫属元素化物层ML1b上的硫属元素化物层ML1c的层合结构。所以，本实施方案的存储层ML具有硫属元素化物层ML1a、硫属元素化物层ML1a上的硫属元素化物层ML1b、硫属元素化物层ML1b上的硫属元素化物层ML1c、和硫属元素化物层ML1c上的第2层ML2的层合结构。
与上述实施方案1相同，在本实施方案中，构成多层结构(复层结构、层合结构)的第1层ML1的各层(此处为各硫属元素化物层ML1a，ML1b，ML1c)由下述材料构成，所述材料含有优选20原子％以上70原子％以下的选自第1元素组中的至少1种元素，含有优选3原子％以上40原子％以下的选自第2元素组中的至少1种元素，含有优选20原子％以上60原子％以下的选自第3元素组中的至少1种元素。构成第1层ML1的各层(此处为各硫属元素化物层ML1a，ML1b，ML1c)也可以含有10原子％以下上述元素之外的元素(上述第1元素组、第2元素组及第3元素组之外的元素)。第1元素组、第2元素组、第3元素组如上述实施方案1的说明所述。
换而言之，本实施方案中，构成多层结构的第1层ML1的各层(此处为各硫属元素化物层ML1a，ML1b，ML1c)优选为组成式αXβYγZ所示的组成，此处0.2≤X≤0.7，0.03≤Y≤0.4，0.2≤Z≤0.6，X+Y+Z＝1。需要说明的是，上述组成式αXβYγZ中的α，β，γ与对上述实施方案1中存储层ML的第1层ML1的组成式αXβYγZ的说明相同，故此处省略其说明。另外，此处所示的构成多层结构的第1层ML1的各层(此处为各硫属元素化物层ML1a，ML1b，ML1c)的上述组成αXβYγZ，以各层(此处为各硫属元素化物层ML1a，ML1b，ML1c)的膜厚方向的平均组成表示。
然而，构成多层结构的第1层ML1的各层(此处为各硫属元素化物层ML1a，ML1b，ML1c)并不是相同的组成，组成互不相同。
但是，优选构成多层结构的第1层ML1的各层(此处为各硫属元素化物层ML1a，ML1b，ML1c)含有的且属于第1元素组的元素的种类在各层间彼此相同。例如，硫属元素化物层ML1a含有的且属于第1元素组的元素为Cu时，优选硫属元素化物层ML1b含有的且属于第1元素组的元素也为Cu，另外，优选硫属元素化物层ML1c含有的且属于上述第1元素组的元素也为Cu。由此，能够在存储层ML上更确实地形成导电通路。
另外，更优选构成多层结构的第1层ML1的各层(此处为各硫属元素化物层ML1a，ML1b，ML1c)含有的且属于第2元素组的元素的种类在各层间也彼此相同。由此，具有即使反复多次重写，特性也难以变化的优点。
本实施方案中，存储层ML的第1层ML1由多层(此处为硫属元素化物层ML1a，ML1b，ML1c)形成，特征在于构成上述第1层ML1的多层(此处为硫属元素化物层ML1a，ML1b，ML1c)中的第3元素组的元素的含有方式。即，本实施方案中，构成第1层ML1的多层(此处为硫属元素化物层ML1a，ML1b，ML1c)中，距离第2层ML越远的层，所含第3元素组的元素中原子序号最大的元素的含量越多、或者含有原子序号越大的第3元素组的元素。更具体地说明此第3元素组的元素的含有方式。
如本实施方案所述，存储层ML的第1层ML1为n层的多层结构的情况下，从与第2层ML2较近的一侧依次为第1层～第n层(此时，与第2层ML2邻接的层为第1层，与下部电极BE或防脱落膜邻接的层为第n层)时，第m层和第(m+1)层的组成关系如下所述(此处，上述n、m分别为2以上的整数、m≤n-1)。需要说明的是，第m层和第(m+1)层相互邻接，距离第2层ML2近的一侧为第m层，距离下部电极BE近的一侧为第(m+1)层。
即，与第m层含有的且属于第3元素组(即S，Se，Te)的元素中原子序号最大的第1元素在第m层中的含有率相比，此第1元素在第(m+1)层中的含有率较多、或者第(m+1)层含有与此第1元素相比原子序号较大且属于第3元素组(即S，Se，Te)的第2元素。
上述内容的含义如下，例如，在第m层含有30原子％S(硫)且不含Se(硒)，Te(碲)的情况(此时S被看作是第1元素)下，第(m+1)层含有超过30原子％(即第m层的S含有率)的S(硫)、或者第(m+1)层含有Se或Te(即原子序号比第m层所含的S大的第3元素组的元素)。还具有如下含义，例如在第m层分别含有25原子％Se(硒)和20原子％S(硫)且不含Te(碲)的情况(此时Se和S中原子序号大的Se被看作是第1元素)下，第(m+1)层含有超过25原子％(即第m层的Se含有率)的Se、或者第(m+1)层含有Te(即原子序号大于第m层所含的Se、S的第3元素组的元素)。另外还具有如下含义，例如在第m层分别含有23原子％Te(碲)和27原子％S(硫)且不含Se(硒)的情况(此时，Te和S中原子序号大的Te被看作是第1元素)下，第(m+1)层含有超过23原子％(即第m层的Te含有率)的Te(无原子序号大于Te的第3元素组的元素)。
另外，使n＝3，第1层ML1为3层结构时的第1层对应于硫属元素化物层ML1c，第2层对应于硫属元素化物层ML1b，第3层对应于硫属元素化物层ML1a。所以，存储层ML的第1层ML1为从下部电极BE侧开始依次层合硫属元素化物层ML1a、硫属元素化物层ML1b及硫属元素化物层ML1c的层合结构的情况下(换而言之，存储层ML的第1层ML1为从第2层ML2侧开始依次层合硫属元素化物层ML1c、硫属元素化物层ML1b及硫属元素化物层ML1a的层合结构的情况下)，硫属元素化物层ML1a，ML1b，ML1c的第3元素组的元素的含有方式如下所述。
即，与硫属元素化物层ML1c含有的且属于第3元素组的元素中原子序号最大的元素在硫属元素化物层ML1c中的含有率相比，此元素(即硫属元素化物层ML1c所含的第3元素组的元素中原子序号最大的元素)在硫属元素化物层ML1b中的含有率较高、或者硫属元素化物层ML1b含有与此元素(即硫属元素化物层ML1c所含的第3元素组的元素中原子序号最大的元素)相比原子序号更大的且属于第3元素组的元素。进而，与硫属元素化物层ML1b含有的且属于第3元素组的元素中原子序号最大的元素在硫属元素化物层ML1b中的含有率相比，此元素(即硫属元素化物层ML1b所含的第3元素组的元素中原子序号最大的元素)在硫属元素化物层ML1a中的含有率较高，或者硫属元素化物层ML1a含有与此元素(即硫属元素化物层ML1b所含的第3元素组的元素中原子序号最大的元素)相比原子序号更大的且属于第3元素组的元素。
如上所述，本实施方案中，构成第1层ML1的多层(此处为硫属元素化物层ML1a，ML1b，ML1c)中第3元素组的元素的含有方式如下：距离第2层ML越远的层(即距离下部电极BE越近的层)，所含的第3元素组的元素中原子序号最大的元素的含量越多、或者含有原子序号更大的第3元素组的元素。由此，能够使有助于形成导电通路CDP的元素(此处为α元素)的迁移率在构成第1层ML的各层(各硫属元素化物层ML1a，ML1b，ML1c)中存在差异。
即，在n层的多层结构的第1层ML1中，相互邻接的第m层和第(m+1)层中，与距离第2层ML2近的一侧的第m层相比，距离第2层ML2远的一侧的第(m+1)层中，有助于形成导电通路CDP的元素(α元素)的迁移率增大。在硫属元素化物层ML1a、ML1b、ML1c中，与距离第2层ML2最近的硫属元素化物层ML1c相比，硫属元素化物层ML1b中，有助于形成导电通路CDP的元素(α元素)的迁移率增大，另外，与硫属元素化物层ML1b相比，硫属元素化物层ML1a中，有助于形成导电通路CDP的元素(α元素)的迁移率增大。
其原因在于，如上述实施方案1所述，属于周期表VI族的元素按照氧(O)、硫(S)、硒(Se)及碲(Te)的顺序离子尺寸(离子半径)变大，离子尺寸大的元素含量越多，有助于形成导电通路CDP的元素(此处为α元素)的迁移率越大。即，构成第1层ML1的多层(硫属元素化物层ML1a，ML1b，ML1c)中，距离第2层ML2越远的层(硫属元素化物层)，所含第3元素组的元素中原子序号最大的元素的含量越多，因此离子尺寸大的元素的含量增多，或者因为含有原子序号更大的第3元素组的元素，所以含有较大的离子。由此，构成第1层ML1的多层(硫属元素化物层ML1a，ML1b，ML1c)中，距离第2层ML2越远的层(即距离下部电极BE越近的层)，有助于形成导电通路CDP的元素(此处为α元素)越易移动，迁移率变得越大。
更详细地进行说明本实施方案的存储器元件RM的存储层ML中的导电通路CDP的形成。
图39是模式地表示在存储层ML中形成导电通路CDP使下部电极BE和上部电极TE间连接的状态(置位状态、开通状态)的存储器元件RM的说明图(剖面图)，对应于上述实施方案1的图2。图40～图42是模式地表示在存储层ML中下部电极BE和上部电极TE间切断导电通路CDP的状态(复位状态、关闭状态)下的存储器元件RM的说明图(剖面图)，对应于上述实施方案1的图3。需要说明的是，图39～图42是与上述图38相同的剖面图，为了便于观察附图，只在存储层ML中为低电阻率的区域、即在为导电通路CDP及低电阻部分LRP的区域标出影线，除此之外的部分省略影线。
本实施方案的存储器元件RM中，也通过施加与上述实施方案1中所述相同的初始化电压，如图39所示，在存储层ML中形成金属离子高浓度存在的导电通路CDP使下部电极BE和上部电极TE间连接。图39中，在存储层ML中形成导电通路CDP使下部电极BE及上部电极TE间连接(连结)，因此，存储层ML成为低电阻，存储器元件RM成为低电阻(即处于置位状态)。
通过在图39所示的于存储层ML中形成导电通路CDP使下部电极BE和上部电极TE间连接的状态(置位状态)下施加复位电压，可以如图40～图42所示，切断存储层ML中连接下部电极BE和上部电极TE间的导电通路CDP。
例如，使下部电极BE为正电位且使上部电极TE为负电位等，在上部电极TE及下部电极BE间(即栓塞67及下部电极BE间)施加下部电极BE电位高于上部电极TE电位的复位电压。
通过此复位电压，使在存储层ML的第1层ML1中形成导电通路的α元素，向为负电位侧的上部电极TE侧移动。然而，本实施方案中，如上所述，在硫属元素化物层ML1a，ML1b，ML1c中有助于形成导电通路CDP的元素(此处为α元素)的迁移率存在差异。
因此，复位电压是足以使α元素在硫属元素化物层ML1a，ML1b，ML1c中移动的电压值时，在硫属元素化物层ML1a，ML1b，ML1c中形成导电通路CDP的α元素向上部电极TE侧移动，容纳在第2层ML2内。另一方面，如上述实施方案1所述，由于第2层ML2中α元素的迁移率比第1层ML1小，所以即使施加复位电压，第2层ML2中α元素也基本上不移动。因此，如图42所示，通过施加复位电压，第2层ML2内的导电通路CDP基本无变化，而在第1层ML1的硫属元素化物层ML1a，ML1b，ML1c中处于导电通路CDP被切断的状态(未形成导电通路CDP的状态)。由于存储层ML处于下部电极BE和上部电极TE间没有通过导电通路CDP连接的状态，所以，存储层ML成为高电阻，存储器元件RM成为高电阻。
另一方面，利用硫属元素化物层ML1a，ML1b，ML1c的迁移率差异，复位电压为在硫属元素化物层ML1a，ML1b中α元素移动、而在硫属元素化物层ML1c中α元素基本不移动的电压值时，在硫属元素化物层ML1a，ML1b中形成导电通路CDP的α元素，向上部电极TE侧移动，被收纳在硫属元素化物层ML1c中。然而，由于硫属元素化物层ML1c及第2层ML2中α元素的迁移率小于硫属元素化物层ML1a、ML1b，所以即使施加复位电压，α元素也基本上不移动。因此，施加复位电压时，如图41所示，在硫属元素化物层ML1c及第2层ML2内的导电通路CDP基本不变，而在硫属元素化物层ML1a、ML1b中处于导电通路CDP被切断的状态(未形成导电通路CDP的状态)。
另外，利用硫属元素化物层ML1a、ML1b、ML1c的迁移率差异，复位电压为在硫属元素化物层ML1a中α元素移动、而在硫属元素化物层ML1b、ML1c中α元素基本上不移动的电压值时，在硫属元素化物层ML1a中形成导电通路CDP的α元素，向上部电极TE侧移动，被收纳在硫属元素化物层ML1b中。然而，由于硫属元素化物层ML1b、ML1c及第2层ML2中α元素的迁移率小于硫属元素化物层ML1a，所以即使施加复位电压，α元素也基本上不移动。因此，施加复位电压时，如图40所示，在硫属元素化物层ML1b、ML1c及第2层ML2内的导电通路CDP基本不变，而在硫属元素化物层ML1a中处于导电通路CDP被切断的状态(未形成导电通路CDP的状态)。
利用如上所述的硫属元素化物层ML1a、ML1b、ML1c的迁移率差异的复位动作可以如下进行，例如使用于形成图40状态的复位电压小(绝对值小)于用于形成图41状态的复位电压，另外使用于形成图41状态的复位电压小(绝对值小)于用于形成图42状态的复位电压，进行复位。
与复位电压相同，通过利用硫属元素化物层ML1a，ML1b，ML1c的迁移率差异设定置位电压，能够使导电通路CDP的状态由图42的状态变为图39～图41的各状态。利用硫属元素化物层ML1a，ML1b，ML1c的迁移率差异的置位动作可以如下进行：例如，使用于形成图39的状态的置位电压大(绝对值大)于用于形成图40的状态的置位电压，另外，使用于形成图40状态的置位电压大(绝对值大)于用于形成图41状态的置位电压，进行置位。
另外，将用于读出存储器元件RM(存储层ML)中存储的信息的读出电压，设定为存储层ML中的元素(特别是α元素)在第1层ML1及第2层ML2两者中不移动(即导电通路CDP的状态未变)的值。通过在下部电极BE及上部电极TE间施加上述读出电压，能够读出存储层ML(存储器元件RM)的电阻值与图39～图42的哪种状态对应、即存储元件RM的存储信息。
按图39～图42的顺序，存储层ML的电阻、即存储器元件RM的电阻增大。可以通过施加利用硫属元素化物层ML1a，ML1b，ML1c的迁移率差异设定的复位电压或置位电压，使存储层ML中的元素(主要为α元素)在存储层ML中移动，在各存储单元的存储层ML中，使下部电极BE和上部电极TE间的导电通路CDP的状态变化，能够使其在图39～图42的4种电阻值间变化(迁移)。由此，能够使存储层ML的电阻值(电阻率)即存储器元件RM的电阻值在3级以上的状态间变化，由此，能够形成多值的非易失性存储元件(存储器)。
如上所述，本实施方案中，使固体电解质层(第1层ML)为2层以上，各层用组成式αXβYγZ表示，但组成比(X，Y，Z的比值)互不相同，此处0.2≤X≤0.7、0.03≤Y≤0.4、0.2≤Z≤0.6、X+Y+Z＝1，能够容易地控制导电通路CDP的上下方向各部分的粗细或前端的到达位置，可进行多值记录。
另外，本实施方案中，也可以使用上述实施方案2的上部电极TE1代替上部电极TE。
(实施方案4)
图43是模式地表示本实施方案的半导体装置中的存储器元件RM的说明图(剖面图)，对应于上述实施方案1的图1。
上述实施方案1的存储单元中，存储层ML由第1层ML1和与第1层ML1邻接的第2层ML2形成，本实施方案的存储器元件RM，除第1层ML1和与第1层ML邻接的第2层ML2之外，还具有第3层ML3，所述第3层ML3与第1层ML的邻接第2层ML2的一侧相反侧的面邻接。即，本实施方案中，存储层ML还具有第3层ML3，所述第3层ML3在与第2层ML2邻接的一侧相反侧与第1层ML1邻接，且位于下部电极BE和第1层ML1之间。本实施方案的存储器元件RM在存储层ML中设置第3层ML3，除此之外具有与上述实施方案1的存储器元件RM相同的结构，故此处省略说明存储层ML的第3层ML3以外的部分。
第3层ML3(金属氧化物层)与第2层ML2相同，是可以作为离子供给层发挥功能的层。与第2层ML2相同，第3层ML3也由下述材料构成，所述材料作为主成分含有选自第1元素组中的至少1种元素、选自第2元素组中的至少1种元素、和氧(O)。第1元素组、第2元素组如上述实施方案1所述。
另外，与第2层ML2相同，第3层ML3也优选由下述材料构成，所述材料含有5原子％以上50原子％以下的选自第1元素组(特别优选Cu，Ag)中的至少1种元素，含有10原子％以上50原子％以下的选自第2元素组(特别优选Ta，V，Nb，Cr)中的至少1种元素，含有30原子％以上70原子％以下的O(氧)。第3层ML3也可以含有10原子％以下上述元素之外的元素(上述第1元素组、第2元素组及氧以外的元素)。
换而言之，存储层ML的第3层ML3优选为组成式αXβYOZ所表示的组成，此处0.05≤X≤0.5，0.1≤Y≤0.5，0.3≤Z≤0.7，X+Y+Z＝1。需要说明的是，第3层ML3的上述组成式αXβYOZ中的α、β、O与对上述实施方案1中存储层ML的第2层ML2的组成式αXβYOZ的说明相同，故此处省略其说明。另外，此处所示的第3层ML3的上述组成αXβYOZ是以第3层ML3的膜厚方向的平均组成表示的。
另外，更优选第1层ML1含有的且属于第1元素组的元素、和第2层ML2含有的且属于第1元素组的元素、和第3层ML3含有的且属于第1元素组的元素相同。例如，第1层ML1含有的且属于第1元素组的元素为Cu时，优选第2层ML2含有的且属于第1元素组的元素也为Cu，另外，优选第3层ML3含有的且属于第1元素组的元素也为Cu。由此，能够在存储层ML中更确实地形成导电通路。
另外，更优选第1层ML1含有的且属于第2元素组的元素、和第2层ML2含有的且属于第2元素组的元素、和第3层ML3含有的且属于第2元素组的元素相同。由此，具有即使反复重写，特性也不易变化的优点。
另外，第1层ML1和第3层ML3的组成相同(所含元素的种类及其含有率相同)时，存储层ML的对称性提高，故更优选。
本实施方案中，再追加1层与离子供给层(第2层ML2)相同的层(第3层ML3)，形成夹持固体电解质层(第1层ML1)的结构，因此，虽然结构上残留有上下电极(上部电极TE及下部电极BE)形状的非对称性，但上下层结构的非对称性减小，所以容易采用单向电压驱动存储器元件RM。以下，对利用单向电压驱动存储器元件RM进行说明。
即，上述实施方案1中，使下部电极BE及上部电极TE间的存储层形成为高电阻状态(复位状态)时，在下部电极BE及上部电极TE间施加使下部电极BE电位高于上部电极TE电位的复位电压，使下部电极BE及上部电极TE间的存储层形成为低电阻状态(置位状态)时，在下部电极BE及上部电极TE间施加使下部电极BE电位低于上部电极电位的置位电压。即，使复位电压和置位电压为相反方向的电压。而本实施方案中，使下部电极BE及上部电极TE间的存储层形成为高电阻状态(复位状态)时，在下部电极BE及上部电极TE间施加使下部电极BE电位低于上部电极TE电位的复位电压，使下部电极BE及上部电极TE间的存储层形成为低电阻状态(置位状态)时，在下部电极及上部电极TE间施加使下部电极BE电位低于上部电极TE电位的置位电压。即，使复位电压和置位电压为相同方向的电压。
图44是模式地表示在存储层ML中形成导电通路CDP连接下部电极BE和上部电极TE间的状态(置位状态、开通状态)的存储器元件RM的说明图(剖面图)，对应于上述实施方案1的图2。图45是模式地表示在存储层ML中下部电极BE和上部电极TE间的导电通路CDP被切断的状态(复位状态、关闭状态)的存储器元件RM的说明图(剖面图)，对应于上述实施方案1的图3。需要说明的是，图44及图45是与上述图43相同的剖面图，为了便于观察附图，在存储层ML中，只在为导电通路CDP及低电阻部分LRP的区域(即，存储层ML中为低电阻率的区域)标出影线，除此以外的部分省略影线。
本实施方案的存储器元件RM也通过施加与上述实施方案1所述初始化电压相同的初始化电压，如图44所示，在存储层ML中形成金属离子高浓度存在的导电通路CDP，邻接下部电极BE和上部电极TE间。图44中，在存储层ML中形成导电通路CDP，将下部电极BE和上部电极TE间连接(连结)，因此，存储层ML形成为低电阻，存储器元件RM形成为低电阻(即形成置位状态)。
通过在如图44所示的于存储层ML中形成导电通路CDP将下部电极BE和上部电极TE间连接的状态(置位状态)下施加复位电压，能够如图45所示切断在存储层ML中连接下部电极BE和上部电极TE间的导电通路CDP。
进行此复位动作时，施加与上述实施方案1所说明的复位电压方向相反的复位电压。即，例如，使下部电极BE为负电位且使上部电极TE为正电位等，在上部电极TE及下部电极BE间(即栓塞67及下部电极BE间)施加下部电极BE电位低于上部电极TE电位的复位电压。
在上述复位电压的作用下，第1层ML1(固体电解质层)内的离子(此处为α元素)聚集到负电极(下部电极BE)侧的第3层ML3(离子供给层)侧，导电通路CDP的一部分被切断，形成复位状态(关闭状态)。另一方面，由于第2层ML2及第3层ML3(离子供给层)内的离子的迁移率小于第1层ML1，所以第2层ML2及第3层ML3(离子供给层)内形成的导电通路CDP被维持。需要说明的是，第3层ML3中离子(此处为α元素)的迁移率低于第1层ML1的理由，与上述实施方案1所述的第2层ML2中离子(此处为α元素)的迁移率低于第1层ML1的理由相同。
因此，通过施加复位电压，如图45所示，形成为第2层ML2及第3层ML3内的导电通路CDP基本不变、而第1层ML1的硫属元素化物层ML1中的导电通路CDP被切断的状态(未形成导电通路CDP的状态)。由于形成为存储层ML中下部电极BE和上部电极TE间未被导电通路CDP连接的状态，所以存储层ML形成为高电阻，存储器元件RM形成为高电阻。
另一方面，通过在图45所示的存储层ML中下部电极BE和上部电极TE间的导电通路CDP被切断的状态(复位状态、关闭状态)下施加置位电压，能够如图44所示在存储层ML中再次通过导电通路CDP连接下部电极BE和上部电极TE间。
此置位动作时，施加与上述实施方案1所述置位电压相同方向的置位电压。即，例如使下部电极BE为负电位且使上部电极TE为正电位等，在上部电极TE及下部电极BE间(即栓塞67及下部电极BE间)施加下部电极BE电位低于上部电极TE电位的置位电压。所以，置位电压和复位电压变为相同方向。
通过此置位电压，第1层ML1(固体电解质层)中，位于残留在第2层ML2及第3层ML3(离子供给层)中的导电通路CDP的延长线上的部分发热，第1层ML1中离子(此处为α元素)热扩散，导电通路CDP复活，再度形成置位状态(开通状态)。即，如图44所示，在存储层ML中，成为形成有导电通路CDP连接下部电极BE和上部电极TE间的状态，存储层ML变为低电阻，存储器元件RM变为低电阻。可以通过复位电压和置位电压改变电压的大小或施加时间来实现上述控制。
另外，为了读出在存储器元件RM(存储层ML)中存储的信息，可以将读出电压设定为在第1层ML1、第2层ML2及第3层ML3中离子(α元素)不移动(即导电通路CDP的状态不变)的值，在上部电极TE及下部电极BE间(即栓塞67及下部电极BE间)施加此读出电压，使下部电极BE电位低于上部电极TE电位。由此，能够读出存储层ML(存储器元件RM)的电阻值为图44的置位状态那样的低电阻状态、或者为图45的复位状态之类的高电阻状态、即存储元件RM的存储信息。
如上所述，使存储层ML形成作为固体电解质层的第1层ML1被离子迁移率比其低的第2层ML2及第3层ML3夹持的结构，由相同方向的电压控制复位电压和置位电压。由此，即使在复位状态(关闭状态)下，也基本上能在第2层ML2及第3层ML3(离子供给层)内维持导电通路CDP，上述被维持的导电通路CDP基本上决定了置位时在第1层ML1中复活的导电通路CDP的位置和粗细。因此，能够稳定地进行利用由单向电压控制的开通(置位)、关闭(复位)反复操作的重写。
另外，如本实施方案所述，仅通过单向电压移动离子、切换置位状态(低电阻状态)和复位状态(高电阻状态)的情况下，形成为复位状态时，通过电流产生的发热等，使第1层ML1中构成导电通路CDP的离子(α元素)至少部分地向与导电通路CDP(长丝状的导电通路CDP)的延长时方向垂直的方向、即第1层M1的面内方向扩散。在上述情况下，接下来再次形成置位状态时，理想方案并不是从上部吸引离子，而是使扩散的离子集中在原来的导电通路CDP存在的方向。只要在形成复位状态前于导电通路CDP存在处残留负离子，即可实现上述集中。即，复位时导电通路CDP中流过较强的脉冲电流，使金属离子(α元素)一气性扩散，由此可实现上述集中。
另外，也可以通过如上述实施方案1所述的复位电压及置位电压(即通过使复位电压和置位电压为相反方向的电压)，驱动(控制)图43所示的本实施方案的存储器元件RM。
另外，也可以通过本实施方案所述的复位电压及置位电压(即通过使复位电压和置位电压为相同方向的电压)，驱动(控制)上述实施方案1～3的存储器元件RM。
但是，由于上述实施方案1～3的结构的存储器元件RM的存储层ML的结构是上下非对称的，所以更适合如上述实施方案1所述，使复位电压和置位电压为相互反向的电压，控制导电通路CDP的状态(置位状态或复位状态)。另一方面，由于本实施方案所示的结构的存储器元件RM的存储层ML的结构接近上下对称，故更适合如本实施方案所述使复位电压和置位电压为相同方向的电压，控制导电通路CDP的状态(置位状态或复位状态)。
另外，本实施方案中，也可以使用上述实施方案2的上部电极TE1代替上部电极TE。
另外，本实施方案中，也可以使存储层ML的第1层ML1如上述实施方案3所述地形成多层结构。
(实施方案5)
参照图46的电路图，说明本发明的其它实施方案的半导体装置的存储阵列(存储单元阵列)的构成例。本实施方案的半导体装置中，由存储器元件RM等形成的存储单元阵列及其周边部的电路结构与上述实施方案1不同，但本实施方案中的存储器元件RM本身的结构，与上述实施方案1～4的存储器元件RM相同，因此此处省略其说明。
图46是表示本实施方案的半导体装置的存储阵列(存储单元阵列)及其周边部的结构例的电路图，对应于上述实施方案1的图19。
图46所示的本实施方案的电路结构，是上述实施方案1～4所述的采用使用存储层ML的存储器元件RM的存储阵列(存储单元阵列)结构的一例，其特征在于，相对于下部电极(对应于上述下部电极BE、即上述栓塞43)，在上部电极(对应于上述上部电极TE、即上部电极膜53)侧施加较高的电压，使其动作。
图46所示的本实施方案的半导体装置的电路由存储阵列、多路转换器MUX、行解码器XDEC、列解码器YDEC、预充电电路PC、读出放大器SA、重写电路PRGM构成。
存储阵列的结构为在字线WL1～WLm和位线BL1～BLn的各交点处配置存储单元MC11～MCmn。各存储单元的结构为在位线BL和接地电压VSS端子间插入在串联连接的存储器元件RM和存储单元晶体管QM、存储器元件RM的一端与位线BL连接。此处存储器元件RM具备如上述实施方案1～4所述的结构。即，上述上部电极TE与位线BL连接，上述下部电极BE与存储单元晶体管QM的一端连接。
为行解码器XDEC输出信号的字线WL(WL1～WLm)与存储单元晶体管QM的栅极(栅电极)连接。预充电电路PC、读出放大器SA、重写电路PRGM分别与共用数据线CD连接。预充电电路PC被高电平(此处为电源电压VDD)的预充电起动信号PCE活化，读出共用数据线CD，由电压VRD(电压水平如下所述)驱动。
多路转换器MUX由列选择开关列CSWA和放电电路DCCKT构成。列选择开关列CSWA由分别插入位线BL1～BLn和共用数据线CD间的多个CMOS传输栅极(列选择开关)CSW1～CSWn构成。此处，CMOS传输栅极CSW1～CSWn分别由CMISFET(互补型金属绝缘体半导体场效应晶体管(Complementary Metal Insulator SemiconductorField Effect Transistor))形成。为列解码器YDEC输出信号的列选择线对(YS1T，YS1B)～(YSnT，YSnB)分别与CMOS传输栅极CSW1～CSWn的栅极连接。列选择线对(YS1T，YS1B)～(YSnT，YSnB)中的一个被活化，使得对应的CMOS传输栅极被活化，位线BL1～BLn中的一个与共用数据线CD连接。
放电电路DCCKT由分别插入位线BL1～BLn和接地电压VSS端子间的NMOS晶体管MN1～MNn构成。需要说明的是，本申请中，n沟道型的MISFET标记为NMOS晶体管，p沟道型的MISFET标记为PMOS晶体管。列选择线YS1B～YSnB分别与NMOS晶体管MN1～MNn的栅极连接。待机时，通过将列选择线YS1B～YSnB保持在电源电压VDD，NMOS晶体管MN1～MNn导通，位线BL1～BLn被接地电压VSS驱动。
通过上述电路结构，进行图47所示的读出动作。参照图47及上述图46，对使用图46所示的阵列结构的存储单元的读出动作进行说明。以下，假设存储单元MC11为被选择的单元，进行说明。此处，图47表示选择存储单元MC11时的动作波形(电压施加波形)的一例。
首先，通过与被列解码器YDEC选择的列选择线对(YS1T，YS1B)对应的列选择开关CSW1导通，连接位线BL1和共用数据线CD。此时，通过活化的预充电电路PC，经共用数据线CD，位线BL1被读出电压VRD预充电。此读出电压VRD设定在电源电压VDD和接地电压VSS之间的电压水平，不引起存储信息的破坏。
然后，成为电源电压VDD的预充电起动信号PCE由接地电压VSS驱动，预充电电路PC成为非活性状态。进而，通过被行解码器XDEC选择的字线(WL1)上的存储单元晶体管QM导通，在存储单元MC11内形成电流通路，在位线BL1及共用数据线CD中产生读出信号。
选择存储单元内的电阻值因存储信息不同而存在差异，因此由共用数据线CD输出的电压因存储信息不同而存在差异。此处，存储信息为‘1’的情况下，存储单元内的电阻值低，位线BL1及共用数据线CD向接地电压VSS放电，成为低于参照电压VREF的电压。另一方面，存储信息为‘0’的情况下，存储单元内的电阻值高，位线BL1及共用数据线CD形成为预充电状态、即保持在读出电压VRD的状态。通过用读出放大器SA辨别此差异，读出选择存储单元的存储信息。最后，列选择线对(YS1T，YS1B)形成为非活性状态，使NMOS晶体管MN1导通，由此位线BL1由接地电压VSS驱动，同时成为接地电压VSS的预充电起动信号PCE由电源电压VDD驱动，预充电电路PC活化，由此，恢复到待机状态。
进而，根据图48，对使用上述图46所示的存储阵列结构的存储单元的写入动作进行说明。图48表示图46所示存储阵列的写入动作。以下，也与上述图47相同地假设存储单元MC11为被选择的单元，进行说明。所以，图48给出选择存储单元MC11时的动作波形(电压施加波形)的一例。
首先，成为电源电压VDD的预充电起动信号PCE由接地电压VSS驱动，预充电电路形成为非活性状态。接下来，与被列解码器YDEC选择的列选择线对(YS1T，YS1B)对应的列选择开关CSW1导通，由此经共用数据线CD，位线BL1和写入电路PRGM连接。然后，被行解码器XDEC选择的字线(WL1)上的存储单元晶体管QM导通，由此在存储单元MC11内形成电流通路，在位线BL1中流过写入电流。
设定写入电路PRGM，使写入电流和其施加时间为与存储信息相应的值。此处，存储信息为‘0’的情况下，短时施加大的复位电流IR。另一方面，存储信息为‘1’的情况下，比复位电流长时间地施加小于复位电流IR的置位电流IS。最后，将列选择线对(YS1T，YS1B)形成为非活性状态，使晶体管MN1导通，由接地电压VSS驱动位线BL1，同时由电源电压VDD驱动成为接地电压VSS的预充电起动信号PCE，将预充电电路PC活化，由此恢复待机状态。
以上，本实施方案中通过使用上述实施方案所述的存储器元件RM，构成如图46所示的电路结构的半导体装置，能够实现耐热性提高、具有稳定的数据保持特性的半导体装置。
本实施方案的电路结构中，由于在相同方向的电压下进行置位和复位，所以在存储矩阵的各交点也可以不配置选择晶体管和存储器元件，而是串联地配置选择二极管和存储器元件，由此使制作变得容易。但是，由于复位是在短时大电流作用下使形成导电通路的离子横向扩散而进行的，所以反复进行重写时，离子化的元素的分布易发生变化，限制可重写次数。
(实施方案6)
参照图49的电路图，说明本发明的其它实施方案的半导体装置的存储阵列(存储单元阵列)的结构例。本实施方案的半导体装置的由存储器元件RM等形成的存储单元阵列及其周边部的电路结构与上述实施方案1不同，但本实施方案中的存储器元件RM本身结构与上述实施方案1～4的存储器元件RM相同，所以此处省略其说明。
图49是表示本实施方案的半导体装置的存储阵列(存储单元阵列)及其周边部的结构例的电路图，对应于上述实施方案1的图19或上述实施方案5的图46。
图49所示的本实施方案的电路结构，是存储阵列(存储单元阵列)结构的一例，所述存储阵列采用使用了上述实施方案1～4所述存储层ML的存储器元件RM，其特征在于，在彼此反向的电压(即上述实施方案1所述的置位电压及复位电压)下进行置位动作和复位动作。
电压-电流特性为，施加逆向电压时(即进行复位动作时)，离子化的金属原子沿着与置位时相反的方向移动，导电通路复位，如上述图4中点线所示，恢复高电阻状态。
图49所示的本实施方案的半导体装置的电路结构，由于施加彼此相反方向的电压，所以具有与上述实施方案5不同的电路结构，对其电路结构和动作的一例，进行说明。
图49与上述图46相同地给出具有n×m位的存储单元的存储阵列结构。构成存储单元的元件也相同地为存储单元晶体管QM和存储器元件RM。本实施方案的特征在于，在上述图46中进一步追加一条位线，在位线对和字线的各交点处配置存储单元，可对存储器元件RM施加相反方向的电压。以下，着眼于与上述46的不同之处，同时说明图49所示的本实施方案的半导体装置的电路结构。
图49所示的本实施方案的半导体装置的电路，由存储阵列、多路转换器MUX、行解码器XDEC、列解码器YDEC、读出电路RC、重写电路PRGM、以及共用放电电路CDCCKT构成。存储阵列的结构为在字线WL1～WLm和位线对(BL1L，BL1R)～(BLnL，BLnR)的各交点处配置存储单元MC11～MCmn。各存储单元的结构为在位线BL1L～LBnL和位线BL1R～BLnR之间插入串联连接的存储器元件RM和选择晶体管QM。此处，存储器元件RM具备上述实施方案1～4中所述的结构，上述上部电极TE与位线BL1L～BLnL侧连接，上述下部电极BE与存储单元晶体管QM的一端连接。
读出电路RC、重写电路PRGM、共用放电电路CDCCKT分别与共用数据线对(CDL，CDR)连接。在多路转换器MUX内的列选择开关列CSWA和放电电路DCCKT中追加与位线BL1R～BLnR对应的部分。即，列选择开关列CSWA中，追加分别插入到位线BL1R～BLnR和共用数据线CDR之间的CMOS传输栅极(列选择开关)CSW1R～CSWnR。为列解码器YDEC输出信号的列选择线对(YS1T，YS1B)～(YSnT，YSnB)分别与CMOS传输栅极CSW1～CSWn，CSW1R～CSWnR的栅极连接。通过使列选择线对(YS1T，YS1B)～(YSnT，YSnB)中的一个活化，使得对应的一组CMOS传输栅极活化，位线对(BL1L，BL1R)～(BLnL，BLnR)中的一组与共用数据线对(CDL，CDR)连接。
放电电路DCCKT中，追加被分别插入到位线BL1R～BLnR和接地电压VSS之间的NMOS晶体管MN1R～MNnR。列选择线YS1B～YSnB分别与NMOS晶体管MN1R～MNnR的栅极连接。待机时，通过使列选择线YS1B～YSnB保持在电源电压VDD，使NMOS晶体管MN1L～MNnL，MN1R～MNnR导通，位线对(BL1L，BL1R)～(BLnL，BLnR)被接地电压VSS驱动。
图50为表示上述图49的共用放电电路CDCCKT、读出电路RC、重写电路PRGM的详细结构(电路结构)例的电路图。
共用放电电路CDCCKT由NMOS晶体管MN101，MN102、和NOR电路NR101构成。NMOS晶体管MN101插入共用数据线CDL和接地电压VSS之间，NMOS晶体管MN102插入共用数据线CDR和接地电压VSS之间。另外，NOR电路NR101的输出端子与各栅极连接。
分别对此NOR电路NR101的输入端子输入下述读出起动信号RD和重写起动信号WT。上述信号在待机状态下保持接地电压VSS，所以通过NMOS晶体管MN101，MN102导通，共用数据线对(CDL、CDR)被接地电压VSS驱动。另一方面，读出动作时，读出起动信号RD被电源电压VDD驱动，重写动作时重写起动信号WT被电源电压VDD驱动，所以上述动作时，NMOS晶体管MN101，MN102被切断。
读出电路RC由NMOS晶体管MN111，MN112、预充电电路PC、读出放大器SA构成。预充电电路PC用节点SND与读出放大器SA连接。预充电电路PC被高电平(此处为电源电压VDD)的预充电起动信号PCE活化，由读出电压VRD驱动节点SND等。NMOS晶体管MN111插入在共用数据线CDL和读出放大器SA之间，NMOS晶体管MN112插入在共用数据线CDR和接地电压VSS之间。上述晶体管的栅极中输入读出起动信号RD。
如上所述，在待机状态下此读出起动信号RD被保持在接地电压VSS，所以此时NMOS晶体管MN111，MN112被切断。另一方面，读出动作中，成为接地电压VSS的读出起动信号RD由电源电压VDD驱动，所以通过NMOS晶体管MN111，MN112导通，使得共用数据线CDL与预充电电路PC及读出放大器SA连接，共用数据线CDR与接地电压VSS连接。通过以上结构，读出动作中，从共用数据线CDR经位线BL1R～BLnR，被选择的存储单元中的晶体管QM的源电极由接地电压VSS驱动。另外，从位线BL1L～BLnL经共用数据线CDL，与存储信息对应的读出信号被输入读出放大器SA中，由此可以进行与上述图47相同的读出动作。
重写电路PRGM由共用数据线驱动电路CDDL，CDDR、CMOS传输栅极CSW151，CSW152、NAND电路ND151、反相电路IV151构成。CMOS传输栅极CSW151插入共用数据线CDL和共用数据线驱动电路CDDL之间，CMOS传输栅极CSW152插入共用数据线CDR和共用数据线驱动电路CDDR之间。使用NAND电路ND151和反相电路IV151将置位起动信号SETB和复位起动信号RSTB进行AND演算得到重写起动信号WT和WTB，上述信号分别与上述栅极连接。
此处，置位起动信号SETB和复位起动信号RSTB，在待机状态下保持在电源电压VDD，所以重写起动信号WT保持在接地电压VSS、重写起动信号WTB保持在电源电压VDD，由此共用数据线CDL，CDR和共用数据线驱动电路CDDL，CDDR被遮断。另一方面，重写动作中，由于置位起动信号SETB或复位起动信号RSTB被接地电压VSS驱动，所以WT被电源电压VDD驱动、WTB被接地电压VSS驱动，CSW151，CSW152分别导通，由此共用数据线CDL，CDR和共用数据线驱动电路CDDL，CDDR连接。
共用数据线驱动电路CDDL由PMOS晶体管MP131、NMOS晶体管MN131，MN132、反相电路IV131构成。置位电压VS和接地电压VSS之间插入PMOS晶体管MP131和NMOS晶体管MN131，将此漏电极作为节点N1。连接此节点N1和传输栅极CSW151的同时，在节点N1和接地电压VSS之间插入NMOS晶体管MN132。
置位起动信号SETB与PMOS晶体管MP131的栅极连接。置位动作中，成为电源电压VDD的置位起动信号SETB被接地电压VSS驱动时，PMOS晶体管MP131导通，由此通过传输栅极CSW151对共用数据线CDL施加置位电压VS。用反相电路IV131将复位起动信号RSTB反转得到的信号与NMOS晶体管MN131的栅极连接。复位动作中，成为电源电压VDD的复位起动信号RSTB由接地电压VSS驱动时，NMOS晶体管MN131导通，由此通过传输栅极CSW151对共用数据线CDL施加接地电压VSS。重写起动信号WTB与NMOS晶体管MN132的栅极连接。由于此重写起动信号WTB在待机状态下被保持在电源电压VDD，所以通过NMOS晶体管MN132导通，对节点N1施加接地电压VSS。
共用数据线驱动电路CDDR由PMOS晶体管MP141、NMOS晶体管MN141，MN142、反相电路IV141构成。复位电压VR和接地电压VSS之间插入晶体管MP141和NMOS晶体管MN141，以此漏极电极为节点N2。连接节点N2和传输栅极CSW152的同时，在节点N2和接地电压VSS之间插入NMOS晶体管MN142。
复位起动信号RSTB与PMOS晶体管MP141的栅极连接。复位动作中，成为电源电压VDD的复位起动信号RSTB被接地电压VSS驱动时，PMOS晶体管MP141导通，由此通过传输栅极CSW152对共用数据线CDR施加复位电压VR。用反相电路IV141反转置位起动信号SETB得到的信号与NMOS晶体管MN141的栅极连接。置位动作中，成为电源电压VDD的置位起动信号SETB被接地电压VSS驱动时，NMOS晶体管MN141导通，由此通过传输栅极CSW152对共用数据线CDR施加接地电压VSS。重写起动信号WTB与NMOS晶体管MN142的栅极连接。由于此重写起动信号WTB在待机状态下保持在电源电压VDD，所以NMOS晶体管MN142导通，由此对节点N2施加接地电压VSS。
图51是表示使用上述图50的重写电路PRGM的重写动作的一例的波形图。此处也假设存储单元MC11为被选择的单元，进行说明。
如图51所示，重写动作中，在选择的存储单元中能够流过与存储信息相应的方向的电流。即，为写入存储信息‘1’的置位动作的情况下，成为电源电压VDD的置位起动信号SETB被接地电压VSS驱动，由此晶体管MP131、MN141成为导通状态，因此在被选择的存储单元中电流能够从存储器元件RM流向存储单元晶体管QM。与其相反，在为写入存储信息‘0’的复位动作的情况下，成为电源电压VDD的复位起动信号RSTB被接地电压VSS驱动，由此晶体管MP141、MN131形成为导通状态，所以在被选择的存储单元中电流能够从存储单元晶体管QM流向存储器元件RM。
此处，复位动作中，必须生成大于置位动作的焦耳热。另外，由于存储器元件RM侧为源极，所以必须考虑存储单元晶体管QM的基板偏压下降。因此，复位电压VR与电源电压VDD相同或低于电源电压VDD，但将复位电压VR设计成高于置位电压VS，使复位电流的绝对值大于置位电流。上述复位动作中，虽然与上述图48相同为短期间，但在选择存储单元MC11中流过与置位电流(IS)相反方向的复位电流(-IR)。复位电流的绝对值(|-IR|)大于置位电流(IS)。
以上，本实施方案中，使用如上述实施方案中所述的存储器元件RM形成如图49及图50的电路结构的半导体装置，由此能够实现耐热性高、具有稳定的数据保持特性的半导体装置。
即，例如，在置位动作中，由于对位线BL1L施加高电压、对位线BL1R施加低电压，所以从存储器元件RM的上部电极TE(上部电极膜53)向下部电极BE(栓塞43)产生电场。所以，存储层ML(存储层52)中的正离子被强制压向下部电极BE方向。与其相反，例如，在复位动作中，由于对位线BL1R施加高电压、对位线BL1L施加低电压，所以从下部电极BE(栓塞43)向上部电极TE(上部电极膜53)产生电场。所以，存储层ML(存储层52)中的正离子化的元素，沿着电力线，返回到上部电极TE(上部电极膜53)的方向。另一方面，高电流短时间产生的热扩散使得正离子均匀地扩散。由此，能够避免由重写动作导致的元素的局部存在，能够提高可重写次数。
需要说明的是，上述说明中，对存储单元晶体管QM的规格没有特殊的限定。但是，也可以在存储单元晶体管QM中使用栅极氧化膜(栅极绝缘膜)厚的晶体管(MISFET)，升高栅极电压。通过上述结构和动作，能够抑制由存储器元件RM产生的基板偏压效果导致的存储单元晶体管QM的驱动能力降低，也可以向与目前相反的方向流过充分大的复位电流。
(实施方案7)
本实施方案，说明对上述实施方案6的半导体装置进行变形得到的电路结构及动作。
图52是表示本实施方案的半导体装置的存储阵列(存储单元阵列)及其周边部的结构例的电路图，对应于上述实施方案6的图49。
图52所示的本实施方案的半导体装置的电路结构的特征在于其读出方式，即，将上述图49所示的放电电路DCCKT换成图52所示的预充电电路PCCKT，以此预充电电路PCCKT内的NMOS晶体管MN1～MNn及MN1R～MNnR的源极电压为读出电压VRD。
通过上述结构的读出动作如图53所示。此处也假设存储单元MC11为被选择的单元，进行说明。
待机状态下，位线对(BL1L，BL1R)～(BLnL，BLnR)通过预充电电路PCCKT保持在读出电压VRD。将列选择线对(YS1T，YS1B)活化后，成为接地电压VSS的读出起动信号RD被电源电压VDD驱动时，位线BL1R从共用数据线CDR通过读出电路RC内的NMOS晶体管MN112进行放电。然后，将字线WL1活化时，形成存储单元MC11内的电流通路，对应于存储信息的读出信号从位线BL1L通过共用数据线CDL及读出电路RC内的NMOS晶体管MN111被输入到读出放大器SA中。产生充分的读出信号后，通过使字线WL1和列选择线对(YS1T，YS1B)为非活性化状态，使得位线对(BL1L，BL1R)通过预充电电路PCCKT被读出电压VRD驱动。最后，成为电源电压VDD的读出起动信号RD由接地电压VSS驱动，恢复待机状态。
通过上述结构和动作，除上述实施方案6中所述的各种效果之外，还能够缩短读出时间。即，例如在刚刚产生读出信号后，即刚刚将列选择线对(YS1T，YS1B)非活性化后，位线对(BL1L，BL1R)的预充电动作与读出放大器SA的动作平行地进行，所以，能够充分地确保被分配给预充电动作的时间。另外，由于使用读出电路RC内的NMOS晶体管MN112对位线BL1R进行放电，所以能够缩短使位线对(BL1L，BL1R)产生电位差的时间。进而，由于不必确保列选择线对(YS1L，YS1L)的活化时刻和字线WL1的活化时刻的余量(margin)，所以能够缩短存储单元MC11的选择动作时间。根据以上效果，能够缩短读出动作时的存取时间及循环时间，能够实现高速的半导体装置(存储器)。
以上，基于上述实施方案，具体地说明了本发明人完成的发明，但本发明并不限定于上述实施方案，当然可以在不脱离其主旨的范围内进行各种变化。
产业上的可利用性
本发明例如优选适用于具有非易失性存储器元件的半导体装置。

Claims (20)

1.一种半导体装置，其特征在于，所述半导体装置在半导体基板上形成有存储器元件，所述存储器元件具有存储层和在所述存储层两面上分别形成的第1电极及第2电极，
所述存储层具有相互邻接的所述第1电极侧的第1层和所述第2电极侧的第2层，
所述第1层由下述材料构成，所述材料含有选自由Cu、Ag、Au、Al、Zn、Cd组成的第1元素组中的至少1种元素、和选自由V、Nb、Ta、Cr、Mo、W、Ti、Zr、Hf、Fe、Co、Ni、Pt、Pd、Rh、Ir、Ru、Os、镧系元素组成的第2元素组中的至少1种元素、和选自由S、Se、Te组成的第3元素组中的至少1种元素，
所述第2层ML2由下述材料构成，所述材料含有选自所述第1元素组中的至少1种元素、和选自所述第2元素组中的至少1种元素、和氧。
2.如权利要求1所述的半导体装置，其特征在于，
所述第1层由下述材料构成，所述材料含有20原子％以上70原子％以下的选自所述第1元素组中的至少1种元素，含有3原子％以上40原子％以下的选自所述第2元素组中的至少1种元素，含有20原子％以上60原子％以下的选自所述第3元素组中的至少1种元素。
3.如权利要求2所述的半导体装置，其特征在于，
所述第2层由下述材料构成，所述材料含有5原子％以上50原子％以下的选自所述第1元素组中的至少1种元素，含有10原子％以上50原子％以下的选自所述第2元素组中的至少1种元素，含有30原子％以上70原子％以下的氧。
4.如权利要求3所述的半导体装置，其特征在于，
所述第1层及所述第2层由含有Cu或Ag的材料构成。
5.如权利要求4所述的半导体装置，其特征在于，
所述第1层及所述第2层由含有选自由Ta、V、Nb、Cr组成的组中的至少1种元素的材料构成。
6.如权利要求5所述的半导体装置，其特征在于，
所述第1层由含有S的材料构成。
7.如权利要求3所述的半导体装置，其特征在于，
所述第1层含有的且属于所述第1元素组的元素的种类与所述第2层含有的且属于所述第1元素组的元素的种类相同。
8.如权利要求1所述的半导体装置，其特征在于，
所述第2电极与所述第2层邻接，
所述第2电极由难以扩散到所述第2层中的元素形成。
9.如权利要求8所述的半导体装置，其特征在于，
所述第2电极含有选自由W、Mo、Ta、Pt、Pd、Rh、Ir、Ru、Os、Ti组成的组中的至少1种元素作为主成分。
10.如权利要求1所述的半导体装置，其特征在于，
所述第2电极与所述第2层邻接，
所述第2电极由下述材料构成，所述材料含有9原子％以上90原子％以下的选自所述第1元素组中的至少1种元素，含有9原子％以上90原子％以下的选自所述第2元素组中的至少1种元素，含有1原子％以上40原子％以下的选自由O、S、Se、Te组成的组中的至少1种元素。
11.如权利要求1所述的半导体装置，其特征在于，
所述第1层的厚度为10～100nm，
所述第2层的厚度为10～100nm。
12.如权利要求1所述的半导体装置，其特征在于，
在所述第1电极和所述第1层之间，形成有由氧化铬或氧化钽构成的层。
13.如权利要求1所述的半导体装置，其特征在于，
所述第1层由多层形成，
所述多层中，距离所述第2层越远的层，含有的所述第3元素组的元素中原子序号最大的元素的含量越多、或者含有原子序号更大的所述第3元素组的元素。
14.如权利要求1所述的半导体装置，其特征在于，
所述存储层还含有第3层，所述第3层在与所述第2层邻接侧的相反侧与所述第1层邻接且位于所述第1电极和所述第1层之间，
所述第3层由下述材料构成，所述材料含有选自所述第1元素组中的至少1种元素、和选自所述第2元素组中的至少1种元素、和氧。
15.如权利要求14所述的半导体装置，其特征在于，
所述第3层由下述材料构成，所述材料含有5原子％以上50原子％以下的选自所述第1元素组中的至少1种元素，含有10原子％以上50原子％以下的选自所述第2元素组中的至少1种元素，含有30原子％以上70原子％以下的氧。
16.如权利要求1所述的半导体装置，其特征在于，
所述存储器元件是通过原子或离子在所述存储层中移动而使物理特性发生变化从而进行信息的存储。
17.如权利要求16所述的半导体装置，其特征在于，
所述存储器元件是通过属于所述第1元素组的元素在所述存储层中移动而使物理特性发生变化从而进行信息的存储。
18.如权利要求16所述的半导体装置，其特征在于，
所述存储器元件是通过所述第1电极及所述第2电极之间的所述存储层的电阻值高的高电阻状态和电阻值低的低电阻状态来进行信息的存储。
19.如权利要求18所述的半导体装置，其特征在于，
所述第1电极及所述第2电极之间的所述存储层形成为所述高电阻状态时，在所述第1电极及所述第2电极间施加使所述第1电极电位高于所述第2电极电位的电压。
所述第1电极及所述第2电极之间的所述存储层形成为所述低电阻状态时，在所述第1电极及所述第2电极间施加使所述第1电极电位低于所述第2电极电位的电压。
20.如权利要求18所述的半导体装置，其特征在于，
所述第1电极及所述第2电极之间的所述存储层形成为所述高电阻状态时，在所述第1电极及所述第2电极之间施加使所述第1电极电位低于所述第2电极电位的电压，
所述第1电极及所述第2电极之间的所述存储层形成为所述低电阻状态时，在所述第1电极及所述第2电极之间施加使所述第1电极电位低于所述第2电极电位的电压。
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