TW202239029A - 半導體記憶體元件及其製作方法 - Google Patents

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memory
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王慧琳
蔡錫翰
許清樺
翁宸毅
許博凱
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聯華電子股份有限公司
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Abstract

一種半導體記憶體元件，包含：一基底，其上包含一記憶體區和一邏輯電路區；一第一層間介電層，設於該基底上；一第二層間介電層，設於該基底上；以及一嵌入式記憶胞結構，設於該第一層間介電層和該第二層間介電層之間的該記憶體區內，其中，該第二層間介電層包含一第一部分，覆蓋該記憶體區內的該嵌入式記憶胞結構，以及一第二部分，覆蓋該邏輯電路區，其中，該第一部分的頂面與該第二部分的頂面是齊平共面的。

Description

半導體記憶體元件及其製作方法
本發明係有關於半導體技術領域，特別是有關於一種半導體記憶體元件及其製作方法。
磁阻（MR）效應是通過改變外部磁場來改變材料的電阻而引起的一種效應，其物理定義為通過將無磁干擾下的電阻差除以原始電阻而獲得的電阻變化。利用巨磁阻（GMR）材料在不同磁化狀態下產生不同電阻的特徵可用於製造磁阻式隨機存取記憶體（MRAM）元件，其具有即使不將元件連接到電源也能保持存儲數據的優點。
前述的MR效應也已被用於磁場傳感器領域，所述磁場傳感器領域包括但不限於例如在行動電話的全球定位系統（GPS）中使用的電子羅盤組件，用於向用戶提供關於移動位置的信息。當前，市場上已經廣泛開發了各種磁場傳感器技術，例如各向異性磁阻（AMR）傳感器、GMR傳感器、磁通道接面（MTJ）傳感器。然而，這些產品中的大多數仍然存在許多缺點，例如高晶片面積、高成本、高功耗、靈敏度有限以及容易受溫度變化的影響。因此，該技術領域裡仍需要一種改進的裝置以解決現有技術的問題。
本發明的主要目的在提供一種半導體元件及其製作方法，以解決上述現有技術的不足和缺點。
本發明一方面提供一種半導體記憶體元件，包含：一基底，其上包含一記憶體區和一邏輯電路區；一第一層間介電層，設於該基底上；一第二層間介電層，設於該基底上；以及一嵌入式記憶胞結構，設於該第一層間介電層和該第二層間介電層之間的該記憶體區內，其中，該第二層間介電層包含一第一部分，覆蓋該記憶體區內的該嵌入式記憶胞結構，以及一第二部分，覆蓋該邏輯電路區，其中，該第一部分的頂面與該第二部分的頂面是齊平共面的。
根據本發明實施例，該第一層間介電層和該第二層間介電層包含一超低介電常數介電層。
根據本發明實施例，該第一部分的厚度小於該第二部分的厚度。
根據本發明實施例，所述的半導體記憶體元件另包含：一蝕刻停止層，設於該第一層間介電層和該第二層間介電層之間。
根據本發明實施例，該蝕刻停止層包含氮摻雜碳化矽層。
根據本發明實施例，該第二層間介電層直接接觸該蝕刻停止層。
根據本發明實施例，該嵌入式記憶胞結構包含嵌入在一介電堆疊中的複數個存儲元件。
根據本發明實施例，該介電堆疊包含一下介電層、一蓋層和一上氧化物層。
根據本發明實施例，該下介電層包含四乙氧基矽烷矽氧層，該蓋層包含氮化矽層，且該上氧化物層包含氧化矽層。
根據本發明實施例，該複數個存儲元件包含磁通道接面元件。
本發明另一方面提供一種形成半導體記憶體元件的方法，包含：提供一基底，其上包含一記憶體區和一邏輯電路區；在該基底上形成一第一層間介電層；在該基底上形成一第二層間介電層；以及在該第一層間介電層和該第二層間介電層之間的該記憶體區內形成一嵌入式記憶胞結構，其中該第二層間介電層包含一第一部分，覆蓋該記憶體區內的該嵌入式記憶胞結構，以及一第二部分，覆蓋該邏輯電路區，其中該第一部分的頂面與該第二部分的頂面是齊平共面的。
根據本發明實施例，該第一層間介電層和該第二層間介電層包含一超低介電常數介電層。
根據本發明實施例，該第一部分的厚度小於該第二部分的厚度。
根據本發明實施例，所述的方法另包含：於該第一層間介電層和該第二層間介電層之間形成一蝕刻停止層。
根據本發明實施例，該蝕刻停止層包含氮摻雜碳化矽層。
根據本發明實施例，該第二層間介電層直接接觸該蝕刻停止層。
根據本發明實施例，該嵌入式記憶胞結構包含嵌入在一介電堆疊中的複數個存儲元件。
根據本發明實施例，該介電堆疊包含一下介電層、一蓋層和一上氧化物層。
根據本發明實施例，該下介電層包含四乙氧基矽烷矽氧層，該蓋層包含氮化矽層，且該上氧化物層包含氧化矽層。
根據本發明實施例，該複數個存儲元件包含磁通道接面元件。
在下文中，將參照附圖說明細節，該些附圖中之內容亦構成說明書細節描述的一部份，並且以可實行該實施例之特例描述方式來繪示。下文實施例已描述足夠的細節俾使該領域之一般技藝人士得以具以實施。
當然，亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性、邏輯性、及電性上的改變。因此，下文之細節描述不應被視為是限制，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。
在以下詳細說明中，以Mn表示金屬內連線結構中的不同金屬層，其中n為正整數，例如，M1代表金屬內連線結構中的第一層金屬層，M2代表金屬內連線結構中的第二層金屬層，以此類推，並以Vn表示金屬內連線結構中的不同導通孔，例如，V1代表連接M1至M2的導通孔，V2代表連接M2至M3的導通孔，以此類推。
本發明係有關於半導體記憶體元件，例如，磁阻式隨機存取記憶體（MRAM）元件的製作方法，其技術特徵在於採用兩次的研磨停止層沉積和兩次的平坦化製程，使得覆蓋存儲元件（例如MTJ陣列）的超低介電常數（ULK）介電層的表面在記憶體區和邏輯電路區是平整的，如此可以避免銅金屬殘留以及潛在的位元線短路問題。
請參閱第1圖至第10圖，其為依據本發明一實施例所繪示的形成半導體記憶體元件10的方法示意圖。如第1圖所示，首先提供一基底100，例如，基底100可以包含一半導體基底，但不限於此。根據本發明一實施例，基底100包含一記憶體區MA和一邏輯電路區LA。根據本發明一實施例，在基底100上先形成一第一層間介電層110，例如，超低介電常數（ULK）介電層，其介電常數可以低於3.0，例如，1.5，但不限於此。
根據本發明一實施例，在第一層間介電層110中可以形成內連線結構110m和內連線結構110n，其中，內連線結構110m可以形成在記憶體區MA內，而內連線結構110n可以形成在邏輯電路區LA內。根據本發明一實施例，例如，內連線結構110m和內連線結構110n可以是位於第二層金屬層M2，但不限於此。根據本發明一實施例，例如，內連線結構110m和內連線結構110n可以是銅金屬層，例如，銅鑲嵌結構。
根據本發明一實施例，在第一層間介電層110上另形成有一蝕刻停止層112。根據本發明一實施例，例如，蝕刻停止層112可以包含氮摻雜碳化矽（nitride-doped silicon carbide，NDC）層，但不限於此。接著，在蝕刻停止層112上形成一下介電層210。根據本發明一實施例，例如，下介電層210可以包含四乙氧基矽烷（TEOS）矽氧層，但不限於此。
然後，在記憶體區MA內形成複數個存儲元件MS，例如，磁通道接面（magnetic tunnel junction，MTJ）元件。由於MRAM元件的存儲元件製作為周知技藝，故其細節不另贅述。例如，先在下介電層210中形成電連接至下方內連線結構110m的鎢金屬導孔WP，然後在鎢金屬導孔WP和下介電層210沉積導電層、絕緣層和磁性材料層等，再以蝕刻方式，例如，離子束蝕刻（IBE）法，在鎢金屬導孔WP上定義出存儲元件MS最後，順形的在存儲元件MS和下介電層210沉積一蓋層220，例如，蓋層220可以包含氮化矽層，但不限於此。
根據本發明一實施例，例如，存儲元件MS基本上可以包含位於下介電層210中的鎢金屬導孔WP、位於鎢金屬導孔WP上的底部電極BE、位於底部電極BE上的存儲結構MTJ，和位於存儲結構MTJ上的頂部電極TE。根據本發明一實施例，例如，存儲結構MTJ基本上可以包含一參考層（reference layer）、一通道層（tunnel barrier）和一自由層（free layer）（圖未明示），其中，參考層和自由層可以是由鐵磁性材料所構成的，通道層可以是由絕緣材料所構成的，但不限於此。
如第2圖所示，根據本發明一實施例，在記憶體區MA內完成存儲元件MS並沉積蓋層220之後，接著在基底100上全面沉積一上氧化物層230。根據本發明一實施例，上氧化物層230覆蓋蓋層220，並填滿存儲元件MS之間的空間。此時，上氧化物層230在記憶體區MA的表面會高於其在邏輯電路區LA的表面，且上氧化物層230在邏輯電路區LA的表面高於存儲元件MS的頂端。根據本發明一實施例，例如，上氧化物層230可以包含氧化矽層，但不限於此。上氧化物層230、蓋層220和下介電層210構成一介電堆疊S。複數個存儲元件MS嵌入在介電堆疊S中。根據本發明一實施例，例如，上氧化物層230可以利用原子層沉積（atomic layer deposition，ALD）法形成，但不限於此。隨後，在上氧化物層230上沉積一第一研磨停止層PS1，例如，氮化矽層。
如第3圖所示，接著可以進行一化學機械研磨（chemical mechanical polishing，CMP）製程，首先研磨掉在記憶體區MA內的第一研磨停止層PS1，然後繼續研磨在記憶體區MA內的上氧化物層230，最終將研磨停止在邏輯電路區LA的第一研磨停止層PS1上。根據本發明一實施例，此時，在記憶體區MA內的上氧化物層230的上表面230a和邏輯電路區LA內的第一研磨停止層PS1的上表面S1約略齊平共面。
如第4圖所示，接著進行一回蝕刻製程，例如，電漿乾蝕刻製程，非選擇性的同時蝕刻邏輯電路區LA內的第一研磨停止層PS1和記憶體區MA內的上氧化物層230。根據本發明一實施例，在將邏輯電路區LA內的第一研磨停止層PS1全部蝕除後，此時，上氧化物層230呈現平坦的上表面。
如第5圖所示，接著進行一微影製程，在上氧化物層230上形成一光阻圖案PR，並使光阻圖案PR覆蓋住記憶體區MA的上氧化物層230，但是顯露出邏輯電路區LA內的上氧化物層230。根據本發明一實施例，接著，可以進行一蝕刻製程，例如，非等向性乾蝕刻製程，蝕刻掉邏輯電路區LA內未被光阻圖案PR覆蓋的上氧化物層230、蓋層220和下介電層210，顯露出邏輯電路區LA內的蝕刻停止層112，如此在記憶體區MA內形成一嵌入式記憶胞結構EMS，其中，嵌入式記憶胞結構EMS包含嵌入在介電堆疊S中的複數個存儲元件MS。隨後，可以去除剩餘的光阻圖案PR。
如第6圖所示，接著，在基底100上全面沉積一第二層間介電層120，例如，一超低介電常數介電層，其介電常數可以低於3.0，例如，1.5，但不限於此。第二層間介電層120覆蓋邏輯電路區LA內的蝕刻停止層112以及位於記憶體區MA內的嵌入式記憶胞結構EMS。根據本發明一實施例，第二層間介電層120直接接觸蝕刻停止層112。此時，第二層間介電層120在記憶體區MA和邏輯電路區LA之間呈現出一明顯的高低落差HS。接著，在第二層間介電層120上全面沉積一第二研磨停止層PS2，例如，氮化矽層。
如第7圖所示，接著可以進行一化學機械研磨（CMP）製程，首先研磨掉在記憶體區MA內的第二研磨停止層PS2，然後繼續研磨在記憶體區MA內的第二層間介電層120，最終將研磨停止在邏輯電路區LA的第二研磨停止層PS2上。根據本發明一實施例，此時，在記憶體區MA內的第二層間介電層120的上表面120a和邏輯電路區LA內的第二研磨停止層PS2的上表面S2約略齊平共面。
如第8圖所示，接著進行一回蝕刻製程，例如，電漿乾蝕刻製程，非選擇性的同時蝕刻邏輯電路區LA內的第二研磨停止層PS2和記憶體區MA內的第二層間介電層120。根據本發明一實施例，在將邏輯電路區LA內的第二研磨停止層PS2全部蝕除後，此時，第二層間介電層120呈現平坦的上表面。根據本發明一實施例，第二層間介電層120包含一第一部分120-1，覆蓋記憶體區MA內的嵌入式記憶胞結構EMS，以及一第二部分120-2，覆蓋邏輯電路區LA，其中，第一部分120-1的頂面120a1與第二部分120-2的頂面120a2是齊平共面的，且第一部分120-1的厚度小於第二部分120-2的厚度。
如第9圖所示，接著進行一金屬化製程，例如，銅鑲嵌製程，在記憶體區MA內的第二層間介電層120和上氧化物層230中形成一內連線結構120m，電連接至存儲元件MS的頂部電極TE，並且在邏輯電路區LA內的第二層間介電層120中形成內連線結構120n和導通孔120v。根據本發明一實施例，例如，內連線結構120m和內連線結構120n可以是位於第三層金屬層M3。導通孔120v可以穿過蝕刻停止層112，並電連接至下方的內連線結構110n。接著，在第二層間介電層120和內連線結構120m和內連線結構120n上沉積一蝕刻停止層122。根據本發明一實施例，例如，蝕刻停止層122可以包含氮摻雜碳化矽層，但不限於此。
由於在形成內連線結構120m和內連線結構120n時，記憶體區MA內的第二層間介電層120的上表面是平整的，因此可以避免銅金屬殘留以及潛在的位元線短路問題。
如第10圖所示，接著，在基底100上全面沉積一第三層間介電層130，例如，一超低介電常數介電層，其介電常數可以低於3.0，例如，1.5，但不限於此。第三層間介電層130覆蓋記憶體區MA和邏輯電路區LA內的蝕刻停止層122。接著進行一金屬化製程，例如，銅鑲嵌製程，在記憶體區MA內的第三層間介電層130中形成一內連線結構130m和導通孔130u，電連接至下方的內連線結構120m，並且在邏輯電路區LA內的第三層間介電層130中形成內連線結構130n和導通孔130v。
根據本發明一實施例，例如，內連線結構130m和內連線結構130n可以是位於第四層金屬層M4。導通孔130u和導通孔130v可以穿過蝕刻停止層122，並分別電連接至下方的內連線結構120m和120n。接著，在第三層間介電層130和內連線結構130m和內連線結構130n上沉積一蝕刻停止層132。根據本發明一實施例，例如，蝕刻停止層132可以包含氮摻雜碳化矽層，但不限於此。
結構上，如第8圖所示，半導體記憶體元件10，包含基底100，其上包含記憶體區MA和邏輯電路區LA、第一層間介電層110，設於基底100上、第二層間介電層120，設於第一層間介電層110和基底100上，以及嵌入式記憶胞結構EMS，設於第一層間介電層110和第二層間介電層120之間的記憶體區MA內。第二層間介電層120包含第一部分120-1，覆蓋記憶體區MA內的嵌入式記憶胞結構EMS，以及第二部分120-2，覆蓋邏輯電路區LA。第一部分120-1的頂面120a1與第二部分120-2的頂面120a2是齊平共面的。
根據本發明一實施例，第一層間介電層110和第二層間介電層120包含超低介電常數介電層。
根據本發明一實施例，第一部分120-1的厚度小於第二部分120-2的厚度。
根據本發明一實施例，半導體記憶體元件10另包含蝕刻停止層112，設於第一層間介電層110和第二層間介電層120之間。根據本發明一實施例，蝕刻停止層112包含氮摻雜碳化矽層。根據本發明一實施例，第二層間介電層120直接接觸蝕刻停止層112。
根據本發明一實施例，嵌入式記憶胞結構EMS包含嵌入在介電堆疊S中的複數個存儲元件MS。根據本發明一實施例，介電堆疊S包含下介電層210、蓋層220和上氧化物層230。根據本發明一實施例，下介電層210包含四乙氧基矽烷（TEOS）矽氧層，蓋層220包含氮化矽層，上氧化物層230包含氧化矽層。
根據本發明一實施例，複數個存儲元件MS包含磁通道接面元件。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:半導體記憶體元件 100:基底 110:第一層間介電層 110m:內連線結構 110n:內連線結構 112:蝕刻停止層 120:第二層間介電層 120-1:第一部分 120-2:第二部分 120a:上表面 120a1:頂面 120a2:頂面 120m:內連線結構 120n:內連線結構 120v:導通孔 122:蝕刻停止層 130:第三層間介電層 130m:內連線結構 130n:內連線結構 130u:導通孔 130v:導通孔 132:蝕刻停止層 210:下介電層 220:蓋層 230:上氧化物層 BE:底部電極 EMS:嵌入式記憶胞結構 HS:高低落差 LA:邏輯電路區 MA:記憶體區 MS:存儲元件 MTJ:存儲結構 M2:第二層金屬層 M3:第三層金屬層 M4:第四層金屬層 PR:光阻圖案 PS1:第一研磨停止層 PS2:第二研磨停止層 S:介電堆疊 S1:上表面 S2:上表面 WP:鎢金屬導孔
第1圖至第10圖為依據本發明一實施例所繪示的形成半導體記憶體元件的方法示意圖。
10:半導體記憶體元件
100:基底
110:第一層間介電層
110m:內連線結構
110n:內連線結構
112:蝕刻停止層
120:第二層間介電層
120-1:第一部分
120-2:第二部分
120a1:頂面
120a2:頂面
120m:內連線結構
120n:內連線結構
120v:導通孔
122:蝕刻停止層
210:下介電層
220:蓋層
230:上氧化物層
BE:底部電極
EMS:嵌入式記憶胞結構
LA:邏輯電路區
MA:記憶體區
MS:存儲元件
MTJ:存儲結構
M2:第二層金屬層
M3:第三層金屬層
S:介電堆疊
WP:鎢金屬導孔

Claims (20)

  1. 一種半導體記憶體元件，包含： 一基底，其上包含一記憶體區和一邏輯電路區； 一第一層間介電層，設於該基底上； 一第二層間介電層，設於該基底上；以及 一嵌入式記憶胞結構，設於該第一層間介電層和該第二層間介電層之間的該記憶體區內，其中，該第二層間介電層包含一第一部分，覆蓋該記憶體區內的該嵌入式記憶胞結構，以及一第二部分，覆蓋該邏輯電路區，其中，該第一部分的頂面與該第二部分的頂面是齊平共面的。
  2. 如請求項1所述的半導體記憶體元件，其中，該第一層間介電層和該第二層間介電層包含一超低介電常數介電層。
  3. 如請求項1所述的半導體記憶體元件，其中，該第一部分的厚度小於該第二部分的厚度。
  4. 如請求項1所述的半導體記憶體元件，其中，另包含： 一蝕刻停止層，設於該第一層間介電層和該第二層間介電層之間。
  5. 如請求項4所述的半導體記憶體元件，其中，該蝕刻停止層包含氮摻雜碳化矽層。
  6. 如請求項4所述的半導體存儲裝置，其中，該第二層間介電層直接接觸該蝕刻停止層。
  7. 如請求項1所述的半導體記憶體元件，其中，該嵌入式記憶胞結構包含嵌入在一介電堆疊中的複數個存儲元件。
  8. 如請求項7所述的半導體記憶體元件，其中，該介電堆疊包含一下介電層、一蓋層和一上氧化物層。
  9. 如請求項8所述的半導體記憶體元件，其中，該下介電層包含四乙氧基矽烷矽氧層，該蓋層包含氮化矽層，且該上氧化物層包含氧化矽層。
  10. 如請求項7所述的半導體記憶體元件，其中，該複數個存儲元件包含磁通道接面元件。
  11. 一種形成半導體記憶體元件的方法，包含： 提供一基底，其上包含一記憶體區和一邏輯電路區； 在該基底上形成一第一層間介電層； 在該基底上形成一第二層間介電層；以及 在該第一層間介電層和該第二層間介電層之間的該記憶體區內形成一嵌入式記憶胞結構，其中該第二層間介電層包含一第一部分，覆蓋該記憶體區內的該嵌入式記憶胞結構，以及一第二部分，覆蓋該邏輯電路區，其中該第一部分的頂面與該第二部分的頂面是齊平共面的。
  12. 如請求項11所述的方法，其中，該第一層間介電層和該第二層間介電層包含一超低介電常數介電層。
  13. 如請求項11所述的方法，其中，該第一部分的厚度小於該第二部分的厚度。
  14. 如請求項11所述的方法，其中，另包含： 於該第一層間介電層和該第二層間介電層之間形成一蝕刻停止層。
  15. 如請求項14所述的方法，其中，該蝕刻停止層包含氮摻雜碳化矽層。
  16. 如請求項14所述的方法，其中，該第二層間介電層直接接觸該蝕刻停止層。
  17. 如請求項11所述的方法，其中，該嵌入式記憶胞結構包含嵌入在一介電堆疊中的複數個存儲元件。
  18. 如請求項17所述的方法，其中，該介電堆疊包含一下介電層、一蓋層和一上氧化物層。
  19. 如請求項18所述的方法，其中，該下介電層包含四乙氧基矽烷矽氧層，該蓋層包含氮化矽層，且該上氧化物層包含氧化矽層。
  20. 如請求項17所述的方法，其中，該複數個存儲元件包含磁通道接面元件。
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