KR20030067581A - 반도체 기억 장치 - Google Patents

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KR20030067581A
KR20030067581A KR10-2003-0007775A KR20030007775A KR20030067581A KR 20030067581 A KR20030067581 A KR 20030067581A KR 20030007775 A KR20030007775 A KR 20030007775A KR 20030067581 A KR20030067581 A KR 20030067581A
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Abstract

본 발명은 센스 앰프 영역의 사이즈를 축소한 반도체 기억 장치를 제공하기 위한 것으로서, 메모리 셀 어레이의 상보 비트선에 접속되는 센스 앰프 트랜지스터와, 센스 앰프 트랜지스터를 구동하는 센스 앰프 드라이버 트랜지스터를 갖는 반도체 기억 장치에 있어서, 센스 앰프 트랜지스터 및 센스 앰프 드라이버 트랜지스터는 반도체 기판 표면에 형성된 공통의 확산층 영역을 2등분하는 게이트 전극을 각각 가지며, 이들의 게이트 전극은 확산층 영역의 경계상에 배치되어 있는 것을 특징으로 한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
발명이 속한 기술 분야
본 발명은 반도체 기억 장치에 관한 것으로, 특히 센스 앰프를 구동하는 센스 앰프(sense amplifier : SA)의 배치에 관한 것이다.
종래의 기술
근래, DRAM(Dynamic Random Access Memory)과 로직계 IC를 탑재한 혼재 DRAM에 있어서 고속 동작이 요구되어 개발이 진행되고 있다.
상기와 같은 고속 동작을 실현하기 위해 DRAM 부분에 있어서 범용 DRAM에 널리 이용되는 쉐어형(shared type)의 센스 앰프 대신에 논-쉐어형(non-shared type)의 센스 앰프가 채택되고 있다. 또한, 센스 앰프 드라이버 트랜지스터를 센스 앰프열(array) 내에 분산 배치하는 것이 행해지고 있다. 이 때문에 센스 앰프 영역의 사이즈가 증가하고 센스 앰프 영역의 사이즈의 축소가 새로운 문제로 대두되고 있다. 또한, 제조 비용을 낮추기 위해서도 센스 앰프 영역의 사이즈를 축소하는 것이 필수적이다.
센스 앰프 영역의 사이즈를 축소시키는 방법에 있어서, 도 18에 도시한 센스 앰프 영역의 레이아웃을 들 수 있다. 상기 레이아웃에서 센스 앰프 영역(2)을 구성하는 센스 앰프 회로(11)와 센스 앰프 드라이버 트랜지스터(15) 중에 센스 앰프 회로(11)의 사이즈의 축소가 도모되고 있다.
상기 방법은 메모리 셀 어레이에 접속된 1 또는 복수의 상보 비트선(BT1 내지 BTm, BN1 내지 BNm)에 접속된 센스 앰프 트랜지스터(페어 센스 앰프 트랜지스터(14))의 게이트(G)의 형상을 설계하였다. 게이트(G)의 형상을 소스(S) 및 드레인(D)을 구성하는 확산층 영역(L)상에서 U자 형상으로 형성한다. 그와 같은 형상으로 형성함으로써 센스 앰프 트랜지스터의 소스(S)를 구성하는 확산층 영역(L)을 공유하여 센스 앰프 트랜지스터를 형성할 수 있기 때문에, 동일 확산층영역(L)상에 센스 앰프 트랜지스터의 게이트(G)가 형성될 수 있고, 센스 앰프 회로(11)의 사이즈의 축소를 도모할 수 있었다.
상기 배치에 있어서, 센스 앰프 트랜지스터를 구동하는 센스 앰프 드라이버 트랜지스터(15)는 센스 앰프 회로(11)의 비트선 방향으로 인접하여 배치된다.
상기 센스 앰프 드라이버 트랜지스터(15)의 비트선 방향의 길이는 1.0㎛ 정도이다. 따라서, 하나의 센스 앰프 회로에 대해 N채널 및 P채널에서 △L ≒ 2.0㎛ 정도가 된다. 따라서 반도체 기억 장치의 센스 앰프 드라이버 트랜지스터(15)의 비트선 방향의 사이즈는 2.0㎛ × 센스 앰프의 열(array)에 의해 표시되고 예를 들면, 센스 앰프가 64열인 경우에는 L = 2.0㎛ × 64 = 128㎛가 된다.
또한, 센스 앰프 드라이버 트랜지스터(15)의 사이즈를 축소하는 방법이 일본국 특개평 제2000-124415호 공보에 기재되어 있다. 그 개요는 "메모리 셀 어레이의 상보 비트선에 접속되는 한 쌍의 N채널 MOS 트랜지스터 및 한 쌍의 P채널 MOS 트랜지스터를 포함하는 센스 앰프와, 상기 센스 앰프를 구동하고 센스 앰프 내에 분산되어 배치된 드라이버용 MOS 트랜지스터를 갖고 한 쌍의 N채널 MOS 트랜지스터 및 상기 한 쌍의 P채널 MOS 트랜지스터의 게이트가 확산층상에서 U자 형상으로 형성되고 또한 상기 한 쌍의 N채널 MOS 트랜지스터 및 한 쌍의 P채널 MOS 트랜지스터 사이에 각각 N채널측 또한 P채널측의 드라이버용 MOS 트랜지스터가 확산층을 공유하여 배치된다" 라고 기재되어 있다.
상기 일본국 특개평 제2000-124415호 공보에 의하면, "N채널, P채널 센스 앰프용 MOS 트랜지스터와 센스 앰프 드라이버용 MOS 트랜지스터의 확산층이 공통으로되어 있기 때문에 센스 앰프 부분의 면적의 증가를 최소한으로 억제가 가능하다" 라고 기재되어 있다.
그러나, 상기 센스 앰프 영역(2)의 면적을 축소하는 방법에는 다음과 같은 문제점이 있다.
상기 일본국 특개평 제2000-124415호 공보에 있어서, 도 19에 도시한 바와 같이, 센스 앰프 회로(11)를 구성하는 페어 센스 앰프 트랜지스터(14)의 센스 앰프 트랜지스터 사이에 센스 앰프 드라이버 회로(15)가 형성되어 있다. 이 센스 앰프 드라이버 트랜지스터(15)의 소스(S) 및 드레인(D)은 센스 앰프 트랜지스터(15)의 소스(S) 및 드레인(D)을 구성하는 확산층(L)과 공유하여 형성된다. 그렇게 함으로써 비트선 방향의 사이즈가 커지는 것을 방지하고 있다.
도 19는 센스 앰프 드라이버 트랜지스터(15)를 센스 앰프 회로(11)에 근접하게 배치하는 점에서 도 18과 마찬가지이기 때문에, 센스 앰프 드라이버 트랜지스터(15)에 의해 비트선 방향의 센스 앰프 사이즈는 필연적으로 커지게 된다.
본 발명에 따른 반도체 기억 장치는 메모리 셀 어레이의 상보 비트선에 접속되는 센스 앰프 트랜지스터와 센스 앰프 트랜지스터를 구동하는 센스 앰프 드라이버 트랜지스터를 구비하고, 센스 앰프 트랜지스터 및 센스 앰프 드라이버 트랜지스터는 반도체 기판 표면에 형성된 공통의 확산층 영역을 2등분하는 게이트 전극을 각각 가지며, 이들의 게이트 전극은 확산층 영역의 경계상에 배치되어 있는 것을특징으로 한다.
도 1의 a 및 b는 본 발명의 실시예의 반도체 기억 장치에 관한 센스 앰프의 주요부를 도시한 회로도.
도 2는 본 발명의 실시예 1의 반도체 기억 장치에 관한 P채널측 센스 앰프 영역을 도시하는 개략 레이아웃도.
도 3은 본 발명의 실시예 1의 반도체 기억 장치에 관한 P채널측 센스 앰프 영역을 도시한 다른 개략 레이아웃도.
도 4는 본 발명의 실시예 2의 반도체 기억 장치에 관한 P채널측 센스 앰프를 도시한 개략 레이아웃도.
도 5는 본 발명의 실시예 2의 반도체 기억 장치에 관한 P채널측 센스 앰프를 도시한 다른 개략 레이아웃도.
도 6은 본 발명의 실시예 3의 반도체 기억 장치에 관한 P채널측 센스 앰프를 도시한 개략 레이아웃도.
도 7은 본 발명의 실시예 3의 반도체 기억 장치에 관한 P채널측 센스 앰프를 도시한 다른 개략 레이아웃도.
도 8은 본 발명의 실시예 4의 반도체 기억 장치에 관한 P채널측 센스 앰프를 도시한 개략 레이아웃도.
도 9는 본 발명의 실시예 4의 반도체 기억 장치에 관한 P채널측 센스 앰프를 도시한 다른 개략 레이아웃도.
도 1O은 본 발명의 실시예 5의 반도체 기억 장치에 관한 N채널측 센스 앰프를 도시한 개략 레이아웃도.
도 11은 본 발명의 실시예 5의 반도체 기억 장치에 관한 N채널측 센스 앰프를 도시한 다른 개략 레이아웃도.
도 12는 본 발명의 실시예 6의 반도체 기억 장치에 관한 N채널측 센스 앰프를 도시한 개략 레이아웃도.
도 13은 본 발명의 실시예 6의 반도체 기억 장치에 관한 N채널측 센스 앰프를 도시한 다른 개략 레이아웃도.
도 14는 본 발명의 실시예 7의 반도체 기억 장치에 관한 N채널측 센스 앰프를 도시한 개략 레이아웃도.
도 15는 본 발명의 실시예 7의 반도체 기억 장치에 관한 N채널측 센스 앰프를 도시한 다른 개략 레이아웃도.
도 16은 본 발명의 실시예 8의 반도체 기억 장치에 관한 N채널측 센스 앰프를 도시한 개략 레이아웃도.
도 17은 본 발명의 실시예 8의 반도체 기억 장치에 관한 N채널측 센스 앰프를 도시한 다른 개략 레이아웃도.
도 18은 종래의 반도체 기억 장치에 관한 센스 앰프를 도시한 개략 레이아웃도.
도 19는 종래의 반도체 기억 장치에 관한 센스 앰프 분산 배치 방식을 도시한 레이아웃도.
<도면의 주요 부호에 대한 설명>
1 : 메모리 셀 어레이2 : 센스 앰프 영역
2-1 : 센스 앰프2-2 : IO 스위치
2-3 : 프리차지 회로
P1, P2, P3, P4, P5, : P채널 MOS 트랜지스터
N1, N2, N3, N4, N5, N6, N7, N8, N9, N10 : N채널 MOS 트랜지스터
3 : P채널측 센스 앰프 영역4 : 페어 P채널 센스 앰프 트랜지스터
5 : P채널 센스 앰프 드라이버 트랜지스터
6 : N채널측 센스 앰프 영역7 : 페어 N채널 센스 앰프 트랜지스터
8 : N채널 센스 앰프 드라이버 트랜지스터
11 : 센스 앰프 회로14 : 페어 센스 앰프 트랜지스터
15 : 센스 앰프 드라이버 트랜지스터
이하, 본 발명의 실시예에 관해 도면을 참조하여 상세히 설명한다.
실시예를 설명하기 위한 모든 도면에 있어서, 동일 기능을 갖는 것은 동일 부호를 붙이고 그 반복되는 설명은 생략한다.
본 실시예에 관한 반도체 기억 장치는 시스템 LSI(Large Scale Integration)에 탑재되는 DRAM 매크로(macro)로서, 1 또는 복수의 뱅크 구성으로 이루어지는 메모리 셀 어레이 영역과, 각 메모리 셀 어레이 영역에 대응하여 배치되는 메인 워드 드라이버 영역 및 Y디코더 영역과, 각 메모리 셀 어레이 영역에 공통적으로 배치되는 주변 회로 영역을 구비한다.
메모리 셀 어레이 영역은 행(row)방향과 열(column)방향으로 격자상으로 분할되고 메모리 셀 어레이, 센스 앰프 영역, 서브 워드 드라이버, 및 교차 영역을 구비한다.
센스 앰프 영역은 메모리 셀 어레이에 예를 들면 열방향으로 인접하게 배치되고, 또한, 서브 워드 드라이버가 상기 셀 어레이에 행방향으로 인접하게 배치된다. 상기 센스 앰프 영역과 서브 워드 드라이버의 교차 영역에서 FX 드라이버 및 센스 앰프의 제어 회로가 배치된다.
센스 앰프 영역(2)에는 도 1의 a에 도시한 바와 같이, 센스 앰프(2-1), IO 스위치(2-2), 프리차지 회로(2-3)가 배치된다.
센스 앰프(2-1)는 P채널 MOS 트랜지스터(P1, P2)와 N채널 MOS트랜지스터(N1, N2)로 구성되어 메모리 셀로부터의 미소 신호를 검지하고 증폭한다.
P채널 MOS 트랜지스터(P1, P2)의 드레인과 게이트는 상보 비트선 사이에서 크로스커플(cross couple) 접속되어 PMOS 센스 앰프를 구성하고, 또한, N채널 MOS 트랜지스터(N1, N2)의 드레인과 게이트도 상보 비트선 사이에서 크로스커플 접속되어 NMOS 센스 앰프를 구성한다. 또한, P채널 MOS 트랜지스터(P1, P2)의 소스는 공유되어 있고 그 공통 소스 배선은 SAP에 접속되어 있다.
N채널 MOS 트랜지스터(N1, N2)의 소스도 공유되어 있고 그 공통 소스 배선은 SAN에 접속되어 있다.
IO 스위치(2-2)는 YSW의 어레이 선택 신호의 게이트 제어에 의해 상보 비트선과 입출력선을 접속한다.
프리차지 회로(2-3)는 상보 비트선을 프리차지 한다.
도 1의 b의 회로도에 도시한 바와 같이, 센스 앰프(2-1)에는 센스 앰프(2-1)와 센스 앰프의 P채널 MOS 트랜지스터(P1, P2)를 구동하는 P채널 MOS 트랜지스터(P3, P4, P5)와, 센스 앰프의 N채널 MOS 트랜지스터(N1, N2)를 구동하는 N채널 MOS 트랜지스터(N8, N9, N10)가 배치된다.
비트선 쌍(BT1, BN1)에 접속하는 센스 앰프의 P채널 MOS 트랜지스터(P1, P2)에 대응하여 1개의 P채널 MOS 트랜지스터(P3)가 마련되고, 비트선 쌍(BT1, BN1)에 접속하는 센스 앰프의 N채널 MOS 트랜지스터(N1, N2)에 대응하여 1개의 N채널 MOS 트랜지스터(N8)가 마련된다.
상보 비트선 쌍에 접속된 한 쌍의 센스 앰프 트랜지스터(P채널 MOS 트랜지스터(P1, P2) 및 N채널 MOS 트랜지스터(N1, N2)) 마다 그 센스 앰프를 구동하는 MOS 트랜지스터(P채널 MOS 트랜지스터(P3, P4, P5) 및 N채널 MOS 트랜지스터(N8, N9, N10))를 마련함으로써 이 MOS 트랜지스터를 흐르는 모든 전류가 개개의 센스 앰프에 흐르기 때문에 센스 앰프 사이에서의 구동 시작의 지연이나 편차를 없앨 수 있다.
P채널 MOS 트랜지스터(P3, P4, P5)의 드레인은 SAP에 접속되고 그 소스는 Vcc에 접속된다. P채널 MOS 트랜지스터(P3, P4, P5)는 φ2에 의해 SAP를 Vcc로 구동한다. 또한, N채널 MOS 트랜지스터의 N8, N9, N10의 드레인은 SAN에 접속되고 그 소스는 Vss에 접속된다. N채널 MOS 트랜지스터(N8, N9, N10)는 φ3에 의해 SAN을 Vss로 구동한다.
다음에, 센스 앰프의 동작에 관해 설명한다.
외부 제어 신호의 /RAS(Row Address storobe)가 "H"레벨에 있는 경우에, 프리차지 회로(2-3)의 φ1의 제어 신호가 "H"로 됨으로써 비트선 쌍을 예를 들면 Vcc/2로 프리차지 한다.
/RAS가 "H"로부터 "L"레벨로 천이하고 DRAM이 액티브 모드로 들어가는 경우에 프리차지 회로에 있어서 φ1의 제어 신호가 "L"로 됨으로써 프리차지가 정지하고 비트선이 플로팅 상태가 된다.
외부 입력 어드레스가 워드선(WL1 내지 WLn) 중의 하나를 선택 및 구동한다. 상기 선택된 워드선의 메모리 셀의 데이터가 비트선에 판독된다.
활성화 신호(φ2 및 φ3)는 센스 앰프의 공통 소스 배선(SAP)을 Vcc(전원 전압)로, SAN을 Vss(접지 전압)로 구동한다. 비트선 센스 앰프가 활성화 되고 비트선에 판독된 미소한 전위차가 검지 및 증폭된다. 비트선 쌍의 "L"레벨측은 NMOS 센스 앰프에 의해 접지 전위(Vss)까지 방전되고 비트선 쌍의 "H"레벨측은 PMOS 센스 앰프에 의해 전원 전압(Vcc)까지 충전된다. 상기 정보에 대응하는 증폭 전압을 IO 스위치(2-2)의 YSW를 온(ON) 함으로써 외부에 출력한다.
센스 앰프(2-1)의 레이아웃을 P채널측 센스 앰프 영역과 N채널측 센스 앰프 영역으로 나누어 설명한다.
도 2에 도시한 바와 같이, 실시예 1에 관한 반도체 기억 장치(7)의 P채널측 센스 앰프 영역의 레이아웃은 비트선에 접속된 P채널 센스 앰프 트랜지스터와, 상기 P채널 센스 앰프 트랜지스터를 구동하는 P채널 센스 앰프 드라이버 트랜지스터(5)로 구성된다. 2개의 센스 앰프 트랜지스터에 대응하여 1개의 센스 앰프 드라이버 트랜지스터(5)가 배치된다.
메모리 셀 어레이(1)는 비트선(BT1 내지 BTm, BN1 내지 BNm), 워드선(WL1 내지 WLn), 비트선과 워드선의 소정의 교차 영역에 배치된 메모리 셀(도시되지 않음)로 구성된다.
P채널 센스 앰프 트랜지스터의 게이트(G)는 U자형의 형상으로서 P+확산층 영역(LP)상에 비트선 방향으로 2열로 형성되어 확산 영역(L피)를 2등분하도록 형성된다. 이와 같이, 게이트(G)를 U자형의 형상으로 하고 확산 영역을 2등분하도록 형성함으로써 소스(S)를 확산층 영역(LP)에서 공유하여 형성할 수 있다.
메모리 셀 어레이의 상보 비트선(BT1 내지 BTm, BN1 내지 BNm)에 각각 접속된 P채널 센스 앰프 트랜지스터 중에서, BN1에 그 게이트(G)가 접속된 P채널 센스 앰프 트랜지스터(그 드레인(D)은 BT1에 접속)와, BT2에 그 게이트(G)가 접속된 P채널 센스 앰프 트랜지스터(그 드레인(D)은 BN2에 접속)(페어 센스 앰프 트랜지스터(4))의 게이트(G)는 메모리 셀 어레이로부터 먼 어레이에 배치되고, 또한 BN2에 그 게이트(G)가 접속된 P채널 센스 앰프 트랜지스터(그 드레인(D)은 BT2에 접속)와 BT3에 그 게이트(G)가 접속된 P채널 센스 앰프 트랜지스터(그 드레인(D)은 BN3에 접속)(페어 센스 앰프 트랜지스터(4))의 게이트(G)는 메모리 셀 어레이(1)에 가까운 어레이에 배치된다. 상기와 동일하게 페어 센스 앰프 트랜지스터(4)를 확산층 영역(LP)의 비트선 방향의 중심선에 대해 번갈아 배치한다.
P채널 센스 앰프 드라이버 트랜지스터(5)를 예를 들면, 상보 비트선 쌍(BT1, BN1과 BT2, BN2)의 사이에서 메모리 셀 어레이(1)에 가까운 측에 배치하고, 상보 비트선 쌍(BT2, BN2와 BT3, BN3)의 사이에서 메모리 셀 어레이(1)로부터 먼 측에 배치한다. 마찬가지로 하여, 센스 앰프 드라이버 트랜지스터(5)를 확산층 영역(LP)의 비트선 방향의 중심선에 대해 번갈아 배치한다.
상기 경우에 있어서, 개개의 P채널 센스 앰프 트랜지스터의 소스(S)는 P+확산층 영역(LP)에서 공유되도록 형성되고, 또한, 개개의 센스 앰프 드라이버 트랜지스터(5)의 드레인(D)도 역시 P+확산층 영역(LP)에서 공유되도록 형성된다.
상기와 같은 구성에 있어서, 센스 앰프 트랜지스터와 센스 앰프 드라이버 트랜지스터(5)를 동일 확산층 영역상에 형성할 수 있게 된다.
P채널 센스 앰프 드라이버 트랜지스터(5)를 워드선 방향으로 추가함에 의한 워드선 방향의 사이즈 증가를 페어 센스 앰프 영역에 의해 흡수할 수 있기 때문에 센스 앰프 영역(2)의 축소를 도모할 수 있다.
이하, 제조 방법에 관해 설명한다. 실리콘 기판의 센스 앰프 영역의 일부에 P+확산층 영역을 불순물 도핑에 의해 형성한다. 다음에, 센스 앰프 트랜지스터 및 센스 앰프 드라이버 트랜지스터(5)의 게이트(G)(게이트 폴리)를 형성한다. 그 후, 절연막을 형성하고, 센스 앰프 트랜지스터의 소스(S)를 구성하는 확산층 영역(LP)상 및 센스 앰프 드라이버 트랜지스터(5)의 드레인(D)을 구성하는 확산층 영역(LP)상에 스루홀(콘택트)을 형성하고, 예를 들면 제 1 배선층(도시되지 않음)을 통하여 접속한다. 이것이 SAP로 된다.
그 후, 층간 절연막을 형성하고, 센스 앰프 트랜지스터의 드레인(D)을 구성하는 확산층 영역(LP)상 및 게이트(G)상 및 센스 앰프 드라이버 트랜지스터(5)의 소스(S)를 구성하는 확산층 영역(LP)상에 그리고 게이트(G)상에 스루홀을 형성하고, 센스 앰프 트랜지스터의 드레인(D) 및 게이트(G)를 상보 비트선을 구성하는 배선, 예를 들면 제2의 배선층에 접속한다(게이트 전극). 또한, 센스 앰프 드라이버 트랜지스터의 소스(S)는 전원 배선에 게이트(G)는 φ2를 구성하는 배선, 예를 들면 제2의 배선층에 접속한다.
실시예 1에 있어서, BN1과 BT2에 그 게이트(G)가 접속된 페어 센스 앰프 트랜지스터(4)를 메모리 셀 어레이(1)로부터 먼 측에 배치하고, 센스 앰프 트랜지스터를 구동하는 P채널 센스 앰프 드라이버 트랜지스터(5), 예를 들면 BN1과 BT2와의 사이에 형성된 P채널 센스 앰프 드라이버 트랜지스터(5)를 메모리 셀 어레이(1)에 가까운 측에 배치한 예를 나타냈지만, 도 3에 도시한 바와 같이, 페어 센스 앰프 트랜지스터(4)와 P채널 센스 앰프 드라이버 트랜지스터(5)의 배치를 반대로 하여도 좋다.
실시예 2에 관한 반도체 기억 장치의 P채널측 센스 앰프 영역의 레이아웃은 도 4에 도시한 바와 같이 실시예 1과 마찬가지로, 비트선에 접속된 P채널 센스 앰프 트랜지스터와, 이 P채널 센스 앰프 트랜지스터(4)를 구동하는 P채널 센스 앰프 드라이버 트랜지스터(5)로 구성된다. 2개의 센스 앰프 트랜지스터에 대응하여 1개의 센스 앰프 드라이버 트랜지스터가 배치된다. 또한, 메모리 셀 어레이(1)는 비트선(BT1 내지 BTm, BN1 내지 BNm), 워드선(WL1 내지 WLn), 비트선과 워드선의 소정의 교차 영역에 배치된 메모리 셀(도시되지 않음)로 구성된다. 또한, P채널 센스 앰프 트랜지스터의 게이트(G)는 U자형의 형상이고, P+확산층 영역(LP)상에 비트선 방향으로 2열로하여 각각의 게이트(G)가 확산층 영역(LP)을 2등분하도록 형성된다.
이와 같이, 게이트(G)를 U자형의 형상으로 하고 확산 영역을 2등분하도록 형성함으로써 소스(S)를 확산층 영역(LP)에서 공유하여 형성할 수 있다.
또한, 메모리 셀 어레이의 상보 비트선(BT1 내지 BTm, BN1 내지 BNm)에 각각 접속된 P채널 센스 앰프 트랜지스터 중에서, BT1에 그 게이트(G)가 접속된 P채널 센스 앰프 트랜지스터(그 드레인(D)은 BN1에 접속)와, BN1에 그 게이트(G)가 접속된 P채널 센스 앰프 트랜지스터(그 드레인(D)은 BT1에 접속)(페어 센스 앰프 트랜지스터(4))의 게이트(G)는 비트선(BT1과 BN1)의 사이에서 비트선 방향으로 메모리 셀 어레이에 가까운 측 및 먼 측에 나열하여 배치되고, 또한, BT2에 그 게이트(G)가 접속된 P채널 센스 앰프 트랜지스터(그 드레인(D)은 BN2에 접속)와 BN2에 그 게이트(G)가 접속된 P채널 센스 앰프 트랜지스터(그 드레인(D)은 BT2에 접속)(페어 센스 앰프 트랜지스터(4))의 게이트(G)는 비트선(BT2와 BN2)의 사이에서 비트선 방향으로 메모리 셀 어레이에 가까운 측 및 먼 측에 나열하여 배치된다. 마찬가지로 하여, 페어 센스 앰프 트랜지스터(4)를 확산층 영역(LP)의 워드선 방향으로 배치한다.
P채널 센스 앰프 드라이버 트랜지스터(5)는 상보 비트선 쌍(BT1, BN1과 BT2, BN2)의 사이에서 메모리 셀 어레이(1)에 가까운 측 및 먼 측에 비트선 방향으로 나열하여 배치되고, 또한 상보 비트선 쌍(BT3, BN3과 BT4, BN4)(도시되지 않음)의 사이에서 비트선 방향의 메모리 셀 어레이(1)에 가까운 측 및 먼 측에 나열되어 배치된다. 이하, 마찬가지로 하여 센스 앰프 드라이버 트랜지스터(5)를 확산층 영역(LP)상에서 워드선 방향으로 배치한다.
상기 경우에, 개개의 P채널 센스 앰프 트랜지스터의 소스(S)는 P+확산층 영역(LP)에 의해 공유되도록 형성되고 또한 개개의 센스 앰프 드라이버 트랜지스터(5)의 드레인(D)도 P+확산층 영역(LP)에 의해 공유되도록 형성된다.
상기와 같은 구성에서, 센스 앰프 트랜지스터와 센스 앰프 드라이버 트랜지스터(5)를 동일 확산층 영역상에 형성할 수 있다.
P채널 센스 앰프 드라이버 트랜지스터(5)는 워드선 방향으로 배치되기 때문에 비트선 방향의 사이즈의 증가가 없다.
따라서, 센스 앰프 영역(2)의 축소가 가능해 진다.
제조 방법은 실시예 1과 마찬가지이다.
실시예 2에 있어서, BT1 및 BN1에 그 게이트(G)가 접속된 페어 센스 앰프 트랜지스터(4))의 게이트(G)는 비트선(BT1과 BN1)의 사이에서 비트선 방향의 메모리 셀 어레이에 가까운 측 및 먼 측에 나열되어 배치되고, 센스 앰프 드라이버 트랜지스터(5)는 상보 비트선 쌍(BT1, BN1과 BT2, BN2)의 사이에서 메모리 셀 어레이(1)에 가까운 측 및 먼 측에 비트선 방향으로 나열되어 배치된 예를 나타냈지만, 도 5에 도시한 바와 같이, 센스 앰프 드라이버 트랜지스터(5)의 배치 위치를 비켜 놓고 상보 비트선 쌍(BT2, BN2와 BT3, BN3)의 사이에서 메모리 셀 어레이(1)에 가까운 측 및 먼 측에 비트선 방향으로 나열하여 배치하여도 좋다.
실시예 3에 관한 반도체 기억 장치의 P채널측 센스 앰프 영역의 레이아웃은 도 6에 도시한 바와 같이, 실시예 1에 있어서, 1 또는 복수의 센스 앰프 드라이버 트랜지스터 중에 적어도 하나에 관해 그 드레인(D)과 소스(S)를 접속한 구성을 갖는다.
BT1과 BN1에 접속된 센스 앰프 트랜지스터를 구동하는 비트선 쌍(BT1, BN1과 BT2, BN2)의 사이에 배치된 P채널 센스 앰프 드라이버 트랜지스터(5)의 소스(S)와 드레인(D)이 접속된다.
BT1과 BN1에 접속된 센스 앰프 트랜지스터는 동작하지 않기 때문에, 센스 앰프 드라이버 트랜지스터 전체의 드라이브 능력을 제어할 수가 있고, 소비 전력을억제할 수 있다.
P채널 센스 앰프 드라이버 트랜지스터의 동작에 있어서, 그 소스(S)와 드레인(D)이 접속된 P채널 센스 앰프 드라이버 트랜지스터에 의해 구동되는 센스 앰프는 구동하지 않는 점을 제외하고 상기 동작과 마찬가지이다.
제조 방법은 적어도 하나의 센스 앰프 드라이버 트랜지스터의 소스(S)와 SAP를 접속하는 배선층을 형성한 점을 제외하고 실시예 1과 마찬가지이다.
또한, 실시예 1의 도 3에 대응하여 페어 센스 앰프 트랜지스터(4)과 센스 앰프 드라이버 트랜지스터(5)와의 배치를 역으로 한 경우에도 도 7에 도시한 바와 같이 BT1과 BN1에 접속된 센스 앰프 트랜지스터를 구동하는 P채널 센스 앰프 드라이버 트랜지스터(5)의 소스(S)와 드레인(D)을 접속함으로써 센스 앰프 드라이버 트랜지스터를 항상 오프로 할 수 있고, 센스 앰프 드라이버 트랜지스터 전체의 드라이브 능력을 제어할 수 있기 때문에 소비 전력을 억제할 수 있다.
실시예 4에 관한 반도체 기억 장치의 P채널측 센스 앰프 영역의 레이아웃은 도 8에 도시한 바와 같이, 실시예 2에 있어서, 1 또는 복수의 센스 앰프 트랜지스터중 적어도 하나에 관해 그 드레인(D)과 소스(S)를 접속한 구성을 갖는다.
예를 들면, BT1과 BN1에 접속된 센스 앰프 트랜지스터를 구동하는 P채널 센스 앰프 드라이버 트랜지스터(5)(예를 들면, 비트선 쌍(BT1, BN1과 BT2, BN2)의 사이에 배치된 P채널 센스 앰프 드라이버 트랜지스터(5))의 소스(S)와 드레인(D)을 접속한다.
그렇게 함으로써, BT1과 BN1에 접속된 센스 앰프 트랜지스터는 동작하지 않기 때문에 센스 앰프 드라이버 트랜지스터 전체의 드라이브 능력을 제어할 수 있고 소비 전력을 억제할 수 있다.
다음에, P채널 센스 앰프 드라이버 트랜지스터의 동작에 관해서, 그 소스(S)와 드레인(D)이 접속된 P채널 센스 앰프 드라이버 트랜지스터에 의해 구동되는 센스 앰프는 구동하지 않는 점을 제외하고 상기한 동작과 마찬가지이다.
또한, 제조 방법은 실시예 3과 마찬가지이다.
실시예 2의 도 5에 대응하여 페어 센스 앰프 드라이버 트랜지스터(5)의 배치 위치를 비켜 놓은 경우에도 도 9에 도시한 바와 같이 BT2와 BN2에 접속된 페어 센스 앰프 트랜지스터(4)를 구동하는 P채널 센스 앰프 드라이버 트랜지스터(5)의 소스(S)와 드레인(D)을 접속할 수 있고 센스 앰프 드라이버 트랜지스터 전체의 드라이브 능력을 제어할 수 있고 소비 전력을 억제할 수 있다.
실시예 5에 관한 반도체 기억 장치의 N채널측 센스 앰프 영역(6)의 레이아웃은 도 10에 도시한 바와 같이, 비트선에 접속된 N채널 센스 앰프 트랜지스터와, 이 N채널 센스 앰프 트랜지스터를 구동하는 N채널 센스 앰프 드라이버 트랜지스터(8)로 구성된다. 2개의 센스 앰프 트랜지스터에 대응하여 1개의 센스 앰프 드라이버 트랜지스터가 배치된다. 또한, 메모리 셀 어레이(1)는 비트선(BT1 내지 BTm, BN1 내지 BNm), 워드선(WL1 내지 WLn), 비트선과 워드선의 소정의 교차 영역에 배치된 메모리 셀(도시되지 않음)로 구성된다.
N채널 센스 앰프 트랜지스터의 게이트(G)는 U자형의 형상이고, N+확산층 영역(LN)상에 비트선 방향으로 2열, 각각의 게이트(G)가 확산 영역을 2등분하도록 형성된다.
이와 같이, 게이트(G)를 U자형의 형상으로 하고 확산 영역을 2등분하도록 형성함으로써 소스(S)를 확산층 영역(LP)에서 공유하여 형성할 수 있다.
또한, 메모리 셀 어레이의 상보 비트선(BT1 내지 BTm, BN1 내지 BNm)에 각각 접속된 N채널 센스 앰프 트랜지스터 중에서 예를 들면, BN1에 그 게이트(G)가 접속된 N채널 센스 앰프 트랜지스터(그 드레인(D)은 BT1에 접속)와, BT2에 그 게이트(G)가 접속된 N채널 센스 앰프 트랜지스터(그 드레인(D)은 BN2에 접속)(페어 센스 앰프 트랜지스터(7))의 게이트(G)를 메모리 셀 어레이로부터 먼 열에 배치하고, 또한, BN2에 그 게이트(G)가 접속된 N채널 센스 앰프 트랜지스터(그 드레인(D)은 BT2에 접속)와 BT3에 그 게이트(G)가 접속된 N채널 센스 앰프 트랜지스터(그 드레인(D)은 BN3에 접속)(페어 센스 앰프 트랜지스터(7))의 게이트(G)를 메모리 셀 어레이(1)에 가까운 열에 배치한다. 이하, 마찬가지로 하여, 페어 센스 앰프 트랜지스터(7)를 확산층 영역(LN)의 비트선 방향의 중심선에 대해 번갈아 배치한다.
또한, N채널 센스 앰프 드라이버 트랜지스터(8), 예를 들면, 상보 비트선 쌍(BT1, BN1과 BT2, BN2)의 사이에서 메모리 셀 어레이(1)에 가까운 측에 배치하고, 또한 상보 비트선 쌍(BT2, BN2와 BT3, BN3)의 사이에서 메모리 셀 어레이(1)로부터 먼 측에 배치한다. 이하, 마찬가지로 하여, 센스 앰프 드라이버 트랜지스터(8)를 확산층 영역(LN)의 비트선 방향의 중심선에 대해 번갈아 배치한다.
상기 경우에 있어서, 개개의 N채널 센스 앰프 트랜지스터의 소스(S)는 N+확산층 영역(LN)에 의해 공유되도록 형성되고, 또한, 개개의 센스 앰프 드라이버 트랜지스터(5)의 드레인(D)도 N+확산층 영역(LN)에 의해 공유되도록 형성된다.
상기 구성에 있어서, 센스 앰프 트랜지스터와 센스 앰프 드라이버 트랜지스터를 동일 확산층 영역(LN)상에 형성할 수 있다.
또한, N채널 센스 앰프 드라이버 트랜지스터(5)를 워드선 방향으로 추가함에 의한 워드선 방향의 사이즈 증가를 페어 센스 앰프 영역에 의해 흡수할 수 있기 때문에 센스 앰프 영역(2)의 축소를 도모할 수 있다.
다음에 제조 방법에 관해 설명한다. 우선, 실리콘 기판의 센스 앰프 영역의 일부에 N+확산층 영역을 불순물 도핑에 의해 형성한다. 다음에, 센스 앰프 트랜지스터 및 센스 앰프 드라이버 트랜지스터의 게이트(G)를 형성한다. 그 후, 절연막을 형성하고, 센스 앰프 트랜지스터의 소스(S)를 구성하는 확산층 영역(LN)상 및 센스 앰프 드라이버 트랜지스터의 드레인(D)을 구성하는 확산층 영역(LN)상에 스루홀을 형성하고, 예를 들면 제 1 배선층(도시되지 않음)을 통하여 접속한다. 이것이 SAN으로 된다.
그 후, 층간 절연막을 형성하고 센스 앰프 트랜지스터의 드레인(D)을 구성하는 확산층 영역(LN)상 및 게이트(G)상 및 센스 앰프 드라이버 트랜지스터(8)의 소스(S)를 구성하는 확산층 영역(LN)상 및 게이트(G)상에 스루홀을 형성하고, 센스 앰프 트랜지스터의 드레인(D) 및 게이트(G)를 상보 비트선을 구성하는 예를 들면 제2의 배선층을 이용하여 접속한다. 또한, 센스 앰프 드라이버 트랜지스터(8)의 소스(S)는 전원 배선에, 게이트(G)는 φ2를 구성하는 예를 들면 제2의 배선층에 접속한다.
실시예 5에 있어서는 BN1과 BT2에 그 게이트(G)가 접속된 페어 센스 앰프 트랜지스터(7)를 메모리 셀 어레이(1)로부터 먼 측에 배치하고, 센스 앰프 트랜지스터를 구동하는 N채널 센스 앰프 드라이버 트랜지스터(8), 예를 들면, BN1과 BT2의 사이에 형성된 N채널 센스 앰프 드라이버 트랜지스터(8)를 메모리 셀 어레이(1)에 가까운 측에 배치한 예를 나타냈지만, 도 11에 도시한 바와 같이, 페어 센스 앰프 트랜지스터(4)와 N채널 센스 앰프 드라이버 트랜지스터(5)와의 배치를 반대로 하여도 좋다.
실시예 6에 관한 반도체 기억 장치의 N채널측 센스 앰프 영역의 레이아웃은 도 12에 도시한 바와 같이, 실시예 5와 마찬가지로 비트선에 접속된 N채널 센스 앰프 트랜지스터와, 이 N채널 센스 앰프 트랜지스터(4)을 구동하는 N채널 센스 앰프 드라이버 트랜지스터(8)로 구성된다. 2개의 센스 앰프 트랜지스터에 대응하여 1개의 센스 앰프 트랜지스터(4)가 배치되어 있다.
메모리 셀 어레이(1)는 비트선(BT1 내지 BTm, BN1 내지 BNm), 워드선(WL1내지 WLn), 비트선과 워드선의 소정의 교차 영역에 배치된 메모리 셀(도시되지 않음)로 구성된다. 또한, N채널 센스 앰프 트랜지스터의 게이트(G)는 U자형의 형상이고, N+확산층 영역(LN)상에 비트선 방향으로 2열로 형성하여 각각의 게이트(G)가 확산층 영역을 2등분하도록 형성된다.
이와 같이, 게이트(G)를 U자형의 형상으로 하고 확산 영역을 2등분하도록 형성함으로써 소스(S)를 확산층 영역(LN)에서 공유하여 형성할 수 있다.
또한, 메모리 셀 어레이의 상보 비트선(BT1 내지 BTm, BN1 내지 BNm)에 각각 접속된 N채널 센스 앰프 트랜지스터 중에서 예를 들면, BT1에 그 게이트(G)가 접속된 N채널 센스 앰프 트랜지스터(그 드레인(D)은 BN1에 접속)와, BN1에 그 게이트(G)가 접속된 N채널 센스 앰프 트랜지스터(그 드레인(D)은 BT1에 접속)(페어 센스 앰프 트랜지스터(7))의 게이트(G)를 비트선(BT1과 BN1)의 사이에서 메모리 셀 어레이에 가까운 측 및 먼 측에 비트선 방향으로 나열하여 배치하고, 또한, BT2에 그 게이트(G)가 접속된 N채널 센스 앰프 트랜지스터(그 드레인(D)은 BN2에 접속)와 BN2에 그 게이트(G)가 접속된 N채널 센스 앰프 트랜지스터(그 드레인(D)은 BT2에 접속)(페어 센스 앰프 트랜지스터(7))의 게이트(G)를 비트선(BT2와 BN2)의 사이에서 메모리 셀 어레이에 가까운 측 및 먼 측에 비트선 방향으로 나열하여 배치한다. 이하, 마찬가지로 하여 페어 센스 앰프 트랜지스터(7)를 확산층 영역(LN)의 워드선 방향으로 배치한다.
또한, N채널 센스 앰프 드라이버 트랜지스터(8)를 예를 들면, 상보 비트선 쌍(BT1, BN1과 BT2, BN2)의 사이에서 메모리 셀 어레이(1)에 가까운 측 및 먼 측에 비트선 방향으로 나열하여 배치하고, 또한 상보 비트선 쌍(BT2, BN3과 BT4, BN4)(도시되지 않음)의 사이에서 메모리 셀 어레이(1)에 가까운 측 및 먼 측에 비트선 방향으로 나열하여 배치한다. 이하, 마찬가지로 하여 센스 앰프 드라이버 트랜지스터(8)를 확산층 영역(LN)상에서 워드선 방향으로 배치한다.
상기한 경우, 개개의 N채널 센스 앰프 트랜지스터(7)의 소스(S)는 N+확산층영역(LN)에 의해 공유되도록 형성되고, 또한, 개개의 센스 앰프 드라이버 트랜지스터(8)의 드레인(D)도 N+확산층 영역(LN)에 의해 공유되도록 형성된다.
상기 구성에 있어서, 센스 앰프 트랜지스터와 센스 앰프 드라이버 트랜지스터(8)를 동일 확산층 영역상에서 형성할 수 있다.
N채널 센스 앰프 드라이버 트랜지스터(8)는 워드선 방향으로 배치되기 때문에 비트선 방향의 사이즈의 증가가 없다.
따라서 센스 앰프 영역(2)의 축소를 도모할 수 있다.
제조 방법에 관해서는 실시예 5와 마찬가지이다.
실시예 6에 있어서는 BT1 및 BN1에 그 게이트(G)가 접속된 (페어 센스 앰프 트랜지스터(7))의 게이트(G)를 비트선(BT1과 BN1)의 사이에서 메모리 셀 어레이에 가까운 측 및 먼 측에 비트선 방향으로 나열하여 배치하고, 센스 앰프 드라이버 트랜지스터(8)를 상보 비트선 쌍(BT1, BN1과 BT2, BN2)의 사이에서 메모리 셀 어레이(1)에 가까운 측 및 먼 측에 비트선 방향으로 나열하여 배치한 예를 나타냈지만, 도 13에 도시한 바와 같이, 센스 앰프 드라이버 트랜지스터(8)의 배치 위치를 비켜 놓고 상보 비트선 쌍(BT2, BN2와 BT3, BN3)의 사이에서, 메모리 셀 어레이(1)에 가까운 측 및 먼 측에 비트선 방향으로 나열하여 배치하여도 좋다.
실시예 7에 관한 반도체 기억 장치의 N채널측 센스 앰프 영역의 레이아웃은 도 14에 도시한 바와 같이, 실시예 5에 있어서 1 또는 복수의 센스 앰프 드라이버 트랜지스터중 적어도 도 1개에 관해 그 드레인(D)과 소스(S)를 접속한 구성을 갖는다.
예를 들면, BT1과 BN1에 그 게이트(G)가 접속된 센스 앰프 트랜지스터를 구동하는 예를 들면 비트선 쌍(BT1, BN1과 BT2, BN2)의 사이에 배치된 N채널 센스 앰프 드라이버 트랜지스터(8)의 소스(S)와 드레인(D)을 접속한다.
상기 구성에서, BT1과 BN1에 접속된 센스 앰프 트랜지스터는 동작하지 않기 때문에 센스 앰프 드라이버 트랜지스터의 전체의 드라이브 능력을 제어할 수 있고 소비 전력을 억제할 수 있다.
다음에, N채널 센스 앰프 드라이버 트랜지스터의 동작에 있어서, 그 소스(S)와 드레인(D)이 접속된 N채널 센스 앰프 드라이버 트랜지스터에 구동되는 센스 앰프는 구동하지 않는 점을 제외하고는 상기한 동작과 마찬가지이다.
또한, 실시예 5의 도 11에 대응하여 페어 센스 앰프 트랜지스터(7)와 센스 앰프 드라이버 트랜지스터(8)와의 배치를 역으로 한 경우에도 도 15에 도시한 바와 같이 예를 들면 BT1과 BN1에 접속된 센스 앰프 트랜지스터를 구동하는 예를 들면 BN1과 BT2의 사이에 형성된 센스 앰프 드라이버 트랜지스터(8)의 소스(S)와 드레인(D)을 접속함으로써 그 센스 앰프 드라이버 트랜지스터(8)를 항상 오프로 할 수가 있고 센스 앰프 드라이버 트랜지스터의 전체의 드라이브 능력을 제어할 수가 있고 소비 전력을 억제할 수 있다.
또한, 제조 방법은 적어도 하나의 센스 앰프 드라이버 트랜지스터의 소스(S)와 SAN을 접속하는 배선층을 형성한 점을 제외하고는 실시예 6과 마찬가지이다.
실시예 8에 관한 반도체 기억 장치의 N채널측 센스 앰프 영역의 레이아웃은 도 16에 도시한 바와 같이, 실시예 6에 있어서, 1 또는 복수의 센스 앰프 트랜지스터중 적어도 하나에 관해 그 드레인(D)과 소스(S)를 접속한 구성을 갖는다.
예를 들면, BT1과 BN1에 그 게이트(G)가 접속된 센스 앰프 트랜지스터를 구동하는 N채널 센스 앰프 드라이버 트랜지스터(8)(예를 들면, 비트선 쌍(BT1, BN1과 BT2, BN2)의 사이에 배치된 N채널 센스 앰프 드라이버 트랜지스터(8))의 소스(S)와 드레인(D)을 접속한다.
그렇게 함으로써, BT1과 BN1에 접속된 센스 앰프 트랜지스터는 동작하지 않기 때문에 센스 앰프 드라이버 트랜지스터(8) 전체의 드라이브 능력을 제어할 수 있고 소비 전력을 억제할 수 있다.
다음에, 동작에 관해서는 N채널 센스 앰프 드라이버 트랜지스터에 있어서, 그 소스(S)와 드레인(D)이 접속된 N채널 센스 앰프 드라이버 트랜지스터에 구동되는 센스 앰프는 구동하지 않는 점을 제외하고는 상기한 동작과 마찬가지이다.
또한, 제조 방법에 관해서는 실시예 7과 마찬가지이다.
또한, 실시예 6의 도 13에 대응하여 페어 센스 앰프 드라이버 트랜지스터(8)의 배치 위치를 비켜 놓은 경우에도 도 17에 도시한 바와 같이 BT2와 BN2에 접속된 페어 센스 앰프 트랜지스터(7)를 구동하는 N채널 센스 앰프 드라이버 트랜지스터(8)의 소스(S)와 드레인(D)을 접속함으로써, 센스 앰프 드라이버 트랜지스터를 항상 오프로 할 수가 있고, 센스 앰프 드라이버 트랜지스터의 전체의 드라이브 능력을 제어할 수 있고, 소비 전력을 억제할 수 있다.
상기 실시예에 있어서는 N채널측 센스 앰프 영역 및 N채널측 센스 앰프 영역으로 나누어 설명했지만 양쪽을 실시하여 반도체 기억 장치를 구성하여도 좋다
또한, 실제의 DRAM에 있어서는 상기 실시예에 나타낸 구성을 기본으로 하여 복수의 메모리 셀 어레이에 대해 복수의 센스 앰프 영역이 형성된 구성을 갖는다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 의거하여 구체적으로 설명했지만, 본 발명은 상기 실시예로 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러가지 변경이 가능함은 말할 필요도 없다.
본 발명의 반도체 기억 장치에 따르면, 센스 앰프 드라이버 트랜지스터를 센스 앰프 트랜지스터와 동일 확산층 영역에 형성하고 또한 확산층 영역상의 비트선 방향 및 워드선 방향으로 분산하여 배치함으로써, 센스 앰프 영역의 사이즈의 축소를 할 수 있다.

Claims (5)

  1. 메모리 셀 어레이의 상보 비트선에 접속된 센스 앰프 트랜지스터, 및 상기 센스 앰프 트랜지스터를 구동하는 센스 앰프 드라이버 트랜지스터를 구비하는 반도체 기억 장치에 있어서,
    상기 센스 앰프 트랜지스터 및 상기 센스 앰프 드라이버 트랜지스터는 반도체 기판 표면에 형성된 공통의 확산층 영역을 2등분하는 게이트 전극을 각각 구비하며, 상기 게이트 전극은 상기 확산층 영역의 경계상에 배치되는 것을 특징으로 하는 반도체 기억 장치.
  2. 제 1항에 있어서,
    상기 센스 앰프 트랜지스터의 드레인과 게이트는 스루홀을 통해 상기 상보 비트선을 구성하는 배선에 크로스커플(cross couple) 접속되고, 그 소스는 상기 스루홀을 통해 센스 앰프 공통 소스를 구성하는 배선과 접속되는 것을 특징으로 하는 반도체 기억 장치.
  3. 제 2항에 있어서,
    상기 센스 앰프 드라이버 트랜지스터의 드레인은 상기 스루홀을 통해 상기 센스 앰프 공통 소스를 구성하는 배선에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  4. 제 1항에 있어서,
    상기 센스 앰프 트랜지스터 및 상기 센스 앰프 드라이버 트랜지스터의 게이트는 평면적으로 보아 U자형인 것을 특징으로 하는 반도체 기억 장치.
  5. 제 1항에 있어서,
    상기 센스 앰프 트랜지스터 및 상기 센스 앰프 드라이버 트랜지스터는 P채널 트랜지스터 또는 N채널 트랜지스터인 것을 특징으로 하는 반도체 기억 장치.
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