KR20000022623A - 반도체 기억 장치 및 반도체 기억 장치의 데이터 제어 방법 - Google Patents

반도체 기억 장치 및 반도체 기억 장치의 데이터 제어 방법 Download PDF

Info

Publication number
KR20000022623A
KR20000022623A KR1019990015392A KR19990015392A KR20000022623A KR 20000022623 A KR20000022623 A KR 20000022623A KR 1019990015392 A KR1019990015392 A KR 1019990015392A KR 19990015392 A KR19990015392 A KR 19990015392A KR 20000022623 A KR20000022623 A KR 20000022623A
Authority
KR
South Korea
Prior art keywords
cell array
group
data
array group
cell
Prior art date
Application number
KR1019990015392A
Other languages
English (en)
Other versions
KR100326636B1 (ko
Inventor
아이카와다다오
Original Assignee
아끼구사 나오유끼
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아끼구사 나오유끼, 후지쯔 가부시끼가이샤 filed Critical 아끼구사 나오유끼
Publication of KR20000022623A publication Critical patent/KR20000022623A/ko
Application granted granted Critical
Publication of KR100326636B1 publication Critical patent/KR100326636B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

본 발명은 데이터 버퍼에 대하여 무리한 레이아웃을 형성하지 않으면서도 동작을 보장할 수 있는 반도체 기억 장치를 제공하는 것을 과제로 한다. 제1 및 제2 셀 어레이군(A1, A2)은 각각 복수의 셀 어레이(2)와 복수 센스 증폭기 열(3)을 구비하고, 그 각 셀 어레이(2) 및 센스 증폭기 열(3) 위에 복수의 데이타 버스 GDB가 형성되어 있다. 각 셀 어레이 군(A1, A2)에는, 각 데이터 버스 GDB의 일단과 접속된 트랜스퍼 스위치(6)를 데이타 버스 GDB의 간격인 레이아웃 피치로 형성하여 이루어지는 트랜스퍼 스위치열(7)이 형성되어 있다. 각 셀 어레이군에는 제1 및 제2 셀 어레이군(A1, A2)가 공유하는 데이터 버퍼(5)가 트랜스퍼 스위치(6)의 2배의 레이아웃 피치 P로 형성되어 있다.

Description

반도체 기억 장치 및 반도체 기억 장치의 데이터 제어 방법{SEMICONDUCTOR MEMORY AND METHOD OF CONTROLLING DATA THEREFROM}
본 발명은 반도체 기억 장치에 관련된 것으로, 특히 다중비트 출력 DRAM의 셀 어레이의 데이터의 제어에 관한 것이다.
최근, DARM에는 고속화, 저소비 전력과 동시에, 다중비트 전력화가 요구되고 있다. 다중비트 출력을 하는 경우의 셀 어레이 구조로는, 셀 어레이로부터의 데이터를 대량으로 외부에 내보내기 위해, 셀 어레이 위를 데이터 버스가 달리는 구성을 생각할 수 있다. 이 구성으로 한 경우, 셀 어레이로 이루어지는 주변 회로에 데이터를 전송하는 데이터 버퍼의 레이아웃 피치는 1개의 데이터 버스에 접속되어 있는 센스 증폭기의 수에 의해서 결정된다. 따라서, 한정된 레이아웃 피치로 데이터 버퍼의 레이아웃을 행하는 것은 어려워지고 있다. 그 때문에, DARM의 다중비트 출력화를 도모하는 이상, 새로운 데이터 출력 제어를 위한 연구가 요망되고 있다.
종래 DRAM에서는, 계층화 데이터 버스라는 구성이 일반적이었다. 도 4는 그 DRAM의 종래의 셀 어레이 구조를 설명하기 위한 모식도이다. 도 4에 있어서, 컬럼 디코더(1)로부터 연장되는 컬럼 선택선 CL이 셀 어레이(2) 위를 달리는 구성으로 되어 있다. 그리고, 컬럼 선택선 CL에서 선택된 셀 데이터는 센스 증폭기 열(3) 중의 선택된 센스 증폭기(4)로써 증폭된다. 증폭된 데이터는 상기 컬럼 선택선 CL과 평행히 달리는 데이터 버스 GDB에 출력된다. 데이터 버스 GDB에 출력된 데이터는 데이터 버퍼(5)를 통해 데이터 버스 GDB와 직교하는 방향으로 달리는 메인 데이터 버스 MDB에 출력된다.
그런데, 도 4로부터 명백하듯이, 센스 증폭기 열(3)과 대응하여 그 센스 증폭기 피치(레이아웃 피치 P라고도 하고, 이 경우 이웃한 컬럼 선택선 CL의 간격)으로 형성되는 것은 컬럼 디코더(1)뿐이다. 그리고, 컬럼 선택선 CL에 대한 각 컬럼 디코더(1)는 단순한 디코더 회로로서 회로 소자수도 적기 때문에, 레이아웃 피치 P에 충분히 대응하여 그릴 수 있다.
그런데, 고속 다중비트 출력을 하는 DRAM에서는, 컬럼 디코더(1)에 대신하여 데이터 버퍼(5)가 레이아웃 피치 P로 그릴 필요가 있고, 센스 증폭기(4)의 피치에 대응하여 그릴 수 없다고 하는 문제가 생긴다.
도 5는 고속 다중비트 출력을 행하는 DRAM의 셀 어레이 구조를 설명하기 위한모식도이다. 도 5에 있어서, 이러한 종류의 DRAM은 대량의 데이터를 주변에 고속으로 출력해야 하므로, 센스 증폭기 열(3)의 각 센스 증폭기(4)에 대하여 데이터 버스 GDB가 셀 어레이(2)의 위를 달리는 구성으로 되어 있다. 따라서, 센스 증폭기 열(3)과 대응하여 레이아웃 피치 P(이 경우, 이웃하는 데이터 버스 GDB의 간격이 됨)로 형성되는 것은 데이터 버퍼(5)가 된다.
그리고, 하나의 데이터 버스 GDB에 접속하고 있는 센스 증폭기(4)의 수는 1개의 센스 증폭기 열(3)에 대하여 2개 또는 4개(도 5에서는 2개)이다. 따라서, 각 데이터 버퍼(5)의 레이아웃 피치 P는 2 또는 4 센스 증폭기분으로 그릴 필요가 있다.
그런데, 이 데이터 버퍼(5)는 미소 전위를 검출하여 증폭하는 차동 증폭 회로이기 때문에, 대칭성이 문제가 된다. 따라서, 각 데이터 버퍼(5)가 좁은 영역에서 그릴 수 있었다고 해도 대칭성을 확보할 수 없어 정확한 검출을 행할 수 없다. 그래서, 1개의 데이터 버퍼(5)에 접속하는 센스 증폭기(4)의 수를 늘리는 것을 생각할 수 있다. 그러나, 접속하는 센스 증폭기(4)의 수를 늘리는 것은, 데이터 버퍼(5)에 걸리는 부하가 증대하는 것을 의미하고, 따라서 단순히 증가시킬 수 없다.
본 발명은 상기 문제점을 해소하기 위하여 이루어진 것으로서, 고속 다중비트출력을 행하는 반도체 기억 장치로서, 데이터 버퍼에 대하여 무리한 레이아웃을 형성하지 않으면서도, 데이터 버퍼의 동작을 보장할 수 있는 반도체 기억 장치 및 반도체 기억 장치의 데이터 제어 방법을 제공하는 것에 있다.
도 1은 본 실시예의 DRAM의 셀 어레이 구조를 나타내는 모식도.
도 2는 트랜스퍼 스위치의 회로도.
도 3은 데이터 버퍼의 회로도.
도 4는 종래의 DRAM의 셀 어레이 구조를 나타내는 모식도.
도 5는 종래의 다중비트 출력의 DRAM의 셀 어레이 구조를 나타내는 모식도.
<도면의 주요부분에 대한 부호의 설명>
2: 셀 어레이
3: 센스 증폭기 열
4: 센스 증폭기
5: 데이터 버퍼
6: 트랜스퍼 스위치
7: 트랜스퍼 스위치열
8: 데이터 버퍼열
MGB: 메인 데이터 버스
A1, A2: 제1 및 제2 셀 어레이군
GDB: 데이터 버스
GDBX: 데이터 버스선
GDBZ: 데이터 버스선
MGDB: 중간 데이터 버스
GDBX: 중간 데이터 버스선
GDBZ: 중간 데이터 버스선
MDB: 메인 데이터 버스
EN: 스위치 인에이블 신호
청구항 1 기재의 발명에 따르면, 조(組)를 구성하는 각 셀 어레이군에 대하여 공유하는 데이터 버퍼를 설치하고, 그 공유하는 데이터 버퍼는 각 셀 어레이군에 각각 균등하게 분배되어 형성된다. 따라서, 각 데이터 버퍼는 각 셀 어레이군의 각 데이터 버스에 접속된 트랜스퍼 스위치의 레이아웃 피치보다 큰 레이아웃 피치, 즉 동작을 보장할 수 있는 넓은 영역에서 형성할 수 있다.
청구항 2 기재의 발명에 따르면, 각 셀 어레이군의 각 데이터 버퍼는 셀 어레이군이 형성된 트랜스퍼 스위치의 수를 조를 구성하는 셀 어레이군의 수로 나눈수 만큼 설치함으로써, 각 데이터 버퍼는 셀 어레이군 수의 레이아웃 피치로 형성할 수 있다.
따라서, 각 데이터 버퍼는 각 셀 어레이군의 각 데이터 버스에 접속된 트랜스퍼 스위치의 레이아웃 피치보다 큰 레이아웃 피치, 즉 동작을 보장할 수 있는 넓은 영역에서 형성할 수 있다.
청구항 3 기재의 발명에 따르면, 2개의 셀 어레이군의 각 데이터 버퍼는 셀 어레이군이 형성된 트랜스퍼 스위치의 수의 반분의 수만큼 설치됨으로써, 각 데이터 버퍼는 2배의 레이아웃 피치로 형성할 수 있다.
따라서, 각 데이터 버퍼는 각 셀 어레이군의 각 데이터 버스에 접속된 트랜스퍼 스위치의 레이아웃 피치보다 2배의 레이아웃 피치, 즉 동작을 보장할 수 있는 넓은 영역에서 형성할 수 있다.
청구항 4 기재의 발명에 따르면, 차동 증폭 회로로 이루어지는 각 데이터 버퍼는 각 셀 어레이군의 각 데이터 버스에 접속된 트랜스퍼 스위치가 형성되는 레이아웃 피치보다 큰 레이아웃 피치로 형성된다. 따라서, 차동 증폭 회로의 특징인 대칭성이 손상되는 일 없이 형성할 수가 있어, 정밀도가 높은 증폭 작용을 가능하게 한다.
청구항 5 기재의 발명에 따르면, 조를 구성하는 각 셀 어레이군에 대하여 공유하는 데이터 버퍼를 설치함과 함께, 그 각 셀 어레이군의 각 데이터 버스와 상기 공유하는 데이터 버퍼를 전기적으로 접속/비접속하기 위하여 트랜스퍼 스위치를 설치하였다. 그리고, 활성되어 있는 셀 어레이의 셀 어레이군의 각 트랜스퍼 스위치만을 온시키고 다른 셀 어레이군의 각 트랜스퍼 스위치를 오프시켜, 활성된 셀 어레이에 접속된 데이터 버스와 데이터 버퍼를 접속하도록 하였다.
따라서, 공유되는 각 데이터 버퍼는 각 셀 어레이군의 트랜스퍼 스위치의 레이아웃 피치보다 큰 레이아웃 피치, 즉 동작을 보장할 수 있는 넓은 영역에서 형성할 수 있다.
청구항 6 기재의 발명에 따르면, 복수의 셀 어레이군이 공유하는 복수의 데이터 버퍼를 각각 균등하게 배치하고, 상기 셀 어레이군의 상기 데이터 버스와 상기 공유하는 데이터 버퍼를 전기적으로 접속/비접속하기 위해서 트랜스퍼 스위치를 설치하였다. 따라서, 각 데이터 버퍼는 각 셀 어레이군의 각 데이터 버스에 접속된 트랜스퍼 스위치의 레이아웃 피치보다 큰 레이아웃 피치, 즉 동작을 보장할 수 있는 넓은 영역에서 형성할 수 있다.
이하, 본 발명을 고속 다중비트 출력의 DRAM에 구체화한 일 실시예를 도면을 참조하면서 설명한다.
도 1은 반도체 기억 장치로서의 DRAM의 셀 어레이 구조를 나타내는 모식도이다. 도 1에 있어서, 상하 방향으로 복수 설치된 동일한 개수의 셀로 이루어지는 셀 어레이(2)는 그 상하 양측에 다수의 센스 증폭기(4)로 이루어지는 센스 증폭기 열(3)이 설치되어 있다. 또한, 마찬가지로 인접 위치는 동일한 배치 구성으로서, 별도의 셀 어레이(2)가 상하 방향으로 복수개 설치되고, 그 셀 어레이(2)의 상하 양측에 다수의 센스 증폭기(4)로 이루어지는 센스 증폭기 열(3)이 설치되어 있다. 또한, 설명의 편의상 좌측에서, 상하 방향으로 형성된 셀 어레이군을 제1 셀 어레이군(A1)이라 부르고, 우측에서 상하 방향으로 형성된 셀 어레이군을 제2 셀 어레이군(A2) 라고 부른다.
그리고, 본 실시예에서는, 이 좌우의 제1 셀 어레이군(A1)과 제2 셀 어레이군(A2)을 조로 하고, 이 조의 각 셀 어레이(2)에 있어서, 어느 1개의 셀 어레이(2)가 활성되면, 다른 모든 셀 어레이(2)는 비활성이 되도록 구성되어 있다.
제1 및 제2 셀 어레이군(A1, A2)에 있어서, 센스 증폭기 열(3)에 대하여 직교하는 방향으로 데이터 버스 GDB가 달리고 있다. 제1 셀 어레이군(A1)의 데이터 버스 GDB의 수와 제2 셀 어레이군(A2)의 데이터 버스 GDB 의 수는 동일하다.
한편, 도 1에 있어서는, 설명의 편의상 각 데이터 버스 GDB는 1개로 표시되어 있으나, 데이터 버스선 GDBX와 데이터 버스선 GDBZ로 이루어져 각각 상보 신호가 흐르는 버스선 쌍이다. 그리고, 본 실시예에서는, 레이아웃 피치 P는 데이터 버스 GDB 사이의 간격을 말하며, 정확히는 데이터 버스선 GDBX와 데이터 버스선 GDBZ로 이루어지는 데이터 버스 GDB에 있어서, 이웃하는 데이터 버스선 GDBX와 데이터 버스선 GDBX 사이의 거리를 말한다. 또한, 각 데이터 버스 GDB는, 본 실시예에서는, 1개의 센스 증폭기 열(3)에 대하여 2개의 센스 증폭기(4)가 접속되어 있다. 따라서, 1 레이아웃 피치에 센스 증폭기(4)가 2개 설치된다.
각 데이터 버스 GDB의 일단은 각각 대응하는 트랜스퍼 스위치(6)에 접속되어 있다. 각 트랜스퍼 스위치(6)는 제1 및 제2 셀 어레이군(A1, A2)의 일측에 센스 증폭기 열(3)과 평행하게 형성되어, 트랜스퍼 스위치열(7)을 구성하고 있다. 그리고, 본 실시예에서는, 트랜스퍼 스위치열(7)을 구성하는 각 트랜스퍼 스위치(6)는 상기 레이아웃 피치 P로 형성되어 있다.
각 트랜스퍼 스위치(6)는 동일 트랜스퍼 스위치열(7)과 평행하게 달리는 중간 데이터 버스 MGDB와 데이터 버스 GDB를 접속/비접속 상태로 하는 회로이다. 중간 데이터 버스 GDB의 수는, 제1 셀 어레이군(A1)의 데이터 버스 GDB의 수(즉, 제2 셀 어레이군(A2)의 데이터 버스 GDB의 수)와 동일한 수이다.
그리고, 제1 셀 어레이군(A1)의 각 트랜스퍼 스위치(6)는 각각 대칭하는 중간 데이터 버스 MGDB에 접속되어 있다. 상술하면, 제1 셀 어레이군(A1)의 가장 좌측의 트랜스퍼 스위치(6)는 가장 트랜스퍼 스위치열(7)에 가까운 중간 데이터 버스 MGDB와 접속되고, 이하 우측으로 갈수록 트랜스퍼 스위치(6)는 순서대로 트랜스퍼 스위치열(7)로부터 멀어지는 중간 데이터 버스 MGDB와 접속된다.
한편, 제2 셀 어레이군(A2)의 각 트랜스퍼 스위치(6)도, 각각 동일하게 대응하는 중간 데이터 버스 MGDB에 접속되어 있다. 상술하면, 제2 셀 어레이군(A2)의 가장 좌측의 트랜스퍼 스위치(6)는 가장 트랜스퍼 스위치열(7)에 가까운 중간 데이터 버스 MGDB와 접속되고, 이하 우측으로 갈수록 트랜스퍼 스위치(6)는 순서대로 트랜스퍼 스위치열(7)로부터 멀어지는 중간 데이터 버스 MGDB와 접속된다.
따라서, 제1 및 제2 셀 어레이군(A1, A2)의 가장 좌측의 트랜스퍼 스위치(6)는 모두 가장 트랜스퍼 스위치열(7)에 가까운 중간 데이터 버스 MGDB와 접속된다. 마찬가지로, 제1 및 제2 셀 어레이군(A1, A2)의 좌측에서 2번째의 트랜스퍼 스위치(6)는 모두 트랜스퍼 스위치열(7)에 두 번째로 가까운 중간 데이터 버스 CLDB와 접속된다. 요컨대, 제1 및 제2 셀 어레이군(A1, A2)의 각각 대응하는 한쌍의 트랜스퍼 스위치(6)는 각각 공통의 중간 데이터 버스 MGDB에 접속되어 있다.
또한, 도 1에 있어서는, 설명의 편의상, 각 중간 데이터 버스 MGDB는 1개로 나타내고 있으나, 중간 데이터 버스선 GDBX와 중간 데이터 버스선 GDBZ로 이루어져 각각 상보 신호가 흐르는 버스선 쌍이다.
도 2는 그 트랜스퍼 스위치(6)의 회로도를 나타낸다. 도 2에 있어서, 트랜스퍼 스위치(6)는 제1 및 제2 트랜스퍼 게이트 회로(11, 12)를 구비하고 있다. 제1 트랜스퍼 게이트 회로(11)는 그 일단이 상기 데이터 버스 GDB를 구성하는 중간 데이터 버스선 GDBX와 접속되고, 타단이 상기 중간 데이터 버스 MGDB를 구성하는 중간 데이터 버스선 MGDBX와 접속되어 있다. 또한, 제2 트랜스퍼 게이트(12)는 그 일단이 상기 데이터 버스 GDB를 구성하는 데이터 버스선 GDBZ와 접속되고, 타단이 상기 중간 데이터 버스 MGDB를 구성하는 중간 데이터 버스선 MGDBZ와 접속되어 있다.
그리고, 제1 및 제2 트랜스퍼 게이트(11, 12)를 각각 구성하는 N 채널 MOS 트랜지스터(T1, T2)의 게이트에는 스위치 인에이블 신호 EN이 인버터 회로(13, 14)를 통하여 입력된다. 또한, 제1 및 제2 트랜스퍼 게이트 회로(11, 12)를 각각 구성하는 P 채널 MOS 트랜지스터(T3, T4)의 게이트에는, 스위치 인에이블 신호 EN이 인버터 회로(13)를 통해 인력된다.
따라서, 스위치 인에이블 신호 EN이 H 레벨일 때, 제1 및 제2 트랜스퍼 게이트 회로(11, 12)가 모두 온으로 되고, 데이터 버스 GDB와 중간 데이터 버스 MGDB가 접속된다. 반대로, 스위치 인에이블 신호 EN이 L 레벨일 때, 제1 및 제2 트랜스퍼 게이트 회로(11, 12)가 모두 오프로 되고, 데이터 버스 GDB와 중간 데이터 버스 MGDB가 비접속이 된다.
제1 셀 어레이군(A1)의 각 트랜스퍼 스위치(6)에 공급되는 스위치 인에이블 신호 EN은 동일한 신호이다. 또한, 제2 셀 어레이군(A2)의 각 트랜스퍼 스위치(6)에 공급되는 스위치 인에이블 신호 EN은 동일한 신호이다. 그리고, 제1 셀 어레이군(A1) 중 어느 한 셀 어레이(2)가 활성화되어 있으면, 그 활성되어 있는 제1 셀 어레이군(A1)의 각 트랜스퍼 스위치(6)에 대하여 H 레벨의 스위치 인에이블 신호 EN이 공급되어, 비활성의 제2 셀 어레이군(A2)의 각 트랜스퍼 스위치(6)에 대하여 L 레벨의 스위치 인에이블 신호 EN이 공급된다.
따라서, 반대로, 제2 셀 어레이군(A2) 중 어느 한 셀 어레이(2)가 활성되고 있으면, 그 활성되어 있는 제2 셀 어레이군(A2)의 각 트랜스퍼 스위치(6)에 대하여 H 레벨의 스위치 인에이블 신호 EN이 공급되고, 비활성의 제1 셀 어레이군의 각 트랜스퍼 스위치(6)에 대하여 L 레벨의 스위치 인에이블 신호 EN이 공급된다.
상술하면, 활성되어 있는 셀 어레이군의 각 트랜스퍼 스위치(6)가 온으로 하고, 활성되어 있는 셀 어레이군의 데이터 버스 GDB와 서로 공유하고 있는 중간 데이터 버스 MGDB가 접속된다. 이 때, 비활성 셀 어레이군의 데이터 버스 GDB는 서로 공유하고 있는 중간 데이터 버스 MGDB와 비접속이 된다.
또한, 트랜스퍼 스위치(6)에는 3개의 P 채널 MOS 트랜지스터(T5∼T7)로 이루어지는 프리차지 구동 회로(15)가 설치되고, 데이터 버스선 GDBX와와 데이터 버스선 GDBZ 사이에 접속되어 있다. 그리고, 프리차지 구동 회로(15)는 인버터 회로(16, 17)를 통해 입력되는 프리차지 신호 PR에 기초하여 데이터 버스선 GDBX, GDBZ를 프리차지하게 되고 있다.
도 1에 있어서, 중간 데이터 버스 MGDB를 사이에 두고 상기 각 트랜스퍼 스위치(6)와 서로 대향하도록 데이터 버퍼(5)가 설치되어 있다. 그리고, 데이터 버퍼(5)는 트랜스퍼 스위치열(7)과 평행하게 형성되어 데이터 버퍼열(8)을 구성하고 있다.
각 데이터 버퍼(5)는 구동 능력을 필요로 함으로써, 2배의 레이 아웃 피치 P, 즉 트랜스퍼 스위치(6)의 2배의 피치로 형성되어 있다. 따라서, 제1 셀 어레이군(A1)의 각 트랜스퍼 스위치(6)에 대향하고 있는 데이터 버퍼(5)의 수는, 동일 제1 셀 어레이군(A1)의 트랜스퍼 스위치(6)의 수의 반분이 된다. 마찬가지로, 제2 셀 어레이군(A2)의 각 트랜스퍼 스위치(6)에 대향하고 있는 데이터 버퍼(5)의 수도, 동일 제2 셀 어레이군(A2)의 트랜스퍼 스위치(6)의 수의 반이 된다.
요컨대, 제1 및 제2 셀 어레이군(A1, A2)의 데이터 버퍼(5)를 맞춘 수는, 제1 셀 어레이군(A1)의 트랜스퍼 스위치(6)의 수(즉, 제2 셀 어레이군(A2)의 트랜스퍼 스위치(6)의 수)와 동일한 수가 된다.
그리고, 제1 셀 어레이군(A1)의 각 데이터 버퍼(5)는 각각 대응하는 중간 데이터 버스 MGDB로서 트랜스퍼 스위치열(7)에 가까운 측의 반분의 중간 데이터 버스 MGDB에 접속되어 있다. 상술하면, 제1 셀 어레이군(A1)의 가장 좌측의 데이터 버퍼(5)는 가장 트랜스퍼 스위치열(7)에 가까운 중간 데이터 버스 MGDB와 접속되고, 이하 우측에 갈수록 데이터 버퍼(5)는 순서대로 트랜스퍼 스위치열(7)로부터 멀어지는 중간 데이터 버스 MGDB와 접속된다.
한편, 제2 셀 어레이군(A2)의 각데이터 버퍼(5)도, 각각 동일하게 대응하는 중간 데이터 버스 MGDB로서 트랜스퍼 스위치열(7)에 먼 측의 반분의 중간 데이터 버스 MGDB에 접속되어 있다. 상술하면, 도 1에 있어서, 제2 셀 어레이군(A2)의 가장 우측의 데이터 버퍼(5)는 가장 트랜스퍼 스위치열(7)에 먼 중간 데이터 버스 MGDB와 접속되고, 이하 좌측에 갈수록 데이터 버퍼(5)는 순서대로 트랜스퍼 스위치열(7)에 근접하는 중간 데이터 버스 MGDB와 접속된다.
상술하면, 제1 셀 어레이군(A1)의 가장 좌측의 데이터 버퍼(5)는 제1 및 제2 셀 어레이군(A1, A2)의 가장 좌측에 있는 트랜스퍼 스위치(6)가 공유하는 중간 데이터 버스 MGDB에 접속되어 있다. 또한, 제1 셀 어레이군(A1)의 좌측으로부터 2번째의 데이터 버퍼(5)는 제1 및 제2 셀 어레이군(A1, A2)의 좌측에서 2번째에 있는 트랜스퍼 스위치(6)가 공유하는 중간 데이터 버스 MGDB에 접속되어 있다. 이하, 마찬가지로, 각 데이터 버퍼(5)는 각각 대응하는 제1 및 제2 셀 어레이군의 트랜스퍼 스위치(6)가 공유하는 중간 데이터 버스 MGDB에 접속되어 있다.
제1 및 제2 셀 어레이군(A1, A2)의 각 데이터 버퍼열(5)는 데이터 버퍼열(8)과 평행하게 달리는 메인 데이터 버스 MDB에 상기 중간 데이터 버스 MGDB로부터 입력된 데이터를 증폭하여 출력하는 회로이다.
메인 데이터 버스 MDB의 수는, 제1 셀 어레이군(A1)의 데이터 버스 GDB의 수(즉, 제2 셀 어레이군(A2)의 데이터 버스 GDB의 수)와 동일한 수이다. 그리고, 제1 및 제2 셀 어레이군(A1, A2)의 각 데이터 버퍼(5)는 각각 대응하는 메인 데이터 버스 MDB에 접속되어 있다. 또한, 본 실시예에서는, 각 메인 데이터 버스 MDB는 상기 중간 데이터 버스 MGDB나 데이터 버스 GDB와 같이 상보 신호선 쌍을 구성하고 있지 않고, 각각 1개의 선으로 구성되어 있다.
도 3은 데이터 버퍼(5)의 회로도를 나타낸다. 도 3에 있어서, 데이터 버퍼(5)는 차동 증폭 회로로서, 증폭부를 구성하는 한쌍의 N 채널 MOS 트랜지스터(이하, 제1 및 제2 NMOS 트랜지스터라고 함)(T11, T12)를 구비하고 있다. 제1 및 제2 NMOS 트랜지스터(T11, T12)는 게이트가 각각 소스가 중간 데이터 버스선 MGDBX, MGDMZ에 접속되어 있다. 또한, 제1 및 제2 NMOS 트랜지스터(T11, T12)는 서로 소스가 접속되어 있어 공통의 전류 제어용 N 채널 MOS 트랜지스터(T10)을 통해 접지되어 있다.
제1 NMOS 트랜지스터(T11)의 드레인은 제1 CMOS 인버터 회로(21)의 N 채널 MOS 트랜지스터(T13)의 소스와 접속되어 있다. 제1 CMOS 인버터 회로(21)의 P 채널 MOS 트랜지스터(T14)의 소스는 플러스 전원 전압선에 접속되어 있다.
한편, 제2 NMOS 트랜지스터(T12)의 드레인은 제2 CMOS 인버터 회로(22)의 N 채널 MOS 트랜지스터(T15)의 소스와 접속되어 있다. 제2 CMOS 인버터 회로(22)의 P 채널 MOS 트랜지스터(T16)의 소스는 플러스 전원 전압선에 접속되어 있다.
제1 CMOS 인버터 회로(21)와 제2 CMOS 인버터 회로(22)는 각각 출력 단자가 상대측 입력 단자에 접속되어 래치 회로를 구성하고 있다. 제1 CMOS 인버터 회로(21)의 출력 단자는 인버터 회로(23, 24)를 통해 P 채널 MOS 트랜지스터(T17)의 게이트에 접속되어 있다. 또한, 제2 CMOS 인버터 회로(22)의 출력 단자는 인버터 회로(25)를 통해 N 채널 MOS 트랜지스터(T18)에 접속되어 있다.
P 채널 MOS 트랜지스터(T17)와 N 채널 MOS 트랜지스터(T18)는 출력부를 구성하고, 양 MOS 트랜지스터(T17, T18)의 드레인은 서로 접속되어 출력 단자가 되어 메인 데이터 버스 MDB에 접속되어 있다. 그리고, P 채널 MOS 트랜지스터(T17)의 소스는 플러스 전원 전압선에 접속되고, N 채널 MOS 트랜지스터(T18)의 소스는 접지되어 있다.
따라서, 제1 CMOS 인버터 회로(21)의 출력 단자가 H 레벨, 제2 CMOS 인버터회로(22)의 출력 단자가 L 레벨일 때, P 채널 MOS 트랜지스터(T17)가 오프로 되고 N 채널 MOS 트랜지스터(T18)가 온으로 됨으로써, 메인 데이터 버스 MDB에는 L 레벨의 데이터가 출력된다.
반대로, 제1 CMOS 인버터 회로(21)의 출력 단자가 L 레벨, 제2 CMOS 인버터회로(22)의 출력 단자가 H 레벨일 때, P 채널 MOS 트랜지스터(T17)가 오프로 되고 N 채널 MOS 트랜지스터(T18)가 오프로 됨으로써, 메인 데이터 버스 MDB에는 H 레벨의 데이터가 출력된다.
또한, 제1 NMOS 트랜지스터(T11)의 드레인은 구동부를 구성하는 P 채널 MOS 트랜지스터(T19, T20)를 통해 플러스 전원 전압선에 접속되고, 제2 NMOS 트랜지스터(T12)의 드레인은 구동부를 구성하는 P 채널 MOS 트랜지스터(T21, T22)를 통해 플러스 전원 전압선에 접속되어 있다. 더구나, 이 P 채널 MOS 트랜지스터(T19, T 20) 사이에 제1 CMOS 인버터 회로(21)의 출력 단자가 접속되고, 한쪽의 P 채널 MOS 트랜지스터(T21, T22) 사이에는 제2 CMOS 인버터 회로(21)의 출력 단자가 접속되어 있다.
이 각 P 채널 MOS 트랜지스터(T19∼T22) 및 상기 전류 제어용 N 채널 MOS 트랜지스터(T10)의 게이트에는, 버퍼 인에이블 신호 BEN이 입력된다. 따라서, 버퍼인에이블 신호 BEN이 L 레벨일 때, P 채널 MOS 트랜지스터(T19∼T22)가 온으로 되고 전류 제어용 N 채널 MOS 트랜지스터(T10)이 오프로 됨으로써, 데이터 버퍼(5)는 구동하지 않는다. 요컨대, 전류 제어용 N 채널 MOS 트랜지스터(T10)가 오프로 되기 때문에, 증폭부는 동작되지 않는다. 한편, P 채널 MOS 트랜지스터(T19∼T22)가 온으로 되기 때문에, 제1 및 제2 CMOS 인버터 회로(21, 22)의 출력 단자는 모두 H 레벨이 된다. 그 결과, 출력부를 구성하는 MOS 트랜지스터(T17, T18)은 모두 오프 상태가 되고, 동일 출력부는 하이 임피던스 상태가 된다.
한편, 버퍼 인에이블 신호 BEN이 H 레벨일 때, P 채널 MOS 트랜지스터(T19∼T22)가 오프로 되고 전류 제어용 N 채널 MOS 트랜지스터(T10)가 온으로 됨으로써, 데이터 버퍼(5)는 구동한다. 예컨대, 중간 데이터 버스선 MGDBX에 L 레벨의 데이터가, 중간 데이터 버스선 MGDBZ에 H 레벨의 데이터가 출력되었을 때, 제2 CMOS 인버터 회로(22)의 출력 단자의 전위는 내려가 L 레벨이 되고, 제1 CMOS 인버터 회로(21)는 H 레벨을 유지한다. 그 결과, P 채널 MOS 트랜지스터(T17)가 오프로 되고, N 채널 MOS 트랜지스터(T18)가 온으로 됨으로써, 동일 출력부는 메인 데이터 버스 MDB에 L 레벨의 데이터를 출력한다. 덧붙여서 말하면, 중간 데이터 버스선 MGDBX에 H 레벨의 데이터가, 중간 데이터 버스선 MGDBZ에 L 레벨의 데이터가 출력될 때에는, 출력부는 메인 데이터 버스 MDB에 H 레벨의 데이터를 출력한다.
다음에 상기한 바와 같이 구성한 고속 다중비트 출력의 DRAM의 특징을 이하에에 말한다.
(1) 본 실시예에서는, 제1 및 제2 셀 어레이군(A1, A2)에 형성한 데이터 버스 GDB에 대응하여 1 레이아웃 피치로 트랜스퍼 스위치(6)를 형성하였다. 그 제1 및 제2 셀 어레이군(A1, A2)의 데이터 버퍼(5)의 수를 각각 제1 및 제2 셀 어레이군 (A1, A2)에 형성한 데이터 버스 GDB의 수의 반분의 수로 하고, 제1 및 제2 셀 어레이군(A1, A2)에 형성하는 데이터 버퍼(5)를 각각 2배의 레이아웃 피치 P로 형성하였다.
제1 및 제2 셀 어레이군(A1, A2)에 형성하는 데이터 버퍼(5)는 각각 대응하는 제1 및 제2 셀 어레이군(A1, A2)에 형성한 트랜스퍼 스위치(6)에 대하여 중간 데이터 버스 MGDB를 통하여 접속하였다.
가령, 예컨대 제1 셀 어레이군(A1)이 활성되어 있는 경우에는, 제1 셀 어레이군(A1)의 트랜스퍼 스위치(6)가 온으로 되고, 제2 셀 어레이군(A2)의 트랜스퍼 스위치(6)가 오프로 된다. 따라서, 제1 셀 어레이군(A1)의 각 데이터 버스 GDB는 제1 셀 어레이군(A1)의 트랜스퍼 스위치(6), 중간 데이터 버스 MGDB 및 제1 및 제2 셀 어레이군(A1, A2)에 형성한 데이터 버퍼(5)를 통해 대응하는 메인 데이터 버스 MDB와 접속된다.
반대로, 제2 셀 어레이군(A2)이 활성되어 있는 경우에는, 제2 셀 어레이군 (A2)의 트랜스퍼 스위치(6)가 온으로 되고, 제1 셀 어레이군(A1)의 트랜스퍼 스위치(6)가 오프로 된다. 따라서, 제2 셀 어레이군(A2)의 각 데이터 버스 GDB는 제2 셀 어레이군(A2)의 트랜스퍼 스위치(6), 중간 데이터 버스 MGDB 및 제1 및 제2 셀 어레이군(A1, A2)에 형성한 데이터 버퍼(5)를 통해 대응하는 메인 데이터 버스 MDB와 접속된다.
이와 같이, 본 실시예에 따르면, 제1 및 제2 셀 어레이군(A1, A2)의 어느쪽셀 어레이(2)가 활성되더라도, 제1 및 제2 셀 어레이군(A1, A2)에 형성한 데이터 버퍼(5)를 통해 메인 데이터 버스 MDB로부터 데이터를 출력할 수 있다.
(2) 본 실시예에서는, 상기한 바와 같이, 제1 및 제2 셀 어레이군(A1, A2)에 대하여 공유하는 데이터 버퍼(5)를 설치하고, 그 데이터 버퍼(5)를 2배의 레이아웃 피치로 형성할 수 있도록 하였다. 따라서, 도 3에 도시하는 바와 같이, 소자수가 많은 데이터 버퍼(5)를 2배의 레이아웃 피치 P 라고 하는 넓은 영역에서 확실하게 그러면서도 대칭성을 확보하여 형성할 수 있다.
(3) 본 실시예에서는, 데이터 버퍼(5)를 대칭성을 확보하여 형성할 수 있기 때문에, 정밀도가 높은 차동 증폭 작용이 가능하다.
(4) 또한, 데이터 버퍼(5)가 2배의 레이아웃 피치 P로 형성될 수 있다는 것은, 보다 고밀도화되어 레이아웃 피치가 작아지더라도, 데이터 버퍼(5)는 2배의 레이아웃 피치분이 확보되는 것을 의미한다. 따라서, DRAM의 기억 용량이 증대하여 고밀도가 되어도 데이터 버퍼(5)는 무리없이 확실하게 형성할 수 있다.
한편, 실시예는, 상기 실시 형태에 한정되는 것이 아니라, 이하의 태양으로 실시하여도 좋다.
(1) 본 실시예에서는, 제1 및 제2 셀 어레이군(A1, A2)에 대하여 공유하는 데이터 버퍼(5)를 설치하고, 그 데이터 버퍼(5)를 2 레이아웃 피치로 형성할 수 있 도록 하였지만, 이것에 한정되는 것이 아니라, 3개의 셀 어레이군에 대하여, 추가로 그 이상의 수의 셀 어레이군에 대하여 공유하는 데이터 버퍼(5)를 설치하여 실시하여도 좋다. 이 경우, n 개의 셀 어레이군에 대하여 공유하는 데이터 버퍼(5)는 n 배의 레이아웃 피치 P로 형성된다.
(2) 트랜스퍼 스위치(6)는 각각 도 2에 나타내는 회로에 한정되는 것이 아니라 적절하게 변경하여 실시하여도 좋다.
(3) 데이터 버퍼(5)는 각각 도 3에 나타내는 회로에 한정되는 것이 아니라 적절하게 변경하여 실시하여도 좋다.
(4) 상기 실시 형태에서는, 반도체 기억 장치로서 DRAM에 구체화하였으나, R OM, 스태틱 RAM 등 기타 반도체 기억 장치에 응용하여도 좋다.
청구항 1 내지 청구항 6 기재의 발명에 따르면, 각 데이터 버퍼를 각 셀 어레이군의 각 데이터 버스에 접속된 트랜스퍼 스위치의 레이아웃 피치보다 큰 레이아웃 피치, 즉 동작을 보장할 수 있는 넓은 영역에서 형성할 수 있다고 하는 우수한 효과를 갖는다.

Claims (6)

  1. 복수의 셀 어레이와 복수의 센스 증폭기 열로 이루어지고 그 각 셀 어레이 및 센스 증폭기 열 위에 복수의 데이터 버스가 형성된 셀 어레이군을 복수개 설치하며, 그 각 셀 어레이군을 복수개의 조(組)로 하고, 그 조 중에서 1개의 셀 어레이군 중 1개의 셀 어레이가 활성이 되면, 그 셀 어레이군의 다른 셀 어레이 및 그 조의 다른 셀 어레이군의 모든 셀 어레이가 비활성이 되도록 한 반도체 기억 장치에 있어서,
    상기 조의 각 셀 어레이군에는, 그 각 셀 어레이군이 공유하는 데이터 버퍼를 각각 균등하게 분배하여 형성하고,
    상기 조의 각 셀 어레이군에는, 그 각 셀 어레이군의 각 데이터 버스와 상기공유하는 데이터 버퍼를 전기적으로 접속/비접속하기 위한 트랜스퍼 스위치를 형성한 것을 특징으로 하는 반도체 기억 장치.
  2. 복수의 셀 어레이와 복수의 센스 증폭기 열로 이루어지고 그 각 셀 어레이 및 센스 증폭기 열 위에 복수의 데이터 버스가 형성된 셀 어레이군을 복수 설치함과 함께, 그 각 셀 어레이군을 복수개의 조로 하고, 그 조 중에서 1개의 셀 어레이군 중 1개의 셀 어레이가 활성되면, 그 셀 어레이군의 다른 셀 어레이 및 그 조의 다른 셀 어레이군의 모든 셀 어레이가 비활성이 되도록 한 반도체 기억 장치에 있어서,
    상기 조의 각 셀 어레이군에는, 각 데이터 버스의 일단과 접속된 트랜스퍼 스위치를 데이터 버스의 간격인 레이아웃 피치로 형성하여 이루어지는 트랜스퍼 스위치열을 형성하며,
    상기 조의 각 셀 어레이군에는, 해당 셀 어레이군이 형성된 트랜스퍼 스위치의 수를, 조를 구성하는 셀 어레이군의 수로 나눈 수의 데이터 버퍼를 상기 레이아웃 피치에 상기 셀 어레이군의 수만큼 승산한 피치로 각각 형성하여 이루어지는 데이터 버퍼열을 형성한 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서, 상기 조를 구성하는 셀 어레이군의 수는 2개이고, 데이터 버퍼는 2 레이아웃 피치로 형성된 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 데이터 버퍼는 차동 증폭 회로인 것을 특징으로 하는 반도체 기억 장치.
  5. 복수의 셀 어레이와 복수의 센스 증폭기 열로 이루어지고 그 각 셀 어레이 및 센스 증폭기 열 위에 복수의 데이터 버스가 형성된 셀 어레이군을 복수개 설치하며, 그 각 셀 어레이군을 복수개의 조로 하고, 그 조 중에서 1개의 셀 어레이군 중 1개의 셀 어레이가 활성이 되면, 그 셀 어레이군의 다른 셀 어레이 및 그 조의 다른 셀 어레이군의 모든 셀 어레이가 비활성이 되도록 한 반도체 기억 장치의 데이터 제어 방법에 있어서,
    상기 조를 구성하는 각 셀 어레이군이 공유하는 데이터 버퍼를 설치하며, 그 각 셀 어레이군의 각 데이터 버스와 상기 공유하는 데이터 버퍼를 전기적으로 접속/비접속하기 위한 트랜스퍼 스위치를 설치하고,
    활성으로 된 셀 어레이의 셀 어레이군의 각 트랜스퍼 스위치만을 온으로 하고 다른 셀 어레이군의 각 트랜스퍼 스위치를 오프시켜, 활성된 셀 어레이에 접속된 데이터 버스와 데이터 버퍼를 접속하도록 한 것을 특징으로 하는 반도체 기억 장치의 데이터 제어 방법.
  6. 복수의 셀 어레이와 복수의 센스 증폭기 열과, 이 셀 어레이 및 센스 증폭기 열을 통과하는 복수의 데이터 버스를 갖는 복수의 셀 어레이군을 갖고, 1개의 셀 어레이군 중 1개의 셀 어레이가 활성으로 되면, 다른 셀 어레이군이 비활성이 되도록 한 반도체 기억 장치에 있어서,
    상기 복수의 셀 어레이군이 공유하는 복수의 데이터 버퍼를 각각 균등하게 배치하고,
    상기 셀 어레이군의 상기 데이터 버스와 상기 공유하는 데이터 버퍼를 전기적으로 접속/비접속하기 위하여 트랜스퍼 스위치를 구비하는 것을 특징으로 하는 반도체 기억 장치.
KR1019990015392A 1998-09-22 1999-04-29 반도체 기억 장치 및 반도체 기억 장치의 데이터 제어 방법 KR100326636B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP10268321A JP2000100169A (ja) 1998-09-22 1998-09-22 半導体記憶装置及び半導体記憶装置のデータ制御方法
JP98-268321 1998-09-22

Publications (2)

Publication Number Publication Date
KR20000022623A true KR20000022623A (ko) 2000-04-25
KR100326636B1 KR100326636B1 (ko) 2002-03-02

Family

ID=17456922

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990015392A KR100326636B1 (ko) 1998-09-22 1999-04-29 반도체 기억 장치 및 반도체 기억 장치의 데이터 제어 방법

Country Status (4)

Country Link
US (1) US6166964A (ko)
JP (1) JP2000100169A (ko)
KR (1) KR100326636B1 (ko)
TW (1) TW428174B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100104044A (ko) 2009-03-16 2010-09-29 삼성전자주식회사 정보저장장치 및 그의 동작방법
JP2012204643A (ja) * 2011-03-25 2012-10-22 Elpida Memory Inc 半導体装置
US8908364B2 (en) 2011-11-18 2014-12-09 Wistron Corporation Portable computer
US20130173864A1 (en) * 2012-01-04 2013-07-04 Elpida Memory, Inc. Semiconductor device including row cache register

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3723599B2 (ja) * 1995-04-07 2005-12-07 株式会社ルネサステクノロジ 半導体記憶装置
TW348266B (en) * 1996-03-11 1998-12-21 Toshiba Co Ltd Semiconductor memory device
JPH10270634A (ja) * 1997-03-24 1998-10-09 Mitsubishi Electric Corp メモリモジュール

Also Published As

Publication number Publication date
KR100326636B1 (ko) 2002-03-02
TW428174B (en) 2001-04-01
JP2000100169A (ja) 2000-04-07
US6166964A (en) 2000-12-26

Similar Documents

Publication Publication Date Title
US6985394B2 (en) Integrated circuit devices including input/output line pairs and precharge circuits and related memory devices
US5684743A (en) Multiport memory cell circuit having read buffer for reducing read access time
US7929329B2 (en) Memory bank signal coupling buffer and method
KR100892914B1 (ko) 반도체 기억 장치
JPH09162305A (ja) 半導体記憶装置
US7158428B2 (en) Semiconductor memory device having hierarchical bit line structure
US7986547B2 (en) Semiconductor memory device
JP2865078B2 (ja) 半導体記憶装置
KR100424510B1 (ko) 반도체기억장치및센스회로방식
KR100326636B1 (ko) 반도체 기억 장치 및 반도체 기억 장치의 데이터 제어 방법
KR100525526B1 (ko) 반도체 기억 장치
JPH10289584A (ja) 半導体記憶装置
JP2013012519A (ja) 半導体装置
US7782647B2 (en) Semiconductor memory device
KR100301542B1 (ko) 단일칩 메모리 시스템
US7251149B2 (en) Semiconductor memory device provided with a write column selection switch and a read column selection switch separately
KR100367159B1 (ko) 반도체 메모리소자
KR20010100714A (ko) 반도체 메모리
US6396756B1 (en) Integrated circuit memory devices including transmission parts that are adjacent input/output selection parts
US20040257899A1 (en) Integrated circuit memory devices having zig-zag arrangements of column select IO blocks to increase input/output line routing efficiency
KR0158113B1 (ko) 비트라인 프리차아지회로와 등화회로 및 그 배치방법
KR100937938B1 (ko) 반도체 메모리 장치
KR100452902B1 (ko) 기억 장치
KR910008944Y1 (ko) 스태틱형 반도체기억장치
KR20020068772A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060210

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee