JP2021190640A - パワーモジュール - Google Patents

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Takashi Tsubakidani
公輔 山口
Kosuke Yamaguchi
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Abstract

【課題】複数の素子を積層することによる利点を利用しつつ、制御素子へシャント電圧が及ぼす悪影響を、複雑な構成を用いることなく低減することができるパワーモジュールを提供する。【解決手段】第２の半導体スイッチング素子１４１ｂは、第１の半導体スイッチング素子１４１ａに直列に接続されており、厚み方向において第１の半導体スイッチング素子１４１ａに少なくとも部分的に積層されている。第１の制御素子１０２は、第１の半導体スイッチング素子１４１ａおよび第２の半導体スイッチング素子１４１ｂを制御し、シャント電圧を参照して過電流保護動作を行う。第１の制御素子１０２は面内方向において第１の半導体スイッチング素子１４１ａおよび第２の半導体スイッチング素子１４１ｂから外れて配置されている。【選択図】図２

Description

本開示は、パワーモジュールに関し、特に、第１の半導体スイッチング素子および第２の半導体スイッチング素子を制御する第１の制御素子を有するパワーモジュールに関するものである。
特開２００５−２７７０１４号公報（特許文献１）は、負荷を作動させるための半導体装置を開示している。この半導体装置は、第１の支持板と、第１の支持板上の第１の半導体スイッチング素子と、第１の半導体スイッチング素子上の第２の支持板と、第２の支持板上の第２の半導体スイッチング素子と、第２の半導体スイッチング素子上の第３の支持板と、第３の支持板上の制御素子とを有している。第１の半導体スイッチング素子および第２の半導体スイッチング素子は互いに直列に接続されている。動作の際は、第１の支持板が直流電源の正側端子に接続され、第３の支持板が直流電源のグランド端子に接続される。第３の支持板は制御素子のグランド電極とすることができる。制御素子は、第１の半導体スイッチング素子および第２の半導体スイッチング素子に制御信号を付与して、第１の半導体スイッチング素子と第２の半導体スイッチング素子とを交互にスイッチング動作させる。
上記のように複数の素子を厚み方向に積層することによって様々な利点が得られる。例えば、半導体装置の平面サイズを低減することができる。また、素子間の配線構造を簡素化することができる。
特開２０２０−０１４３１５号公報（特許文献２）は、パワー半導体素子を開示している。このパワー半導体素子は、ハイサイドスイッチング素子と、ハイサイドスイッチング素子に直列に接続されたローサイド素子と、ハイサイドスイッチング素子のオンオフ駆動を制御するハイサイド制御回路と、ローサイドスイッチング素子のオンオフ駆動を制御するローサイド制御回路と、電流検出回路とを有している。ローサイドスイッチング素子に流れる電流は、ローサイド素子と基準電位を有するラインとの間に接続されたシャント抵抗によってシャント電圧に変換される。電流検出回路は、予め設定されている閾値をシャント電圧が超える場合に、過電流が発生していることを検出し、ドライバ回路に過電流検出信号を送信する。ドライバ回路は、過電流検出信号を受信すると、ローサイドスイッチング素子をオフする。これにより過電流保護動作を行うことができる。
特開２００５−２７７０１４号公報 特開２０２０−０１４３１５号公報
上記特開２００５−２７７０１４号公報の技術においては、ローサイドスイッチング素子としての第２の半導体スイッチング素子の基準電位側（ハイサイドスイッチング素子としての第１の半導体スイッチング素子に接続される側とは反対側）の電位は、第３の支持板の電位に等しい。一方、制御素子の基準電位も第３の支持板の電位に等しい。よってローサイドスイッチング素子の基準電位側の電位は、制御素子の基準電位に等しい。よって仮に、ローサイドスイッチング素子の基準電位側と基準電位との間にシャント抵抗が取り付けられたとすると、シャント電圧の変動に対応して制御素子の基準電位も変動してしまう。この電位変動に起因して制御素子の配線に過大な電流が流れることにより、熱破壊が生じることがある。この電流の発生は、制御素子を駆動する電源としてフローティング電源を使用することにより避けられる。しかしながらフローティング電源の利用は半導体装置の回路を複雑化してしまう。このような複雑化といった問題を避けるため、シャント抵抗が用いられる場合は、通常、ローサイドスイッチング素子の基準電位側と制御素子の基準電位部分とが短絡されていない構成が用いられる。
本発明者の検討によれば、上記のような構成が用いられたときであっても、複数の素子のすべてが積層されている場合には、シャント電圧の変動が、素子間の容量結合を介して制御素子の基準電位の変動につながってしまう。この電位変動の大きさは、上述した熱破壊のような問題を十分に避けることができる程度に抑えられる必要がある。このことは、半導体装置が発生可能な電流の大きさの制限につながる。本開示は、以上のような課題を解決するためになされたものであり、その目的は、複数の素子を積層することによる利点を利用しつつ、制御素子へシャント電圧が及ぼす悪影響を、複雑な構成を用いることなく低減することができるパワーモジュールを提供することである。
本開示に係るパワーモジュールは、厚み方向と、厚み方向に垂直な面内方向とを有している。パワーモジュールは、第１の半導体スイッチング素子と、第２の半導体スイッチング素子と、第１の制御素子と、を有している。第２の半導体スイッチング素子は、第１の半導体スイッチング素子に直列に接続されており、厚み方向において第１の半導体スイッチング素子に少なくとも部分的に積層されている。第１の制御素子は、第１の半導体スイッチング素子および第２の半導体スイッチング素子を制御し、シャント電圧を参照して過電流保護動作を行う。第１の制御素子は面内方向において第１の半導体スイッチング素子および第２の半導体スイッチング素子から外れて配置されている。
本開示によれば、第２の半導体スイッチング素子は第１の半導体スイッチング素子に少なくとも部分的に積層されている。これにより、複数の素子を積層することによる利点を利用することができる。一方で、第１の制御素子は面内方向において第１の半導体スイッチング素子および第２の半導体スイッチング素子から外れて配置されている。言い換えれば、第１の制御素子は第１の半導体スイッチング素子および第２の半導体スイッチング素子に積層されていない。第１の半導体スイッチング素子および第２の半導体スイッチング素子が有する電位はシャント電圧に対応して変動するところ、上記配置によれば、当該変動が容量結合を介して第１の制御素子の基準電位の変動につながることが抑制される。よって、制御素子へシャント電圧が及ぼす悪影響を、複雑な構成を用いることなく低減することができる。以上から、複数の素子を積層することによる利点を利用しつつ、制御素子へシャント電圧が及ぼす悪影響を、複雑な構成を用いることなく低減することができる。
実施の形態１に係るパワーモジュールを有するシステムの構成を概略的に示す図である。 図１の、パワーモジュールおよびシャント抵抗の構成を概略的に示す平面図である。 図２の矢印ＩＩＩの視点での概略的な側面図である。 比較例のパワーモジュールを有するシステムの構成を概略的に示す図である。 実施の形態２に係るパワーモジュールおよびシャント抵抗の構成を概略的に示す平面図である。 実施の形態３に係るパワーモジュールの構成を概略的に示す平面図である。
以下、図面に基づいて実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
＜実施の形態１＞
図１は、本実施の形態１に係る、負荷９００およびそれを駆動する負荷駆動装置６０１を有するシステム７０１の構成を概略的に示す図である。図２は、負荷駆動装置６０１の構成を概略的に示す平面図であり、図３は、矢印ＩＩＩ（図２）の視点での概略的な側面図である。負荷駆動装置６０１は、パワーモジュール５０１と、シャント抵抗３とを有している。なお、図２および図３において、ＸＹＺ直交座標系が示されており、当該座標系のＺ方向はパワーモジュール５０１の厚み方向に対応しており、当該座標系のＸＹ方向はパワーモジュール５０１の、厚み方向に垂直な面内方向に対応している。
パワーモジュール５０１は、ハイサイドスイッチング素子１４１ａ（第１の半導体スイッチング素子）と、ローサイドスイッチング素子１４１ｂ（第２の半導体スイッチング素子）と、制御素子１０２（第１の制御素子）とを有している。またパワーモジュール５０１は、ケース９と、金属プレート１２１（第１の金属プレート）と、金属プレート１２２（第２の金属プレート）と、金属プレート１２３（第３の金属プレート）と、金属プレート１２４（第４の金属プレート）とを有している。
ローサイドスイッチング素子１４１ｂは、ハイサイドスイッチング素子１４１ａに直列に接続されている。ハイサイドスイッチング素子１４１ａおよびローサイドスイッチング素子１４１ｂの各々は、例えばＭＩＳＦＥＴ（金属・絶縁体・半導体・電界効果トランジスタ：Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）またはＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などのスイッチング素子である。当該スイッチング素子には、図１に示されているように、還流ダイオードが、内蔵または外付によって負荷されていてよい。ハイサイドスイッチング素子１４１ａおよびローサイドスイッチング素子１４１ｂのそれぞれは、制御素子１０２からの制御信号を受け付けるために、ゲートパッド１５１ａおよびゲートパッド１５１ｂを有している。
制御素子１０２は、ハイサイドスイッチング素子１４１ａおよびローサイドスイッチング素子１４１ｂを制御する。具体的には、制御素子１０２は、外部信号に応じてゲートパッド１５１ａおよびゲートパッド１５１ｂへ制御信号を送る。また制御素子１０２は、シャント電圧を参照して、必要に応じて過電流保護動作を行う。なお、制御素子１０２は、図２および図３に示されているように１つの部品として構成されていてよく、あるいは変形例として、ハイサイドスイッチング素子１４１ａを制御する部品と、ローサイドスイッチング素子１４１ｂを制御する部品とによって構成されていてよい。
またパワーモジュール５０１は、Ｐ端子１０６（高電圧入力端子）と、出力端子１０７と、Ｎ端子１０８（基準電位側端子）と、Ｖｃｃ端子１０９（電源端子）と、Ｖｉｎ−ａ端子１１０（第１の外部信号入力端子）と、Ｖｉｎ−ｂ端子１１１（第２の外部信号入力端子）と、ＧＮＤ端子１１２（基準電位端子）と、Ｃｉｎ端子１１３（シャント電圧入力端子）とを有している。これら端子は、パワーモジュール５０１が有するケース９の内部から外部へと露出しており、典型的には、図２に示すように突出している。
本実施の形態においては、ケース９の外部にシャント抵抗３が配置されている。変形例として、シャント抵抗３はケース９の内部に配置されてもよく、それにより、シャント抵抗３を有する負荷駆動装置６０１が、ひとつのパワーモジュールとして構成される。
出力端子１０７には負荷９００が接続され、これにより出力端子１０７から、負荷９００を駆動する電流が供給される。ＧＮＤ端子１１２には基準電位（グランド電位）が印加される。Ｎ端子１０８およびＣｉｎ端子１１３の各々には、シャント抵抗３を介して基準電位が印加される。Ｐ端子１０６には、基準電位に対する正電圧（直流電圧）が印加される。Ｖｃｃ端子１０９（電源端子）には、基準電位に対する電源電圧を発生する電源４が接続され、この電源電圧を用いて制御素子１０２が動作される。Ｖｉｎ−ａ端子１１０およびＶｉｎ−ｂ端子１１１のそれぞれは、ハイサイドスイッチング素子１４１ａおよびローサイドスイッチング素子１４１ｂのための制御信号を受け付ける。
出力端子１０７は、図２および図３に示すように、金属プレート１２４と共に１つの金属部材として構成されていてよい。ＧＮＤ端子１１２は、図２に示すように金属プレート１２２にボンディングワイヤ８（配線部材）によって短絡されていてよく、あるいは変形例として金属プレート１２２と共に１つの金属部材として構成されていてよい。Ｎ端子１０８は、図２に示すように、金属プレート１２３と共に１つの金属部材として構成されていてよい。Ｐ端子１０６は、図２に示すように、金属プレート１２１と共に１つの金属部材として構成されていてよい。Ｃｉｎ端子１１３、Ｖｃｃ端子１０９、Ｖｉｎ−ａ端子１１０およびＶｉｎ−ｂ端子１１１は、図２に示すように、制御素子１０２にボンディングワイヤ８によって接続されていてよい。
金属プレート１２１には導電性接合層１４を介してハイサイドスイッチング素子１４１ａが搭載されている。ハイサイドスイッチング素子１４１ａ上には導電性接合層１４を介して金属プレート１２４が接合されている。金属プレート１２４上には導電性接合層１４を介してローサイドスイッチング素子１４１ｂが搭載されている。ローサイドスイッチング素子１４１ｂ上には導電性接合層１４を介して金属プレート１２３が接合されている。
上記構成により、ローサイドスイッチング素子１４１ｂは、厚み方向においてハイサイドスイッチング素子１４１ａに、金属プレート１２４を介して少なくとも部分的に積層されている。図２に示された構成においては、ハイサイドスイッチング素子１４１ａのゲートパッド１５１ａが面内方向においてローサイドスイッチング素子１４１ｂから外れるように、ローサイドスイッチング素子１４１ｂが厚み方向においてハイサイドスイッチング素子１４１ａに部分的に積層されている。パワーモジュール５０１は、ゲートパッド１５１ａに接合された一方端部と、制御素子１０２に接合された他方端部と、を有するボンディングワイヤ８を有している。またパワーモジュール５０１は、ゲートパッド１５１ｂに接合された一方端部と、制御素子１０２に接合された他方端部と、を有するボンディングワイヤ８を有している。これによりゲートパッド１５１ａおよびゲートパッド１５１ｂの各々が制御素子１０２に電気的に接続されている。
金属プレート１２２は金属プレート１２１から分離されている。本実施の形態においては、金属プレート１２２に基準電位が印加され、金属プレート１２１にはＰ端子１０６から正電圧が印加される。金属プレート１２２には導電性接合層１５を介して制御素子１０２が搭載されている。導電性接合層１５は、金属プレート１２２へ制御素子１０２を機械的に接合し、かつ金属プレート１２２へ制御素子１０２を電気的に接続している。なお、金属プレート１２２とＧＮＤ端子１１２とが一体化されることによってまたはボンディングワイヤ８によって電気的に接続されている場合は、変形例として、導電性接合層１５の代わりに絶縁性接合層を用いつつ金属プレート１２１の電位を基準電位とすることができる。
制御素子１０２は、図２に示すように、面内方向においてハイサイドスイッチング素子１４１ａおよびローサイドスイッチング素子１４１ｂから外れて配置されている。また金属プレート１２２は、図２に示すように、面内方向においてハイサイドスイッチング素子１４１ａおよびローサイドスイッチング素子１４１ｂから外れて配置されている。
図４は、比較例のシステム７００の構成を概略的に示す図である。システム７００のパワーモジュール５００においては、制御素子１０２は、本実施の形態と異なり、金属プレート１２３（図２参照）上に絶縁性接合層を介して接合されている。よって比較例においては、制御素子１０２は、面内方向においてハイサイドスイッチング素子１４１ａおよびローサイドスイッチング素子１４１ｂから外れて配置されてはいない。その結果、制御素子１０２の、基準電位に維持されることが望まれる部分と、Ｎ端子１０８からシャント電圧が印加される金属プレート１２３との間に、結合容量５が生じる。よってこの結合容量５を介してシャント電圧の変動が、制御素子１０２の、基準電位に維持されることが望まれる部分の電位を変動させてしまう。この電位変動に起因して制御素子１０２の配線に過大な電流が流れることにより、熱破壊が生じることがある。この電流の発生は、制御素子１０２を駆動する電源４としてフローティング電源を使用することにより避けられる。しかしながらフローティング電源の利用はシステム７００の回路を複雑化してしまう。
本実施の形態によれば、ローサイドスイッチング素子１４１ｂはハイサイドスイッチング素子１４１ａに少なくとも部分的に積層されている。これにより、複数の素子を積層することによる利点を利用することができる。一方で、制御素子１０２は面内方向においてハイサイドスイッチング素子１４１ａおよびローサイドスイッチング素子１４１ｂから外れて配置されている。言い換えれば、制御素子１０２はハイサイドスイッチング素子１４１ａおよびローサイドスイッチング素子１４１ｂに積層されていない。ハイサイドスイッチング素子１４１ａおよびローサイドスイッチング素子１４１ｂが有する電位はシャント電圧に対応して変動するところ、上記配置によれば、当該変動が結合容量５（図４）を介して制御素子１０２の基準電位の変動につながることが抑制される。よって、制御素子１０２へシャント電圧が及ぼす悪影響を、複雑な構成を用いることなく低減することができる。以上から、複数の素子を積層することによる利点を利用しつつ、制御素子１０２へシャント電圧が及ぼす悪影響を、複雑な構成を用いることなく低減することができる。
金属プレート１２２は、図２に示すように、面内方向においてハイサイドスイッチング素子１４１ａおよびローサイドスイッチング素子１４１ｂから外れて配置されている。ハイサイドスイッチング素子１４１ａおよびローサイドスイッチング素子１４１ｂが有する電位はシャント電圧に対応して変動するところ、上記配置によれば、当該変動が結合容量５（図４）を介して金属プレート１２２の電位の変動につながることが抑制される。よって、金属プレート１２２の電位が制御素子１０２の基準電位に対応する場合において、制御素子へ及ぼすシャント電圧の悪影響を、より低減することができる。
金属プレート１２２と制御素子１０２との間に導電性接合層１５（図３）が設けられている。これにより、金属プレート１２２の電位を制御素子１０２の基準電位に対応させる構成が容易に得られる。
＜実施の形態２＞
図５は、本実施の形態２に係るパワーモジュール５０２およびシャント抵抗３の構成を概略的に示す平面図である。ゲートパッド１５１ｂは面内方向においてハイサイドスイッチング素子１４１ａから、少なくとも部分的に外れて配置されており、好ましくは、図５に示すように全体的に外れて配置されている。ボンディングワイヤ８の、ゲートパッド１５１ｂに接合された端部ＥＤは、面内方向においてハイサイドスイッチング素子１４１ａから外れて配置されている。ローサイドスイッチング素子１４１ｂは面内方向において第１から第４の角部Ｃ１〜Ｃ４を有しており、ローサイドスイッチング素子１４１ｂのゲートパッド１５１ｂは、第１から第３の角部Ｃ１〜Ｃ３に比して第４の角部Ｃ４の近くに配置されている。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、ゲートパッド１５１ｂは面内方向においてハイサイドスイッチング素子１４１ａから少なくとも部分的に外れて配置されている。これにより、ローサイドスイッチング素子１４１ｂのゲートパッド１５１ｂとの電気的接続を得るための工程が及ぼすハイサイドスイッチング素子１４１ａへのダメージを低減することができる。具体的には、ハイサイドスイッチング素子１４１ａとしての半導体チップの割れおよび欠けの発生を防ぐことができる。よって、パワーモジュール５０２の製造において、歩留まりが向上し、よって生産性が向上する。
ボンディングワイヤの端部は面内方向においてハイサイドスイッチング素子１４１ａから外れて配置されている。これにより、ボンディングワイヤを接合する工程が及ぼすハイサイドスイッチング素子１４１ａへのダメージを低減することができる。
ローサイドスイッチング素子１４１ｂのゲートパッド１５１ｂは第４の角部Ｃ４の近くに配置されている。これにより、ローサイドスイッチング素子１４１ｂの、ハイサイドスイッチング素子１４１ａに積層された部分の面積を広く確保しつつ、ローサイドスイッチング素子１４１ｂのゲートパッド１５１ｂを面内方向においてハイサイドスイッチング素子１４１ａから少なくとも部分的に外すことができる。
＜実施の形態３＞
図６は、本実施の形態３に係るパワーモジュール５０３の構成を概略的に示す平面図である。
パワーモジュール５０３は、ハイサイドスイッチング素子２４１ａ（第３の半導体スイッチング素子）と、ローサイドスイッチング素子２４１ｂ（第４の半導体スイッチング素子）と、ハイサイドスイッチング素子２４１ａおよびローサイドスイッチング素子２４１ｂを制御する制御素子２０２（第２の制御素子）とを有している。ローサイドスイッチング素子２４１ｂは、ハイサイドスイッチング素子２４１ａに直列に接続されており、厚み方向においてハイサイドスイッチング素子２４１ａに少なくとも部分的に積層されている。制御素子２０２はハイサイドスイッチング素子２４１ａおよびローサイドスイッチング素子２４１ｂを制御する。制御素子２０２は面内方向においてハイサイドスイッチング素子２４１ａおよびローサイドスイッチング素子２４１ｂから外れて配置されている。
またパワーモジュール５０３は、ハイサイドスイッチング素子３４１ａ（第５の半導体スイッチング素子）と、ローサイドスイッチング素子３４１ｂ（第６の半導体スイッチング素子）と、ハイサイドスイッチング素子３４１ａおよびローサイドスイッチング素子３４１ｂを制御する制御素子３０２（第３の制御素子）とを有している。ローサイドスイッチング素子３４１ｂは、ハイサイドスイッチング素子３４１ａに直列に接続されており、厚み方向においてハイサイドスイッチング素子３４１ａに少なくとも部分的に積層されている。制御素子３０２はハイサイドスイッチング素子３４１ａおよびローサイドスイッチング素子３４１ｂを制御する。制御素子３０２は面内方向においてハイサイドスイッチング素子３４１ａおよびローサイドスイッチング素子３４１ｂから外れて配置されている。
またパワーモジュール５０３は、Ｐ端子２０６と、出力端子２０７と、Ｎ端子２０８と、Ｖｃｃ端子２０９と、Ｖｉｎ−ａ端子２１０と、Ｖｉｎ−ｂ端子２１１と、ＧＮＤ端子２１２と、Ｃｉｎ端子２１３とを有している。またパワーモジュール５０３は、Ｐ端子３０６と、出力端子３０７と、Ｎ端子３０８と、Ｖｃｃ端子３０９と、Ｖｉｎ−ａ端子３１０と、Ｖｉｎ−ｂ端子３１１と、ＧＮＤ端子３１２と、Ｃｉｎ端子３１３とを有している。
以上の構成によりパワーモジュール５０３は、Ｖｉｎ−ａ端子１１０と、Ｖｉｎ−ｂ端子１１１と、Ｖｉｎ−ａ端子２１０と、Ｖｉｎ−ｂ端子２１１と、Ｖｉｎ−ａ端子３１０と、Ｖｉｎ−ｂ端子３１１とへ、適切な位相で外部信号が入力されることによって、出力端子１０７と、出力端子２０７と、出力端子３０７とから、三相交流を発生させることができる。
本実施の形態においては、金属プレート１２１に、ハイサイドスイッチング素子１４１ａと、ハイサイドスイッチング素子２４１ａと、ハイサイドスイッチング素子３４１ａとが、導電性接合層１４（図３参照）を介して搭載されている。また金属プレート１２３は、ローサイドスイッチング素子１４１ｂと、ローサイドスイッチング素子２４１ｂと、ローサイドスイッチング素子３４１ｂとに、導電性接合層１４（図３参照）を介して接合されている。
なお、上記以外の構成については、上述した実施の形態１または２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、ハイサイドスイッチング素子１４１ａおよびローサイドスイッチング素子１４１ｂによる制御だけでなく、ハイサイドスイッチング素子２４１ａおよびローサイドスイッチング素子２４１ｂによる制御が行われる。よって、単相ではなく複数相の制御を行うことができる。さらに、ハイサイドスイッチング素子３４１ａおよびローサイドスイッチング素子３４１ｂによる制御が行われることによって、三相の制御を行うことができる。
金属プレート１２１には、ハイサイドスイッチング素子１４１ａおよびハイサイドスイッチング素子２４１ａの両方が搭載されている。これにより、ハイサイドスイッチング素子１４１ａおよびハイサイドスイッチング素子２４１ａの両方へ共通の電位を、簡素な構成で供給することができる。なお本実施の形態においては、金属プレート１２１に、ハイサイドスイッチング素子３４１ａも搭載されており、さらなる簡素化がなされている。この簡素化によって、パワーモジュール５０３の面内方向における面積を低減することができる。なお変形例として、ハイサイドスイッチング素子１４１ａ、ハイサイドスイッチング素子２４１ａおよびハイサイドスイッチング素子３４１ａの各々のために個別の金属プレートが設けられてもよい。
金属プレート１２３は、ローサイドスイッチング素子１４１ｂおよびローサイドスイッチング素子２４１ｂの両方に接合されている。これにより、ローサイドスイッチング素子１４１ｂおよびローサイドスイッチング素子２４１ｂの両方へ共通の電位を、簡素な構成で供給することができる。なお本実施の形態においては、金属プレート１２３は、ローサイドスイッチング素子３４１ｂにも接合されており、さらなる簡素化がなされている。この簡素化によって、パワーモジュール５０３の面内方向における面積を低減することができる。なお変形例として、ローサイドスイッチング素子１４１ｂ、ローサイドスイッチング素子２４１ｂおよびローサイドスイッチング素子３４１ｂの各々のために個別の金属プレートが設けられてもよい。
なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
３ シャント抵抗、４ 電源、５ 結合容量、８ ボンディングワイヤ、９ ケース、１４，１５ 導電性接合層、１０２ 第１の制御素子、１０６ Ｐ端子、１０７ 出力端子、１０８ Ｎ端子、１０９ Ｖｃｃ端子、１１０ Ｖｉｎ−ａ端子、１１１ Ｖｉｎ−ｂ端子、１１２ ＧＮＤ端子、１１３ Ｃｉｎ端子、１２１〜１２４ 第１〜第４の金属プレート、１４１ａ ハイサイドスイッチング素子（第１の半導体スイッチング素子）、１４１ｂ ローサイドスイッチング素子（第２の半導体スイッチング素子）、１５１ａ，１５１ｂ ゲートパッド、２０２ 第２の制御素子、２０６ Ｐ端子、２０７ 出力端子、２０８ Ｎ端子、２０９ Ｖｃｃ端子、２１０ Ｖｉｎ−ａ端子、２１１ Ｖｉｎ−ｂ端子、２１２ ＧＮＤ端子、２４１ａ ハイサイドスイッチング素子（第３の半導体スイッチング素子）、２４１ｂ ローサイドスイッチング素子（第４の半導体スイッチング素子）、３０２ 第３の制御素子、３０６ Ｐ端子、３０７ 出力端子、３０８ Ｎ端子、３０９ Ｖｃｃ端子、３１０ Ｖｉｎ−ａ端子、３１１ Ｖｉｎ−ｂ端子、３１２ ＧＮＤ端子、３１３ Ｃｉｎ端子、３４１ａ ハイサイドスイッチング素子（第５の半導体スイッチング素子）、３４１ｂ ローサイドスイッチング素子（第６の半導体スイッチング素子）、５００〜５０３ パワーモジュール、６０１ 負荷駆動装置、７００，７０１ システム、９００ 負荷、Ｃ１〜Ｃ４ 第１〜第４の角部。

Claims (9)

  1. 厚み方向と前記厚み方向に垂直な面内方向とを有するパワーモジュールであって、
    第１の半導体スイッチング素子と、
    前記第１の半導体スイッチング素子に直列に接続され、前記厚み方向において前記第１の半導体スイッチング素子に少なくとも部分的に積層された第２の半導体スイッチング素子と、
    前記第１の半導体スイッチング素子および前記第２の半導体スイッチング素子を制御し、シャント電圧を参照して過電流保護動作を行う第１の制御素子と、
    を備え、
    前記第１の制御素子は前記面内方向において前記第１の半導体スイッチング素子および前記第２の半導体スイッチング素子から外れて配置されている、パワーモジュール。
  2. 前記第１の半導体スイッチング素子が搭載された第１の金属プレートと、
    前記第１の制御素子が搭載され、前記第１の金属プレートから分離された第２の金属プレートと、
    をさらに備え、前記第２の金属プレートは前記面内方向において前記第１の半導体スイッチング素子および前記第２の半導体スイッチング素子から外れて配置されている、請求項１に記載のパワーモジュール。
  3. 前記第２の金属プレートへ前記第１の制御素子を機械的に接合し、かつ前記第２の金属プレートへ前記第１の制御素子を電気的に接続する導電性接合層をさらに備える、請求項２に記載のパワーモジュール。
  4. 前記第２の半導体スイッチング素子は、前記第１の制御素子からの制御信号を受け付けるためのゲートパッドを有しており、前記ゲートパッドは前記面内方向において前記第１の半導体スイッチング素子から少なくとも部分的に外れて配置されている、請求項１から３のいずれか１項に記載のパワーモジュール。
  5. 前記第２の半導体スイッチング素子の前記ゲートパッドに接合された端部を有するボンディングワイヤをさらに備え、前記ボンディングワイヤの前記端部は前記面内方向において前記第１の半導体スイッチング素子から外れて配置されている、請求項４に記載のパワーモジュール。
  6. 前記第２の半導体スイッチング素子は前記面内方向において第１から第４の角部を有しており、前記第２の半導体スイッチング素子の前記ゲートパッドは前記第１から第３の角部に比して前記第４の角部の近くに配置されている、請求項４または５に記載のパワーモジュール。
  7. 第３の半導体スイッチング素子と、
    前記第３の半導体スイッチング素子に直列に接続され、前記厚み方向において前記第３の半導体スイッチング素子に少なくとも部分的に積層された第４の半導体スイッチング素子と、
    前記第３の半導体スイッチング素子および前記第４の半導体スイッチング素子を制御する第２の制御素子と、
    をさらに備え、前記第２の制御素子は前記面内方向において前記第３の半導体スイッチング素子および前記第４の半導体スイッチング素子から外れて配置されている、請求項１に記載のパワーモジュール。
  8. 前記第１の半導体スイッチング素子および前記第３の半導体スイッチング素子が搭載された第１の金属プレートをさらに備える、請求項７に記載のパワーモジュール。
  9. 前記第２の半導体スイッチング素子および前記第４の半導体スイッチング素子に接合された第３の金属プレートをさらに備える、請求項７または８に記載のパワーモジュール。
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