KR20220059271A - 적층형 엠아이엠 캐패시터 회로 - Google Patents

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KR20220059271A
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김희주
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주식회사 엘엑스세미콘
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Abstract

본 발명은 MIM(Metal-Insulator-Metal) 캐패시터 회로를 개시하며, 상기한 MIM 캐패시터 회로는 하부 도전층과 상부 도전층의 층간에 차례로 적층된 적어도 네 층의 캐패시터층을 구비하며, 적어도 네 층의 캐패시터층에 의해 병렬로 연결된 등가적인 MIM 캐패시터를 구성한다.

Description

적층형 엠아이엠 캐패시터 회로{CIRCUIT HAVING STACKED MIM CAPACITORS}
본 발명은 엠아이엠(MIM : Metal-Insulator-Metal, 이하, "MIM" 이라 함) 캐패시터 회로에 관한 것으로서, 보다 상세하게는 개선된 집적도를 갖도록 상부 도전층과 하부 도전층 사이에 다층의 MIM 캐패시터가 형성된 적층형 엠아이엠 캐패시터 회로에 관한 것이다.
이미지 센서, 터치 집적 회로 및 디스플레이 구동 회로 등의 부품들은 칩으로 제작되며 기판 등에 실장된다. 상기한 부품들은 디지털 신호의 입출력 또는 아날로그 신호의 입출력을 위한 많은 수의 단자들과 전원의 수신 및 제공을 위한 복수의 단자들을 구비한다.
그리고, 상기한 부품들은 내부에 신호 처리나 전원의 변환을 위한 회로가 실장되며, 상기한 회로는 캐패시터를 이용하여 구성될 수 있다.
캐패시터는 입력 또는 출력 특성에 따라 대용량을 갖도록 구성될 수 있으며, 대용량의 캐패시터는 칩 사이즈를 증가시키는 원인으로 작용한다.
그러므로, 칩 내의 캐패시터는 부품들의 사이즈를 줄이거나 설계 마진을 확보하기 위하여 절감된 사이즈를 가지며 높은 집적도를 갖도록 설계될 필요가 있다.
본 발명은 칩 내의 하부 도전층과 상부 도전층 사이의 단일 층간에 적은 면적, 높은 집적도 및 고용량의 캐패시턴스를 갖도록 다수의 MIM 캐패시터를 구현할 수 있는 적층형 MIM 캐패시터 회로를 제공함을 목적으로 한다.
또한, 본 발명은 하부 도전층과 상부 도전층 사이에 다수의 MIM 캐패시터가 균일한 캐패시턴스를 갖는 적층형 MIM 캐패시터를 구현함으로써 양호한 전기적 특성을 갖는 적층형 MIM 캐패시터 회로를 제공함을 다른 목적으로 한다.
또한, 본 발명은 하부 도전층과 상부 도전층 사이에 동일한 캐패시턴스를 갖는 복수의 그룹으로 구분되는 다수의 MIM 캐패시터를 구현함으로써 양호한 전기적 특성을 갖는 적층형 MIM 캐패시터 회로를 제공함을 다른 목적으로 한다.
또한, 본 발명은 칩 사이즈에서 유리하며 적은 레이어 수로 효율적인 구조로 제작할 수 있고 공정상 편의성을 확보할 수 있으며 개발 기간이 단축될 수 있고 경제적으로 유리한 적층형 MIM 캐패시터 회로를 제공함을 또다른 목적으로 한다.
본 발명의 적층형 MIM 캐패시터 회로는, 하부 도전층; 상기 하부 도전층의 상부에 차례로 적층된 적어도 네 층의 캐패시터층; 상기 하부 도전층 및 상기 적어도 네 층의 캐패시터층의 상부에 형성된 층간 절연층; 상기 층간 절연층의 상부에 적층되며, 상기 하부 도전층 및 상기 적어도 네 개의 캐패시터층에 각각 대응하도록 분리된 복수의 전극 패턴을 갖는 적층된 상부 도전층; 및 상기 층간 절연층을 관통하며, 상기 하부 도전층 및 상기 적어도 네 개의 캐패시터층과 이들에 대응하는 상기 복수의 전극 패턴을 각각 전기적으로 접속시키는 복수의 컨택 플러그;를 포함하며, 상기 적어도 네 층의 캐패시터층은 각각 동일한 면적의 중첩 영역을 가짐을 특징으로 한다.
본 발명의 적층형 MIM 캐패시터 회로는, 하부 도전층; 상기 하부 도전층의 상부에 차례로 적층된 적어도 네 층의 캐패시터층; 상기 하부 도전층 및 상기 적어도 네 층의 캐패시터층의 상부에 형성된 층간 절연층; 상기 층간 절연층의 상부에 적층되며, 상기 하부 도전층 및 상기 적어도 네 개의 캐패시터층에 각각 대응하도록 분리된 복수의 전극 패턴을 갖는 적층된 상부 도전층; 및 상기 층간 절연층을 관통하며, 상기 하부 도전층 및 상기 적어도 네 개의 캐패시터층과 이들에 대응하는 상기 복수의 전극 패턴을 각각 전기적으로 접속시키는 복수의 컨택 플러그;를 포함하며, 홀수 번째 제1 캐패시터층들은 하부와 제1 면적의 제1 중첩 영역을 갖도록 적층되고, 짝수 번째 제2 캐패시터층들은 하부와 제2 면적의 제2 중첩 영역을 갖도록 적층됨을 특징으로 한다.
본 발명의 적층형 MIM 캐패시터 회로는 칩 내의 하부 도전층과 상부 도전층 사이의 단일 층간에 다층으로 적층된 MIM 캐패시터를 구현한다. 그러므로, 본 발명의 적층형 MIM 캐패시터 회로는 1단의 MIM 캐패시터와 유사한 평면적을 가지면서 높은 집적도를 성취할 수 있고 고용량의 캐패시턴스를 확보할 수 있는 효과가 있다.
그리고, 본 발명의 적층형 MIM 캐패시터 회로는 층 별로 균일한 면적을 갖도록 MIM 캐패시터가 형성된다. 그러므로, 적층형 MIM 캐패시터 회로의 캐패시턴스를 정확히 설계할 수 있으며 그 결과 양호한 전기적 특성을 가질 수 있는 효과가 있다.
그리고, 본 발명의 적층형 MIM 캐패시터 회로는 상술한 바와 같이 칩 내의 하부 도전층과 상부 도전층 사이의 단일 층간에 다층으로 적층된 MIM 캐패시터를 구비한다. 그러므로, 본 발명은 칩 사이즈에서 유리하며 적은 레이어 수로 효율적인 구조로 제작할 수 있고 공정상 편의성을 확보할 수 있으며 개발 기간이 단축될 수 있고 경제적으로 유리한 효과가 있다.
도 1은 본 발명의 적층형 MIM 캐패시터 회로의 바람직한 실시예를 나타내는 단면도.
도 2는 도 1의 등가 회로도.
도 3은 본 발명의 적층형 MIM 캐패시터 회로의 다른 실시예를 나타내는 단면도.
도 4는 도 3의 등가 회로도.
도 5는 본 발명의 적층형 MIM 캐패시터 회로의 또다른 실시예를 나타내는 단면도.
도 6은 도 5의 등가 회로도.
도 7은 도 6의 변형 등가 회로도.
도 8은 본 발명의 적층형 MIM 캐패시터 회로의 또다른 실시예를 나타내는 단면도.
도 9는 도 8의 등가 회로도.
본 발명의 적층형 MIM 캐패시터 회로는 칩으로 제작되는 이미지 센서, 터치 집적 회로 및 디스플레이 구동 회로 등에 채용될 수 있으며, 상기한 부품들은 반도체 기판을 이용하여 제작될 수 있다.
상기한 부품들은 반도체 기판 상에 소자들이 형성된 소자층과 소자층의 상부의 복수의 메탈층(Metal Layer)을 포함하며, 소자층은 반도체 기판 상에 트랜지스터와 같은 소자들이 형성된 층을 의미하고, 메탈층은 배선이나 전극 등을 형성하기 위한 도전성을 갖는 재질로 형성된 층을 의미한다. 복수의 메탈층들 사이와 소자층과 상부의 메탈층 사이에는 절연을 위한 층간 절연층이 형성된다.
본 발명의 적층형 MIM 캐패시터 회로는 상하로 인접한 한 쌍의 메탈층과 이들 사이의 층간 절연층을 포함하는 공간에 구성될 수 있다.
이를 위한 본 발명의 실시예는 도 1을 참조하여 설명될 수 있다.
도 1에서, 본 발명의 적층형 MIM 캐패시터 회로는 하부 도전층(10)과 상부 도전층(60) 사이의 층간에 다층으로 적층된 MIM 캐패시터들을 포함하도록 실시된다.
보다 구체적으로, 도 1에서 적층형 MIM 캐패시터 회로는 하부 도전층(10), 캐패시터층들(20, 30), 층간 절연층(50), 상부 도전층(60) 및 컨택 플러그들(70, 71, 72)을 포함한다.
이들 중, 하부 도전층(10)과 상부 도전층(60)은 상하로 이격되며, 층간 절연층(50)은 하부 도전층(10)과 상부 도전층(60)의 사이의 층간에 형성된다.
그리고, 캐패시터층들(20, 30)은 하부 도전층(10)의 상부에 차례로 적층된 구조를 가지며, 하부 도전층(10)과 층간 절연층(50)의 사이에 위치한다.
결과적으로, 층간 절연층(50)의 하부에는 하부 도전층(10)과 캐패시터층들(20, 30)이 형성되며, 층간 절연층(50)의 상부에는 상부 도전층(60)이 형성된다.
이들 중, 하부 도전층(10)은 본 발명의 MIM 캐패시터 회로를 실시하는데 필요한 정도의 폭을 갖도록 형성됨이 바람직하며, 상부의 캐패시터층들(20, 30) 보다 넓은 폭을 갖도록 형성될 수 있다.
하부 도전층(10)은 도전성을 갖는 메탈 재질의 물질이 하부층의 상면에 증착됨에 의해 형성된 층으로 이해될 수 있다. 하부 도전층(10)은 예시적으로 건식 식각 또는 습식 식각 등의 식각에 의해 MIM 캐패시터 회로를 형성하기 위한 폭의 패턴을 갖도록 형성될 수 있다.
여기에서 하부 도전층(10)의 하부층은 상기한 소자층을 포함할 수 있다. 또한, 하부 도전층(10)의 하부층은 상기한 소자층과 그 상부에 적층된 메탈층과 절연층을 포함할 수 있다. 이때 메탈층은 소자층과 전기적으로 접속되는 배선 또는 패드를 형성하기 위한 것으로 이해될 수 있다. 절연층은 메탈층의 상부와 하부에 절연을 위하여 각각 형성될 수 있다.
하부 도전층(10)의 상부에는 차례로 적층된 적어도 두 층의 캐패시터층이 형성될 수 있다. 도 1의 실시예는 두 층의 캐패시터층(20, 30)이 예시된다.
즉, 캐패시터층(20)과 캐패시터층(30)이 차례로 하부 도전층(10)의 상부에 적층된다.
캐패시터층(20)은 절연층(21)과 메탈층(22)이 적층된 구조를 갖는다. 이 중, 절연층(21)은 하부 도전층(10)의 상부에 적층되며, 메탈층(22)은 절연층(21)의 상부에 적층된다. 그리고, 캐패시터층(30)은 절연층(31)과 메탈층(32)이 적층된 구조를 갖는다. 이 중, 절연층(31)은 캐패시터층(20)의 메탈층(22)의 상부에 적층되며, 메탈층(32)은 절연층(31)의 상부에 적층된다. 여기에서, 절연층들(21, 31)은 캐패시터 형성을 위한 유전체로 작용한다.
도 1의 실시예에서, 캐패시터층(20)은 상부의 캐패시터층(30)보다 넓은 폭을 갖도록 형성된다.
보다 구체적으로, 캐패시터층(20)의 절연층(21)과 메탈층(22)은 동일한 폭을 가지며 폭의 양단이 동일한 위치에 형성되도록 정렬된 구조를 갖는다. 그리고, 캐패시터층(30)의 절연층(31)과 메탈층(32)도 동일한 폭을 가지며 폭의 양단이 동일한 위치에 형성되도록 정렬된 구조를 갖는다. 도 1에서 절연층(21), 메탈층(22), 절연층(31) 및 메탈층(32)은 순차적으로 적층되며 폭의 일단이 동일 위치에 형성되도록 정렬된 구조를 갖는다. 그 결과 캐패시터층(20)은 캐패시터층(30)의 일단과 정렬되지 않은 타단에 캐패시터층(30)과 중첩되지 않은 일부의 비중첩 영역을 갖는다.
상기한 바에서, 캐패시터층(20)은 하부 도전층(10)의 상부에 절연층(21)과 메탈층(22)을 예시적으로 증착에 의해 순차적으로 적층하고 그 후 미리 설정된 폭의 패턴을 갖도록 절연층(21)과 메탈층(22)을 동시에 식각함으로써 형성될 수 있다. 그리고, 캐패시터층(30)은 캐패시터층(20)의 상부에 절연층(31)과 메탈층(32)을 예시적으로 증착에 의해 순차적으로 적층하고 그 후 미리 설정된 폭의 패턴을 갖도록 절연층(31)과 메탈층(32)을 동시에 식각함으로써 형성될 수 있다. 상기와 같이, 캐패시터층(20)과 캐패시터층(30)은 별도의 증착 및 식각에 의해 각각 형성될 수 있다.
이와 달리, 캐패시터층(20)과 캐패시터층(30)은 제작자의 선택에 따라 절연층(21), 메탈층(22), 절연층(31) 및 메탈층(32)을 순차적으로 적층하고 그 후 캐패시터층(20)을 형성하기 위한 식각을 먼저 진행하고 이어서 캐패시터층(30)을 형성하기 위한 식각을 진행함으로써 형성될 수 있다.
캐패시터층(20)과 캐패시터층(30)이 형성된 후, 하부 도전층(10)과 두 층의 캐패시터층(20, 30)의 상부에 층간 절연층(50)이 형성된다.
그 후, 층간 절연층(50)의 상부에 상부 도전층(60)이 적층되며, 상부 도전층(60)은 분리된 제1 전극 패턴(61)과 제2 전극 패턴(62)을 포함하도록 형성된다.
층간 절연층(50)은 절연 물질의 증착에 의해 형성될 수 있고, 예시적으로 건식 식각 또는 습식 식각 등의 식각에 의해 MIM 캐패시터 회로를 형성하기 위한 폭의 패턴을 갖도록 형성될 수 있다. 그리고, 상부 도전층(60)은 도전성을 갖는 메탈 재질의 물질의 증착에 의해 형성될 수 있고, 식각에 의해 분리된 제1 전극 패턴(61)과 제2 전극 패턴(62)을 갖도록 형성될 수 있다.
상기한 구조에 의해 캐패시터층(20)은 상부의 캐패시터층(30)에 대한 중첩 영역과 비중첩 영역을 갖는다.
캐패시터층(20)의 비중첩 영역은 층간 절연층(50)을 통하여 상부 도전층(60)과 상하로 마주하게 된다. 즉, 제1 전극 패턴(61)이 층간 절연층(50)을 통하여 캐패시터층(20)의 비중첩 영역과 상하로 마주하도록 형성된다.
그리고, 제2 전극 패턴(62)은 일부가 층간 절연층(50)을 통하여 캐패시터층(30)과 상하로 마주하고 나머지 일부가 충간 절연층(50)을 통하여 하부 도전층(10)과 상하로 마주하도록 형성된다. 여기에서, 제2 전극 패턴(62)의 나머지 일부는 두 층의 캐패시터층과 중첩되지 않는 하부 도전층(10)의 연장된 영역과 마주하는 것으로 이해될 수 있다.
여기에서, 캐패시터층(20)은 홀수 번째 적층된 캐패시터층으로 이해될 수 있고, 캐패시터층(30)은 짝수 번째 적층된 캐패시터층으로 이해될 수 있다.
도 1의 실시예에서, 컨택 플러그(71)는 상하로 마주하는 캐패시터층(20)의 비중첩 영역과 제1 전극 패턴(61)을 전기적으로 접속시키도록 구성되고, 이를 위하여 적어도 하나의 컨택 플러그(71)가 층간 절연층(50)을 수직으로 관통하도록 형성될 수 있다. 보다 구체적으로, 컨택 플러그(71)는 제1 전극 패턴(61)과 캐패시터층(20)의 메탈층(22)을 전기적으로 접속하도록 구성된다.
그리고, 컨택 플러그(72)는 상하로 마주하는 캐패시터층(30)과 제2 전극 패턴(62)을 전기적으로 접속시키도록 구성되며, 이를 위하여 적어도 하나의 컨택 플러그(72)가 층간 절연층(50)을 수직으로 관통하도록 형성될 수 있다. 보다 구체적으로, 컨택 플러그(72)는 제2 전극 패턴(62)과 캐패시터층(30)의 메탈층(32)을 전기적으로 접속하도록 구성된다.
그리고, 컨택 플러그(70)는 상하로 마주하는 하부 도전층(10)과 제2 전극 패턴(62)을 전기적으로 접속시키도록 구성되며, 이를 위하여 적어도 하나의 컨택 플러그(70)가 층간 절연층(50)을 수직으로 관통하도록 형성될 수 있다. 보다 구체적으로, 컨택 플러그(70)는 제2 전극 패턴(62)과 하부 도전층(10)의 캐패시터층들(20, 30)과 중첩되지 않는 하부 도전층(10)의 연장된 영역을 전기적으로 접속하도록 구성된다.
도 1의 실시예에서, 적층된 캐패시터층들(20, 30)은 서로 다른 폭을 가질 수 있다. 즉, 캐패시터층(20)이 캐패시터층(30)보다 넓은 면적을 가질 수 있다. 캐패시터층(20)과 하부 도전층(10)의 중첩 영역은 캐패시터층(30)과 캐패시터층(20)의 중첩 영역보다 큰 면적을 갖는다. 캐패시터층(20)의 캐패시턴스는 하부 도전층(10)과 중첩된 중첩 영역의 면적에 의해 결정되고, 캐패시터층(30)의 캐패시턴스는 캐패시터층(20)과 중첩된 중첩 영역의 면적에 의해 결정된다. 그러므로, 캐패시터층(20)이 캐패시터층(30)보다 큰 캐패시턴스를 가질 수 있다.
상기와 같이 두 층의 캐패시터층들(20, 30)을 포함하는 도 1의 실시예는 도 2와 같이 등가적으로 병렬로 형성되는 캐패시터(C1)와 캐패시터(C2)를 포함하는 것으로 해석될 수 있다.
도 2에서, 노드 N2는 제1 전극 패턴(61), 컨택 플러그(71) 및 캐패시터층(20)의 메탈층(22)에 해당하는 것으로 이해될 수 있다.
등가적인 캐패시터(C1)는 메탈층(22), 절연층(21) 및 하부 도전층(10) 간의 적층 구조에 의해 형성되며, 등가적인 캐패시터(C2)는 메탈층(22), 절연층(31) 및 메탈층(32) 간의 적층 구조에 의해 형성된다. 상기한 캐패시터들(C1, C2)은 메탈-인슐레이터-메탈의 적층 구조를 갖는 MIM 캐패시터로 이해될 수 있다.
그리고, 도 2에서, 제1 전극 패턴(61)과 전기적 연결을 위한 경로는 도 1의 메탈층(22)에 연결되는 컨택 플러그(71)가 제공하는 것으로 이해될 수 있고, 캐패시터(C1)와 캐패시터(C2)를 커플링하는 전기적 연결을 위한 경로는 컨택 플러그(72), 제2 전극 패턴(62), 컨택 플러그(70) 및 하부 도전층(10)이 제공하는 것으로 이해될 수 있다.
상기한 구조에 의해서, 캐패시터들(C1, C2)은 제1 전극 패턴(61)과 제2 전극 패턴(62) 사이에 병렬로 형성되는 것으로 이해될 수 있다.
도 1 및 도 2의 실시예에 의해, 적층형 MIM 캐패시터 회로는 하부 도전층(10)과 상부 도전층(60)의 층간에 일반적으로 형성되는 1단의 MIM 캐패시터와 유사한 평면적을 가지면서 높은 집적도의 MIM 캐패시터들을 구비할 수 있고 고용량의 캐패시턴스를 확보할 수 있다.
또한, 본 발명은 제작자의 의도에 따라 집적도와 캐패시턴스를 높이기 위하여 도 3과 같이 변형 실시될 수 있다.
도 3의 실시예는 도 1의 실시예와 대비하여 적층된 세개의 캐패시터층(20, 30, 40)을 포함하도록 구성된다.
도 3의 실시예에서, 하부 도전층(10), 캐패시터층들(20, 30) 및 층간 절연막(50)은 도 1의 실시예를 참조하여 이해될 수 있으므로 이들에 대한 중복 설명은 생략한다.
도 3의 실시예에서, 캐패시터층(40)은 캐패시터층(30)의 상부에 구성된다. 캐패시터층(40)은 절연층(41)과 메탈층(42)이 적층된 구조를 갖는다. 이 중, 절연층(41)은 캐패시터층(30)의 메탈층(32)의 상부에 적층되며, 메탈층(42)은 절연층(41)의 상부에 적층된다. 여기에서, 절연층(41)은 캐패시터 형성을 위한 유전체로 작용한다.
캐패시터층(40)은 하부의 캐패시터층(30)보다 좁은 폭을 갖도록 형성된다.
보다 구체적으로, 캐패시터층(40)의 절연층(41)과 메탈층(42)은 동일한 폭을 가지며 폭의 양단이 동일한 위치에 형성되도록 정렬된 구조를 갖는다. 도 3에서 절연층(31), 메탈층(32), 절연층(41) 및 메탈층(42)은 순차적으로 적층된다. 절연층(31), 메탈층(32), 절연층(41) 및 메탈층(42)은 폭의 양단 중 캐패시터층(20)은 캐패시터층(30)이 정렬된 일단과 반대의 타단이 동일 위치에 형성되도록 정렬된 구조를 갖는다. 그 결과 캐패시터층(30)은 캐패시터층(40)과 정렬되지 않은 일단에 캐패시터층(40)과 중첩되지 않은 일부의 비중첩 영역을 갖는다.
층간 절연층(50)은 캐패시터층(40)이 형성된 후 하부 도전층(10)과 세 층의 캐패시터층(20, 30, 40)의 상부에 형성된다.
그리고, 상부 도전층(60)은 분리된 제1 전극 패턴(63)과 제2 전극 패턴(64)을 포함하도록 형성된다. 이 중, 제1 전극 패턴(63)은 캐패시터층(20)의 비중첩 영역 및 캐패시터층(40)과 중첩되며 상하로 마주하도록 형성된다. 그리고, 제2 전극 패턴(64)은 캐패시터층(30)의 비중첩 영역 및 세 층의 캐패시터층(20, 30, 40)과 중첩되지 않는 하부 도전층(10)의 연장된 영역과 중첩되며 상하로 마주하도록 형성된다.
여기에서, 캐패시터층들(20, 40)은 홀수 번째 적층된 캐패시터층으로 이해될 수 있고, 캐패시터층(30)은 짝수 번째 적층된 캐패시터층으로 이해될 수 있다.
도 1의 실시예에서, 컨택 플러그(74)는 상하로 마주하는 캐패시터층(20)의 비중첩 영역과 제1 전극 패턴(63)을 전기적으로 접속시키도록 구성되고, 이를 위하여 적어도 하나의 컨택 플러그(74)가 층간 절연층(50)을 수직으로 관통하도록 형성될 수 있다. 보다 구체적으로, 컨택 플러그(74)는 제1 전극 패턴(63)과 캐패시터층(20)의 메탈층(22)을 전기적으로 접속하도록 구성된다.
그리고, 컨택 플러그(76)는 상하로 마주하는 캐패시터층(40)과 제1 전극 패턴(63)을 전기적으로 접속시키도록 구성되며, 이를 위하여 적어도 하나의 컨택 플러그(76)가 층간 절연층(50)을 수직으로 관통하도록 형성될 수 있다. 보다 구체적으로, 컨택 플러그(76)는 제1 전극 패턴(63)과 캐패시터층(40)의 메탈층(42)을 전기적으로 접속하도록 구성된다.
그리고, 컨택 플러그(75)는 상하로 마주하는 캐패시터층(30)의 비중첩 영역과 제2 전극 패턴(64)을 전기적으로 접속시키도록 구성되며, 이를 위하여 적어도 하나의 컨택 플러그(75)가 층간 절연층(50)을 수직으로 관통하도록 형성될 수 있다. 보다 구체적으로, 컨택 플러그(75)는 제2 전극 패턴(64)과 캐패시터층(30)의 메탈층(32)을 전기적으로 접속하도록 구성된다.
그리고, 컨택 플러그(73)는 상하로 마주하는 하부 도전층(10)과 제2 전극 패턴(64)을 전기적으로 접속시키도록 구성되며, 이를 위하여 적어도 하나의 컨택 플러그(73)가 층간 절연층(50)을 수직으로 관통하도록 형성될 수 있다. 보다 구체적으로, 컨택 플러그(73)는 제2 전극 패턴(64)과 캐패시터층들(20, 30, 40)과 중첩되지 않는 하부 도전층(10)의 연장된 영역을 전기적으로 접속하도록 구성된다.
도 3의 실시예에서, 적층된 캐패시터층들(20, 30, 40)은 서로 다른 폭을 가질 수 있다. 즉, 캐패시터층(20)과 하부 도전층(10)이 중첩된 면적은 캐패시터층(20)과 캐패시터층(30)이 중첩된 면적보다 크고, 캐패시터층(20)과 캐패시터층(30)이 중첩된 면적은 캐패시터층(30)과 캐패시터층(40)이 중첩된 면적보다 크다. 그 결과 캐패시터층(20)이 캐패시터층(30)보다 큰 캐패시턴스를 가질 수 있고, 캐패시터층(30)이 캐패시터층(40)보다 큰 캐패시턴스를 가질 수 있다.
상기와 같이 세 층의 캐패시터층들(20, 30, 40)을 포함하는 도 3의 실시예는 도 4와 같이 등가적으로 병렬로 형성되는 캐패시터들(C3, C4, C5)을 포함하는 것으로 해석될 수 있다.
도 4에서, 노드 N4는 캐패시터층(20)의 메탈층(22)에 해당하는 것으로 이해될 수 있고, 노드 N6는 캐패시터층(30)의 메탈층(32)에 해당하는 것으로 이해될 수 있다.
등가적인 캐패시터(C3)는 메탈층(22), 절연층(21) 및 하부 도전층(10) 간의 적층 구조에 의해 형성되며, 등가적인 캐패시터(C4)는 메탈층(22), 절연층(31) 및 메탈층(32) 간의 적층 구조에 의해 형성되고, 등가적인 캐패시터(C5)는 메탈층(32), 절연층(41) 및 메탈층(42) 간의 적층에 의해 형성된다.
도 4에서, 캐패시터(C3)와 제1 전극 패턴(63)를 커플링하는 전기적 연결을 위한 경로는 도 3의 컨택 플러그(74)가 제공하고, 캐패시터(C5)와 제1 전극 패턴(63)을 커플링하는 전기적 연결을 위한 경로는 컨택 플러그(76)가 제공하는 것으로 이해될 수 있다. 그리고, 노드 N6과 캐패시터(C3)를 커플링하는 전기적 연결을 위한 경로는 도 3의 컨택 플러그(75), 컨택 플러그(73), 제2 전극 패턴(64) 및 하부 도전층(10)이 제공하는 것으로 이해될 수 있다.
상기한 구조에 의해서, 등가적인 캐패시터들(C3, C4 C5)은 제1 전극 패턴(63)과 제2 전극 패턴(64) 사이에 병렬로 형성되는 것으로 이해될 수 있다.
도 1 내지 도 4의 실시예들은 캐패시터층들이 동일한 면적의 적층 영역을 갖지 않으며, 그에 따라 각 캐패시터층들 별로 상이한 캐패시턴스를 갖는다.
이와 달리, 본 발명은 적어도 일부 캐패시터층들이 동일한 캐패시턴스를 갖도록 실시될 수 있다. 이에 대한 실시예가 도 5 및 도 9로 예시될 수 있다.
먼저, 도 5의 실시예에 대하여 설명한다.
도 5의 실시예는 하부 도전층(10), 네 층의 캐패시터층, 층간 절연층(50), 복수의 전극 패턴들(161 ~ 165)을 갖는 상부 도전층(160) 및 복수의 컨택 플러그(170~174)를 포함하도록 구성된다.
도 5의 실시예는 도 3의 실시예와 비교하여 최상부의 캐패시터층(80)을 더 포함한다. 캐패시터층(80)은 하부의 절연층(83)과 상부의 메탈층(84)을 포함한다. 즉, 도 5의 실시예는 하부 도전층(10)의 상부에 차례로 적층된 네층의 캐패시터층(20, 30, 40, 80)을 포함하도록 구성된다.
그리고, 도 5의 실시예에서 상부 도전층(160)이 도 1 및 도 3의 실시예와 상이하게 구성된다.
상부 도전층(160)은 층간 절연층(50)의 상부에 적층되며, 하부 도전층(10) 및 상기 적어도 네 층의 캐패시터층(20, 30, 40, 80)에 각각 대응하도록 분리된 복수의 전극 패턴(161~165)을 갖도록 형성된다.
상기한 상부 도전층(160)의 구성은 하부 구조에 대응하기 위한 것이다.
구체적으로, 전극 패턴(161)은 네 층의 캐패시터층(20, 30, 40, 80)과 중첩되지 않는 하부 도전층(10)의 연장된 영역과 대응하여 중첩되는 영역에 구성되고, 전극 패턴(162)은 캐패시터층(20)의 비중첩 영역에 대응하여 중첩되는 영역에 구성되며, 전극 패턴(163)은 캐패시터층(30)의 비중첩 영역에 대응하여 중첩되는 영역에 구성되고, 전극 패턴(164)은 캐패시터층(40)의 비중첩 영역에 대응하여 중첩되는 영역에 구성되며, 전극 패턴(165)은 캐패시터층(80)에 대응하여 중첩되는 영역에 구성된다.
그리고, 도 5의 실시예는 상기한 상부 도전층(160)의 구성에 대응하는 복수의 컨택 플러그(170~174)를 포함하고, 복수의 컨택 플러그(170~174)는 하부 도전층(10) 및 네 개의 캐패시터층(20, 30, 40, 80)과 이들에 대응하는 복수의 전극 패턴(161~165)을 각각 전기적으로 접속시키도록 구성된다.
상기한 구성에서, 하부 도전층(10), 네 층의 캐패시터층, 층간 절연층(50), 복수의 전극 패턴들(161 ~ 165)을 갖는 상부 도전층(160) 및 복수의 컨택 플러그(170~174)를 형성하는 방법은 도 1 및 도 3의 실시예를 참조하여 이해될 수 있으므로, 이들에 대한 중복 설명은 생략한다.
도 5의 실시예는 네 층의 캐패시터층(20, 30, 40, 80)이 각각 동일한 면적의 중첩 영역을 갖도록 구성되며, 네 층의 캐패시터층(20, 30, 40, 80)의 중첩 영역들이 동일한 위치에 형성되고 “L1”로 표시된다.
보다 구체적으로, 하부 도전층(10)의 상부에 캐패시터층(20)이 적층되며, 이때, 캐패시터층(20)의 전면이 하부 도전층(10)과 중첩된다. 이때, 캐패시터층(20)과 하부 도전층(10)의 중첩 영역은 “L2”로 표시된다. 이때, 중첩 영역 L2는 상기한 중첩 영역 L1보다 크다.
캐패시터층(20)의 상부에 캐패시터층(30)이 적층되며, 이때 캐패시터층(30)은 캐패시터층(20)이 비중첩 영역을 갖도록 캐패시터층(20)의 일부와 중첩되게 형성된다.
그리고, 캐패시터층(30)의 상부에 캐패시터층(40)이 적층되며, 이때 캐패시터층(40)은 캐패시터층(30)이 비중첩 영역을 갖도록 캐패시터층(30)의 일부와 중첩되게 형성된다.
그리고, 캐패시터층(40)의 상부에 캐패시터층(80)이 적층되며, 이때 캐패시터층(80)은 캐패시터층(40)이 비중첩 영역을 갖도록 캐패시터층(40)의 일부와 중첩되게 형성된다.
캐패시터층(80)은 하부의 캐패시터층(40)과 중첩되는 중첩 영역 L1의 면적에 해당하는 캐패시턴스를 갖는 등가 캐패시터를 형성할 수 있고, 캐패시터층(40)은 하부의 캐패시터층(30)과 중첩되는 중첩 영역 L1의 면적에 해당하는 캐패시턴스를 갖는 등가 캐패시터를 형성할 수 있고, 캐패시터층(30)은 하부의 캐패시터층(20)과 중첩되는 중첩 영역 L1의 면적에 해당하는 캐패시턴스를 갖는 등가 캐패시터를 형성할 수 있으며, 캐패시터층(20)은 하부의 하부 도전층(10)과 중첩되는 중첩 영역 L2의 면적에 해당하는 캐패시턴스를 갖는 등가 캐패시터를 형성할 수 있다. 상기한 등가 캐패시터들은 후술하는 도 6을 참조하여 이해할 수 있다.
이때, 최하층의 캐패시터층(20)은 하부 도전층(10)과 제1 면적의 중첩 영역L2을 가지며, 캐패시터층(20) 상부의 다른 캐패시터층들(30, 40, 80)은 상술한 바와 같이 동일한 제2 면적의 중첩 영역 L1을 갖는다. 이때, L2와 L1은 폭으로 이해될 수 있으나, 같거나 다른 면적을 대표하는 값으로 이해될 수 있다.
상기한 구조에 의해, 캐패시터층(20)은 중첩 영역 L2에 해당하는 캐패시턴스를 가질 수 있고, 캐패시터층들(30, 40, 80)은 중첩 영역 L1에 해당하는 동일한 캐패시턴스를 가질 수 있으며, 캐패시터층(20)이 캐패시터층들(30, 40, 80)보다 큰 캐패시턴스를 가질 수 있다.
그리고, 최상층의 캐패시터층(80)을 제외한 나머지 캐패시터층들(20, 30, 40)은 적어도 일부가 다른 캐패시터층과 중첩되지 않는 비중첩 영역을 각각 가지며, 하부 도전층(10)은 네 층의 캐패시터층(20, 30, 40, 80)과 중첩되지 않는 비중첩 영역을 갖는다.
복수의 컨택 플러그(170~174)는 중, 컨택 플러그들(171, 172, 173)은 캐패시터층들(20, 30, 40)의 비중첩 영역들을 통하여 도전층들(224, 34, 44)과 전기적으로 접속되고, 컨택 플러그(170)는 하부 도전층(10)의 비중첩 영역과 전기적으로 접속된다.
그리고, 캐패시터층들(20, 30, 40)의 비중첩 영역과 하부 도전층(10)의 비중첩 영역은 인접한 층들에 엇갈리는 방향으로 형성된다.
도 5의 실시예에서, 최하위의 캐패시터층(20)을 제외한 나머지 캐패시층들(20, 30)은 동일한 중첩 영역에 대응한 동일한 캐패시턴스를 갖는다.
그러므로, 도 5의 실시예는 상기한 구성에 의해서 단일 층간에 일부가 동일한 캐패시턴스를 갖는 복수의 등가적인 캐패시터들을 형성할 수 있다.
그러므로, 본 발명의 MIM 캐패시터 회로는 적은 면적에 충분한 캐패시턴스를 확보할 수 있으며, 동일한 캐패시턴스를 이용하는 경우 정확히 설계한 캐패시턴스를 확보할 수 있어서 양호한 전기적 특성을 가질 수 있다.
도 5는 도 6의 등가 회로로 설명될 수 있다.
캐패시터(C11)는 캐패시터층(20)에 의해 형성되는 것으로 이해될 수 있다. 캐패시터(C11)의 일단은 하부 도전층(10)과 컨택 플러그(170)를 통하여 전극 패드(161)에 연결된 것으로 이해될 수 있고, 캐패시터(C11)의 타단은 노드(N12)에 연결된 것으로 이해될 수 있다. 여기에서, 노드(N12)는 전극 패드(162)가 컨택 플러그(171)에 의해 연결된 캐패시터층(20)의 메탈층(24)에 해당되는 것으로 이해될 수 있다.
캐패시터(C12)는 캐패시터층(30)에 의해 형성되는 것으로 이해될 수 있다. 캐패시터(C12)의 양단에는 노드(N12)와 노드(N13)에 연결된다. 여기에서, 노드(N13)는 전극 패드(163)가 컨택 플러그(172)에 의해 연결된 캐패시터층(30)의 메탈층(34)에 해당되는 것으로 이해될 수 있다.
캐패시터(C13)는 캐패시터층(40)에 의해 형성되는 것으로 이해될 수 있다. 캐패시터(C13)의 양단에는 노드(N13)와 노드(N14)에 연결된다. 여기에서, 노드(N14)는 전극 패드(164)가 컨택 플러그(173)에 의해 연결된 캐패시터층(40)의 메탈층(44)에 해당되는 것으로 이해될 수 있다.
캐패시터(C14)는 캐패시터층(80)에 의해 형성되는 것으로 이해될 수 있다. 캐패시터(C14)의 일단은 노드(N14)가 연결되고, 캐패시터(C14)의 타단은 컨택 플러그(174)를 통하여 전극 패드(165)에 연결된 것으로 이해될 수 있다.
도 6에서 캐패시터(C11)를 제외한 나머지 캐패시터(C12, C13, C14)는 동일한 캐패시턴스를 갖는다.
필요한 경우, 전극 패드(161)가 전기적으로 플로팅되고, 나머지 전극 패드들(162, 163, 164, 165) 중 선택된 두 개가 활성화될 수 있다. 이 경우 활성화된 두 개의 전극 패드들 사이에 한 개의 캐패시터 또는 직렬 연결된 두 개 또는 세 개의 캐패시터가 구성될 수 있다.
또한, 필요한 경우, 전극 패드(161)가 전기적으로 활성화될 수 있다. 이 경우, 캐패시터(C11)를 이용할 수 있고, 전극 패드들(161~165)가 둘 이상 선택적으로 활성화됨으로써 다양한 등가 회로의 구현이 가능하다.
또한, 선택된 두 개의 전극 패드는 도 7과 같이 다른 메탈층에 형성되는 배선(200)을 통하여 공통으로 연결될 수 있다.
한편, 도 8의 실시예에 대하여 설명한다.
도 8의 실시예는 도 5와 동일하게 상부 도전층(160)의 복수의 전극 패턴(161~165), 하부 도전층(10), 네 개의 캐패시터층(20, 30, 40, 80) 및 복수의 컨택 플러그(170~174)를 포함한다. 그러므로, 도 8의 실시예에서 도 5와 동일한 구성의 중복 설명은 생략한다.
도 8의 실시예는 도 5와 대비하여 네 개의 캐패시터층(20, 30, 40, 80)의 적층 영역에 차이가 있다.
도 8의 실시예에서, 네 개의 캐패시터층(20, 30, 40, 80)은 하부 도전층(10)에 적층되는 순서에 따라 홀수 번째 캐패시터층과 짝수 번째 캐패시터층으로 구분될 수 있다.
짝수 번째의 캐패시터층인 캐패시터층들(30, 80)은 하부의 캐패시터층(20) 또는 캐패시터층(40)과 제2 면적의 중첩 영역 L1을 갖도록 적층된다. 그리고, 홀수 번째의 캐패시터층인 캐패시터층들(20, 40)은 하부의 하부 도전층(10) 또는 캐패시터층(30)과 제1 면적의 중첩 영역 L2을 갖도록 적층된다.
이때, 중첩 영역 L2의 면적은 중첩 영역 L1의 면적보다 크다. 그러므로, 홀수 층의 캐패시터층들(20, 40)은 짝수 층의 캐패시터층들(30, 80)보다 큰 캐패시턴스를 갖는다.
즉, 홀수 층의 캐패시터층들(20, 40)의 중첩 영역 L2는 서로 동일한 위치와 면적을 가지며, 짝수 층의 캐패시터층들(30, 80)의 중첩 영역 L1도 서로 동일한 위치와 면적을 갖는다.
도 8의 실시예도, 최상층의 캐패시터층(80)을 제외한 나머지 캐패시터층들(20, 30, 40)은 적어도 일부가 다른 캐패시터층과 중첩되지 않는 비중첩 영역을 각각 가지며, 하부 도전층(10)은 네 층의 캐패시터층(20, 30, 40, 80)과 중첩되지 않는 비중첩 영역을 갖는다.
그리고, 복수의 복수의 컨택 플러그(170~174)는 도 5와 동일한 구조로 하부 도전층(10) 및 캐패시터층들(20, 30, 40)의 비중첩 영역들 그리고 캐패시터층(80)과 전기적으로 접속된다.
여기에서, 하부 도전층(10) 및 캐패시터층들(20, 30, 40)의 비중첩 영역들 은 인접한 층들에 엇갈리는 방향으로 형성될 수 있다.
도 8의 실시예는 도 9의 등가 회로로 설명될 수 있다.
캐패시터들(C21~C24)는 도 6의 캐패시터들(C11~C14)에 대응된다. 다만, 캐패시터들(C21~C24)과 캐패시터들(C11~C14)은 중첩 영역의 면적의 차이로 인하여 다른 캐패시턴스를 갖는다. 즉, 캐패시터들(C21, C23)은 중첩 영역 L2의 면적에 해당하는 캐패시턴스를 가지며, 캐패시터들(C22, C24)는 중첩 영역 L1의 면적에 해당하는 캐패시턴스를 갖는다.
필요한 경우, 전극 패드(165)가 전기적으로 활성화되고, 나머지 전극 패드들(161~164) 중 하나가 활성화 될 수 있다. 이 경우 활성화된 두 개의 전극 패드들 사이에 한 개의 캐패시터 또는 직렬 연결된 두 개 또는 세 개의 캐패시터가 구성될 수 있다.
또한, 필요한 경우, 전극 패드들(161, 163, 165)가 전기적으로 활성화될 수 있다. 이 경우, 두 개의 직렬 캐패시터가 동일한 캐패시턴스를 가지며, 두 직렬 캐패시터들이 전극 패드(163)를 기준으로 병렬 연결되는 회로가 얻어질 수 있다.
또한, 도 8의 실시예는 제작자에 의해 도 9를 기초로 하는 다양한 등가 회로로 구현될 수 있다.
도 5 및 도 8의 실시예는 4 층의 캐패시터를 예시하였으나, 제작자의 의도에 따라 다양한 복층 구조로 구성될 수 있고, 그에 따른 다양한 등가 회로로 구현될 수 있다.
본 발명의 실시예들은 칩 내의 하부 도전층과 상부 도전층 사이의 단일 층간에 다층으로 적층된 MIM 캐패시터를 구비한다. 그리고, 본 발명의 실시예들은 다양한 등가 회로를 구현하여 설계에 필요한 캐패시턴스를 제공하도록 구성될 수 있다.
그러므로, 본 발명은 칩 사이즈에서 유리하며 적은 레이어 수로 효율적인 구조로 제작할 수 있고 공정상 편의성을 확보할 수 있으며 개발 기간이 단축될 수 있고 경제적으로 유리한 효과가 있다.

Claims (13)

  1. 하부 도전층;
    상기 하부 도전층의 상부에 차례로 적층된 적어도 네 층의 캐패시터층;
    상기 하부 도전층 및 상기 적어도 네 층의 캐패시터층의 상부에 형성된 층간 절연층;
    상기 층간 절연층의 상부에 적층되며, 상기 하부 도전층 및 상기 적어도 네 개의 캐패시터층에 각각 대응하도록 분리된 복수의 전극 패턴을 갖는 적층된 상부 도전층; 및
    상기 층간 절연층을 관통하며, 상기 하부 도전층 및 상기 적어도 네 개의 캐패시터층과 이들에 대응하는 상기 복수의 전극 패턴을 각각 전기적으로 접속시키는 복수의 컨택 플러그;를 포함하며,
    상기 적어도 네 층의 캐패시터층은 각각 동일한 면적의 중첩 영역을 가짐을 특징으로 하는 적층형 엠아이엠 캐패시터 회로.
  2. 제1 항에 있어서,
    상기 적어도 네 층의 캐패시터층의 상기 중첩 영역들은 동일한 위치에 형성되는 적층형 엠아이엠 캐패시터 회로.
  3. 제1 항에 있어서,
    상기 적어도 네 층의 캐패시터층은 각각 하부의 절연층과 상부의 메탈층을 포함하며,
    최하층의 제1 캐패시터층은 상기 하부 도전층과 중첩된 제1 면적에 해당하는 제1 캐패시턴스를 가지고,
    상기 제1 캐패시터층 상부의 다른 캐패시터층들은 상기 중첩 영역에 해당하는 동일한 제2 캐패시턴스를 갖는 엠아이엠 캐패시터 회로.
  4. 제1 항에 있어서,
    최상층의 제2 캐패시터층을 제외한 나머지 캐패시터층들은 적어도 일부가 다른 캐패시터층과 중첩되지 않는 제1 비중첩 영역을 각각 가지며,
    상기 하부 도전층은 상기 적어도 네 층의 캐패시터층과 중첩되지 않는 제2 비중첩 영역을 가지고,
    상기 복수의 컨택 플러그는 상기 제1 비중첩 영역들과 상기 제2 비중첩 영역을 통하여 최상층의 제2 캐패시터층을 제외한 나머지 캐패시터층들 및 상기 하부 도전층과 전기적으로 접속되는 엠아이엠 캐패시터 회로.
  5. 제4 항에 있어서,
    상기 제1 비중첩 영역들과 상기 제2 비중첩 영역은 인접한 층들에 엇갈리는 방향으로 형성되는 엠아이엠 캐패시터 회로.
  6. 제1 항에 있어서,
    적어도 네 층의 캐패시터층은 상기 하부 도전층에 연결된 제1 전극 패턴과 상기 최상층의 제2 캐패시터층에 연결된 제2 전극 패턴의 사이에 직렬로 연결된 등가적인 캐패시터들을 형성하고,
    상기 상기 제1 전극 패턴 및 상기 제2 전극 패턴을 제외한 나머지 전극 패턴들은 상기 캐패시터들 사이의 노드들을 형성하는 엠아이엠 캐패시터 회로.
  7. 하부 도전층;
    상기 하부 도전층의 상부에 차례로 적층된 적어도 네 층의 캐패시터층;
    상기 하부 도전층 및 상기 적어도 네 층의 캐패시터층의 상부에 형성된 층간 절연층;
    상기 층간 절연층의 상부에 적층되며, 상기 하부 도전층 및 상기 적어도 네 개의 캐패시터층에 각각 대응하도록 분리된 복수의 전극 패턴을 갖는 적층된 상부 도전층; 및
    상기 층간 절연층을 관통하며, 상기 하부 도전층 및 상기 적어도 네 개의 캐패시터층과 이들에 대응하는 상기 복수의 전극 패턴을 각각 전기적으로 접속시키는 복수의 컨택 플러그;를 포함하며,
    홀수 번째 제1 캐패시터층들은 하부와 제1 면적의 제1 중첩 영역을 갖도록 적층되고,
    짝수 번째 제2 캐패시터층들은 하부와 제2 면적의 제2 중첩 영역을 갖도록 적층됨을 특징으로 하는 엠아이엠 캐패시터 회로.
  8. 제7 항에 있어서,
    상기 제1 면적은 상기 제2 면적보다 큰 엠아이엠 캐패시터 회로.
  9. 제7 항에 있어서,
    상기 제1 중첩 영역들은 동일한 위치에 형성되고, 그리고
    상기 제2 중첩 영역들은 동일한 위치에 형성되는 적층형 엠아이엠 캐패시터 회로.
  10. 제7 항에 있어서,
    상기 적어도 네 층의 캐패시터층은 각각 하부의 절연층과 상부의 메탈층을 포함하며, 각각의 절연층이 해당 컨택 플러그와 전기적으로 접속되며,
    홀수 번째 제1 캐패시터층들은 제1 캐패시턴스를 가지고,
    짝수 번째 제2 캐패시터층들은 상기 제1 캐패시턴스보다 작은 제2 캐패시턴스를 갖는 엠아이엠 캐패시터 회로.
  11. 제7 항에 있어서,
    최상층의 제2 캐패시터층을 제외한 나머지 캐패시터층들은 적어도 일부가 다른 캐패시터층과 중첩되지 않는 제1 비중첩 영역을 각각 가지며,
    상기 하부 도전층은 상기 적어도 네 층의 캐패시터층과 중첩되지 않는 제2 비중첩 영역을 가지고,
    상기 복수의 컨택 플러그는 상기 제1 비중첩 영역들과 상기 제2 비중첩 영역을 통하여 최상층의 제2 캐패시터층을 제외한 나머지 캐패시터층들 및 상기 하부 도전층과 전기적으로 접속되는 엠아이엠 캐패시터 회로.
  12. 제11 항에 있어서,
    상기 제1 비중첩 영역들과 상기 제2 비중첩 영역은 인접한 층들에 엇갈리는 방향으로 형성되는 엠아이엠 캐패시터 회로.
  13. 제7 항에 있어서,
    적어도 네 층의 캐패시터층은 상기 하부 도전층에 연결된 제1 전극 패턴과 상기 최상층의 제2 캐패시터층에 연결된 제2 전극 패턴의 사이에 직렬로 연결된 등가적인 캐패시터들을 형성하고,
    상기 상기 제1 전극 패턴 및 상기 제2 전극 패턴을 제외한 나머지 전극 패턴들은 상기 캐패시터들 사이의 노드들을 형성하는 엠아이엠 캐패시터 회로.
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