WO2016139857A1 - アナログデジタル変換器、固体撮像装置および電子機器 - Google Patents

アナログデジタル変換器、固体撮像装置および電子機器 Download PDF

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Definitions

  • the present disclosure relates to an analog-digital converter that converts an analog signal into a digital signal, and a solid-state imaging device and an electronic apparatus including the analog-digital converter.
  • CMOS Complementary Metal Oxide Semiconductor
  • the CMOS image sensor has an analog-to-digital conversion unit (hereinafter referred to as an AD conversion unit) that performs analog (AD) conversion of an analog electrical signal output from a pixel that performs photoelectric conversion.
  • AD conversion unit analog-to-digital conversion unit
  • a so-called column-parallel AD converter is employed as an AD converter of a CMOS image sensor because of demands for higher processing speed (for example, Patent Document 1).
  • This column-parallel AD conversion unit can AD-convert electric signals output from two or more (for example, all) pixels in a pixel group arranged in each row for each column.
  • ADC Analog-to-digital converter
  • Each ADC is configured to perform AD conversion of an electrical signal output from a pixel in a corresponding column.
  • the ADC for example, there is a so-called reference signal comparison type that has a comparator and a counter and performs AD conversion of an electrical signal by comparing a predetermined reference signal with an electrical signal output from a pixel.
  • a single slope type ADC is used as the reference signal comparison type ADC.
  • a comparator compares a reference signal whose level changes with a constant slope, such as a ramp signal, and an electric signal output from a pixel.
  • a constant slope such as a ramp signal
  • the time required for the change in the level of the reference signal until the levels of the reference signal and the electric signal coincide with each other is counted, whereby conversion into a digital signal is performed.
  • a sampling capacitor is connected in series to each of the pair of differential input terminals of this comparator.
  • the sampling capacitance has a small variation in capacitance value (bias dependency of the capacitance value) with respect to the input signal.
  • Patent Document 2 a comb-type wiring capacitor element that uses a parasitic capacitance generated between a pair of comb-shaped wirings that are opposed to each other so as to mesh with each other.
  • the comb-type wiring capacitor element has a small bias dependency of the capacitance value, and can be mounted on a semiconductor substrate at a low cost.
  • the crosstalk characteristic between the comparators constituting the ADC is the entire AD converter. Affects the crosstalk characteristics.
  • Couple capacitance One factor that deteriorates the crosstalk characteristics between adjacent comparators is a parasitic capacitance (coupling capacitance) that couples the two comparators, which occurs between the comparators.
  • the sampling capacitor constituting a part of the comparator is replaced with, for example, a comb-type wiring capacitor element described in Patent Document 2 above.
  • Such deterioration of the crosstalk characteristics between the ADCs, and hence the deterioration of the crosstalk characteristics of the AD conversion unit, is caused by, for example, color mixing of images photographed by a CMOS image sensor, blurring of light and darkness, expansion of the influence of defective pixels, and the like. It causes deterioration.
  • An analog-digital converter includes a comparator having a pair of differential input ends, and first and second capacitive elements provided at each differential input end,
  • the capacitive element includes a plurality of first sub-capacitance elements connected in parallel to each other
  • the second capacitive element includes a plurality of second sub-capacitance elements connected in parallel to each other.
  • the plurality of first and second sub-capacitance elements are arranged over a plurality of columns and in each column.
  • the first and second sub-capacitors in which the first and second capacitive elements provided at the differential input terminal of the comparator are connected in parallel to each other. Including elements.
  • These first and second sub-capacitance elements are arranged in a plurality of columns and mixedly in each column, so that, for example, even when used in a state where a plurality of self capacitors are arranged side by side, The area where the capacitive elements face each other between the comparators in the adjacent columns is reduced as compared with the case where the capacitive elements are linearly arranged for each column.
  • a solid-state imaging device includes the analog-digital converter according to the embodiment of the present disclosure.
  • An electronic apparatus includes the analog-digital converter according to the embodiment of the present disclosure.
  • the first and second capacitive elements are provided at the differential input terminal of the comparator, and the first and second capacitive elements are connected in parallel to each other.
  • a plurality of first and second sub-capacitance elements Even when the first and second sub-capacitance elements are arranged in a plurality of columns and mixedly in each column, for example, when the self and the second sub-capacitance elements are used in a state where a plurality of self capacitors are arranged side by side
  • the area where the capacitive elements face each other between the comparators in the column can be reduced, and the parasitic capacitance generated between the adjacent converters can be suppressed. Therefore, crosstalk of signals can be suppressed.
  • the solid-state imaging device and the electronic apparatus by providing the analog-digital converter according to the embodiment of the present disclosure, crosstalk of signals generated between the analog-digital converters can be reduced. Can be suppressed. As a result, it is possible to suppress deterioration of the captured image.
  • FIG. 2 is a circuit diagram illustrating an example of a pixel circuit of the pixel array section illustrated in FIG. 1.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a comparator illustrated in FIG. 1.
  • FIG. 4 is a schematic diagram illustrating an outline of a sampling capacitor layout illustrated in FIG. 3.
  • FIG. 5 is a cross-sectional view taken along line IA-IA in FIG. 4. It is a schematic diagram showing the layout of the sampling capacity concerning a comparative example.
  • FIG. 7 is a schematic diagram illustrating a state in which the sampling capacitor illustrated in FIG. 6 is used in a column parallel AD conversion unit.
  • FIG. 1 is a circuit diagram illustrating an example of a pixel circuit of the pixel array section illustrated in FIG. 1.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a comparator illustrated in FIG. 1.
  • FIG. 4 is a schematic diagram illustrating an outline of a sampling capacitor layout illustrated in FIG. 3.
  • FIG. 5 is a cross-section
  • FIG. 7 is a schematic diagram illustrating a schematic configuration of a sampling capacitor illustrated in FIG. 6.
  • FIG. 9 is a cross-sectional view taken along line A′-A ′ in FIG. 8. It is a characteristic view showing the crosstalk amount of the signal in an Example and a comparative example. It is a characteristic view showing the dispersion
  • FIG. 4 is a schematic diagram for explaining a first configuration example of a sampling capacitor shown in FIG. 3. It is a circuit diagram for demonstrating the 1st and 2nd sampling capacity
  • FIG. 5 is a schematic plan view showing a wiring layout of each of the wiring layers (M1) to (M4) of the sampling capacitor according to the first configuration example.
  • FIG. 15 is a cross-sectional view taken along the line IB-IB in FIG. 12 in the configuration example illustrated in FIG. 14.
  • FIG. 15 is a cross-sectional view taken along the line corresponding to the IC-IC line in FIG. 12 in the configuration example illustrated in FIG. 14.
  • FIG. 10 is a schematic plan view showing a wiring layout of each of the wiring layers (M1) to (M3) of the sampling capacitor according to a modification of the first configuration example.
  • FIG. 17 is a cross-sectional view taken along the line IB-IB in FIG. 12 in the configuration example illustrated in FIG. 16.
  • FIG. 17 is a cross-sectional view taken along the line corresponding to the IC-IC line of FIG. 12 in the configuration example shown in FIG. 16.
  • FIG. 9 is a schematic diagram illustrating an outline of a sampling capacitor layout according to a second embodiment of the present disclosure. It is a circuit diagram for demonstrating the 1st and 2nd sampling capacity
  • FIG. 10 is a schematic plan view showing a wiring layout of each of a wiring layer (M1) to a wiring layer (M4) of a sampling capacitor according to a second configuration example.
  • FIG. 19 is a cross-sectional view taken along an arrow corresponding to the ID-ID line in FIG. 18.
  • FIG. 9 is a schematic diagram illustrating an outline of a sampling capacitor layout according to a third embodiment of the present disclosure. It is a circuit diagram for demonstrating the 1st and 2nd sampling capacity
  • FIG. 10 is a schematic plan view showing a wiring layout of each of a wiring layer (M1) to a wiring layer (M4) of a sampling capacitor according to a third configuration example.
  • FIG. 23 is a cross-sectional view taken along an arrow corresponding to the IF-IF line in FIG. 22. It is arrow sectional drawing corresponding to the IG-IG line of FIG.
  • FIG. 27 is a cross-sectional view taken along the line IH-IH in FIG. 26.
  • FIG. 10 is a schematic plan view showing a wiring layout of each of a wiring layer (M1) to a wiring layer (M4) of a sampling capacitor according to a fourth configuration example. It is sectional drawing showing the detailed structure of the electrostatic shielding layer shown in FIG. It is a schematic diagram showing an example of the layout of the via
  • FIG. 10 is a circuit diagram illustrating a circuit configuration of a sampling capacitor according to Modification 1.
  • FIG. 10 is a cross-sectional view illustrating a configuration of a MOS capacitor according to Modification Example 2-1.
  • FIG. 14 is a cross-sectional view illustrating a configuration of an MIM type capacitive element according to Modification 2-2.
  • FIG. 10 is a circuit diagram illustrating a circuit configuration of a sampling capacitor according to Modification 1.
  • FIG. 10 is a cross-sectional view illustrating a configuration of a MOS capacitor according to Modification Example 2-1.
  • FIG. 14 is a cross-sectional view illustrating a configuration of an MIM type capacitive element according to Modification 2-2.
  • FIG. 12 is a block diagram illustrating a configuration of a camera according to application example 1.
  • FIG. It is a block diagram showing the structure of the barcode reader which concerns on the application example 2.
  • FIG. 12 is a block diagram illustrating a configuration of a display device according to application example 3.
  • FIG. 12 is a block diagram illustrating a configuration of a projector according to application example 4.
  • FIG. 10 is a block diagram illustrating a configuration of a measurement device according to Application Example 5.
  • FIG. 12 is a block diagram illustrating a configuration of an X-ray detector according to application example 6.
  • FIG. FIG. 11 is a circuit diagram illustrating an example of a differential circuit according to another modified example (an example of a differential circuit other than an analog-digital converter).
  • FIG. 11 is a circuit diagram illustrating an example of a differential circuit according to another modified example (an example of a differential circuit other than an analog-digital converter).
  • First embodiment an example of a solid-state imaging device using an ADC in which a sampling capacitor is divided into a plurality of sub capacitors and these are connected in parallel and arranged to meander in the planar direction
  • First configuration example (example in which sampling capacitors are arranged over four layers) 3.
  • Modified example of first configuration example (example in which sampling capacitors are arranged over three layers) 4).
  • Second embodiment second configuration example (example in which sampling capacitors are arranged to meander in both the plane direction and the stacking direction) 5.
  • Third embodiment third configuration example (example in which sampling capacitors are arranged to meander in the stacking direction) 6).
  • fourth configuration example (example in which an electrostatic shielding layer is disposed across a sampling capacitor) 7). Modified example of the fourth embodiment (when the electrostatic shielding layer is arranged over the sampling capacitor 8. Modified example 1 (another example of the circuit configuration of the sampling capacitor) 9. Modified examples 2-1 and 2-2 (configuration examples of capacitive elements of MOS type and MIM type) 10. Application examples 1 to 6 (examples of electronic devices)
  • FIG. 1 illustrates an overall configuration of a solid-state imaging device (solid-state imaging device 1) according to the first embodiment of the present disclosure.
  • the solid-state imaging device 1 is, for example, a CMOS image sensor equipped with the analog-digital converter (ADC 50A) of the present disclosure.
  • the solid-state imaging device 1 includes a pixel array unit 10 as an imaging unit, a row selection circuit 20 as a pixel driving unit, a horizontal transfer scanning circuit 30, and a timing control circuit 40.
  • the solid-state imaging device 1 also includes an AD conversion unit 50, a digital analog converter (DAC) 60 as a ramp signal generator, a horizontal transfer line 70, an amplifier (S / A) 80, and a signal processing circuit 90.
  • DAC digital analog converter
  • the pixel array unit 10 is configured by arranging pixels (pixel circuits) including photoelectric conversion elements such as photodiodes (PD) and amplifiers within a pixel in a matrix (matrix).
  • pixels pixel circuits
  • PD photodiodes
  • matrix matrix
  • FIG. 2 shows an example of a pixel circuit.
  • This pixel circuit includes, for example, a photoelectric conversion element 211 and four transistors of a transfer transistor 212, a reset transistor 213, an amplification transistor 214, and a selection transistor 215 as active elements.
  • the photoelectric conversion element 211 is an element that converts incident light into an amount of charges (for example, electrons) corresponding to the amount of light, and includes, for example, a photodiode.
  • the transfer transistor 212 is connected between the photoelectric conversion element 211 and the floating diffusion FD as an input node.
  • the gate (transfer gate) of the transfer transistor 212 is connected to the transfer control line LTRG.
  • a predetermined control signal (transfer signal TRG) is applied to the gate of the transfer transistor 212 through the transfer control line LTRG.
  • the transfer transistor 212 transfers the electrons photoelectrically converted in the photoelectric conversion element 211 to the floating diffusion FD.
  • the reset transistor 213 is connected between the power supply line LVDD supplied with the power supply voltage VDD and the floating diffusion FD, and a reset signal RST which is a control signal is given to the gate through the reset control line LRST.
  • the reset transistor 213 resets the potential of the floating diffusion FD to the potential of the power supply line LVDD.
  • the gate of the amplification transistor 214 is connected to the floating diffusion FD. That is, the floating diffusion FD functions as an input node of the amplification transistor 214.
  • the amplification transistor 214 and the selection transistor 215 are connected in series between the power supply line LVDD and the vertical signal line LSGN.
  • the amplification transistor 214 is connected to the vertical signal line LSGN via the selection transistor 215, and constitutes a constant current source IS and a source follower outside the pixel array unit 10.
  • a selection signal SEL which is a control signal corresponding to the address signal, is applied to the gate of the selection transistor 215 through the selection control line LSEL, and the selection transistor 215 is turned on.
  • the amplification transistor 214 amplifies the potential of the floating diffusion FD and outputs a voltage corresponding to the potential to the vertical signal line LSGN.
  • the voltage output from each pixel through the vertical signal line LSGN is output to the AD conversion unit 50.
  • the reset control line LRST, transfer control line LTRG, and selection control line LSEL wired to the pixel array unit 10 are wired in units of rows of the pixel array. These reset control line LRST, transfer control line LTRG and selection control line LSEL are connected to the row selection circuit 20.
  • the row selection circuit 20 includes, for example, a shift register circuit, a predetermined logic circuit, and the like (not shown).
  • the operation of the pixels arranged in each row in the pixel array unit 10 is controlled by control lines (reset control lines LRST, transfer control lines). LTRG, selection control line LSEL).
  • the row selection circuit 20 performs image drive control by, for example, a so-called rolling shutter method (line-sequential drive method) or a global shutter method (surface batch drive method) according to an exposure shutter drive method (not shown).
  • the horizontal transfer scanning circuit 30 includes, for example, a shift register circuit and an address decoder (not shown), and transfers the signal after AD conversion of each pixel row to the signal processing circuit 90 via the horizontal transfer line 70. Is.
  • the timing control circuit 40 controls the operations of the row selection circuit 20, the horizontal transfer scanning circuit 30, the AD conversion unit 50, and the DAC 60.
  • the timing control circuit 40 includes a timing generator that generates various timing signals (control signals), and the row selection circuit 20 and the horizontal transfer scanning circuit 30 are based on these various timing signals. Then, drive control of the AD converter 50 and the DAC 60 is performed.
  • the AD conversion unit 50 is a column-parallel AD conversion unit, and includes a plurality of ADCs 50 ⁇ / b> A that are each arranged (in a column) along the column direction in the pixel array.
  • the ADC 50 ⁇ / b> A is a so-called single slope type ADC having, for example, a comparator 51, a counter 52, and a latch 53.
  • the ADC 50A has, for example, an n-bit digital signal conversion function, and is arranged for each vertical signal line LGSN.
  • the comparator 51 compares the reference voltage (reference voltage Vslop (RAMP signal) having a ramp (RAMP) waveform) generated by the DAC 60 with an analog signal output from the vertical signal line LSGN from the pixel for each row line. Dynamic circuit.
  • FIG. 3 shows a configuration example of the comparator 51.
  • the comparator 51 has sampling capacitors (sampling capacitors C1, C2) at a pair of differential input terminals.
  • the comparator 51 includes, for example, a first amplifier 511, an isolator 512, a second amplifier 513, and an auto zero switch AZSW.
  • a sampling capacitor C1 is connected in series to one input terminal (node a) of the first amplifier 511, and a sampling capacitor C2 is connected in series to the other input terminal (node b).
  • a specific configuration of the sampling capacitors C1 and C2 will be described later.
  • the first amplifier 511 includes a transconductance (Gm) amplifier.
  • the isolator 512 is connected to the output terminal (node c) of the first amplifier 511 and has a function of suppressing voltage fluctuation. Specifically, the isolator 512 is configured to separate the voltage of the node c from the node d of the large amplitude voltage and keep it as constant as possible.
  • the second amplifier 513 is provided at the output stage of the comparator 51. Note that two or more amplifiers may be provided at the output stage of the comparator 51.
  • the auto zero switch AZSW is connected between the node d on the output side of the isolator 512 and the high impedance node b.
  • the counter 52 is a circuit unit that counts the comparison time in the comparator 51.
  • the output of each latch 53 is connected to a horizontal transfer line 70 having a width of 2n bits, for example.
  • the signal output to the horizontal transfer line 70 is input to the signal processing circuit 90 via the amplifier 80.
  • the pixel circuit, row selection circuit 20, horizontal transfer scanning circuit 30, timing control circuit 40, AD converter 50, DAC 60, horizontal transfer line 70, amplifier 80, and signal processing circuit 90 described above are formed on a semiconductor substrate (not shown). ing. These circuits are configured by connecting, for example, a photodiode, two or more MOSFETs having different gate insulating film thicknesses, a bipolar transistor, a resistor element, a capacitor element, and the like on a semiconductor substrate by multilayer wiring. These circuits can be formed on a semiconductor substrate using a general CMOS process.
  • CMOS complementary metal oxide
  • sampling capacity layout configuration As described above, in the column parallel AD converter 50, the two sampling capacitors C1 and C2 are arranged at the differential input terminal of the comparator 51 of each ADC 50A. A specific layout configuration of the sampling capacitors C1 and C2 will be described below.
  • FIG. 4 shows sampling capacitors (C1, C2) arranged in ADC (n) in a certain column among a plurality of ADCs 50A and sampling capacitors arranged in ADC (n + 1) adjacent thereto (for convenience, “C3” and “C3”).
  • C4 ") is shown.
  • Sampling capacitors C1 and C3 are connected in series to a DAC-side input terminal of the comparator 51 (a terminal to which a reference voltage (Vslop) is input from the DAC 60).
  • Sampling capacitors C2 and C4 are connected in series to the input terminal on the VSL side of the comparator 51 (terminal to which an analog signal output via the vertical signal line LSGN is input for each pixel row).
  • the sampling capacitors C1 and C2 are each divided into a plurality of sub capacitors.
  • the sampling capacitor C1 includes a plurality of (here, four) sub capacitors C11, C12, C13, and C14 connected in parallel.
  • the sampling capacitor C2 includes a plurality (four in this case) of sub capacitors C21, C22, C23, and C24 connected in parallel to each other.
  • ADC (n + 1) and the sampling capacitor C3 corresponds to the sampling capacitor C1 and includes four sub capacitors C31, C32, C33, and C34 connected in parallel to each other.
  • the sampling capacitor C4 corresponds to the sampling capacitor C2 and includes four sub capacitors C41, C42, C43, and C44 connected in parallel to each other.
  • the sub-capacitors C31 to C34 and C41 to C44 have the same reference numerals and are arranged in the same layout as the sub-capacitors C11 to C14 and C21 to C24.
  • the sampling capacitor C1 corresponds to the combined capacitance of the sub capacitors C11 to C14, and has a capacitance value obtained by adding the capacitance values of the sub capacitors C11 to C14.
  • the sampling capacitor C2 corresponds to the combined capacitance of the sub capacitors C21 to C24, and has a capacitance value obtained by adding the capacitance values of the sub capacitors C21 to C24.
  • sampling capacitors C1 and C2 correspond to specific examples of “first capacitor element” and “second capacitor element” of the present disclosure.
  • the sub capacitors C11 to C14 and C21 to C24 correspond to specific examples of “first sub capacitor” and “second sub capacitor” of the present disclosure.
  • the four sub capacitors C11 to C14 constituting the sampling capacitor C1 and the four sub capacitors C21 to C24 constituting the sampling capacitor C2 are arranged over a plurality of columns (here, two columns). .
  • sub capacitors C11 to C14 and sub capacitors C21 to C24 are mixedly arranged.
  • the sub capacitors C11 to C14 and the sub capacitors C21 to C24 are not arranged in a straight line (in a straight line) in plan view (in the plane direction), but meandering It is arranged so as to (zigzag).
  • each of the sub capacitors C11 to C14 and each of the sub capacitors C21 to C24 are arranged alternately (alternately) in two rows of ADC (n).
  • any of the sub capacitors C11 to C14 and any of the sub capacitors C21 to C24 are arranged adjacent to each other in the row direction d1 or the column direction d2.
  • the sub-capacitors C11 to C14 and the sub-capacitors C21 to C24 do not necessarily have to be arranged alternately (every other).
  • the arrangement and shape of each sub-capacitor may deviate from the above example as long as the deviation of the capacitance between the sampling capacitors C1 and C2 can be tolerated.
  • Each of the sub capacitors C11 to C14 and C21 to C24 has, for example, a pair of conductive layers (wiring layers).
  • a pair of comb-shaped conductive layers c111 and c112 are arranged to face each other so as to be engaged with each other.
  • a dielectric film (not shown) such as an interlayer insulating film is disposed between the conductive layers c111 and c112.
  • the capacitance value of the sub-capacitance C11 is designed according to the facing area and interval of the conductive layers c111 and c112.
  • the capacitance values of these sub capacitors C12 to C14 and C21 to C24 are designed to be equal, for example.
  • FIG. 5 schematically shows a cross-sectional configuration taken along the line IA-IA in FIG.
  • Each of the sub capacitors C11 to C14 and C21 to C24 includes a pair of conductive layers c111 and c112. These conductive layers c111 and c112 are, for example, connected in layers over two or more layers (via vias not shown). Connected) formed. Specifically, the conductive layers c111 and c112 are formed using two or more wiring layers stacked via an interlayer insulating film. Here, the conductive layers c111 and c112 are formed using the four wiring layers M1 to M4. That is, sub capacitors C11 to C14 and C21 to C24 are formed over the wiring layers M1 to M4. The conductive layers c111 and c112 of the sub capacitors C11 to C14 and C21 to C24 are opposed to each other in the wiring layers M1 to M4.
  • sub-capacitors C11 to C14 and sub-capacitors C21 to C24 preferably have a mirror-inverted layout. This is because the capacitance values of the sub-capacitances C11 to C14 and the capacitance values of the sub-capacitances C21 to C24 are made equal to eliminate the deviation of the capacitance values between the sampling capacitors C1 and C2.
  • the ADCs 50A are arranged side by side for each pixel column.
  • Each ADC 50 ⁇ / b> A is provided with a comparator 51, and sampling capacitors C ⁇ b> 1 and C ⁇ b> 2 are disposed at a pair of differential input terminals of the comparator 51. The effects of the layout of these sampling capacitors C1 and C2 will be described below.
  • One of the important performance indexes in the ADC converter 50 is a signal crosstalk characteristic.
  • the crosstalk characteristics between the comparators 51 of each ADC 50A affect the crosstalk characteristics of the entire AD converter 50.
  • One factor that deteriorates the crosstalk characteristics between adjacent comparators 51 is a parasitic capacitance (coupling capacitance) generated between the comparators 51.
  • the sampling capacitor 100 is composed of a pair of comb-shaped conductive layers 101 and 102.
  • the conductive layers 101 and 102 have a plurality of comb-tooth portions 101a and 102a that are alternately arranged so as to mesh with each other.
  • the facing area between the conductive layers 101 and 102 can be increased, and a capacitance value greater than a certain value can be secured.
  • the layout extends long in the column direction.
  • the unit The capacitance value per area is about 2.5 fF / ⁇ m 2 .
  • the sampling capacitor 100 is arranged at a pitch of about 2 ⁇ m when the pixel pitch is about 3 ⁇ m. Will be.
  • the length of the sampling capacitor 100 in the column direction is, for example, about 150 ⁇ m, and the layout is such that rectangular comb-shaped wiring capacitance elements that extend extremely in the column direction are arranged in the row direction. Such a layout is not practical.
  • the sampling capacitors C101 and C102 arranged in a certain ADC (n) and the adjacent ADC (n + 1) are arranged.
  • Sampling capacitors C103 and C104 are arranged close to each other.
  • the sampling capacitor C102 and the sampling capacitor C103 are arranged to face each other between ADC (n) and ADC (n + 1), and this facing area (dashed line portion X) becomes large.
  • the parasitic capacitance increases between adjacent ADCs, leading to deterioration of signal crosstalk characteristics.
  • the pixel size has been reduced and the column pitch, that is, the distance between adjacent ADCs, tends to be narrower (shorter).
  • the ADC column pitch is narrowed, the distance between the two comparators of the ADC in the adjacent column is also narrowed, the parasitic capacitance between the sampling capacitors as described above is increased, and the crosstalk characteristic is likely to be deteriorated.
  • the sampling capacitors C1 and C2 provided at the differential input terminals of the comparators 51 of the ADCs 50A include a plurality of sub capacitors C11 to C14 and C21 to C24 connected in parallel to each other. It consists of The plurality of sub-capacitors C11 to C14 and C21 to C24 are arranged over two columns and mixed in each column. For example, they are arranged in a zigzag pattern alternately over two rows. As a result, compared to the case where the sampling capacitors are arranged extending linearly in the column direction as in the comparative example, the facing area (dashed line portion X) between the sampling capacitors C2 and C3 is reduced to about half. . Further, the degree of freedom of the layout of the sampling capacitors C1 and C2 is increased.
  • the parasitic capacitance between adjacent ADCs 50A is reduced, and the deterioration of signal crosstalk characteristics can be improved without increasing the pixel pitch.
  • the crosstalk amount is reduced to about half as compared with the comparative example using the sampling capacitor 100.
  • the horizontal axis in the characteristic diagram of FIG. 10 indicates the signal level input to the sampling capacitor C3 of ADC (n + 1), and the vertical axis normalizes the signal amount detected by the sampling capacitor C2 of ADC (n). It is a numerical value.
  • the sub capacitors C11 to C14 and the sub capacitors C21 to C24 have a mirror-inverted layout, the following merits are obtained. That is, in the sampling capacitor C1 (C2), the sub capacitors C11 to C14 (C21 to C24) are arranged at a distance (discretely) from each other, so that the film thickness gradient of each wiring (conductive layers c111 and c112) is set. May vary. Even in such a case, the composite capacitance value is easily averaged due to the symmetry between the sampling capacitors C1 and C2. Therefore, compared to the comparative example, the capacity variation is reduced, and the characteristic variation of the ADC 50A for each column can be expected to be reduced.
  • FIG. 11 shows the variation in the sampling capacity value between the comparative example and the example. These capacitance values are measurement data obtained from several prototype wafers. In contrast to the comparative example, it was confirmed that the variation in the capacitance value was reduced by about 30% in the example.
  • the sampling capacitors C1 and C2 provided at the differential input terminals of the comparators 51 of the ADCs 50A include a plurality of sub capacitors C11 to C14 and C21 to C24 connected in parallel to each other. It consists of The plurality of sub-capacitors C11 to C14 and C21 to C24 are arranged in two columns and mixedly in each column, whereby the facing area between the sampling capacitors C2 and C3 can be reduced. Therefore, crosstalk of signals can be suppressed.
  • the solid-state imaging device 1 includes the AD conversion unit 50 configured by such an ADC 50A, so that it is possible to suppress deterioration in image quality such as color mixture of images to be taken and bright / dark blur. .
  • FIG. 12 is a schematic diagram for explaining the sampling capacitors C1 and C2 according to the first configuration example.
  • FIG. 13 is a circuit diagram for explaining wiring connection end portions (extraction electrodes) in the sampling capacitors C1 and C2.
  • FIG. 14 is a schematic plan view showing a wiring layout of each of the wiring layers (M1) to (M4) of the sampling capacitors C1 and C2.
  • 15A shows a cross-sectional configuration taken along the line IB-IB in FIG. 12, and
  • FIG. 15B shows a cross-sectional configuration taken along the line IC-IC in FIG.
  • the sampling capacitors (C1, C2) arranged in the ADC (n) in a certain column of the plurality of ADCs 50A and the sampling capacitors arranged in the ADC (n + 1) adjacent thereto for convenience, “ C3 ”and“ C4 ”).
  • the sampling capacitor C1 corresponds to the combined capacitor of the sub capacitors C11 to C14
  • the sampling capacitor C2 corresponds to the combined capacitor of the sub capacitors C21 to C24.
  • the sub capacitors C11 to C14 and the sub capacitors C21 to C24 are arranged over two columns, and the sub capacitors C11 to C14 and the sub capacitors C21 to C24 are arranged to meander (zigzag). ing.
  • sampling capacitors C1 and C2 are, for example, comb-shaped wiring capacitors constituted by two or more wiring layers formed on a semiconductor substrate (not shown).
  • 14 shows the wiring layout of only the sampling capacitors C1 and C2, the sampling capacitors C3 and C4 are also arranged in the same layout as the sampling capacitors C1 and C2.
  • the sub capacitors C11 to C14 and C21 to C24 can be formed using four wiring layers M1 to M4, as shown in FIGS. 14, 15A and 15B.
  • the positions of the sub capacitors C11 to C14 and C21 to C24 are the same in plan view (in the plane direction) in any of the wiring layers M1 to M4. That is, the conductive layer arranged in each of the wiring layers M1 to M4 is interlayer-connected to the conductive layer immediately above.
  • each of the sub capacitors C11 to C14 includes a pair of conductive layers 521 and 522 (FIGS. 15A and 15B) arranged to face each other.
  • the conductive layer 521 is configured by interlayer connection of the conductive layer 521a in the wiring layer M1, the conductive layer 521b in the wiring layer M2, the conductive layer 521c in the wiring layer M3, and the conductive layer 521d in the wiring layer M4.
  • the conductive layer 522 is configured by an interlayer connection of the conductive layer 522a in the wiring layer M1, the conductive layer 522b in the wiring layer M2, the conductive layer 522c in the wiring layer M3, and the conductive layer 522d in the wiring layer M4.
  • Each of the wiring layers M1 to M4 is electrically connected through vias Ha, Hb, and Hc. Note that, in the wiring layers M1 to M4 in FIG. 14, the portions constituting the sub capacitors C11 to C14 are surrounded by broken lines.
  • each of the sub capacitors C21 to C24 includes a pair of conductive layers 523 and 524 (FIGS. 15A and 15B) arranged to face each other.
  • the conductive layer 523 is configured by interlayer connection of the conductive layer 523a in the wiring layer M1, the conductive layer 523b in the wiring layer M2, the conductive layer 523c in the wiring layer M3, and the conductive layer 523d in the wiring layer M4.
  • the conductive layer 524 is configured by interlayer connection of the conductive layer 524a in the wiring layer M1, the conductive layer 524b in the wiring layer M2, the conductive layer 524c in the wiring layer M3, and the conductive layer 524d in the wiring layer M4.
  • Each of the wiring layers M1 to M4 is electrically connected through vias Ha, Hb, and Hc. Note that, in the wiring layers M1 to M4 in FIG. 14, each portion constituting the sub capacitors C21 to C24 is surrounded by a one-dot chain line.
  • a wiring layer 525 (first wiring layer) for connecting the sub capacitors C11 to C14 in parallel and a wiring layer 526 (second wiring layer) for connecting the sub capacitors C21 to C24 in parallel are arranged in different layers.
  • the wiring layer 525 is disposed in the wiring layer M1
  • the wiring layer 526 is disposed in the wiring layer M3.
  • the conductive layers 521a and 522a and the wiring layer 525 constituting the sub capacitors C11 to C14 are integrally formed and have a shape meandering in a rectangular wave shape in plan view.
  • the conductive layers 523c and 524c and the wiring layer 526 constituting the sub capacitors C21 to C24 are integrally formed and have a shape meandering in a rectangular wave shape in plan view. Yes.
  • the rectangular wave shape including these wiring layers 525 and 526 is not limited to the wiring layers M1 and M3, and may be arranged in other layers, or may be arranged in three or more layers.
  • the conductive layers 521d, 522d, 523d, and 524d are partially extended as the end portions a1, a2, b1, and b2 (extraction electrodes) shown in FIG. Specifically, a part of the conductive layer 521d constituting the sub capacitance C11 is an end a1, and a part of the conductive layer 522d constituting the sub capacitance C14 is an end a2. A part of the conductive layer 523d constituting the sub-capacitance C21 is an end b1, and a part of the conductive layer 524d constituting the sub-capacitance C24 is an end b2.
  • the sub capacitors C11 to C14 and the sub capacitors C21 to C24 are formed in a meandering layout in plan view while being connected in parallel. Can do.
  • the sub capacitors C11 to C14 and C21 to C24 are formed by using the four wiring layers M1 to M4.
  • the number of wiring layers is not limited to four, but two layers. That is all you need. Further, not only an even layer but also an odd number of wiring layers may be used. In addition, other layers may be interposed between the wiring layers. As described above, various combinations of wiring layers can be selected. As an example, this modification shows a case where three wiring layers M1 to M3 are used.
  • FIG. 16 is a schematic plan view showing a wiring layout of each of the wiring layers (M1) to (M3) of the sampling capacitors C1 and C2 according to this modification.
  • 17A shows a cross-sectional configuration taken along the line IB-IB in FIG. 12, and
  • FIG. 15B shows a cross-sectional configuration taken along the line IC-IC in FIG.
  • the sub capacitors C11 to C14 and the sub capacitors C21 to C24 are arranged over two columns so that the sub capacitors C11 to C14 and the sub capacitors C21 to C24 meander (in a zigzag manner). Is arranged.
  • the sampling capacitors C1 and C2 are, for example, comb-shaped wiring capacitors formed on a semiconductor substrate (not shown).
  • FIG. 16 shows the wiring layout of only the sampling capacitors C1 and C2, but the sampling capacitors C3 and C4 are also arranged in the same layout as the sampling capacitors C1 and C2.
  • the sub capacitors C11 to C14 and C21 to C24 are formed using the three wiring layers M1 to M3. Also in this example, as in the first configuration example, the positions of the sub capacitors C11 to C14 and C21 to C24 are the same in plan view in any of the wiring layers M1 to M3. That is, the conductive layer arranged in each of the wiring layers M1 to M3 is interlayer-connected to the conductive layer immediately above.
  • each of the sub capacitors C11 to C14 includes a pair of conductive layers 521 and 522 (FIGS. 17A and 17B) arranged to face each other.
  • the conductive layer 521 is configured by interlayer connection of the conductive layer 521a in the wiring layer M1, the conductive layer 521b in the wiring layer M2, and the conductive layer 521c in the wiring layer M3.
  • the conductive layer 522 is configured by interlayer connection of the conductive layer 522a in the wiring layer M1, the conductive layer 522b in the wiring layer M2, and the conductive layer 522c in the wiring layer M3.
  • Each of the wiring layers M1 to M3 is electrically connected through vias Ha and Hb. Note that in the wiring layers M1 to M3 in FIG. 16, the portions constituting the sub capacitors C11 to C14 are surrounded by broken lines.
  • each of the sub capacitors C21 to C24 includes a pair of conductive layers 523 and 524 (FIGS. 17A and 17B) arranged to face each other.
  • the conductive layer 523 includes an interlayer connection between the conductive layer 523a in the wiring layer M1, the conductive layer 523b in the wiring layer M2, and the conductive layer 523c in the wiring layer M3.
  • the conductive layer 524 is configured by interlayer connection of the conductive layer 524a in the wiring layer M1, the conductive layer 524b in the wiring layer M2, and the conductive layer 524c in the wiring layer M3.
  • Each of the wiring layers M1 to M3 is electrically connected through vias Ha and Hb. Note that in the wiring layers M1 to M3 in FIG. 16, each part constituting the sub capacitors C21 to C24 is surrounded by a one-dot chain line.
  • a wiring layer 525 (first wiring layer) for connecting the sub capacitors C11 to C14 in parallel and a wiring layer 526 (second wiring layer) for connecting the sub capacitors C21 to C24 in parallel are arranged in different layers.
  • the wiring layer 525 is disposed in the wiring layer M1
  • the wiring layer 526 is disposed in the wiring layer M3.
  • the conductive layers 521a and 522a and the wiring layer 525 constituting the sub capacitors C11 to C14 are integrally formed and have a shape meandering in a rectangular wave shape in plan view.
  • the conductive layers 523c and 524c and the wiring layer 526 constituting the sub capacitors C21 to C24 are integrally formed and have a shape meandering in a rectangular wave shape in plan view. Yes.
  • the rectangular wave shape including these wiring layers 525 and 526 is not limited to the wiring layers M1 and M3, and may be arranged in other layers or in all three layers.
  • a part of each of the conductive layers 521b, 522b, 523b, and 524b is extended as the ends a1, a2, b1, and b2 shown in FIG.
  • a part of the conductive layer 521b constituting the sub capacitor C11 is an end a1
  • a part of the conductive layer 522b constituting the sub capacitor C14 is an end a2.
  • a part of the conductive layer 523b constituting the sub-capacitance C21 is an end b1
  • a part of the conductive layer 524b constituting the sub-capacitance C24 is an end b2.
  • the sub capacitors C11 to C14 and the sub capacitors C21 to C24 are formed in a meandering layout in plan view while being connected in parallel. Can do.
  • FIG. 18 illustrates an outline of the layout of the sampling capacitors according to the second embodiment of the present disclosure.
  • FIG. 19 is a circuit diagram for explaining wiring connection ends (extraction electrodes) in the sampling capacitors C1 and C2.
  • FIG. 20 is a schematic plan view showing a wiring layout of each of the wiring layers (M1) to (M4) of the sampling capacitors C1 and C2 according to the second configuration example.
  • FIG. 21A shows a cross-sectional configuration taken along the line ID-ID in FIG. 18, and
  • FIG. 21B shows a cross-sectional configuration taken along the line IE-IE in FIG.
  • FIG. 18 shows sampling capacitors (C1, C2) arranged in ADC (n) in a certain column among a plurality of ADCs 50A and sampling capacitors arranged in ADC (n + 1) adjacent thereto (for convenience, “ C3 ”and“ C4 ”).
  • the sampling capacitor C1 corresponds to the combined capacitor of the sub capacitors C11 to C14
  • the sampling capacitor C2 corresponds to the combined capacitor of the sub capacitors C21 to C24.
  • sampling capacitors C1 and C2 show the wiring layout of only the sampling capacitors C1 and C2, the sampling capacitors C3 and C4 (C31 to C34, C41 to C44) are also arranged in the same layout as the sampling capacitors C1 and C2.
  • Sampling capacitors C1 and C2 of the present embodiment are disposed at a pair of differential input terminals of a comparator 51 similar to that of the first embodiment, and are preferably used in the ADC 50A to AD converter 50 including the comparator 51.
  • the sub capacitors C11 to C14 and C21 to C24 have four wiring layers M1 to M4 as shown in FIGS. 20, 21A, and 21B. Utilized, it is formed on a semiconductor substrate (not shown).
  • sub capacitors C11 to C14 and the sub capacitors C21 to C24 are arranged over two columns so that the sub capacitors C11 to C14 and the sub capacitors C21 to C24 meander in a plan view (in a zigzag manner). Has been placed.
  • the sub capacitors C11 to C14 and the sub capacitors C21 to C24 meander in the stacking direction (both in the plane direction and the stacking direction) as well as in the plane direction (zigzag). Arranged). The positions of the sub capacitors C11 to C14 and the positions of the sub capacitors C21 to C24 are inverted between two adjacent layers.
  • each of the sub capacitors C11 to C14 and C21 to C24 is further divided into two upper and lower sub capacitors, and the sub capacitors divided in the upper and lower directions are also connected in parallel. That is, the sub capacitor C11 includes sub capacitors C11a and C11b connected in parallel to each other. Similarly, the sub capacitor C12 includes sub capacitors C12a and C12b connected in parallel to each other, the sub capacitor C13 includes sub capacitors C13a and C13b connected in parallel to each other, and the sub capacitor C14 includes sub capacitors connected in parallel to each other. Includes capacitors C14a and C14b.
  • the sub capacitor C21 includes sub capacitors C21a and C21b connected in parallel to each other
  • the sub capacitor C22 includes sub capacitors C22a and C22b connected in parallel to each other
  • the sub capacitor C23 is connected in parallel to each other.
  • the sub capacitors C23a and C23b, and the sub capacitor C24 includes sub capacitors C24a and C24b connected in parallel to each other.
  • the sub capacitors C11a to C14a and C21a to C24a are disposed in the wiring layers M1 and M2, respectively.
  • the sub capacitors C11b to C14b and C21b to C24b are disposed in the wiring layers M3 and M4, respectively.
  • the sub-capacitors C11a and C11b constituting the sub-capacitor C11 are arranged at positions shifted up and down (arranged at positions inverted in the plane direction).
  • each of the sub capacitors C11a to C14a includes conductive layers 521a and 522a arranged in the wiring layer M1, and conductive layers 521b and 522b arranged in the wiring layer M2.
  • the conductive layer 521a arranged in the wiring layer M1 and the conductive layer 521b arranged in the wiring layer M2 directly above are opposed to each other and are connected to each other through vias Ha.
  • the conductive layer 522a disposed in the wiring layer M1 and the conductive layer 522b disposed in the wiring layer M2 immediately above are opposed to each other and are connected to each other through vias Ha. Note that in the wiring layers M1 and M2 in FIG. 20, the portions constituting the sub capacitors C11a to C14a are surrounded by broken lines.
  • Each of the sub capacitors C11b to C14b includes conductive layers 521c and 522c disposed in the wiring layer M3 and 521d and 522d disposed in the wiring layer M4.
  • the conductive layer 521c arranged in the wiring layer M3 and the conductive layer 521d arranged in the wiring layer M4 immediately above are opposed to each other and are connected to each other through vias Hc.
  • the conductive layer 522c arranged in the wiring layer M3 and the conductive layer 522d arranged in the wiring layer M4 immediately above are opposed to each other and are connected to each other through vias Hc. Note that in the wiring layers M3 and M4 in FIG. 20, the portions constituting the sub capacitors C11b to C14b are surrounded by broken lines.
  • each of the sub capacitors C21a to C24a includes conductive layers 523a and 524a disposed in the wiring layer M1 and conductive layers 523b and 524b disposed in the wiring layer M2.
  • the conductive layer 523a disposed in the wiring layer M1 and the conductive layer 523b disposed in the immediately above wiring layer M2 are opposed to each other and are connected to each other through vias Ha.
  • the conductive layer 524a arranged in the wiring layer M1 and the conductive layer 524b arranged in the wiring layer M2 directly above are opposed to each other and are connected to each other through vias Ha. Note that in the wiring layers M1 and M2 in FIG. 20, each portion constituting the sub capacitors C21a to C24a is surrounded by a one-dot chain line.
  • Each of the sub capacitors C21b to C24b includes conductive layers 523c and 524c disposed in the wiring layer M3 and 523d and 524d disposed in the wiring layer M4.
  • the conductive layer 523c arranged in the wiring layer M3 and the conductive layer 523d arranged in the wiring layer M4 immediately above are opposed to each other and are connected to each other through vias Hc.
  • the conductive layer 524c disposed in the wiring layer M3 and the conductive layer 524d disposed in the immediately above wiring layer M4 are opposed to each other and are connected to each other through vias Hc. Note that in the wiring layers M3 and M4 in FIG. 20, each part constituting the sub capacitors C21b to C24b is surrounded by a one-dot chain line.
  • a wiring layer 525 (first wiring layer) for connecting the sub capacitors C11 to C14 and a wiring layer 526 (second wiring layer) for connecting the sub capacitors C21 to C24 are mutually connected. Arranged in different layers. Here, the wiring layer 525 is disposed in the wiring layers M1 and M3, and the wiring layer 526 is disposed in the wiring layers M2 and M4.
  • the conductive layers 521a and 522a and the wiring layer 525 constituting the sub capacitors C11a to C14a are integrally formed and have a shape meandering in a rectangular wave shape in plan view.
  • the conductive layers 521c and 522c constituting the sub capacitors C11b to C14b and the wiring layer 525 are integrally formed and have a shape meandering in a rectangular wave shape in plan view.
  • the conductive layers 523b and 524b and the wiring layer 526 constituting the sub capacitors C21a to C24a are integrally formed and have a shape meandering in a rectangular wave shape in plan view.
  • the conductive layers 523d and 524d constituting the sub capacitors C21b to C24b and the wiring layer 526 are integrally formed and have a shape meandering in a rectangular wave shape in plan view.
  • a part of the conductive layer 521b constituting the sub-capacitance C11a is extended, and a via H11 is formed in the extended part.
  • the conductive layer 521b and the conductive layer 521c are electrically connected through the via H11.
  • a part of the conductive layer 522b constituting the sub capacitor C14a is extended, and a via H13 is formed in the extended part.
  • the conductive layer 522b and the conductive layer 522c are electrically connected through the via H13.
  • a part of the conductive layer 523b constituting the sub-capacitance C21a is extended, and a via H21 is formed in the extended part.
  • the conductive layer 523b and the conductive layer 523c are electrically connected through the via H21.
  • a part of the conductive layer 524b constituting the sub capacitor C24a is extended, and a via H22 is formed in the extended part.
  • the conductive layer 524b and the conductive layer 524c are electrically connected through the via H22.
  • the conductive layers 521c, 522c, 523c, and 524c are partially extended as the end portions a1, a2, b1, and b2 illustrated in FIG. Specifically, a part of the conductive layer 521c constituting the sub capacitance C11b is extended, and a via H12 is formed in the extended part.
  • the conductive layer 521c is drawn out to the wiring layer M4 by the via H12 to form an end a1.
  • a part of the conductive layer 522c constituting the sub-capacitance C14b is an end a2.
  • a part of the conductive layer 523c constituting the sub-capacitance C21b is an end b1.
  • a part of the conductive layer 524c constituting the sub capacitance C24b is extended, and a via H23 is formed in the extended part.
  • the conductive layer 524c is drawn out to the wiring layer M4 by the via H23 to form an end b2.
  • the sub capacitors C11 to C14 and the sub capacitors C21 to C24 are meandered in a zigzag manner in both the planar direction and the stacking direction while being connected in parallel. Can be formed with a simple layout. Further, by causing the sub capacitors to meander in the stacking direction, as shown in FIGS. 21A and 21B, the facing area between the sampling capacitors C2 and C3 can be further reduced, and the amount of crosstalk is further reduced. can do.
  • FIG. 22 illustrates an outline of the layout of the sampling capacitor according to the third embodiment of the present disclosure.
  • FIG. 23 is a circuit diagram for explaining wiring connection end portions (extraction electrodes) in the sampling capacitors C1 and C2.
  • FIG. 24 is a schematic plan view showing a wiring layout of each of the wiring layers (M1) to (M4) of the sampling capacitors C1 and C2 according to the third configuration example.
  • 25A shows a cross-sectional configuration taken along the line IF-IF in FIG. 22, and
  • FIG. 25B shows a cross-sectional configuration taken along the line IG-IG in FIG.
  • FIG. 22 shows sampling capacitors (C1, C2) arranged in ADC (n) in a certain column of the plurality of ADCs 50A and sampling capacitors arranged in ADC (n + 1) adjacent thereto (for convenience, “ C3 ”and“ C4 ”).
  • the sampling capacitor C1 corresponds to the combined capacitor of the sub capacitors C11 and C12
  • the sampling capacitor C2 corresponds to the combined capacitor of the sub capacitors C21 and C22
  • the sampling capacitor C3 corresponds to the combined capacitance of the sub capacitors C31 and C32
  • the sampling capacitor C4 corresponds to the combined capacitance of the sub capacitors C41 and C42.
  • FIG. 24 shows the wiring layout of only the sampling capacitors C1 and C2, but the sampling capacitors C3 and C4 are also arranged in the same layout as the sampling capacitors C1 and C2.
  • Sampling capacitors C1 and C2 of the present embodiment are disposed at a pair of differential input terminals of a comparator 51 similar to that of the first embodiment, and are preferably used in the ADC 50A to AD converter 50 including the comparator 51.
  • the sub capacitors C11, C12, C21, and C22 have four wiring layers M1 to M4 as shown in FIGS. 24, 25A, and 25B. Utilized, it is formed on a semiconductor substrate (not shown).
  • the sub capacitors C11 and C12 and the sub capacitors C21 and C22 are arranged over two columns, and the sub capacitors C11 and C12 and the sub capacitors C21 and C22 are arranged so as to meander (zigzag). .
  • the sub capacitors C11 and C12 and the sub capacitors C21 and C22 are arranged to meander (zigzag) in the stacking direction (only in the stacking direction) instead of the planar direction. .
  • the positions of the sub capacitors C11 and C12 and the positions of the sub capacitors C21 and C22 are inverted between two adjacent layers.
  • each of the sub capacitors C11, C12, C21, C22 is divided into two upper and lower sub capacitors, and the sub capacitors divided in the upper and lower directions are also connected in parallel. That is, the sub capacitor C11 includes sub capacitors C11a and C11b connected in parallel to each other.
  • the sub-capacitor C12 includes sub-capacitors C12a and C12b connected in parallel to each other
  • the sub-capacitor C21 includes sub-capacitors C21a and C21b connected in parallel to each other
  • the sub-capacitor C22 includes sub-capacitors connected in parallel to each other. Includes capacitors C22a and C22b.
  • the sub capacitors C11a, C12a, C21a, and C22a are disposed in the wiring layers M1 and M2, respectively.
  • the sub capacitors C11b, C12b, C21b, and C22b are arranged in the wiring layers M3 and M4, respectively.
  • the sub-capacitors C11a and C11b constituting the sub-capacitor C11 are arranged at positions shifted up and down (arranged at positions inverted in the plane direction).
  • the sub capacitors C12a, C12b, the sub capacitors C21a, C21b, and the sub capacitors C22a, C22b constituting the sub capacitors C12, C21, C22 are arranged at positions shifted vertically.
  • each of the sub capacitors C11a and C12a includes conductive layers 521a and 522a arranged in the wiring layer M1, and conductive layers 521b and 522b arranged in the wiring layer M2.
  • the conductive layer 521a arranged in the wiring layer M1 and the conductive layer 521b arranged in the wiring layer M2 directly above are opposed to each other and are connected to each other through vias Ha.
  • the conductive layer 522a disposed in the wiring layer M1 and the conductive layer 522b disposed in the wiring layer M2 immediately above are opposed to each other and are connected to each other through vias Ha. Note that, in the wiring layers M1 and M2 in FIG. 24, each portion constituting the sub capacitors C11a and C12a is surrounded by a broken line.
  • Each of the sub capacitors C11b and C12b includes conductive layers 521c and 522c arranged in the wiring layer M3 and 521d and 522d arranged in the wiring layer M4.
  • the conductive layer 521c arranged in the wiring layer M3 and the conductive layer 521d arranged in the wiring layer M4 immediately above are opposed to each other and are connected to each other through vias Hc.
  • the conductive layer 522c arranged in the wiring layer M3 and the conductive layer 522d arranged in the wiring layer M4 immediately above are opposed to each other and are connected to each other through vias Hc.
  • each part constituting the sub capacitors C11b and C12b is surrounded by a broken line.
  • each of the sub capacitors C21a and C22a includes conductive layers 523a and 524a disposed in the wiring layer M1, and conductive layers 523b and 524b disposed in the wiring layer M2.
  • the conductive layer 523a disposed in the wiring layer M1 and the conductive layer 523b disposed in the immediately above wiring layer M2 are opposed to each other and are connected to each other through vias Ha.
  • the conductive layer 524a arranged in the wiring layer M1 and the conductive layer 524b arranged in the wiring layer M2 directly above are opposed to each other and are connected to each other through vias Ha. Note that, in the wiring layers M1 and M2 in FIG. 24, each part constituting the sub capacitors C21a and C22a is surrounded by a one-dot chain line.
  • Each of the sub capacitors C21b and C22b includes conductive layers 523c and 524c arranged in the wiring layer M3 and 523d and 524d arranged in the wiring layer M4.
  • the conductive layer 523c arranged in the wiring layer M3 and the conductive layer 523d arranged in the wiring layer M4 immediately above are opposed to each other and are connected to each other through vias Hc.
  • the conductive layer 524c disposed in the wiring layer M3 and the conductive layer 524d disposed in the immediately above wiring layer M4 are opposed to each other and are connected to each other through vias Hc. Note that, in the wiring layers M3 and M4 in FIG. 24, each part constituting the sub capacitors C21b and C22b is surrounded by a one-dot chain line.
  • a part of the conductive layer 522b constituting the sub capacitance C11a is extended, and a via H14 is formed in the extended part.
  • the conductive layer 522b and the conductive layer 522c are electrically connected through the via H14.
  • a part of the conductive layer 522b constituting the sub capacitor C12a is extended, and vias H15 and H16 are formed in the extended part.
  • the conductive layer 522b and the conductive layer 522c are electrically connected through the vias H15 and H16.
  • a part of the conductive layer 524b constituting the sub capacitance C21a is extended, and vias H24 and H25 are formed in the extended part.
  • the conductive layer 524b and the conductive layer 524c are electrically connected through the vias H24 and H25.
  • a part of the conductive layer 524b constituting the sub capacitor C22a is extended, and a via H26 is formed in the extended part.
  • the conductive layer 524b and the conductive layer 524c are electrically connected through the via H26.
  • a part of each of the conductive layers 522b, 524b, 522c, and 524c is extended as the ends a1, a2, b1, and b2 shown in FIG. Specifically, a part of the conductive layer 522b constituting the sub capacitor C11a is extended, and this extended part is an end a1. A part of the conductive layer 522c constituting the sub-capacitance C12b is extended, and the extended part is an end a2. A part of the conductive layer 524c constituting the sub-capacitance C21b is extended, and the extended part is an end b1. A part of the conductive layer 524b constituting the sub-capacitance C22a is extended, and this extended part is an end b2.
  • the sub capacitors C11 to C14 and the sub capacitors C21 to C24 are meandered in a zigzag manner in both the planar direction and the stacking direction while being connected in parallel. Can be formed with a simple layout. Further, by causing the sub capacitors to meander in the stacking direction, as shown in FIGS. 25A and 25B, the facing area between the sampling capacitors C2 and C3 can be reduced, and the amount of crosstalk can be reduced. it can.
  • FIG. 26 illustrates an outline of a sampling capacitor layout according to the fourth embodiment of the present disclosure.
  • FIG. 27 schematically shows a cross-sectional configuration taken along the line IH-IH in FIG.
  • FIG. 28 is a schematic plan view showing a wiring layout of each of the wiring layers (M1) to (M4) of the sampling capacitors C1 and C2 according to the fourth configuration example.
  • an electrostatic shielding layer (electrostatic shielding layer 530) may be disposed between adjacent ADCs 50A. Good.
  • the electrostatic shielding layer 530 is provided along the extending direction of the arrangement of the sampling capacitors C1 and C2 and sandwiching the sampling capacitors C1 and C2.
  • the electrostatic shielding layer 530 can be formed by using the wiring layers M1 to M4, similarly to the sampling capacitors C1 and C2.
  • electrostatic shielding layers 530a to 530d are formed in each of the wiring layers M1 to M4, and these electrostatic shielding layers 530a to 530d are interlayer-connected by vias H3. .
  • FIG. 28 as an example, the layout of the sampling capacitors C1 and C2 according to the first configuration example is illustrated.
  • the electrostatic shielding layer 530 preferably has a fixed potential.
  • it is desirable that electrostatic shielding layers 530a to 530d are provided on the semiconductor substrate 540 via the contact portions 531.
  • An STI (Shallow Trench Isolation) layer 540a is formed on the surface of the semiconductor substrate 540, and a p-type diffusion layer 540b is formed in the opening of the STI layer 540a.
  • the electrostatic shielding layer 530 can be fixed at the same potential as the substrate potential.
  • the electrostatic shielding layers 530a to 530d are electrically connected through the via H3.
  • a plurality of vias H3 are arranged along the extending direction of the electrostatic shielding layers 530a to 530c, for example, in each of the wiring layers M1 to M3.
  • the shielding effect increases as the distance between the vias H3 decreases.
  • 30A to 30C show an example of the layout of the via H3.
  • the plurality of vias H3 may be arranged in a line along the extending direction of the electrostatic shielding layers 530a to 530c, or as shown in FIG.
  • the vias H3 may be arranged alternately (so as to fill the gaps of the vias H3) over a plurality of rows (here, two rows).
  • FIG. 30C it may have a rectangular shape extending along the extending direction of the electrostatic shielding layers 530a to 530d (having a long side along the extending direction).
  • the electrostatic shielding layer 530 may be disposed with the sampling capacitors C1 and C2 interposed therebetween. Thereby, generation
  • FIG. 31 illustrates a configuration of an electrostatic shielding layer 530 according to a modification of the fourth embodiment.
  • the configuration in which the electrostatic shielding layer 530 is disposed so as to sandwich the sampling capacitors C1 and C2 between the ADCs 50A has been described. Further, the electrostatic shielding layer 530 covers the sampling capacitors C1 and C2. It may be formed.
  • the electrostatic shielding layers 530a to 530d can be stacked on the semiconductor substrate 540 using the wiring layers M1 to M4, and further the electrostatic shielding layer 530e can be formed using the wiring layer M5 thereon.
  • the electrostatic shielding layer 530e can be formed using the wiring layer M5 thereon.
  • an electrostatic shielding layer is also disposed on the sampling capacitors C1 and C2, in the wiring layer M5, when the wiring density is restricted by the design rule, as shown in FIG. Furthermore, an upper wiring layer M6 may be used.
  • the wiring layer M5 can be opened, and the opening can be closed by the electrostatic shielding layer 530f of the wiring layer M6.
  • FIG. 33 illustrates an example of a circuit configuration of the sampling capacitors C1 and C2 according to the first modification.
  • the sampling capacitors C1 and C2 are each composed of a plurality of sub capacitors C11 to C14 and C21 to C24.
  • the sub capacitors C11 to C14 and the sub capacitors C21 to C24 are connected in parallel to each other.
  • ⁇ Modification 2-1> In the above embodiment and the like, the case where the sampling capacitors C1 and C2 are formed using two or more wiring layers formed on the semiconductor substrate has been described.
  • a MOS (Metal-Oxide-Semiconductor) type capacitive element using each layer of the MOSFET as shown may be used.
  • an n-type P-Si gate electrode 124 is formed on a p-type substrate 120 having an STI layer 121 and an n-type diffusion layer 122 formed on the surface via a gate insulating film 123.
  • An interlayer insulating film 127 is formed so as to cover the n-type P-Si gate electrode 124, and a lower electrode 126 is disposed on the interlayer insulating film 127.
  • a contact layer 125 is provided on the interlayer insulating film 127, and the lower electrode 126 is electrically connected to the n-type diffusion layer 122 through the contact layer 125.
  • a capacitor can be formed using a conductive layer such as the lower electrode 126.
  • an MIM (Metal-Insulator-Metal) type capacitor as shown in FIG. 35 may be used.
  • the STI layer 131, the interlayer insulating film 132, the lower electrode 133, the dielectric film 134, and the wiring layer 135 are formed on the p-type substrate 130 in this order.
  • An upper electrode 137 is disposed on the wiring layer 135 via a contact portion 136.
  • the capacitor element may be formed using conductive layers such as the lower electrode 133, the wiring layer 135, and the upper electrode 137.
  • the solid-state imaging device 1 described in the above embodiment and the like can be applied to various image input devices.
  • the analog-digital converter of this indication is applicable to the drive circuit of various electronic devices which do not use a solid-state imaging device. An example is shown below.
  • FIG. 36 is a block diagram showing the configuration of a digital camera (digital still camera, digital video camera) 300A.
  • the digital camera 300 ⁇ / b> A includes a pixel sensor unit 301 having two-dimensionally arranged pixels, an ADC group 302, and a signal processing circuit 303.
  • the ADC 50A having the sampling capacitors C1 and C2 in the above-described embodiment and the like is arranged.
  • the pixel arrangement is two-dimensional, it can be applied to an XY scanner in addition to a digital camera.
  • FIG. 37 is a block diagram illustrating the configuration of the barcode reading apparatus 300B.
  • the barcode reading device 300B includes a pixel sensor unit 305 having pixels arranged one-dimensionally, an ADC group 306, a signal processing circuit 307, and an illumination LED 308 that emits light to the barcode 304.
  • the ADC group 306 the ADC 50A having the sampling capacitors C1 and C2 in the above-described embodiment and the like is arranged.
  • FIG. 38 is a block diagram illustrating a configuration of the display apparatus 300C.
  • the display device 300C is, for example, a plasma display, and includes an ADC group 309 provided for each of R, G, and B video signals, a detection circuit 310, a signal processing circuit 311, a drive circuit 312, a display panel 313, A control pulse power supply 314 and a drive power supply 315 are provided.
  • the ADC group 309 the ADC 50A having the sampling capacitors C1 and C2 in the above-described embodiment and the like is arranged.
  • the present invention is not limited to the plasma display, but can be applied to other displays such as a CRT display, a liquid crystal display, and an organic EL display.
  • FIG. 39 is a block diagram illustrating a configuration of projector 300D.
  • the projector 300D includes a CPU 316 that processes video data, a video signal processing circuit 317 including an ADC, and a projection device 318.
  • the ADC 50A having the sampling capacitors C1 and C2 in the above embodiment and the like is arranged.
  • FIG. 40 is a block diagram illustrating a configuration of the measurement device 300E.
  • the measuring device 300E includes a comparator group 319 capable of inputting an analog signal and a reference signal, and an encoder 320. Sampling capacitors C1 and C2 in the above-described embodiment and the like are arranged at the differential input terminal of the comparator group 319.
  • the present disclosure can be applied to a general parallel ADC comparator. Examples of the electronic device having such a configuration include an audio device and the like in addition to the measurement device.
  • FIG. 41 is a block diagram showing the configuration of the X-ray detector 300G.
  • the X-ray detector 300 ⁇ / b> G includes an optical sensor 321, an amplifier 322, an ADC 323, a signal processing device 324, and a display device 325.
  • ADC 323, ADC 50A having sampling capacitors C1 and C2 in the above-described embodiments and the like is arranged.
  • sampling capacitors C1 and C2 are divided into four parts, and the four sub-capacitors are connected in parallel.
  • the number of sub-capacitors is limited to four. It may be two, three, or five or more.
  • FIGS. These examples relate to an amplifier circuit using a differential amplifier (op amp), and one differential amplifier is formed by connecting a plurality of differential amplifiers in parallel. With such a configuration, it is possible to increase the maximum output current value of the differential amplifier and reduce the noise of the differential amplifier.
  • op amp differential amplifier
  • each AC amplifier including resistance elements 550A to 550C, capacitive elements C1a to C1d (sampling capacitors C1), a MOSFET (field effect transistor) (not shown), and a differential amplifier (operational amplifier 551) are provided. Connected in parallel.
  • the capacitive elements C1a to C1d connected to the input terminals of the individual operational amplifiers 551 the parasitic capacitance due to the coupling between the capacitive elements C1b and C1c increases, and the frequency characteristics of the gain of the AC amplifier deteriorate. Resulting in.
  • resistance elements 550A to 550C capacitive elements C1a to C1d (sampling capacity C1), capacitive elements C2a to C2d (sampling capacity C2), a MOSFET (field effect transistor) (not shown), an operational amplifier 551, are connected in parallel.
  • parasitic capacitance due to coupling between the capacitive elements C2a and C1b and between the capacitive elements C2c and C1d increases, and the frequency characteristics of the gain of the AC amplifier deteriorate.
  • the present disclosure may be configured as follows.
  • a comparator having a pair of differential inputs; First and second capacitive elements provided at each differential input end,
  • the first capacitor element includes a plurality of first sub-capacitor elements connected in parallel to each other,
  • the second capacitor element includes a plurality of second sub-capacitor elements connected in parallel to each other,
  • the plurality of first and second sub-capacitance elements are arranged in a plurality of columns and mixedly in each column.
  • Each of the first and second sub-capacitance elements includes first and second conductive layers that are formed in two or more layers, are connected to each other and are disposed opposite to each other. The analog-digital converter as described in any one of 1).
  • the first wiring layer that connects the first sub-capacitance elements and the second wiring layer that connects the second sub-capacitance elements are arranged in different selective layers. The analog-digital converter described in 4).
  • the first and second conductive layers and the first wiring layer constituting each first sub-capacitance element are integrally formed, and in plan view It has a meandering shape like a rectangular wave
  • the first and second conductive layers constituting the second sub-capacitance element and the second wiring layer are integrally formed, and in plan view
  • the analog-digital converter according to (5) which has a shape meandering in a rectangular wave shape.
  • the plurality of first sub-capacitance elements and the plurality of second sub-capacitance elements are arranged in a zigzag shape in plan view, and any one of (2) to (6) An analog-digital converter as described in 1.
  • the plurality of first sub-capacitors and the plurality of second sub-capacitors are arranged in a zigzag manner in the stacking direction. Any one of (2) to (6) The analog-digital converter described.
  • Each of the first and second sub-capacitor elements includes first and second conductive layers that are formed over two or more layers and are connected to each other and disposed opposite to each other. The position of the first sub-capacitor element and the position of the second sub-capacitor element are inverted between two adjacent layers, One of said 1st and 2nd conductive layers is extended, The through-hole for interlayer connection is provided in the extended part, The analog-digital converter as described in said (8).
  • the plurality of first sub-capacitors are integrally formed and have a shape meandering in a rectangular wave shape in plan view, and a part of the meandering shape is Extended and having the through hole
  • the plurality of second sub-capacitance elements are integrally formed and have a shape meandering in a rectangular wave shape in plan view, and a part of the meandering shape is The analog-digital converter according to (9), wherein the analog-digital converter extends and has the through hole.
  • (14) The analog-digital converter according to (13), wherein a plurality of the through holes are arranged along an extending direction of the electrostatic shielding layer.
  • (15) The analog-digital converter according to (14), wherein the through holes are alternately arranged over two rows along the extending direction.
  • (16) The analog to digital converter according to (13), wherein the through hole is provided in a rectangular region having a long side along the extending direction.
  • the electrostatic shielding layer is formed to further cover the plurality of first and second sub-capacitors.
  • the first and second capacitive elements are MOS (Metal-Oxide-Semiconductor) type or MIM (Metal-Insulator-Metal) type capacitive elements according to any one of (1) to (17) above Analog-digital converter.
  • a comparator having a pair of differential inputs; First and second capacitive elements provided at each differential input end, The first capacitor element includes a plurality of first sub-capacitor elements connected in parallel to each other, The second capacitor element includes a plurality of second sub-capacitor elements connected in parallel to each other, The plurality of first and second sub-capacitance elements are arranged in a plurality of columns and mixedly in each column.
  • a solid-state imaging device including an analog-digital converter.
  • a comparator having a pair of differential inputs; First and second capacitive elements provided at each differential input end, The first capacitor element includes a plurality of first sub-capacitor elements connected in parallel to each other, The second capacitor element includes a plurality of second sub-capacitor elements connected in parallel to each other, The plurality of first and second sub-capacitance elements are arranged in a plurality of columns and mixedly in each column.
  • An electronic apparatus comprising an analog-digital converter.

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Abstract

　アナログデジタル変換器は、一対の差動入力端を有する比較器と、各差動入力端に設けられた第１および第２の容量素子とを備え、第１の容量素子は、互いに並列接続された複数の第１のサブ容量素子を含み、第２の容量素子は、互いに並列接続された複数の第２のサブ容量素子を含む。複数の第１および第２のサブ容量素子は、複数列にわたって、かつ各列内に混在して配置されている。

Description

アナログデジタル変換器、固体撮像装置および電子機器
　本開示は、アナログ信号をデジタル信号に変換するアナログデジタル変換器、およびこれを備えた固体撮像装置ならびに電子機器に関する。
　画像を撮像する固体撮像装置として、例えば、ＣＣＤ(Charge Coupled Device)およびＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサが挙げられる。近年、小型化等の要請から、ＣＭＯＳイメージセンサが注目されている。
　ＣＭＯＳイメージセンサは、光電変換を行う画素が出力するアナログの電気信号をＡＤ（Analog to Digital）変換するアナログデジタル変換部（以下、ＡＤ変換部という）を有する。ＣＭＯＳイメージセンサのＡＤ変換部としては、処理の高速化等の要請から、いわゆる列並列型のＡＤ変換部が採用されている（例えば、特許文献１）。
　この列並列型のＡＤ変換部では、各行に並ぶ画素群のうちの２以上（例えば全部）の画素から出力された電気信号を、列毎にＡＤ変換することができる。例えば、列並列型のＡＤ変換部では、画素の列数と同等数のＡＤ変換器（ＡＤＣ：Analog-to-digital converter）が、行方向に沿って並べて配置される。各ＡＤＣは、対応する列の画素が出力する電気信号のＡＤ変換を行うように構成されている。
　ＡＤＣとしては、例えば、コンパレータとカウンタとを有し、所定の参照信号と画素が出力する電気信号とを比較することにより、電気信号のＡＤ変換を行う、いわゆる参照信号比較型のものがある。上記特許文献１では、この参照信号比較型のＡＤＣとしてシングルスロープ型のものが用いられている。
　シングルスロープ型のＡＤＣでは、コンパレータにおいて、ランプ（ramp）信号等の一定の傾きでレベルが変化する参照信号と、画素が出力する電気信号とが比較される。カウンタにおいて、これらの参照信号と電気信号とのレベルが一致するまでの、参照信号のレベルの変化に要する時間がカウントされることで、デジタル信号への変換が行われる。
　このコンパレータの一対の差動入力端子のそれぞれには、サンプリング容量が直列に接続されている。ＡＤＣとして良好な特性を得るためには、サンプリング容量において、入力信号に対する容量値の変動（容量値のバイアス依存性）が小さいことが求められる。
　一方で、一対の櫛型の配線が噛み合うようにして対向配置され、これらの対向する配線間に生じる寄生容量を利用した櫛型配線容量素子（例えば、特許文献２）が提案されている。櫛型配線容量素子は、容量値のバイアス依存性が小さく、半導体基板上に低コストで搭載可能である。
特開２０１３－９０３０５号公報 特開２００５－１８３７３９号公報
　上記のような列並列型のＡＤ変換部における重要な性能指標の１つとして、信号のクロストーク特性がある。列並列型のＡＤ変換部では、ＡＤＣを構成するコンパレータどうしの間（ある列のＡＤＣのコンパレータと、その列に隣接する列のＡＤＣのコンパレータとの間）のクロストーク特性が、ＡＤ変換部全体のクロストーク特性に影響を与える。
　隣接するコンパレータ同士の間のクロストーク特性を悪化させる要因の１つは、それらのコンパレータ間に生じる、その２つのコンパレータを結合してしまう寄生容量（カップリング容量）である。
　ここで、上記特許文献１に記載された列並列型のＡＤＣにおいて、コンパレータの一部を構成するサンプリング容量を、例えば上記特許文献２に記載されているような櫛型配線容量素子に置き替える場合、ある一定以上の容量値を保持しつつも、画素アレイ部の所定のスペース内に配置可能なレイアウトで容量素子設計を行うことが求められる。
　ところが、近年、半導体プロセスの高精細化あるいは画素サイズの縮小化等が進み、所望の容量値を得つつ所定のスペースに配置できるように素子設計を行うと、次のような不具合がある。即ち、隣接するＡＤＣ間において、コンパレータのサンプリング容量同士の対向面積が大きくなってしまい、この結果、隣接するＡＤＣ間において寄生容量が大きくなり、上記のようなクロストーク特性の悪化に繋がる。
　このようなＡＤＣ間のクロストーク特性の悪化、ひいてはＡＤ変換部のクロストーク特性の悪化は、例えばＣＭＯＳイメージセンサにおいて撮影された画像の混色、明暗の滲み、欠陥画素の影響の拡大等の画質の劣化を招く。
　したがって、信号のクロストークを抑制することが可能なアナログデジタル変換器、固体撮像装置ならびに電子機器を提供することが望ましい。
　本開示の一実施の形態のアナログデジタル変換器は、一対の差動入力端を有する比較器と、各差動入力端に設けられた第１および第２の容量素子とを備え、第１の容量素子は、互いに並列接続された複数の第１のサブ容量素子を含み、第２の容量素子は、互いに並列接続された複数の第２のサブ容量素子を含むものである。複数の第１および第２のサブ容量素子は、複数列にわたって、かつ各列内に混在して配置されている。
　本開示の一実施の形態のアナログデジタル変換器では、比較器の差動入力端に設けられた第１および第２の容量素子が、互いに並列接続された複数の第１および第２のサブ容量素子を含む。これらの第１および第２のサブ容量素子が、複数列にわたって、かつ各列内に混在して配置されていることにより、例えば自己が複数並べて配置された状態で用いられる場合にも、それらのうちの隣接する列の比較器間で容量素子同士が対向する面積が、容量素子が列毎に直線状に配置される場合に比べ、削減される。
　本開示の一実施の形態の固体撮像装置は、上記本開示の一実施の形態のアナログデジタル変換器を備えたものである。
　本開示の一実施の形態の電子機器は、上記本開示の一実施の形態のアナログデジタル変換器を備えたものである。
　本開示の一実施の形態のアナログデジタル変換器によれば、比較器の差動入力端に第１および第２の容量素子が設けられ、これらの第１および第２の容量素子が互いに並列接続された複数の第１および第２のサブ容量素子を含む。第１および第２のサブ容量素子が、複数列にわたって、かつ各列内に混在して配置されることで、例えば自己が複数並べて配置された状態で用いられる場合にも、それらのうちの隣接する列の比較器間で容量素子同士が対向する面積を削減でき、隣接する変換器との間において生じる寄生容量を抑制することができる。よって、信号のクロストークを抑制することが可能となる。
　本開示の一実施の形態の固体撮像装置および電子機器によれば、上記本開示の一実施の形態のアナログデジタル変換器を備えることにより、アナログデジタル変換器同士の間で生じる信号のクロストークを抑制することができる。これにより、撮影される画像の劣化を抑制することが可能となる。
　尚、上記内容は本開示の一例である。本開示の効果は、上述したものに限らず、他の異なる効果であってもよいし、更に他の効果を含んでいてもよい。
本開示の第１の実施形態に係る固体撮像装置の全体構成を表すブロック図である。 図１に示した画素アレイ部の画素回路の一例を表す回路図である。 図１に示したコンパレータの構成例を表す回路図である。 図３に示したサンプリング容量のレイアウトの概略を表す模式図である。 図４のＩＡ－ＩＡ線における矢視断面図である。 比較例に係るサンプリング容量のレイアウトを表す模式図である。 図６に示したサンプリング容量を列並列型のＡＤ変換部に用いた状態を表す模式図である。 図６に示したサンプリング容量の概略構成を表す模式図である。 図８のＡ’－Ａ’線における矢視断面図である。 実施例と比較例とにおける信号のクロストーク量を表す特性図である。 実施例と比較例とにおけるサンプリング容量の容量値のばらつきを表す特性図である。 図３に示したサンプリング容量の第１の構成例を説明するための模式図である。 第１および第２のサンプリング容量と各容量の配線接続用の端部を説明するための回路図である。 第１の構成例に係るサンプリング容量の配線層（Ｍ１）～配線層（Ｍ４）の各層の配線レイアウトを表す平面模式図である。 図１４に示した構成例における図１２のＩＢ－ＩＢ線に対応する矢視断面図である。 図１４に示した構成例における図１２のＩＣ－ＩＣ線に対応する矢視断面図である。 第１の構成例の変形例に係るサンプリング容量の配線層（Ｍ１）～配線層（Ｍ３）の各層の配線レイアウトを表す平面模式図である。 図１６に示した構成例における図１２のＩＢ－ＩＢ線に対応する矢視断面図である。 図１６に示した構成例における図１２のＩＣ－ＩＣ線に対応する矢視断面図である。 本開示の第２の実施形態に係るサンプリング容量のレイアウトの概略を表す模式図である。 第１および第２のサンプリング容量と各容量の配線接続用の端部を説明するための回路図である。 第２の構成例に係るサンプリング容量の配線層（Ｍ１）～配線層（Ｍ４）の各層の配線レイアウトを表す平面模式図である。 図１８のＩＤ－ＩＤ線に対応する矢視断面図である。 図１８のＩＥ－ＩＥ線に対応する矢視断面図である。 本開示の第３の実施形態に係るサンプリング容量のレイアウトの概略を表す模式図である。 第１および第２のサンプリング容量と各容量の配線接続用の端部を説明するための回路図である。 第３の構成例に係るサンプリング容量の配線層（Ｍ１）～配線層（Ｍ４）の各層の配線レイアウトを表す平面模式図である。 図２２のＩＦ－ＩＦ線に対応する矢視断面図である。 図２２のＩＧ－ＩＧ線に対応する矢視断面図である。 本開示の第４の実施形態に係るサンプリング容量のレイアウトの概略を表す模式図である。 図２６のＩＨ－ＩＨ線に対応する矢視断面図である。 第４の構成例に係るサンプリング容量の配線層（Ｍ１）～配線層（Ｍ４）の各層の配線レイアウトを表す平面模式図である。 図２６に示した静電遮蔽層の詳細構成を表す断面図である。 静電遮蔽層の層間接続用のビアのレイアウトの一例を表す模式図である。 静電遮蔽層の層間接続用のビアのレイアウトの他の例を表す模式図である。 静電遮蔽層の層間接続用のビアのレイアウトの更に他の例を表す模式図である。 第４の実施形態の変形例に係る静電遮蔽層の構成を表す断面模式図である。 第４の実施形態の他の変形例に係る静電遮蔽層の構成を表す断面模式図である。 変形例１に係るサンプリング容量の回路構成を表す回路図である。 変形例２－１に係るＭＯＳ型の容量素子の構成を表す断面図である。 変形例２－２に係るＭＩＭ型の容量素子の構成を表す断面図である。 適用例１に係るカメラの構成を表すブロック図である。 適用例２に係るバーコード読み取り装置の構成を表すブロック図である。 適用例３に係るディスプレイ装置の構成を表すブロック図である。 適用例４に係るプロジェクタの構成を表すブロック図である。 適用例５に係る計測機器の構成を表すブロック図である。 適用例６に係るＸ線検出器の構成を表すブロック図である。 その他の変形例に係る差動回路の一例（アナログデジタル変換器以外の差動回路の一例）を表す回路図である。 その他の変形例に係る差動回路の一例（アナログデジタル変換器以外の差動回路の一例）を表す回路図である。
　以下、本開示における実施の形態について、図面を参照して詳細に説明する。尚、説明は以下の順序で行う。
１．第１の実施の形態（サンプリング容量を複数のサブ容量に分割し、これらを並列接続すると共に平面方向において蛇行するように配置してなるＡＤＣを用いた固体撮像装置の例）
２．第１の構成例（サンプリング容量を４層にわたって配置した場合の例）
３．第１の構成例の変形例（サンプリング容量を３層にわたって配置した場合の例）
４．第２の実施の形態，第２の構成例（サンプリング容量を平面方向と積層方向との両方において蛇行するように配置した場合の例）
５．第３の実施の形態，第３の構成例（サンプリング容量を積層方向において蛇行するように配置した場合の例）
６．第４の実施の形態，第４の構成例（サンプリング容量を挟んで静電遮蔽層を配置した場合の例）
７．第４の実施形態の変形例（静電遮蔽層をサンプリング容量の上を覆って配置した場８．変形例１（サンプリング容量の回路構成の他の例）
９．変形例２－１，２－２（ＭＯＳ型，ＭＩＭ型の容量素子の構成例）
１０．適用例１～６（電子機器の例）
＜第１の実施の形態＞
［構成］
　図１は、本開示の第１の実施形態に係る固体撮像装置（固体撮像装置１）の全体構成を表したものである。固体撮像装置１は、例えば、本開示のアナログデジタル変換器（ＡＤＣ５０Ａ）を搭載したＣＭＯＳイメージセンサである。この固体撮像装置１は、撮像部としての画素アレイ部１０、画素駆動部としての行選択回路２０、水平転送走査回路３０およびタイミング制御回路４０を備える。固体撮像装置１は、また、ＡＤ変換部５０、ランプ信号発生器としてのデジタルアナログ変換器（ＤＡＣ：Digital Analog converter）６０、水平転送線７０、アンプ（Ｓ／Ａ）８０および信号処理回路９０を備える。
　画素アレイ部１０は、例えばフォトダイオード（ＰＤ）などの光電変換素子と、画素内アンプとを含む画素（画素回路）がマトリクス状（行列状）に配置されたものである。
　図２は、画素回路の一例を表したものである。この画素回路は、例えば、光電変換素子２１１と、転送トランジスタ２１２、リセットトランジスタ２１３、増幅トランジスタ２１４および選択トランジスタ２１５の４つのトランジスタとを、能動素子として有する。
　光電変換素子２１１は、入射光をその光量に応じた量の電荷（例えば電子）に変換する素子であり、例えばフォトダイオードを含んで構成されている。
　転送トランジスタ２１２は、光電変換素子２１１と入力ノードとしてのフローティングディフュージョンＦＤとの間に接続されている。この転送トランジスタ２１２のゲート（転送ゲート）は、転送制御線ＬＴＲＧに接続されている。転送制御線ＬＴＲＧを通じて転送トランジスタ２１２のゲートに所定の制御信号（転送信号ＴＲＧ）が与えられる。この転送トランジスタ２１２により、光電変換素子２１１において光電変換された電子がフローティングディフュージョンＦＤに転送される。
　リセットトランジスタ２１３は、電源電圧ＶＤＤが供給される電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。このリセットトランジスタ２１３により、フローティングディフュージョンＦＤの電位が電源ラインＬＶＤＤの電位にリセットされる。
　フローティングディフュージョンＦＤには、増幅トランジスタ２１４のゲートが接続されている。即ち、フローティングディフュージョンＦＤは、増幅トランジスタ２１４の入力ノードとして機能する。
　増幅トランジスタ２１４と選択トランジスタ２１５とは、電源ラインＬＶＤＤと垂直信号線ＬＳＧＮとの間に直列に接続されている。増幅トランジスタ２１４は、選択トランジスタ２１５を介して垂直信号線ＬＳＧＮに接続され、画素アレイ部１０外の定電流源ＩＳとソースフォロアを構成している。選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ２１５のゲートに与えられ、選択トランジスタ２１５がオンとなる。選択トランジスタ２１５がオンとなると、増幅トランジスタ２１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線ＬＳＧＮに出力する。垂直信号線ＬＳＧＮを通じて、各画素から出力された電圧は、ＡＤ変換部５０に出力される。
　画素アレイ部１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧおよび選択制御線ＬＳＥＬは、画素配列の行単位で配線されている。これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧおよび選択制御線ＬＳＥＬは、行選択回路２０に接続されている。
　行選択回路２０は、例えば図示しないシフトレジスタ回路や所定の論理回路等を含んで構成され、画素アレイ部１０における各行に配置された画素の動作を、制御線（リセット制御線ＬＲＳＴ，転送制御線ＬＴＲＧ，選択制御線ＬＳＥＬ）を通じて制御するものである。この行選択回路２０は、例えば、図示しない露光シャッターの駆動方式に応じて、いわゆるローリングシャッター方式（線順次駆動方式）またはグローバルシャッター方式（面一括駆動方式）により、画像駆動制御を行う。
　水平転送走査回路３０は、例えば図示しないシフトレジスタ回路やアドレスデコーダ等を含んで構成されており、各画素行のＡＤ変換後の信号を、水平転送線７０を介して信号処理回路９０に転送するものである。
　タイミング制御回路４０は、行選択回路２０、水平転送走査回路３０、ＡＤ変換部５０およびＤＡＣ６０の動作を制御するものである。具体的には、タイミング制御回路４０は、各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、行選択回路２０、水平転送走査回路３０、ＡＤ変換部５０およびＤＡＣ６０の駆動制御を行う。
（ＡＤ変換部５０）
　ＡＤ変換部５０は、列並列型のＡＤ変換部であり、各々が画素配列における列方向に沿って（列状に）配置された複数のＡＤＣ５０Ａを有する。ＡＤＣ５０Ａは、例えばコンパレータ５１、カウンタ５２およびラッチ５３を有する、いわゆるシングルスロープ型のＡＤＣである。このＡＤＣ５０Ａは、例えばｎビットデジタル信号変換機能を有しており、垂直信号線ＬＧＳＮ毎に配置されている。
　コンパレータ５１は、ＤＡＣ６０により生成される参照電圧（ランプ（ＲＡＭＰ）波形をもつ参照電圧Ｖslop（ＲＡＭＰ信号））と、行線毎に画素から垂直信号線ＬＳＧＮから出力されるアナログ信号とを比較する差動回路である。
　図３は、コンパレータ５１の構成例を表したものである。コンパレータ５１は、一対の差動入力端にサンプリング容量（サンプリング容量Ｃ１，Ｃ２）を有している。具体的には、コンパレータ５１は、例えば第１アンプ５１１と、アイソレータ５１２と、第２アンプ５１３と、オートゼロスイッチＡＺＳＷとを備えている。第１アンプ５１１の一方の入力端（ノードａ）にサンプリング容量Ｃ１が、他方の入力端（ノードｂ）にサンプリング容量Ｃ２がそれぞれ直列に接続されている。尚、サンプリング容量Ｃ１，Ｃ２の具体的な構成については後述する。
　第１アンプ５１１は、トランスコンダクタンス（Ｇｍ）アンプを含んで構成されている。アイソレータ５１２は、第１アンプ５１１の出力端（ノードｃ）に接続して配置され、電圧変動を抑える機能を有するものである。具体的には、アイソレータ５１２は、ノードｃの電圧を大振幅電圧のノードｄから分離し、可能な限り一定に保つように構成されている。第２アンプ５１３は、コンパレータ５１の出力段に設けられている。尚、コンパレータ５１の出力段には、２つ以上のアンプが設けられていてもよい。オートゼロスイッチＡＺＳＷは、アイソレータ５１２の出力側のノードｄと高インピーダンスのノードｂとの間に接続されている。
　カウンタ５２は、コンパレータ５１における比較時間をカウントする回路部である。各ラッチ５３の出力は、例えば２ｎビット幅の水平転送線７０に接続されている。水平転送線７０に出力された信号は、アンプ８０を介して信号処理回路９０に入力される。
　上述した画素回路、行選択回路２０、水平転送走査回路３０、タイミング制御回路４０、ＡＤ変換部５０、ＤＡＣ６０、水平転送線７０、アンプ８０および信号処理回路９０は、図示しない半導体基板上に形成されている。これらの回路は、半導体基板上において、例えばフォトダイオード、ゲート絶縁膜厚の異なる２つ以上のＭＯＳＦＥＴ、バイポーラトランジスタ、抵抗素子および容量素子等を多層配線により接続することで構成されている。これらの回路は、半導体基板上に、一般的なＣＭＯＳプロセスを用いて形成することができる。以下、本実施の形態のサンプリング容量のレイアウトに関して説明する。
（サンプリング容量のレイアウト構成）
　上記のように、列並列型のＡＤ変換部５０では、各ＡＤＣ５０Ａのコンパレータ５１の差動入力端に、２つのサンプリング容量Ｃ１，Ｃ２が配置されている。これらのサンプリング容量Ｃ１，Ｃ２の具体的なレイアウト構成について以下に説明する。
　図４は、複数のＡＤＣ５０Ａのうちのある列のＡＤＣ（ｎ）に配置されたサンプリング容量（Ｃ１，Ｃ２）と、これに隣接するＡＤＣ（ｎ＋１）に配置されたサンプリング容量（便宜上「Ｃ３」「Ｃ４」とする）とのレイアウトの概要を表したものである。サンプリング容量Ｃ１，Ｃ３が、コンパレータ５１のＤＡＣ側の入力端子（ＤＡＣ６０から参照電圧（Vslop）が入力される端子）に直列に接続されている。サンプリング容量Ｃ２，Ｃ４が、コンパレータ５１のＶＳＬ側の入力端子（画素行毎に垂直信号線ＬＳＧＮを経由して出力されるアナログ信号が入力される端子）に直列に接続されている。
　このように、本実施の形態では、サンプリング容量Ｃ１，Ｃ２がそれぞれ、複数のサブ容量に分割されている。具体的には、ＡＤＣ（ｎ）では、サンプリング容量Ｃ１は、互いに並列接続された複数（ここでは４つ）のサブ容量Ｃ１１，Ｃ１２，Ｃ１３，Ｃ１４を含んでいる。サンプリング容量Ｃ２は、互いに並列接続された複数（ここでは４つ）のサブ容量Ｃ２１，Ｃ２２，Ｃ２３，Ｃ２４を含んでいる。ＡＤＣ（ｎ＋１）についても同様で、サンプリング容量Ｃ３は、サンプリング容量Ｃ１に対応しており、互いに並列接続された４つのサブ容量Ｃ３１，Ｃ３２，Ｃ３３，Ｃ３４を含む。サンプリング容量Ｃ４は、サンプリング容量Ｃ２に対応しており、互いに並列接続された４つのサブ容量Ｃ４１，Ｃ４２，Ｃ４３，Ｃ４４を含む。尚、サブ容量Ｃ３１～Ｃ３４，Ｃ４１～Ｃ４４は、説明上付した符号であり、サブ容量Ｃ１１～Ｃ１４，Ｃ２１～Ｃ２４と同等のレイアウトで配置されている。
　即ち、サンプリング容量Ｃ１は、サブ容量Ｃ１１～Ｃ１４の合成容量に相当し、サブ容量Ｃ１１～Ｃ１４の各容量値を足し合わせた容量値を有する。サンプリング容量Ｃ２は、サブ容量Ｃ２１～Ｃ２４の合成容量に相当し、サブ容量Ｃ２１～Ｃ２４の各容量値を足し合わせた容量値を有する。
　尚、サンプリング容量Ｃ１，Ｃ２が、本開示の「第１の容量素子」および「第２の容量素子」の一具体例に相当する。また、サブ容量Ｃ１１～Ｃ１４，Ｃ２１～Ｃ２４が、本開示の「第１のサブ容量素子」および「第２のサブ容量素子」の一具体例に相当する。
　本実施の形態では、サンプリング容量Ｃ１を構成する４つのサブ容量Ｃ１１～Ｃ１４と、サンプリング容量Ｃ２を構成する４つのサブ容量Ｃ２１～Ｃ２４とが、複数列（ここでは２列）にわたって配置されている。また、各列内には、サブ容量Ｃ１１～Ｃ１４と、サブ容量Ｃ２１～Ｃ２４とが混在して配置されている。具体的には、サブ容量Ｃ１１～Ｃ１４同士、およびサブ容量Ｃ２１～Ｃ２４同士が、平面視的に（平面方向において）、互いに直線を成して（直線状に）配置されるのではなく、蛇行するように（ジグザグ状に）配置されている。
　より詳細には、ＡＤＣ（ｎ）の２列において、サブ容量Ｃ１１～Ｃ１４のそれぞれと、サブ容量Ｃ２１～Ｃ２４のそれぞれとが互い違いに（交互に）配置されている。換言すると、サブ容量Ｃ１１～Ｃ１４のいずれかとサブ容量Ｃ２１～Ｃ２４とのいずれかとが、行方向ｄ１または列方向ｄ２において隣り合うように配置されている。但し、これらのサブ容量Ｃ１１～Ｃ１４とサブ容量Ｃ２１～Ｃ２４とは、必ずしも互い違い（１個置きに）入り混じって配置されていなくともよい。サンプリング容量Ｃ１，Ｃ２間において容量の偏りが許容できる範囲において、各サブ容量の配列や形状が、上記の例を逸脱していても構わない。
　サブ容量Ｃ１１～Ｃ１４，Ｃ２１～Ｃ２４はそれぞれ、例えば一対の導電層（配線層）を有している。例えば、サブ容量Ｃ１１では、一対の櫛型の導電層ｃ１１１，ｃ１１２が噛み合うように対向して配置されている。これらの導電層ｃ１１１，ｃ１１２間には、層間絶縁膜などの誘電体膜（図示せず）が配置されている。これらの導電層ｃ１１１，ｃ１１２の対向面積および間隔等に応じてサブ容量Ｃ１１の容量値が設計される。他のサブ容量Ｃ１２～Ｃ１４，Ｃ２１～Ｃ２４についても同様で、一対の櫛型の導電層を有している。これらのサブ容量Ｃ１２～Ｃ１４，Ｃ２１～Ｃ２４の各容量値は、例えば同等となるように設計されている。
　図５は、図４のＩＡ－ＩＡ線における矢視断面構成を模式的に表したものである。サブ容量Ｃ１１～Ｃ１４，Ｃ２１～Ｃ２４はそれぞれ、一対の導電層ｃ１１１，ｃ１１２を含んで構成されるが、これらの導電層ｃ１１１，ｃ１１２は、例えば２層以上にわたって層間接続されて（図示しないビアによって接続されて）形成されている。具体的には、導電層ｃ１１１，ｃ１１２は、層間絶縁膜を介して積層された２以上の配線層を利用して形成されている。ここでは、４層の配線層Ｍ１～Ｍ４を利用して、導電層ｃ１１１，ｃ１１２が形成されている。即ち、配線層Ｍ１～Ｍ４にわたって、サブ容量Ｃ１１～Ｃ１４，Ｃ２１～Ｃ２４が形成されている。サブ容量Ｃ１１～Ｃ１４，Ｃ２１～Ｃ２４の各導電層ｃ１１１，ｃ１１２は、配線層Ｍ１～Ｍ４の各層においていずれも対向している。
　これらのサブ容量Ｃ１１～Ｃ１４と、サブ容量Ｃ２１～Ｃ２４とは、互いにミラー反転したレイアウトを有していることが望ましい。サブ容量Ｃ１１～Ｃ１４の各容量値と、サブ容量Ｃ２１～Ｃ２４の各容量値とを均等にし、サンプリング容量Ｃ１，Ｃ２間で容量値の偏りをなくすためである。
［効果］
　本実施の形態の固体撮像装置１では、光が画素アレイ部１０へ入射すると、この入射光は、各画素内の光電変換素子２１１において受光され、光電変換される。光電変換素子２１１において発生した信号電荷は、転送トランジスタ２１２によってフローティングディフュージョンＦＤに転送される。この後、選択トランジスタ２１５がオンとなると、増幅トランジスタ２１４によって、フローティングディフュージョンＦＤの電位が増幅され、その電位に応じた電圧が垂直信号線ＬＳＧＮに出力される。垂直信号線ＬＳＧＮを通じて、各画素から出力された電圧は、ＡＤ変換部５０へ入力される。ＡＤ変換部５０では、１画素行分の信号が、対応する列のＡＤＣ５０Ａに入力され、ＡＤ変換される。ＡＤ変換後の信号は、水平転送線７０に送られ、アンプ８０を介して信号処理回路９０へ入力される。
　ここで、ＡＤ変換部５０では、画素列毎にＡＤＣ５０Ａが並んで配置されている。各ＡＤＣ５０Ａにはコンパレータ５１が設けられるが、このコンパレータ５１の一対の差動入力端には、サンプリング容量Ｃ１，Ｃ２が配置されている。これらのサンプリング容量Ｃ１，Ｃ２のレイアウトによる効果について、以下に説明する。
　ＡＤＣ変換部５０における重要な性能指標の１つとして、信号のクロストーク特性がある。列並列型のＡＤ変換部５０では、各ＡＤＣ５０Ａのコンパレータ５１同士の間のクロストーク特性が、ＡＤ変換部５０全体のクロストーク特性に影響を与える。隣接するコンパレータ５１同士の間のクロストーク特性を悪化させる要因の１つとして、それらのコンパレータ５１間に生じる寄生容量（カップリング容量）が挙げられる。
　ここで、比較例として、列並列型のＡＤＣにおいて、コンパレータの一部を構成するサンプリング容量を、例えば図６に示したような櫛型配線容量素子に置き替えた構成について説明する。比較例では、サンプリング容量１００が、櫛型の一対の導電層１０１，１０２から構成されている。導電層１０１，１０２は、互いに噛み合うように互い違いに配置された、複数の櫛歯部分１０１ａ，１０２ａを有している。これにより、導電層１０１，１０２間の対向面積を増し、ある一定値以上の容量値を確保することが可能である。
　しかしながら、このようなサンプリング容量１００を列並列型のＡＤＣに使用する場合、配置スペースの制約がある。このため、一定値以上の容量値を確保するためには、例えば図７に示したように、列方向に長く延在したレイアウトとなってしまう。例えば、４５ｎｍのプロセスルールをもつＣＭＯＳプロセスにおいて、上記のような櫛型配線容量素子を、４層の配線層を用いて形成し、かつ、配線スペースをプロセスルールの最小値で設計した場合、単位面積当たりの容量値は約２．５ｆＦ／μｍ2となる。この構造の櫛型配線容量素子を用いた場合、１個のサンプリング容量において２５０ｆＦ程度の容量値が必要であるならば、画素ピッチが３μｍ程度とすると、サンプリング容量１００は２μｍ程度のピッチで配置されることになる。この結果、サンプリング容量１００の列方向の長さは、例えば１５０μｍ程度となり、列方向に極端に伸びた長方形状の櫛型配線容量素子が行方向に並んだレイアウトとなる。このようなレイアウトは実用的ではない。
　また、上記のような櫛型配線容量素子では、図８および図９に示したように、あるＡＤＣ（ｎ）に配置されたサンプリング容量Ｃ１０１，Ｃ１０２と、隣接するＡＤＣ（ｎ＋１）に配置されたサンプリング容量Ｃ１０３，Ｃ１０４とが、近接して配置される。このため、ＡＤＣ（ｎ）とＡＤＣ（ｎ＋１）との間において、サンプリング容量Ｃ１０２とサンプリング容量Ｃ１０３とが対向配置され、かつこの対向面積（破線部分Ｘ）が大きくなってしまう。この結果、隣接するＡＤＣ間において寄生容量が大きくなり、信号のクロストーク特性の悪化に繋がる。
　加えて、近年では、画素サイズの縮小化等が進み、カラムピッチ、すなわち、隣接するＡＤＣ間の距離は、より狭く（短く）なる傾向にある。ＡＤＣのカラムピッチが狭くなると、隣接する列のＡＤＣの２つのコンパレータ同士の間の距離も狭くなり、上記のようなサンプリング容量間の寄生容量が増大し、クロストーク特性は悪化し易くなる。
　これに対し、本実施の形態では、各ＡＤＣ５０Ａのコンパレータ５１の各差動入力端に設けられたサンプリング容量Ｃ１，Ｃ２が、互いに並列接続された複数のサブ容量Ｃ１１～Ｃ１４，Ｃ２１～Ｃ２４を含んで構成されている。これらの複数のサブ容量Ｃ１１～Ｃ１４，Ｃ２１～Ｃ２４は、２列にわたって、かつ各列内に混在して配置されている。例えば、２列にわたって互い違いにジグザグ状に配置されている。これにより、上記比較例のように列方向に直線状に延在してサンプリング容量が配置される場合に比べ、サンプリング容量Ｃ２，Ｃ３間の対向面積（破線部分Ｘ）が約半分まで削減される。また、サンプリング容量Ｃ１，Ｃ２のレイアウトの自由度が高まる。
　したがって、隣接するＡＤＣ５０Ａ同士の間における寄生容量が減り、画素ピッチを拡げることなく、信号のクロストーク特性の悪化を改善することができる。
　例えば、図１０のシミュレーション結果に示したように、サンプリング容量１００を用いた比較例に比べ、上記のようなサンプリング容量Ｃ１，Ｃ２を用いた実施例では、クロストーク量が約半分まで削減される。尚、図１０の特性図における横軸は、ＡＤＣ（ｎ＋１）のサンプリング容量Ｃ３に入力された信号レベルを示し、縦軸は、ＡＤＣ（ｎ）のサンプリング容量Ｃ２で検出される信号量を規格化した数値である。
　また、サブ容量Ｃ１１～Ｃ１４と、サブ容量Ｃ２１～Ｃ２４とが、互いにミラー反転したレイアウトとなっていることで、次のようなメリットがある。即ち、サンプリング容量Ｃ１（Ｃ２）では、サブ容量Ｃ１１～Ｃ１４（Ｃ２１～Ｃ２４）が互いに距離が離れて（離散して）配置されることから、各配線（導電層ｃ１１１，ｃ１１２）の膜厚勾配にばらつきが生じることがある。このような場合にも、サンプリング容量Ｃ１，Ｃ２間の対称性により、合成容量値としては平均化され易くなる。したがって、比較例に対して、容量ばらつきが低減し、列ごとのＡＤＣ５０Ａの特性ばらつきの低減が期待できる。
　図１１は、比較例と実施例とのサンプリング容量の容量値ばらつきを示したものである。これらの容量値は、数枚の試作ウエハから取得した測定データである。比較例に対して、実施例では、容量値のばらつきが約３０％低減していることが確認された。
　以上のように本実施の形態では、各ＡＤＣ５０Ａのコンパレータ５１の各差動入力端に設けられたサンプリング容量Ｃ１，Ｃ２が、互いに並列接続された複数のサブ容量Ｃ１１～Ｃ１４，Ｃ２１～Ｃ２４を含んで構成されている。これらの複数のサブ容量Ｃ１１～Ｃ１４，Ｃ２１～Ｃ２４が、２列にわたって、かつ各列内に混在して配置されることで、サンプリング容量Ｃ２，Ｃ３間の対向面積を削減することができる。よって、信号のクロストークを抑制することが可能となる。
　また、これにより固体撮像装置１では、このようなＡＤＣ５０Ａから構成されたＡＤ変換部５０を備えることで、撮影される画像の混色や明暗の滲み等の画質の劣化を抑制することが可能となる。
　以下に、上記第１の実施の形態において説明したサンプリング容量Ｃ１，Ｃ２の具体的な構成例について説明する。
＜第１の構成例＞
　図１２は、第１の構成例に係るサンプリング容量Ｃ１，Ｃ２を説明するための模式図である。図１３は、サンプリング容量Ｃ１，Ｃ２における配線接続用の端部（取り出し電極）を説明するための回路図である。図１４は、サンプリング容量Ｃ１，Ｃ２の配線層（Ｍ１）～配線層（Ｍ４）の各層の配線レイアウトを表す平面模式図である。図１５Ａは、図１２のＩＢ－ＩＢ線における矢視断面構成を、図１５Ｂは、図１２のＩＣ－ＩＣ線における矢視断面構成をそれぞれ表したものである。
　尚、図１２には、複数のＡＤＣ５０Ａのうちのある列のＡＤＣ（ｎ）に配置されたサンプリング容量（Ｃ１，Ｃ２）と、これに隣接するＡＤＣ（ｎ＋１）に配置されたサンプリング容量（便宜上「Ｃ３」「Ｃ４」とする）とのレイアウトの概要を表したものである。上記第１の実施の形態において説明したように、サンプリング容量Ｃ１は、サブ容量Ｃ１１～Ｃ１４の合成容量に相当し、サンプリング容量Ｃ２は、サブ容量Ｃ２１～Ｃ２４の合成容量に相当する。また、これらのサブ容量Ｃ１１～Ｃ１４とサブ容量Ｃ２１～Ｃ２４とが、２列にわたって配置され、サブ容量Ｃ１１～Ｃ１４同士およびサブ容量Ｃ２１～Ｃ２４同士が、蛇行するように（ジグザグ状に）配置されている。
　これらのサンプリング容量Ｃ１，Ｃ２は、例えば図示しない半導体基板上に形成された２以上の配線層によって構成される櫛型の配線容量である。尚、図１４では、サンプリング容量Ｃ１，Ｃ２のみの配線レイアウトを示すが、サンプリング容量Ｃ３，Ｃ４についてもサンプリング容量Ｃ１，Ｃ２と同様のレイアウトで配置されている。例えば、サブ容量Ｃ１１～Ｃ１４，Ｃ２１～Ｃ２４は、図１４，図１５Ａおよび図１５Ｂに示したように、４つの配線層Ｍ１～Ｍ４を利用して形成することができる。この例では、配線層Ｍ１～Ｍ４のいずれにおいてもサブ容量Ｃ１１～Ｃ１４，Ｃ２１～Ｃ２４の各位置は平面視的に（平面方向において）同じである。つまり、配線層Ｍ１～Ｍ４の各層に配置された導電層は、直上の導電層と層間接続されている。
　例えば、サブ容量Ｃ１１～Ｃ１４のそれぞれは、対向配置された一対の導電層５２１，５２２（図１５Ａ，図１５Ｂ）を含んで構成されている。導電層５２１は、配線層Ｍ１における導電層５２１ａと、配線層Ｍ２における導電層５２１ｂと、配線層Ｍ３における導電層５２１ｃと、配線層Ｍ４における導電層５２１ｄとの層間接続により構成されている。導電層５２２は、配線層Ｍ１における導電層５２２ａと、配線層Ｍ２における導電層５２２ｂと、配線層Ｍ３における導電層５２２ｃと、配線層Ｍ４における導電層５２２ｄとの層間接続により構成されている。配線層Ｍ１～Ｍ４の各層間は、ビアＨａ，Ｈｂ，Ｈｃを通じて電気的に接続されている。尚、図１４の配線層Ｍ１～Ｍ４では、サブ容量Ｃ１１～Ｃ１４を構成する各部分を破線で囲っている。
　同様に、サブ容量Ｃ２１～Ｃ２４のそれぞれは、対向配置された一対の導電層５２３，５２４（図１５Ａ，図１５Ｂ）を含んで構成されている。導電層５２３は、配線層Ｍ１における導電層５２３ａと、配線層Ｍ２における導電層５２３ｂと、配線層Ｍ３における導電層５２３ｃと、配線層Ｍ４における導電層５２３ｄとの層間接続により構成されている。導電層５２４は、配線層Ｍ１における導電層５２４ａと、配線層Ｍ２における導電層５２４ｂと、配線層Ｍ３における導電層５２４ｃと、配線層Ｍ４における導電層５２４ｄとの層間接続により構成されている。配線層Ｍ１～Ｍ４の各層間は、ビアＨａ，Ｈｂ，Ｈｃを通じて電気的に接続されている。尚、図１４の配線層Ｍ１～Ｍ４では、サブ容量Ｃ２１～Ｃ２４を構成する各部分を一点鎖線で囲っている。
　これらのサブ容量Ｃ１１～Ｃ１４同士を並列接続するための配線層５２５（第１の配線層）と、サブ容量Ｃ２１～Ｃ２４同士を並列接続するための配線層５２６（第２の配線層）とは、互いに異なる層に配置されている。ここでは、配線層Ｍ１に配線層５２５が配置され、配線層Ｍ３に、配線層５２６が配置されている。配線層Ｍ１では、サブ容量Ｃ１１～Ｃ１４を構成する導電層５２１ａ，５２２ａと配線層５２５とが、一体的に形成されており、かつ平面視的に矩形波状に蛇行した形状を有している。また、配線層Ｍ３では、サブ容量Ｃ２１～Ｃ２４を構成する導電層５２３ｃ，５２４ｃと配線層５２６とが、一体的に形成されており、かつ平面視的に矩形波状に蛇行した形状を有している。尚、これらの配線層５２５，５２６を含む矩形波形状は、配線層Ｍ１，Ｍ３に限らず他の層に配置されていてもよいし、３層以上にわたって配置されていても構わない。
　配線層Ｍ４では、図１３に示した端部ａ１，ａ２，ｂ１，ｂ２（取り出し電極）として、導電層５２１ｄ，５２２ｄ，５２３ｄ，５２４ｄの各一部が延設されている。具体的には、サブ容量Ｃ１１を構成する導電層５２１ｄの一部が端部ａ１とされ、サブ容量Ｃ１４を構成する導電層５２２ｄの一部が端部ａ２とされている。サブ容量Ｃ２１を構成する導電層５２３ｄの一部が端部ｂ１とされ、サブ容量Ｃ２４を構成する導電層５２４ｄの一部が端部ｂ２とされている。
　このように、４つの配線層Ｍ１～Ｍ４を利用して、サブ容量Ｃ１１～Ｃ１４同士およびサブ容量Ｃ２１～Ｃ２４同士を、並列接続しつつ、平面視的には蛇行したようなレイアウトで形成することができる。
＜第１の構成例の変形例＞
　上記第１の構成例では、４つの配線層Ｍ１～Ｍ４を利用してサブ容量Ｃ１１～Ｃ１４，Ｃ２１～Ｃ２４を形成したが、配線層の数は４層に限定されるものではなく、２層以上であればよい。また、偶数層に限らず、奇数層の配線層が利用されていてもよい。加えて、配線層同士の間に他の層が介在していても構わない。このように、配線層の組み合わせは様々なものを選択することができる。一例として、本変形例では、３つの配線層Ｍ１～Ｍ３を利用する場合について示す。
　図１６は、本変形例に係るサンプリング容量Ｃ１，Ｃ２の配線層（Ｍ１）～配線層（Ｍ３）の各層の配線レイアウトを表す平面模式図である。図１７Ａは、図１２のＩＢ－ＩＢ線における矢視断面構成を、図１５Ｂは、図１２のＩＣ－ＩＣ線における矢視断面構成をそれぞれ表したものである。
　本変形例においても、サブ容量Ｃ１１～Ｃ１４とサブ容量Ｃ２１～Ｃ２４とが、２列にわたって配置され、サブ容量Ｃ１１～Ｃ１４同士およびサブ容量Ｃ２１～Ｃ２４同士が、蛇行するように（ジグザグ状に）配置されている。また、これらのサンプリング容量Ｃ１，Ｃ２は、例えば図示しない半導体基板上に形成された櫛型の配線容量である。尚、図１６では、サンプリング容量Ｃ１，Ｃ２のみの配線レイアウトを示すが、サンプリング容量Ｃ３，Ｃ４についてもサンプリング容量Ｃ１，Ｃ２と同様のレイアウトで配置されている。
　但し、本変形例では、サブ容量Ｃ１１～Ｃ１４，Ｃ２１～Ｃ２４が、３つの配線層Ｍ１～Ｍ３を利用して形成されている。この例においても、上記第１の構成例と同様、配線層Ｍ１～Ｍ３のいずれにおいてもサブ容量Ｃ１１～Ｃ１４，Ｃ２１～Ｃ２４の各位置は平面視的に同じである。つまり、配線層Ｍ１～Ｍ３の各層に配置された導電層は、直上の導電層と層間接続されている。
　例えば、サブ容量Ｃ１１～Ｃ１４のそれぞれは、対向配置された一対の導電層５２１，５２２（図１７Ａ，図１７Ｂ）を含んで構成されている。導電層５２１は、配線層Ｍ１における導電層５２１ａと、配線層Ｍ２における導電層５２１ｂと、配線層Ｍ３における導電層５２１ｃとの層間接続により構成されている。導電層５２２は、配線層Ｍ１における導電層５２２ａと、配線層Ｍ２における導電層５２２ｂと、配線層Ｍ３における導電層５２２ｃとの層間接続により構成されている。配線層Ｍ１～Ｍ３の各層間は、ビアＨａ，Ｈｂを通じて電気的に接続されている。尚、図１６の配線層Ｍ１～Ｍ３では、サブ容量Ｃ１１～Ｃ１４を構成する各部分を破線で囲っている。
　同様に、サブ容量Ｃ２１～Ｃ２４のそれぞれは、対向配置された一対の導電層５２３，５２４（図１７Ａ，図１７Ｂ）を含んで構成されている。導電層５２３は、配線層Ｍ１における導電層５２３ａと、配線層Ｍ２における導電層５２３ｂと、配線層Ｍ３における導電層５２３ｃとの層間接続により構成されている。導電層５２４は、配線層Ｍ１における導電層５２４ａと、配線層Ｍ２における導電層５２４ｂと、配線層Ｍ３における導電層５２４ｃとの層間接続により構成されている。配線層Ｍ１～Ｍ３の各層間は、ビアＨａ，Ｈｂを通じて電気的に接続されている。尚、図１６の配線層Ｍ１～Ｍ３では、サブ容量Ｃ２１～Ｃ２４を構成する各部分を一点鎖線で囲っている。
　これらのサブ容量Ｃ１１～Ｃ１４同士を並列接続するための配線層５２５（第１の配線層）と、サブ容量Ｃ２１～Ｃ２４同士を並列接続するための配線層５２６（第２の配線層）とは、互いに異なる層に配置されている。ここでは、配線層Ｍ１に配線層５２５が配置され、配線層Ｍ３に、配線層５２６が配置されている。配線層Ｍ１では、サブ容量Ｃ１１～Ｃ１４を構成する導電層５２１ａ，５２２ａと配線層５２５とが、一体的に形成されており、かつ平面視的に矩形波状に蛇行した形状を有している。また、配線層Ｍ３では、サブ容量Ｃ２１～Ｃ２４を構成する導電層５２３ｃ，５２４ｃと配線層５２６とが、一体的に形成されており、かつ平面視的に矩形波状に蛇行した形状を有している。尚、これらの配線層５２５，５２６を含む矩形波形状は、配線層Ｍ１，Ｍ３に限らず他の層に配置されていてもよいし、３層の全てに配置されていても構わない。
　配線層Ｍ２では、図１３に示した端部ａ１，ａ２，ｂ１，ｂ２として、導電層５２１ｂ，５２２ｂ，５２３ｂ，５２４ｂの各一部が延設されている。具体的には、サブ容量Ｃ１１を構成する導電層５２１ｂの一部が端部ａ１とされ、サブ容量Ｃ１４を構成する導電層５２２ｂの一部が端部ａ２とされている。サブ容量Ｃ２１を構成する導電層５２３ｂの一部が端部ｂ１とされ、サブ容量Ｃ２４を構成する導電層５２４ｂの一部が端部ｂ２とされている。
　このように、３つの配線層Ｍ１～Ｍ３を利用して、サブ容量Ｃ１１～Ｃ１４同士およびサブ容量Ｃ２１～Ｃ２４同士を、並列接続しつつ、平面視的には蛇行したようなレイアウトで形成することができる。
　以下、上記実施の形態の他の実施の形態について説明する。尚、上記実施の形態と同様の構成要素については同一の符号を付し、その説明を省略する。
＜第２の実施の形態＞
　図１８は、本開示の第２の実施形態に係るサンプリング容量のレイアウトの概略を表したものである。図１９は、サンプリング容量Ｃ１，Ｃ２における配線接続用の端部（取り出し電極）を説明するための回路図である。図２０は、第２の構成例に係るサンプリング容量Ｃ１，Ｃ２の配線層（Ｍ１）～配線層（Ｍ４）の各層の配線レイアウトを表す平面模式図である。図２１Ａは、図１８のＩＤ－ＩＤ線における矢視断面構成を、図２１Ｂは、図１８のＩＥ－ＩＥ線における矢視断面構成をそれぞれ表したものである。
　尚、図１８には、複数のＡＤＣ５０Ａのうちのある列のＡＤＣ（ｎ）に配置されたサンプリング容量（Ｃ１，Ｃ２）と、これに隣接するＡＤＣ（ｎ＋１）に配置されたサンプリング容量（便宜上「Ｃ３」「Ｃ４」とする）とのレイアウトの概要を表したものである。上記第１の実施の形態において説明したように、サンプリング容量Ｃ１は、サブ容量Ｃ１１～Ｃ１４の合成容量に相当し、サンプリング容量Ｃ２は、サブ容量Ｃ２１～Ｃ２４の合成容量に相当する。
　また、図２０では、サンプリング容量Ｃ１，Ｃ２のみの配線レイアウトを示すが、サンプリング容量Ｃ３，Ｃ４（Ｃ３１～Ｃ３４，Ｃ４１～Ｃ４４）についてもサンプリング容量Ｃ１，Ｃ２と同様のレイアウトで配置されている。
　本実施の形態のサンプリング容量Ｃ１，Ｃ２は、上記第１の実施の形態と同様のコンパレータ５１の一対の差動入力端に配置され、コンパレータ５１を含むＡＤＣ５０ＡないしＡＤ変換部５０において好適に用いられる。本実施の形態においても、上記第１の実施の形態と同様、サブ容量Ｃ１１～Ｃ１４，Ｃ２１～Ｃ２４は、図２０，図２１Ａおよび図２１Ｂに示したように、４つの配線層Ｍ１～Ｍ４を利用して、図示しない半導体基板上に形成されている。また、サブ容量Ｃ１１～Ｃ１４とサブ容量Ｃ２１～Ｃ２４とが、２列にわたって配置され、サブ容量Ｃ１１～Ｃ１４同士およびサブ容量Ｃ２１～Ｃ２４同士が、平面視的に蛇行するように（ジグザグ状に）配置されている。
　但し、本実施の形態では、平面方向だけでなく積層方向においても（平面方向と積層方向との両方において）、サブ容量Ｃ１１～Ｃ１４同士およびサブ容量Ｃ２１～Ｃ２４同士が、蛇行するように（ジグザグ状に）配置されている。サブ容量Ｃ１１～Ｃ１４の各位置とサブ容量Ｃ２１～Ｃ２４の各位置とは、隣接する２層の間で反転している。
　具体的には、サブ容量Ｃ１１～Ｃ１４，Ｃ２１～Ｃ２４のそれぞれが、更に上下２つのサブ容量に分割され、かつ上下に分割されたサブ容量同士も並列接続されている。即ち、サブ容量Ｃ１１は、互いに並列接続されたサブ容量Ｃ１１ａ，Ｃ１１ｂを含んでいる。同様に、サブ容量Ｃ１２は、互いに並列接続されたサブ容量Ｃ１２ａ，Ｃ１２ｂを含み、サブ容量Ｃ１３は、互いに並列接続されたサブ容量Ｃ１３ａ，Ｃ１３ｂを含み、サブ容量Ｃ１４は、互いに並列接続されたサブ容量Ｃ１４ａ，Ｃ１４ｂを含む。また、同様に、サブ容量Ｃ２１は、互いに並列接続されたサブ容量Ｃ２１ａ，Ｃ２１ｂを含み、サブ容量Ｃ２２は、互いに並列接続されたサブ容量Ｃ２２ａ，Ｃ２２ｂを含み、サブ容量Ｃ２３は、互いに並列接続されたサブ容量Ｃ２３ａ，Ｃ２３ｂを含み、サブ容量Ｃ２４は、互いに並列接続されたサブ容量Ｃ２４ａ，Ｃ２４ｂを含む。
　サブ容量Ｃ１１ａ～Ｃ１４ａ，Ｃ２１ａ～Ｃ２４ａのそれぞれは、配線層Ｍ１，Ｍ２に配置されている。サブ容量Ｃ１１ｂ～Ｃ１４ｂ，Ｃ２１ｂ～Ｃ２４ｂのそれぞれは、配線層Ｍ３，Ｍ４に配置されている。このような積層構造において、サブ容量Ｃ１１を構成するサブ容量Ｃ１１ａ，Ｃ１１ｂ同士が、上下でシフトした位置に配置されている（平面方向では反転した位置に配置されている）。同様に、サブ容量Ｃ１２～Ｃ１４，Ｃ２１～ｃ２４を構成するサブ容量Ｃ１２ａ，Ｃ１２ｂ同士、サブ容量Ｃ１３ａ，Ｃ１３ｂ同士、サブ容量Ｃ１４ａ，Ｃ１４ｂ同士、サブ容量Ｃ２１ａ，Ｃ２１ｂ同士、サブ容量Ｃ２２ａ，Ｃ２２ｂ同士、サブ容量Ｃ２３ａ，Ｃ２３ｂ同士、サブ容量Ｃ２４ａ，Ｃ２４ｂ同士が、それぞれ上下でシフトした位置に配置されている。
　例えば、サブ容量Ｃ１１ａ～Ｃ１４ａのそれぞれは、配線層Ｍ１に配置された導電層５２１ａ，５２２ａと、配線層Ｍ２に配置された導電層５２１ｂ，５２２ｂとを含んで構成されている。配線層Ｍ１に配置された導電層５２１ａと、直上の配線層Ｍ２に配置された導電層５２１ｂとは正対しており、互いにビアＨａを通じて層間接続されている。同様に、配線層Ｍ１に配置された導電層５２２ａと、直上の配線層Ｍ２に配置された導電層５２２ｂとは正対しており、互いにビアＨａを通じて層間接続されている。尚、図２０の配線層Ｍ１，Ｍ２では、サブ容量Ｃ１１ａ～Ｃ１４ａを構成する各部分を破線で囲っている。
　サブ容量Ｃ１１ｂ～Ｃ１４ｂのそれぞれは、配線層Ｍ３に配置された導電層５２１ｃ，５２２ｃと、配線層Ｍ４に配置された５２１ｄ，５２２ｄを含んで構成されている。配線層Ｍ３に配置された導電層５２１ｃと、直上の配線層Ｍ４に配置された導電層５２１ｄとは正対しており、互いにビアＨｃを通じて層間接続されている。同様に、配線層Ｍ３に配置された導電層５２２ｃと、直上の配線層Ｍ４に配置された導電層５２２ｄとは正対しており、互いにビアＨｃを通じて層間接続されている。尚、図２０の配線層Ｍ３，Ｍ４では、サブ容量Ｃ１１ｂ～Ｃ１４ｂを構成する各部分を破線で囲っている。
　一方、サブ容量Ｃ２１ａ～Ｃ２４ａのそれぞれは、配線層Ｍ１に配置された導電層５２３ａ，５２４ａと、配線層Ｍ２に配置された導電層５２３ｂ，５２４ｂとを含んで構成されている。配線層Ｍ１に配置された導電層５２３ａと、直上の配線層Ｍ２に配置された導電層５２３ｂとは正対しており、互いにビアＨａを通じて層間接続されている。同様に、配線層Ｍ１に配置された導電層５２４ａと、直上の配線層Ｍ２に配置された導電層５２４ｂとは正対しており、互いにビアＨａを通じて層間接続されている。尚、図２０の配線層Ｍ１，Ｍ２では、サブ容量Ｃ２１ａ～Ｃ２４ａを構成する各部分を一点鎖線で囲っている。
　サブ容量Ｃ２１ｂ～Ｃ２４ｂのそれぞれは、配線層Ｍ３に配置された導電層５２３ｃ，５２４ｃと、配線層Ｍ４に配置された５２３ｄ，５２４ｄを含んで構成されている。配線層Ｍ３に配置された導電層５２３ｃと、直上の配線層Ｍ４に配置された導電層５２３ｄとは正対しており、互いにビアＨｃを通じて層間接続されている。配線層Ｍ３に配置された導電層５２４ｃと、直上の配線層Ｍ４に配置された導電層５２４ｄとは正対しており、互いにビアＨｃを通じて層間接続されている。尚、図２０の配線層Ｍ３，Ｍ４では、サブ容量Ｃ２１ｂ～Ｃ２４ｂを構成する各部分を一点鎖線で囲っている。
　これらのサブ容量Ｃ１１～Ｃ１４同士を接続するための配線層５２５（第１の配線層）と、サブ容量Ｃ２１～Ｃ２４同士を接続するための配線層５２６（第２の配線層）とは、互いに異なる層に配置されている。ここでは、配線層Ｍ１，Ｍ３に配線層５２５が配置され、配線層Ｍ２，Ｍ４に、配線層５２６が配置されている。
　配線層Ｍ１では、サブ容量Ｃ１１ａ～Ｃ１４ａを構成する導電層５２１ａ，５２２ａと配線層５２５とが、一体的に形成されており、かつ平面視的に矩形波状に蛇行した形状を有している。配線層Ｍ３では、サブ容量Ｃ１１ｂ～Ｃ１４ｂを構成する導電層５２１ｃ，５２２ｃと配線層５２５とが、一体的に形成されており、かつ平面視的に矩形波状に蛇行した形状を有している。配線層Ｍ２では、サブ容量Ｃ２１ａ～Ｃ２４ａを構成する導電層５２３ｂ，５２４ｂと配線層５２６とが、一体的に形成されており、かつ平面視的に矩形波状に蛇行した形状を有している。配線層Ｍ４では、サブ容量Ｃ２１ｂ～Ｃ２４ｂを構成する導電層５２３ｄ，５２４ｄと配線層５２６とが、一体的に形成されており、かつ平面視的に矩形波状に蛇行した形状を有している。
　このような構成により、配線層Ｍ２と配線層Ｍ３との間において、サブ容量Ｃ１１ａ～Ｃ１４ａ，Ｃ２１ａ～Ｃ２４ａの各位置と、サブ容量Ｃ１１ｂ～Ｃ１４ｂ，Ｃ２１ｂ～Ｃ２４ｂの各位置とが反転したレイアウトとなっている。このため、配線層Ｍ２，Ｍ３の層間接続のために、導電層５２１ｂ，５２２ｂ，５２３ｂ，５２４ｂの各一部と、導電層５２１ｃ，５２２ｃ，５２３ｃ，５２４ｃの各一部とが延設されている。
　サブ容量Ｃ１１ａを構成する導電層５２１ｂの一部が延設され、この延設された部分にビアＨ１１が形成される。ビアＨ１１を通じて、導電層５２１ｂと導電層５２１ｃとが電気的に接続されている。サブ容量Ｃ１４ａを構成する導電層５２２ｂの一部が延設され、この延設された部分にビアＨ１３が形成される。ビアＨ１３を通じて、導電層５２２ｂと導電層５２２ｃとが電気的に接続されている。
　サブ容量Ｃ２１ａを構成する導電層５２３ｂの一部が延設され、この延設された部分にビアＨ２１が形成される。ビアＨ２１を通じて、導電層５２３ｂと導電層５２３ｃとが電気的に接続されている。サブ容量Ｃ２４ａを構成する導電層５２４ｂの一部が延設され、この延設された部分にビアＨ２２が形成される。ビアＨ２２を通じて、導電層５２４ｂと導電層５２４ｃとが電気的に接続されている。
　配線層Ｍ３，Ｍ４では、図１９に示した端部ａ１，ａ２，ｂ１，ｂ２として、導電層５２１ｃ，５２２ｃ，５２３ｃ，５２４ｃの各一部が延設されている。具体的には、サブ容量Ｃ１１ｂを構成する導電層５２１ｃの一部が延設され、この延設された部分にビアＨ１２が形成されている。このビアＨ１２により導電層５２１ｃが配線層Ｍ４に引き出されて、端部ａ１とされている。サブ容量Ｃ１４ｂを構成する導電層５２２ｃの一部が端部ａ２とされている。サブ容量Ｃ２１ｂを構成する導電層５２３ｃの一部が端部ｂ１とされている。サブ容量Ｃ２４ｂを構成する導電層５２４ｃの一部が延設され、この延設された部分にビアＨ２３が形成されている。このビアＨ２３により導電層５２４ｃが配線層Ｍ４に引き出されて、端部ｂ２とされている。
　このように、４つの配線層Ｍ１～Ｍ４を利用して、サブ容量Ｃ１１～Ｃ１４同士およびサブ容量Ｃ２１～Ｃ２４同士を、並列接続しつつ、平面方向および積層方向の両方においてジグザグ状に蛇行したようなレイアウトで形成することができる。また、積層方向においてもサブ容量の配置を蛇行させることで、図２１Ａおよび図２１Ｂに示したように、更にサンプリング容量Ｃ２，Ｃ３間の対向面積を削減することができ、よりクロストーク量を軽減することができる。
＜第３の実施の形態＞
　図２２は、本開示の第３の実施形態に係るサンプリング容量のレイアウトの概略を表したものである。図２３は、サンプリング容量Ｃ１，Ｃ２における配線接続用の端部（取り出し電極）を説明するための回路図である。図２４は、第３の構成例に係るサンプリング容量Ｃ１，Ｃ２の配線層（Ｍ１）～配線層（Ｍ４）の各層の配線レイアウトを表す平面模式図である。図２５Ａは、図２２のＩＦ－ＩＦ線における矢視断面構成を、図２５Ｂは、図２２のＩＧ－ＩＧ線における矢視断面構成をそれぞれ表したものである。
　尚、図２２には、複数のＡＤＣ５０Ａのうちのある列のＡＤＣ（ｎ）に配置されたサンプリング容量（Ｃ１，Ｃ２）と、これに隣接するＡＤＣ（ｎ＋１）に配置されたサンプリング容量（便宜上「Ｃ３」「Ｃ４」とする）とのレイアウトの概要を表したものである。上記第１の実施の形態において説明したように、サンプリング容量Ｃ１は、サブ容量Ｃ１１，Ｃ１２の合成容量に相当し、サンプリング容量Ｃ２は、サブ容量Ｃ２１，Ｃ２２の合成容量に相当する。同様に、サンプリング容量Ｃ３は、サブ容量Ｃ３１，Ｃ３２の合成容量に相当し、サンプリング容量Ｃ４は、サブ容量Ｃ４１，Ｃ４２の合成容量に相当する。
　また、図２４では、サンプリング容量Ｃ１，Ｃ２のみの配線レイアウトを示すが、サンプリング容量Ｃ３，Ｃ４についてもサンプリング容量Ｃ１，Ｃ２と同様のレイアウトで配置されている。
　本実施の形態のサンプリング容量Ｃ１，Ｃ２は、上記第１の実施の形態と同様のコンパレータ５１の一対の差動入力端に配置され、コンパレータ５１を含むＡＤＣ５０ＡないしＡＤ変換部５０において好適に用いられる。本実施の形態においても、上記第１の実施の形態と同様、サブ容量Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２は、図２４，図２５Ａおよび図２５Ｂに示したように、４つの配線層Ｍ１～Ｍ４を利用して、図示しない半導体基板上に形成されている。また、サブ容量Ｃ１１，Ｃ１２とサブ容量Ｃ２１，Ｃ２２とが、２列にわたって配置され、サブ容量Ｃ１１，Ｃ１２同士およびサブ容量Ｃ２１，Ｃ２２同士が、蛇行するように（ジグザグ状に）配置されている。
　但し、本実施の形態では、平面方向ではなく積層方向において（積層方向においてのみ）、サブ容量Ｃ１１，Ｃ１２同士およびサブ容量Ｃ２１，Ｃ２２同士が、蛇行するように（ジグザグ状に）配置されている。サブ容量Ｃ１１，Ｃ１２の各位置とサブ容量Ｃ２１，Ｃ２２の各位置とが、隣接する２層の間で反転している。
　具体的には、サブ容量Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２のそれぞれが、上下２つのサブ容量に分割され、かつ上下に分割されたサブ容量同士も並列接続されている。即ち、サブ容量Ｃ１１は、互いに並列接続されたサブ容量Ｃ１１ａ，Ｃ１１ｂを含んでいる。同様に、サブ容量Ｃ１２は、互いに並列接続されたサブ容量Ｃ１２ａ，Ｃ１２ｂを含み、サブ容量Ｃ２１は、互いに並列接続されたサブ容量Ｃ２１ａ，Ｃ２１ｂを含み、サブ容量Ｃ２２は、互いに並列接続されたサブ容量Ｃ２２ａ，Ｃ２２ｂを含む。
　サブ容量Ｃ１１ａ，Ｃ１２ａ，Ｃ２１ａ，Ｃ２２ａのそれぞれは、配線層Ｍ１，Ｍ２に配置されている。サブ容量Ｃ１１ｂ，Ｃ１２ｂ，Ｃ２１ｂ，Ｃ２２ｂのそれぞれは、配線層Ｍ３，Ｍ４に配置されている。このような積層構造において、サブ容量Ｃ１１を構成するサブ容量Ｃ１１ａ，Ｃ１１ｂ同士が、上下でシフトした位置に配置されている（平面方向では反転した位置に配置されている）。同様に、サブ容量Ｃ１２，Ｃ２１，Ｃ２２を構成するサブ容量Ｃ１２ａ，Ｃ１２ｂ同士、サブ容量Ｃ２１ａ，Ｃ２１ｂ同士、サブ容量Ｃ２２ａ，Ｃ２２ｂ同士が、それぞれ上下でシフトした位置に配置されている。
　例えば、サブ容量Ｃ１１ａ，Ｃ１２ａのそれぞれは、配線層Ｍ１に配置された導電層５２１ａ，５２２ａと、配線層Ｍ２に配置された導電層５２１ｂ，５２２ｂとを含んで構成されている。配線層Ｍ１に配置された導電層５２１ａと、直上の配線層Ｍ２に配置された導電層５２１ｂとは正対しており、互いにビアＨａを通じて層間接続されている。同様に、配線層Ｍ１に配置された導電層５２２ａと、直上の配線層Ｍ２に配置された導電層５２２ｂとは正対しており、互いにビアＨａを通じて層間接続されている。尚、図２４の配線層Ｍ１，Ｍ２では、サブ容量Ｃ１１ａ，Ｃ１２ａを構成する各部分を破線で囲っている。
　サブ容量Ｃ１１ｂ，Ｃ１２ｂのそれぞれは、配線層Ｍ３に配置された導電層５２１ｃ，５２２ｃと、配線層Ｍ４に配置された５２１ｄ，５２２ｄを含んで構成されている。配線層Ｍ３に配置された導電層５２１ｃと、直上の配線層Ｍ４に配置された導電層５２１ｄとは正対しており、互いにビアＨｃを通じて層間接続されている。同様に、配線層Ｍ３に配置された導電層５２２ｃと、直上の配線層Ｍ４に配置された導電層５２２ｄとは正対しており、互いにビアＨｃを通じて層間接続されている。尚、図２４の配線層Ｍ３，Ｍ４では、サブ容量Ｃ１１ｂ，Ｃ１２ｂを構成する各部分を破線で囲っている。
　一方、サブ容量Ｃ２１ａ，Ｃ２２ａのそれぞれは、配線層Ｍ１に配置された導電層５２３ａ，５２４ａと、配線層Ｍ２に配置された導電層５２３ｂ，５２４ｂとを含んで構成されている。配線層Ｍ１に配置された導電層５２３ａと、直上の配線層Ｍ２に配置された導電層５２３ｂとは正対しており、互いにビアＨａを通じて層間接続されている。同様に、配線層Ｍ１に配置された導電層５２４ａと、直上の配線層Ｍ２に配置された導電層５２４ｂとは正対しており、互いにビアＨａを通じて層間接続されている。尚、図２４の配線層Ｍ１，Ｍ２では、サブ容量Ｃ２１ａ，Ｃ２２ａを構成する各部分を一点鎖線で囲っている。
　サブ容量Ｃ２１ｂ，Ｃ２２ｂのそれぞれは、配線層Ｍ３に配置された導電層５２３ｃ，５２４ｃと、配線層Ｍ４に配置された５２３ｄ，５２４ｄを含んで構成されている。配線層Ｍ３に配置された導電層５２３ｃと、直上の配線層Ｍ４に配置された導電層５２３ｄとは正対しており、互いにビアＨｃを通じて層間接続されている。配線層Ｍ３に配置された導電層５２４ｃと、直上の配線層Ｍ４に配置された導電層５２４ｄとは正対しており、互いにビアＨｃを通じて層間接続されている。尚、図２４の配線層Ｍ３，Ｍ４では、サブ容量Ｃ２１ｂ，Ｃ２２ｂを構成する各部分を一点鎖線で囲っている。
　このような構成により、配線層Ｍ２と配線層Ｍ３との間において、サブ容量Ｃ１１ａ，Ｃ１２ａ，Ｃ２１ａ，Ｃ２２ａの各位置と、サブ容量Ｃ１１ｂ，Ｃ１２ｂ，Ｃ２１ｂ，Ｃ２２ｂの各位置とが反転したレイアウトとなっている。このため、配線層Ｍ２，Ｍ３の層間接続のために、導電層５２１ｂ，５２２ｂ，５２３ｂ，５２４ｂの各一部と、導電層５２１ｃ，５２２ｃ，５２３ｃ，５２４ｃの各一部とが延設されている。
　サブ容量Ｃ１１ａを構成する導電層５２２ｂの一部が延設され、この延設された部分にビアＨ１４が形成される。ビアＨ１４を通じて、導電層５２２ｂと導電層５２２ｃとが電気的に接続されている。サブ容量Ｃ１２ａを構成する導電層５２２ｂの一部が延設され、この延設された部分にビアＨ１５，Ｈ１６が形成される。ビアＨ１５，Ｈ１６を通じて、導電層５２２ｂと導電層５２２ｃとが電気的に接続されている。
　サブ容量Ｃ２１ａを構成する導電層５２４ｂの一部が延設され、この延設された部分にビアＨ２４，Ｈ２５が形成される。ビアＨ２４，Ｈ２５を通じて、導電層５２４ｂと導電層５２４ｃとが電気的に接続されている。サブ容量Ｃ２２ａを構成する導電層５２４ｂの一部が延設され、この延設された部分にビアＨ２６が形成される。ビアＨ２６を通じて、導電層５２４ｂと導電層５２４ｃとが電気的に接続されている。
　配線層Ｍ２，Ｍ３では、図２３示した端部ａ１，ａ２，ｂ１，ｂ２として、導電層５２２ｂ，５２４ｂ，５２２ｃ，５２４ｃの各一部が延設されている。具体的には、サブ容量Ｃ１１ａを構成する導電層５２２ｂの一部が延設され、この延設された部分が端部ａ１とされている。サブ容量Ｃ１２ｂを構成する導電層５２２ｃの一部が延設され、この延設された部分が端部ａ２とされている。サブ容量Ｃ２１ｂを構成する導電層５２４ｃの一部が延設され、この延設された部分が端部ｂ１とされている。サブ容量Ｃ２２ａを構成する導電層５２４ｂの一部が延設され、この延設された部分が端部ｂ２とされている。
　このように、４つの配線層Ｍ１～Ｍ４を利用して、サブ容量Ｃ１１～Ｃ１４同士およびサブ容量Ｃ２１～Ｃ２４同士を、並列接続しつつ、平面方向および積層方向の両方においてジグザグ状に蛇行したようなレイアウトで形成することができる。また、積層方向においてサブ容量の配置を蛇行させることで、図２５Ａおよび図２５Ｂに示したように、サンプリング容量Ｃ２，Ｃ３間の対向面積を削減することができ、クロストーク量を軽減することができる。
＜第４の実施の形態＞
　図２６は、本開示の第４の実施形態に係るサンプリング容量のレイアウトの概略を表したものである。図２７は、図２６のＩＨ－ＩＨ線における矢視断面構成を模式的に表したものである。図２８は、第４の構成例に係るサンプリング容量Ｃ１，Ｃ２の配線層（Ｍ１）～配線層（Ｍ４）の各層の配線レイアウトを表す平面模式図である。
　上記第１～第３の実施の形態において説明したサンプリング容量Ｃ１，Ｃ２のレイアウトに加え、更に、隣接するＡＤＣ５０Ａ同士の間に、静電遮蔽層（静電遮蔽層５３０）が配置されていてもよい。静電遮蔽層５３０は、サンプリング容量Ｃ１，Ｃ２の配列の延在方向に沿って、かつサンプリング容量Ｃ１，Ｃ２を挟んで設けられている。この静電遮蔽層５３０は、サンプリング容量Ｃ１，Ｃ２と同様、配線層Ｍ１～Ｍ４を用いて形成することができる。
　例えば、図２７および図２８に示したように、配線層Ｍ１～Ｍ４の各層に静電遮蔽層５３０ａ～５３０ｄが形成され、これらの静電遮蔽層５３０ａ～５３０ｄがビアＨ３によって層間接続されている。尚、図２８では、一例として、上記第１の構成例に係るサンプリング容量Ｃ１，Ｃ２のレイアウトを図示している。この静電遮蔽層５３０は、電位が固定されていることが望ましい。例えば、図２９に示したように、半導体基板５４０上に、コンタクト部５３１を介して静電遮蔽層５３０ａ～５３０ｄが設けられることが望ましい。半導体基板５４０の表面には、ＳＴＩ（Shallow Trench Isolation）層５４０ａが形成され、このＳＴＩ層５４０ａの開口部にはｐ型拡散層５４０ｂが形成されている。このｐ型拡散層５４０ｂと、静電遮蔽層５３０ａとをコンタクト部５３１を介して電気的に接続することで、静電遮蔽層５３０を基板電位と同電位に固定することができる。静電遮蔽層５３０ａ～５３０ｄの各間は、ビアＨ３を通じて電気的に接続されている。
　ビアＨ３は、例えば配線層Ｍ１～Ｍ３のそれぞれにおいて、例えば静電遮蔽層５３０ａ～５３０ｃの延在方向に沿って複数配置されている。ビアＨ３同士の間隔が狭いほど遮蔽効果が大きくなる。図３０Ａ～図３０Ｃに、ビアＨ３のレイアウトの一例を挙げる。図３０Ａに示したように、複数のビアＨ３が、静電遮蔽層５３０ａ～５３０ｃの延在方向に沿って、１列に配置されていてもよいし、図３０Ｂに示したように、複数のビアＨ３が複数列（ここでは２列）にわたって互い違いに（ビアＨ３の間隙を埋めるように）配置されていてもよい。また、図３０Ｃに示したように、静電遮蔽層５３０ａ～５３０ｄの延在方向に沿って伸びた（延在方向に沿って長辺を有する）矩形状であっても構わない。
　本実施の形態のように、サンプリング容量Ｃ１，Ｃ２を挟んで静電遮蔽層５３０が配置されていてもよい。これにより、隣接するＡＤＣ５０Ａ間における寄生容量の発生を抑制することができる。よって、上記第１の実施の形態と同等の効果を得ることができる。
＜第４の実施形態の変形例＞
　図３１は、上記第４の実施の形態の変形例に係る静電遮蔽層５３０の構成を表したものである。上記第４の実施の形態では、静電遮蔽層５３０が、ＡＤＣ５０Ａ間に、サンプリング容量Ｃ１，Ｃ２を挟むように配置された構成について説明したが、更に、サンプリング容量Ｃ１，Ｃ２の上を覆うように形成されていてもよい。
　例えば、半導体基板５４０上に、配線層Ｍ１～Ｍ４を用いて静電遮蔽層５３０ａ～５３０ｄを積層すると共に、更にその上の配線層Ｍ５を用いて静電遮蔽層５３０ｅを形成することができる。これにより、サンプリング容量Ｃ１，Ｃ２の側壁だけでなく上部も遮蔽され、より寄生容量抑制の効果が高まる。
　また、サンプリング容量Ｃ１，Ｃ２の上にも静電遮蔽層を配置する場合、配線層Ｍ５において、デザインルールにより配線密度に制約がある場合には、図３２に示したように、配線層Ｍ５の更に上層の配線層Ｍ６を用いてもよい。配線層Ｍ５を開口し、その開口を配線層Ｍ６の静電遮蔽層５３０ｆによって塞ぐような構造とすることが可能である。
　以下に、上記第１～第４の実施の形態において説明したサンプリング容量のその他の変形例について説明する。
＜変形例１＞
　図３３は、変形例１に係るサンプリング容量Ｃ１，Ｃ２の回路構成の一例を表したものである。このように、サンプリング容量Ｃ１，Ｃ２はそれぞれ、複数のサブ容量Ｃ１１～Ｃ１４，Ｃ２１～Ｃ２４によって構成されている。サブ容量Ｃ１１～Ｃ１４同士、サブ容量Ｃ２１～Ｃ２４同士は、互いに並列接続されている。
＜変形例２－１＞
　上記実施の形態等では、サンプリング容量Ｃ１，Ｃ２が、半導体基板上に形成された２以上の配線層を利用して形成された場合について説明したが、サンプリング容量Ｃ１，Ｃ２は、例えば図３４に示したようなＭＯＳＦＥＴの各層を利用したＭＯＳ（Metal-Oxide-Semiconductor）型の容量素子であってもよい。ＭＯＳＦＥＴでは、例えば、表面にＳＴＩ層１２１とｎ型拡散層１２２とが形成されたｐ型基板１２０上に、ゲート絶縁膜１２３を介してｎ型Ｐ－Ｓｉゲート電極１２４が形成されている。このｎ型Ｐ－Ｓｉゲート電極１２４を覆って層間絶縁膜１２７が形成されており、層間絶縁膜１２７上には下部電極１２６が配置されている。この層間絶縁膜１２７にはコンタクト層１２５が設けられ、このコンタクト層１２５を通じて、下部電極１２６がｎ型拡散層１２２と電気的に接続されている。このような構成において、下部電極１２６等の導電層を用いて容量素子を形成することができる。
　また、例えば図３５に示したようなＭＩＭ（Metal-Insulator-Metal）型の容量素子であっても構わない。例えば、ｐ型基板１３０上に、ＳＴＩ層１３１、層間絶縁膜１３２、下部電極１３３、誘電体膜１３４および配線層１３５がこの順に形成されている。配線層１３５上には、コンタクト部１３６を介して上部電極１３７が配置されている。このような構成において、下部電極１３３、配線層１３５および上部電極１３７等の導電層を用いて容量素子を形成してもよい。
　上記実施の形態等において説明した固体撮像装置１は、様々な画像入力装置に適用可能である。また、本開示のアナログデジタル変換器は、固体撮像装置を用いない様々な電子機器の駆動回路に適用可能である。以下にその一例を示す。
＜適用例１＞
　図３６は、デジタルカメラ（デジタルスチルカメラ，デジタルビデオカメラ）３００Ａの構成を表すブロック図である。デジタルカメラ３００Ａは、２次元配置された画素をもつ画素センサー部３０１と、ＡＤＣ群３０２と、信号処理回路３０３とを備えている。ＡＤＣ群３０２に、上記実施の形態等におけるサンプリング容量Ｃ１，Ｃ２を有するＡＤＣ５０Ａが配置される。また、画素配列が２次元の場合には、デジタルカメラの他にも、ＸＹスキャナにも適用可能である。
＜適用例２＞
　図３７は、バーコード読み取り装置３００Ｂの構成を表すブロック図である。バーコード読み取り装置３００Ｂは、１次元配置された画素をもつ画素センサー部３０５と、ＡＤＣ群３０６と、信号処理回路３０７と、バーコード３０４に光を照射する照明ＬＥＤ３０８とを備えている。ＡＤＣ群３０６に、上記実施の形態等におけるサンプリング容量Ｃ１，Ｃ２を有するＡＤＣ５０Ａが配置される。
＜適用例３＞
　図３８は、ディスプレイ装置３００Ｃの構成を表すブロック図である。ディスプレイ装置３００Ｃは、例えばプラズマディスプレイであり、Ｒ，Ｇ，Ｂの映像信号毎に設けられたＡＤＣ群３０９と、検出回路３１０と、信号処理回路３１１と、駆動回路３１２と、表示パネル３１３と、制御パルス電源３１４と、駆動電源３１５とを備えている。ＡＤＣ群３０９に、上記実施の形態等におけるサンプリング容量Ｃ１，Ｃ２を有するＡＤＣ５０Ａが配置される。尚、プラズマディスプレイに限らず、他のディスプレイ、例えばＣＲＴディスプレイ、液晶ディスプレイおよび有機ＥＬディスプレイなどにも適用可能である。
＜適用例４＞
　図３９は、プロジェクタ３００Ｄの構成を表すブロック図である。プロジェクタ３００Ｄは、映像データの処理を行うＣＰＵ３１６と、ＡＤＣを含む映像信号処理回路３１７と、投影装置３１８とを備えている。映像信号処理回路３１７に、上記実施の形態等におけるサンプリング容量Ｃ１，Ｃ２を有するＡＤＣ５０Ａが配置される。
＜適用例５＞
　図４０は、計測機器３００Ｅの構成を表すブロック図である。計測機器３００Ｅは、アナログ信号と参照信号とを入力可能なコンパレータ群３１９と、エンコーダ３２０とを備えている。コンパレータ群３１９の差動入力端に、上記実施の形態等におけるサンプリング容量Ｃ１，Ｃ２が配置される。このように、一般的な並列型のＡＤＣのコンパレータにも本開示は適用可能である。このような構成の電子機器としては、計測機器の他にも、オーディオ機器などが挙げられる。
＜適用例６＞
　図４１は、Ｘ線検出器３００Ｇの構成を表すブロック図である。Ｘ線検出器３００Ｇは、光センサー３２１と、アンプ３２２と、ＡＤＣ３２３と、信号処理装置３２４と、表示装置３２５とを備えている。ＡＤＣ３２３に、上記実施の形態等におけるサンプリング容量Ｃ１，Ｃ２を有するＡＤＣ５０Ａが配置される。
　以上、実施の形態、変形例および適用例を挙げたが、本開示内容はこれらの実施の形態等に限定されず、種々の変形が可能である。例えば、上記実施の形態等では、サンプリング容量Ｃ１，Ｃ２を４つに分割し、これら４つのサブ容量を並列接続した構成を例示したが、サブ容量の個数（分割数）は４つに限定されるものではなく、２つ、３つあるいは５つ以上であっても構わない。
　また、上記実施の形態等では、サンプリング容量Ｃ１，Ｃ２がアナログデジタル変換器のコンパレータに接続されて用いられる場合を例に挙げて説明したが、上述のサンプリング容量Ｃ１，Ｃ２は、アナログデジタル変換器以外の差動回路にも適用可能である。差動回路の一例を、図４２および図４３に示す。これらの例は、差動増幅器（オペアンプ）を用いた増幅回路に関するものであり、複数個の差動増幅器を並列接続させることにより１つの差動増幅器が形成されている。このような構成により、差動増幅器の最大出力電流値を増加させたり、差動増幅器を低ノイズ化させたりすることが可能である。
　図４２の例では、抵抗素子５５０Ａ～５５０Ｃと、容量素子Ｃ１ａ～Ｃ１ｄ（サンプリング容量Ｃ１）と、図示しないＭＯＳＦＥＴ（電界効果トランジスタ）と、差動増幅器（オペアンプ５５１）とを含む交流増幅器が４個並列に接続されている。この構成では、個々のオペアンプ５５１の入力端子側に接続されている容量素子Ｃ１ａ～Ｃ１ｄにおいて、容量素子Ｃ１ｂ，Ｃ１ｃ間のカップリングによる寄生容量が大きくなり、この交流増幅器のゲインの周波数特性が劣化してしまう。
　図４３の例では、抵抗素子５５０Ａ～５５０Ｃと、容量素子Ｃ１ａ～Ｃ１ｄ（サンプリング容量Ｃ１）と、容量素子Ｃ２ａ～Ｃ２ｄ（サンプリング容量Ｃ２）と、図示しないＭＯＳＦＥＴ（電界効果トランジスタ）と、オペアンプ５５１とを含む交流増幅器が４個並列に接続されている。この構成では、容量素子Ｃ２ａ，Ｃ１ｂ間、容量素子Ｃ２ｃ，Ｃ１ｄ間のカップリングによる寄生容量が大きくなり、この交流増幅器のゲインの周波数特性が劣化してしまう。
　しかしながら、上記の例においても、容量素子Ｃ１ａ～Ｃ１ｄ，Ｃ２ａ～Ｃ２ｄを上述したサンプリング容量Ｃ１，Ｃ２と同様のレイアウトで設計することで、ゲインの周波数特性の劣化を抑え、出力電流値の増加と低ノイズ化の両立を実現することが可能となる。
　また、上記実施の形態等において説明した効果は一例であり、他の効果であってもよいし、更に他の効果を含んでいてもよい。
　尚、本開示は以下のような構成であってもよい。
（１）
　一対の差動入力端を有する比較器と、
　各差動入力端に設けられた第１および第２の容量素子と
　を備え、
　前記第１の容量素子は、互いに並列接続された複数の第１のサブ容量素子を含み、
　前記第２の容量素子は、互いに並列接続された複数の第２のサブ容量素子を含み、
　前記複数の第１および第２のサブ容量素子は、複数列にわたって、かつ各列内に混在して配置されている
　アナログデジタル変換器。
（２）
　前記複数の第１および第２のサブ容量素子はそれぞれ、２列にわたって互い違いに配置されている
　上記（１）に記載のアナログデジタル変換器。
（３）
　前記複数の第１のサブ容量素子と前記複数の第２のサブ容量素子とは、互いにミラー反転したレイアウトを有する
　上記（１）または（２）に記載のアナログデジタル変換器。
（４）
　前記第１および第２のサブ容量素子は、各々が２層以上にわたって形成されて層間接続されると共に互いに対向して配置された第１および第２の導電層を有する
　上記（１）ないし（３）のいずれか１つに記載のアナログデジタル変換器。
（５）
　前記第１のサブ容量素子同士を接続する第１の配線層と、前記第２のサブ容量素子同士を接続する第２の配線層とは、互いに異なる選択的な層に配置されている
　上記（４）に記載のアナログデジタル変換器。
（６）
　前記第１の配線層を有する層では、各第１のサブ容量素子を構成する第１および第２の導電層と前記第１の配線層とが、一体的に形成され、かつ平面視的に矩形波状に蛇行した形状を有し、
　前記第２の配線層を有する層では、各第２のサブ容量素子を構成する第１および第２の導電層と前記第２の配線層とが、一体的に形成され、かつ平面視的に矩形波状に蛇行した形状を有する
　上記（５）に記載のアナログデジタル変換器。
（７）
　前記複数の第１のサブ容量素子同士と前記複数の第２のサブ容量素子同士とは、平面視的にジグザグ状に並んで配置されている
　上記（２）ないし（６）のいずれか１つに記載のアナログデジタル変換器。
（８）
　前記複数の第１のサブ容量素子同士と前記複数の第２のサブ容量素子同士とは、積層方向においてジグザグ状に並んで配置されている
　上記（２）ないし（６）のいずれか１つに記載のアナログデジタル変換器。
（９）
　前記第１および第２のサブ容量素子は、各々が２層以上にわたって形成されて層間接続されると共に互いに対向して配置された第１および第２の導電層を有し、
　前記第１のサブ容量素子の位置と前記第２のサブ容量素子の位置とが、隣接する２層の間で反転しており、
　前記第１および第２の導電層の一方が延設され、その延設された部分に層間接続用の貫通孔が設けられている
　上記（８）に記載のアナログデジタル変換器。
（１０）
　前記隣接する２層の一方の層において、前記複数の第１のサブ容量素子が一体的に形成され、かつ平面視的に矩形波状に蛇行した形状を有すると共に、該蛇行した形状の一部が延設されて前記貫通孔を有し、
　前記隣接する２層の他方の層において、前記複数の第２のサブ容量素子が一体的に形成され、かつ平面視的に矩形波状に蛇行した形状を有すると共に、該蛇行した形状の一部が延設されて前記貫通孔を有する
　上記（９）に記載のアナログデジタル変換器。
（１１）
　前記隣接する２層において、
　前記第１のサブ容量素子の前記第１および第２の導電層のうちの一方の一部が延設され、延設された部分に前記貫通孔を有し、
　前記第２のサブ容量素子の前記第１および第２の導電層のうちの一方の一部が延設され、延設された部分に前記貫通孔を有する
　上記（９）に記載のアナログデジタル変換器。
（１２）
　前記第１および第２のサブ容量素子を挟んで設けられた静電遮蔽層を更に備えた
　上記（１）ないし（１１）のいずれか１つに記載のアナログデジタル変換器。
（１３）
　前記静電遮蔽層は、前記複数の第１および第２のサブ容量素子の配列に沿って延在すると共に、貫通孔を介して層間接続されることにより２層以上にわたって形成されている
　上記（１２）に記載のアナログデジタル変換器。
（１４）
　前記貫通孔は、前記静電遮蔽層の延在方向に沿って複数配置されている
　上記（１３）に記載のアナログデジタル変換器。
（１５）
　前記貫通孔は、前記延在方向に沿った２列にわたって互い違いに配置されている
　上記（１４）に記載のアナログデジタル変換器。
（１６）
　前記貫通孔は、前記延在方向に沿って長辺を有する矩形状の領域に設けられている
　上記（１３）に記載のアナログデジタル変換器。
（１７）
　前記静電遮蔽層は、前記複数の第１および第２のサブ容量素子の上を更に覆って形成されている
　上記（１２）ないし（１６）のいずれか１つに記載のアナログデジタル変換器。
（１８）
　前記第１および第２の容量素子は、ＭＯＳ（Metal-Oxide-Semiconductor）型またはＭＩＭ（Metal-Insulator-Metal）型の容量素子である
　上記（１）ないし（１７）のいずれか１つに記載のアナログデジタル変換器。
（１９）
　一対の差動入力端を有する比較器と、
　各差動入力端に設けられた第１および第２の容量素子と
　を備え、
　前記第１の容量素子は、互いに並列接続された複数の第１のサブ容量素子を含み、
　前記第２の容量素子は、互いに並列接続された複数の第２のサブ容量素子を含み、
　前記複数の第１および第２のサブ容量素子は、複数列にわたって、かつ各列内に混在して配置されている
　アナログデジタル変換器を備えた固体撮像装置。
（２０）
　一対の差動入力端を有する比較器と、
　各差動入力端に設けられた第１および第２の容量素子と
　を備え、
　前記第１の容量素子は、互いに並列接続された複数の第１のサブ容量素子を含み、
　前記第２の容量素子は、互いに並列接続された複数の第２のサブ容量素子を含み、
　前記複数の第１および第２のサブ容量素子は、複数列にわたって、かつ各列内に混在して配置されている
　アナログデジタル変換器を備えた電子機器。
　本出願は、日本国特許庁において２０１５年３月４日に出願された日本特許出願番号第２０１５－０４２６３３号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (20)

  1. 　一対の差動入力端を有する比較器と、
    　各差動入力端に設けられた第１および第２の容量素子と
    　を備え、
    　前記第１の容量素子は、互いに並列接続された複数の第１のサブ容量素子を含み、
    　前記第２の容量素子は、互いに並列接続された複数の第２のサブ容量素子を含み、
    　前記複数の第１および第２のサブ容量素子は、複数列にわたって、かつ各列内に混在して配置されている
    　アナログデジタル変換器。
  2. 　前記複数の第１および第２のサブ容量素子はそれぞれ、２列にわたって互い違いに配置されている
    　請求項１に記載のアナログデジタル変換器。
  3. 　前記複数の第１のサブ容量素子と前記複数の第２のサブ容量素子とは、互いにミラー反転したレイアウトを有する
    　請求項１に記載のアナログデジタル変換器。
  4. 　前記第１および第２のサブ容量素子は、各々が２層以上にわたって形成されて層間接続されると共に互いに対向して配置された第１および第２の導電層を有する
    　請求項１に記載のアナログデジタル変換器。
  5. 　前記第１のサブ容量素子同士を接続する第１の配線層と、前記第２のサブ容量素子同士を接続する第２の配線層とは、互いに異なる選択的な層に配置されている
    　請求項４に記載のアナログデジタル変換器。
  6. 　前記第１の配線層を有する層では、各第１のサブ容量素子を構成する第１および第２の導電層と前記第１の配線層とが、一体的に形成され、かつ平面視的に矩形波状に蛇行した形状を有し、
    　前記第２の配線層を有する層では、各第２のサブ容量素子を構成する第１および第２の導電層と前記第２の配線層とが、一体的に形成され、かつ平面視的に矩形波状に蛇行した形状を有する
    　請求項５に記載のアナログデジタル変換器。
  7. 　前記複数の第１のサブ容量素子同士と前記複数の第２のサブ容量素子同士とは、平面視的にジグザグ状に並んで配置されている
    　請求項２に記載のアナログデジタル変換器。
  8. 　前記複数の第１のサブ容量素子同士と前記複数の第２のサブ容量素子同士とは、積層方向においてジグザグ状に並んで配置されている
    　請求項２に記載のアナログデジタル変換器。
  9. 　前記第１および第２のサブ容量素子は、各々が２層以上にわたって形成されて層間接続されると共に互いに対向して配置された第１および第２の導電層を有し、
    　前記第１のサブ容量素子の位置と前記第２のサブ容量素子の位置とが、隣接する２層の間で反転しており、
    　前記第１および第２の導電層の一方が延設され、その延設された部分に層間接続用の貫通孔が設けられている
    　請求項８に記載のアナログデジタル変換器。
  10. 　前記隣接する２層の一方の層において、前記複数の第１のサブ容量素子が一体的に形成され、かつ平面視的に矩形波状に蛇行した形状を有すると共に、該蛇行した形状の一部が延設されて前記貫通孔を有し、
    　前記隣接する２層の他方の層において、前記複数の第２のサブ容量素子が一体的に形成され、かつ平面視的に矩形波状に蛇行した形状を有すると共に、該蛇行した形状の一部が延設されて前記貫通孔を有する
    　請求項９に記載のアナログデジタル変換器。
  11. 　前記隣接する２層において、
    　前記第１のサブ容量素子の前記第１および第２の導電層のうちの一方の一部が延設され、延設された部分に前記貫通孔を有し、
    　前記第２のサブ容量素子の前記第１および第２の導電層のうちの一方の一部が延設され、延設された部分に前記貫通孔を有する
    　請求項９に記載のアナログデジタル変換器。
  12. 　前記第１および第２のサブ容量素子を挟んで設けられた静電遮蔽層を更に備えた
    　請求項１に記載のアナログデジタル変換器。
  13. 　前記静電遮蔽層は、前記複数の第１および第２のサブ容量素子の配列に沿って延在すると共に、貫通孔を介して層間接続されることにより２層以上にわたって形成されている
    　請求項１２に記載のアナログデジタル変換器。
  14. 　前記貫通孔は、前記静電遮蔽層の延在方向に沿って複数配置されている
    　請求項１３に記載のアナログデジタル変換器。
  15. 　前記貫通孔は、前記延在方向に沿った２列にわたって互い違いに配置されている
    　請求項１４に記載のアナログデジタル変換器。
  16. 　前記貫通孔は、前記延在方向に沿って長辺を有する矩形状の領域に設けられている
    　請求項１３に記載のアナログデジタル変換器。
  17. 　前記静電遮蔽層は、前記複数の第１および第２のサブ容量素子の上を更に覆って形成されている
    　請求項１２に記載のアナログデジタル変換器。
  18. 　前記第１および第２の容量素子は、ＭＯＳ（Metal-Oxide-Semiconductor）型またはＭＩＭ（Metal-Insulator-Metal）型の容量素子である
    　請求項１に記載のアナログデジタル変換器。
  19. 　一対の差動入力端を有する比較器と、
    　各差動入力端に設けられた第１および第２の容量素子と
    　を備え、
    　前記第１の容量素子は、互いに並列接続された複数の第１のサブ容量素子を含み、
    　前記第２の容量素子は、互いに並列接続された複数の第２のサブ容量素子を含み、
    　前記複数の第１および第２のサブ容量素子は、複数列にわたって、かつ各列内に混在して配置されている
    　アナログデジタル変換器を備えた固体撮像装置。
  20. 　一対の差動入力端を有する比較器と、
    　各差動入力端に設けられた第１および第２の容量素子と
    　を備え、
    　前記第１の容量素子は、互いに並列接続された複数の第１のサブ容量素子を含み、
    　前記第２の容量素子は、互いに並列接続された複数の第２のサブ容量素子を含み、
    　前記複数の第１および第２のサブ容量素子は、複数列にわたって、かつ各列内に混在して配置されている
    　アナログデジタル変換器を備えた電子機器。
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