JPWO2016139857A1 - アナログデジタル変換器、固体撮像装置および電子機器 - Google Patents
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Abstract
Description
1.第1の実施の形態(サンプリング容量を複数のサブ容量に分割し、これらを並列接続すると共に平面方向において蛇行するように配置してなるADCを用いた固体撮像装置の例)
2.第1の構成例(サンプリング容量を4層にわたって配置した場合の例)
3.第1の構成例の変形例(サンプリング容量を3層にわたって配置した場合の例)
4.第2の実施の形態,第2の構成例(サンプリング容量を平面方向と積層方向との両方において蛇行するように配置した場合の例)
5.第3の実施の形態,第3の構成例(サンプリング容量を積層方向において蛇行するように配置した場合の例)
6.第4の実施の形態,第4の構成例(サンプリング容量を挟んで静電遮蔽層を配置した場合の例)
7.第4の実施形態の変形例(静電遮蔽層をサンプリング容量の上を覆って配置した場8.変形例1(サンプリング容量の回路構成の他の例)
9.変形例2−1,2−2(MOS型,MIM型の容量素子の構成例)
10.適用例1〜6(電子機器の例)
[構成]
図1は、本開示の第1の実施形態に係る固体撮像装置(固体撮像装置1)の全体構成を表したものである。固体撮像装置1は、例えば、本開示のアナログデジタル変換器(ADC50A)を搭載したCMOSイメージセンサである。この固体撮像装置1は、撮像部としての画素アレイ部10、画素駆動部としての行選択回路20、水平転送走査回路30およびタイミング制御回路40を備える。固体撮像装置1は、また、AD変換部50、ランプ信号発生器としてのデジタルアナログ変換器(DAC:Digital Analog converter)60、水平転送線70、アンプ(S/A)80および信号処理回路90を備える。
AD変換部50は、列並列型のAD変換部であり、各々が画素配列における列方向に沿って(列状に)配置された複数のADC50Aを有する。ADC50Aは、例えばコンパレータ51、カウンタ52およびラッチ53を有する、いわゆるシングルスロープ型のADCである。このADC50Aは、例えばnビットデジタル信号変換機能を有しており、垂直信号線LGSN毎に配置されている。
上記のように、列並列型のAD変換部50では、各ADC50Aのコンパレータ51の差動入力端に、2つのサンプリング容量C1,C2が配置されている。これらのサンプリング容量C1,C2の具体的なレイアウト構成について以下に説明する。
本実施の形態の固体撮像装置1では、光が画素アレイ部10へ入射すると、この入射光は、各画素内の光電変換素子211において受光され、光電変換される。光電変換素子211において発生した信号電荷は、転送トランジスタ212によってフローティングディフュージョンFDに転送される。この後、選択トランジスタ215がオンとなると、増幅トランジスタ214によって、フローティングディフュージョンFDの電位が増幅され、その電位に応じた電圧が垂直信号線LSGNに出力される。垂直信号線LSGNを通じて、各画素から出力された電圧は、AD変換部50へ入力される。AD変換部50では、1画素行分の信号が、対応する列のADC50Aに入力され、AD変換される。AD変換後の信号は、水平転送線70に送られ、アンプ80を介して信号処理回路90へ入力される。
図12は、第1の構成例に係るサンプリング容量C1,C2を説明するための模式図である。図13は、サンプリング容量C1,C2における配線接続用の端部(取り出し電極)を説明するための回路図である。図14は、サンプリング容量C1,C2の配線層(M1)〜配線層(M4)の各層の配線レイアウトを表す平面模式図である。図15Aは、図12のIB−IB線における矢視断面構成を、図15Bは、図12のIC−IC線における矢視断面構成をそれぞれ表したものである。
上記第1の構成例では、4つの配線層M1〜M4を利用してサブ容量C11〜C14,C21〜C24を形成したが、配線層の数は4層に限定されるものではなく、2層以上であればよい。また、偶数層に限らず、奇数層の配線層が利用されていてもよい。加えて、配線層同士の間に他の層が介在していても構わない。このように、配線層の組み合わせは様々なものを選択することができる。一例として、本変形例では、3つの配線層M1〜M3を利用する場合について示す。
図18は、本開示の第2の実施形態に係るサンプリング容量のレイアウトの概略を表したものである。図19は、サンプリング容量C1,C2における配線接続用の端部(取り出し電極)を説明するための回路図である。図20は、第2の構成例に係るサンプリング容量C1,C2の配線層(M1)〜配線層(M4)の各層の配線レイアウトを表す平面模式図である。図21Aは、図18のID−ID線における矢視断面構成を、図21Bは、図18のIE−IE線における矢視断面構成をそれぞれ表したものである。
図22は、本開示の第3の実施形態に係るサンプリング容量のレイアウトの概略を表したものである。図23は、サンプリング容量C1,C2における配線接続用の端部(取り出し電極)を説明するための回路図である。図24は、第3の構成例に係るサンプリング容量C1,C2の配線層(M1)〜配線層(M4)の各層の配線レイアウトを表す平面模式図である。図25Aは、図22のIF−IF線における矢視断面構成を、図25Bは、図22のIG−IG線における矢視断面構成をそれぞれ表したものである。
図26は、本開示の第4の実施形態に係るサンプリング容量のレイアウトの概略を表したものである。図27は、図26のIH−IH線における矢視断面構成を模式的に表したものである。図28は、第4の構成例に係るサンプリング容量C1,C2の配線層(M1)〜配線層(M4)の各層の配線レイアウトを表す平面模式図である。
図31は、上記第4の実施の形態の変形例に係る静電遮蔽層530の構成を表したものである。上記第4の実施の形態では、静電遮蔽層530が、ADC50A間に、サンプリング容量C1,C2を挟むように配置された構成について説明したが、更に、サンプリング容量C1,C2の上を覆うように形成されていてもよい。
図33は、変形例1に係るサンプリング容量C1,C2の回路構成の一例を表したものである。このように、サンプリング容量C1,C2はそれぞれ、複数のサブ容量C11〜C14,C21〜C24によって構成されている。サブ容量C11〜C14同士、サブ容量C21〜C24同士は、互いに並列接続されている。
上記実施の形態等では、サンプリング容量C1,C2が、半導体基板上に形成された2以上の配線層を利用して形成された場合について説明したが、サンプリング容量C1,C2は、例えば図34に示したようなMOSFETの各層を利用したMOS(Metal-Oxide-Semiconductor)型の容量素子であってもよい。MOSFETでは、例えば、表面にSTI層121とn型拡散層122とが形成されたp型基板120上に、ゲート絶縁膜123を介してn型P−Siゲート電極124が形成されている。このn型P−Siゲート電極124を覆って層間絶縁膜127が形成されており、層間絶縁膜127上には下部電極126が配置されている。この層間絶縁膜127にはコンタクト層125が設けられ、このコンタクト層125を通じて、下部電極126がn型拡散層122と電気的に接続されている。このような構成において、下部電極126等の導電層を用いて容量素子を形成することができる。
図36は、デジタルカメラ(デジタルスチルカメラ,デジタルビデオカメラ)300Aの構成を表すブロック図である。デジタルカメラ300Aは、2次元配置された画素をもつ画素センサー部301と、ADC群302と、信号処理回路303とを備えている。ADC群302に、上記実施の形態等におけるサンプリング容量C1,C2を有するADC50Aが配置される。また、画素配列が2次元の場合には、デジタルカメラの他にも、XYスキャナにも適用可能である。
図37は、バーコード読み取り装置300Bの構成を表すブロック図である。バーコード読み取り装置300Bは、1次元配置された画素をもつ画素センサー部305と、ADC群306と、信号処理回路307と、バーコード304に光を照射する照明LED308とを備えている。ADC群306に、上記実施の形態等におけるサンプリング容量C1,C2を有するADC50Aが配置される。
図38は、ディスプレイ装置300Cの構成を表すブロック図である。ディスプレイ装置300Cは、例えばプラズマディスプレイであり、R,G,Bの映像信号毎に設けられたADC群309と、検出回路310と、信号処理回路311と、駆動回路312と、表示パネル313と、制御パルス電源314と、駆動電源315とを備えている。ADC群309に、上記実施の形態等におけるサンプリング容量C1,C2を有するADC50Aが配置される。尚、プラズマディスプレイに限らず、他のディスプレイ、例えばCRTディスプレイ、液晶ディスプレイおよび有機ELディスプレイなどにも適用可能である。
図39は、プロジェクタ300Dの構成を表すブロック図である。プロジェクタ300Dは、映像データの処理を行うCPU316と、ADCを含む映像信号処理回路317と、投影装置318とを備えている。映像信号処理回路317に、上記実施の形態等におけるサンプリング容量C1,C2を有するADC50Aが配置される。
図40は、計測機器300Eの構成を表すブロック図である。計測機器300Eは、アナログ信号と参照信号とを入力可能なコンパレータ群319と、エンコーダ320とを備えている。コンパレータ群319の差動入力端に、上記実施の形態等におけるサンプリング容量C1,C2が配置される。このように、一般的な並列型のADCのコンパレータにも本開示は適用可能である。このような構成の電子機器としては、計測機器の他にも、オーディオ機器などが挙げられる。
図41は、X線検出器300Gの構成を表すブロック図である。X線検出器300Gは、光センサー321と、アンプ322と、ADC323と、信号処理装置324と、表示装置325とを備えている。ADC323に、上記実施の形態等におけるサンプリング容量C1,C2を有するADC50Aが配置される。
(1)
一対の差動入力端を有する比較器と、
各差動入力端に設けられた第1および第2の容量素子と
を備え、
前記第1の容量素子は、互いに並列接続された複数の第1のサブ容量素子を含み、
前記第2の容量素子は、互いに並列接続された複数の第2のサブ容量素子を含み、
前記複数の第1および第2のサブ容量素子は、複数列にわたって、かつ各列内に混在して配置されている
アナログデジタル変換器。
(2)
前記複数の第1および第2のサブ容量素子はそれぞれ、2列にわたって互い違いに配置されている
上記(1)に記載のアナログデジタル変換器。
(3)
前記複数の第1のサブ容量素子と前記複数の第2のサブ容量素子とは、互いにミラー反転したレイアウトを有する
上記(1)または(2)に記載のアナログデジタル変換器。
(4)
前記第1および第2のサブ容量素子は、各々が2層以上にわたって形成されて層間接続されると共に互いに対向して配置された第1および第2の導電層を有する
上記(1)ないし(3)のいずれか1つに記載のアナログデジタル変換器。
(5)
前記第1のサブ容量素子同士を接続する第1の配線層と、前記第2のサブ容量素子同士を接続する第2の配線層とは、互いに異なる選択的な層に配置されている
上記(4)に記載のアナログデジタル変換器。
(6)
前記第1の配線層を有する層では、各第1のサブ容量素子を構成する第1および第2の導電層と前記第1の配線層とが、一体的に形成され、かつ平面視的に矩形波状に蛇行した形状を有し、
前記第2の配線層を有する層では、各第2のサブ容量素子を構成する第1および第2の導電層と前記第2の配線層とが、一体的に形成され、かつ平面視的に矩形波状に蛇行した形状を有する
上記(5)に記載のアナログデジタル変換器。
(7)
前記複数の第1のサブ容量素子同士と前記複数の第2のサブ容量素子同士とは、平面視的にジグザグ状に並んで配置されている
上記(2)ないし(6)のいずれか1つに記載のアナログデジタル変換器。
(8)
前記複数の第1のサブ容量素子同士と前記複数の第2のサブ容量素子同士とは、積層方向においてジグザグ状に並んで配置されている
上記(2)ないし(6)のいずれか1つに記載のアナログデジタル変換器。
(9)
前記第1および第2のサブ容量素子は、各々が2層以上にわたって形成されて層間接続されると共に互いに対向して配置された第1および第2の導電層を有し、
前記第1のサブ容量素子の位置と前記第2のサブ容量素子の位置とが、隣接する2層の間で反転しており、
前記第1および第2の導電層の一方が延設され、その延設された部分に層間接続用の貫通孔が設けられている
上記(8)に記載のアナログデジタル変換器。
(10)
前記隣接する2層の一方の層において、前記複数の第1のサブ容量素子が一体的に形成され、かつ平面視的に矩形波状に蛇行した形状を有すると共に、該蛇行した形状の一部が延設されて前記貫通孔を有し、
前記隣接する2層の他方の層において、前記複数の第2のサブ容量素子が一体的に形成され、かつ平面視的に矩形波状に蛇行した形状を有すると共に、該蛇行した形状の一部が延設されて前記貫通孔を有する
上記(9)に記載のアナログデジタル変換器。
(11)
前記隣接する2層において、
前記第1のサブ容量素子の前記第1および第2の導電層のうちの一方の一部が延設され、延設された部分に前記貫通孔を有し、
前記第2のサブ容量素子の前記第1および第2の導電層のうちの一方の一部が延設され、延設された部分に前記貫通孔を有する
上記(9)に記載のアナログデジタル変換器。
(12)
前記第1および第2のサブ容量素子を挟んで設けられた静電遮蔽層を更に備えた
上記(1)ないし(11)のいずれか1つに記載のアナログデジタル変換器。
(13)
前記静電遮蔽層は、前記複数の第1および第2のサブ容量素子の配列に沿って延在すると共に、貫通孔を介して層間接続されることにより2層以上にわたって形成されている
上記(12)に記載のアナログデジタル変換器。
(14)
前記貫通孔は、前記静電遮蔽層の延在方向に沿って複数配置されている
上記(13)に記載のアナログデジタル変換器。
(15)
前記貫通孔は、前記延在方向に沿った2列にわたって互い違いに配置されている
上記(14)に記載のアナログデジタル変換器。
(16)
前記貫通孔は、前記延在方向に沿って長辺を有する矩形状の領域に設けられている
上記(13)に記載のアナログデジタル変換器。
(17)
前記静電遮蔽層は、前記複数の第1および第2のサブ容量素子の上を更に覆って形成されている
上記(12)ないし(16)のいずれか1つに記載のアナログデジタル変換器。
(18)
前記第1および第2の容量素子は、MOS(Metal-Oxide-Semiconductor)型またはMIM(Metal-Insulator-Metal)型の容量素子である
上記(1)ないし(17)のいずれか1つに記載のアナログデジタル変換器。
(19)
一対の差動入力端を有する比較器と、
各差動入力端に設けられた第1および第2の容量素子と
を備え、
前記第1の容量素子は、互いに並列接続された複数の第1のサブ容量素子を含み、
前記第2の容量素子は、互いに並列接続された複数の第2のサブ容量素子を含み、
前記複数の第1および第2のサブ容量素子は、複数列にわたって、かつ各列内に混在して配置されている
アナログデジタル変換器を備えた固体撮像装置。
(20)
一対の差動入力端を有する比較器と、
各差動入力端に設けられた第1および第2の容量素子と
を備え、
前記第1の容量素子は、互いに並列接続された複数の第1のサブ容量素子を含み、
前記第2の容量素子は、互いに並列接続された複数の第2のサブ容量素子を含み、
前記複数の第1および第2のサブ容量素子は、複数列にわたって、かつ各列内に混在して配置されている
アナログデジタル変換器を備えた電子機器。
Claims (20)
- 一対の差動入力端を有する比較器と、
各差動入力端に設けられた第1および第2の容量素子と
を備え、
前記第1の容量素子は、互いに並列接続された複数の第1のサブ容量素子を含み、
前記第2の容量素子は、互いに並列接続された複数の第2のサブ容量素子を含み、
前記複数の第1および第2のサブ容量素子は、複数列にわたって、かつ各列内に混在して配置されている
アナログデジタル変換器。 - 前記複数の第1および第2のサブ容量素子はそれぞれ、2列にわたって互い違いに配置されている
請求項1に記載のアナログデジタル変換器。 - 前記複数の第1のサブ容量素子と前記複数の第2のサブ容量素子とは、互いにミラー反転したレイアウトを有する
請求項1に記載のアナログデジタル変換器。 - 前記第1および第2のサブ容量素子は、各々が2層以上にわたって形成されて層間接続されると共に互いに対向して配置された第1および第2の導電層を有する
請求項1に記載のアナログデジタル変換器。 - 前記第1のサブ容量素子同士を接続する第1の配線層と、前記第2のサブ容量素子同士を接続する第2の配線層とは、互いに異なる選択的な層に配置されている
請求項4に記載のアナログデジタル変換器。 - 前記第1の配線層を有する層では、各第1のサブ容量素子を構成する第1および第2の導電層と前記第1の配線層とが、一体的に形成され、かつ平面視的に矩形波状に蛇行した形状を有し、
前記第2の配線層を有する層では、各第2のサブ容量素子を構成する第1および第2の導電層と前記第2の配線層とが、一体的に形成され、かつ平面視的に矩形波状に蛇行した形状を有する
請求項5に記載のアナログデジタル変換器。 - 前記複数の第1のサブ容量素子同士と前記複数の第2のサブ容量素子同士とは、平面視的にジグザグ状に並んで配置されている
請求項2に記載のアナログデジタル変換器。 - 前記複数の第1のサブ容量素子同士と前記複数の第2のサブ容量素子同士とは、積層方向においてジグザグ状に並んで配置されている
請求項2に記載のアナログデジタル変換器。 - 前記第1および第2のサブ容量素子は、各々が2層以上にわたって形成されて層間接続されると共に互いに対向して配置された第1および第2の導電層を有し、
前記第1のサブ容量素子の位置と前記第2のサブ容量素子の位置とが、隣接する2層の間で反転しており、
前記第1および第2の導電層の一方が延設され、その延設された部分に層間接続用の貫通孔が設けられている
請求項8に記載のアナログデジタル変換器。 - 前記隣接する2層の一方の層において、前記複数の第1のサブ容量素子が一体的に形成され、かつ平面視的に矩形波状に蛇行した形状を有すると共に、該蛇行した形状の一部が延設されて前記貫通孔を有し、
前記隣接する2層の他方の層において、前記複数の第2のサブ容量素子が一体的に形成され、かつ平面視的に矩形波状に蛇行した形状を有すると共に、該蛇行した形状の一部が延設されて前記貫通孔を有する
請求項9に記載のアナログデジタル変換器。 - 前記隣接する2層において、
前記第1のサブ容量素子の前記第1および第2の導電層のうちの一方の一部が延設され、延設された部分に前記貫通孔を有し、
前記第2のサブ容量素子の前記第1および第2の導電層のうちの一方の一部が延設され、延設された部分に前記貫通孔を有する
請求項9に記載のアナログデジタル変換器。 - 前記第1および第2のサブ容量素子を挟んで設けられた静電遮蔽層を更に備えた
請求項1に記載のアナログデジタル変換器。 - 前記静電遮蔽層は、前記複数の第1および第2のサブ容量素子の配列に沿って延在すると共に、貫通孔を介して層間接続されることにより2層以上にわたって形成されている
請求項12に記載のアナログデジタル変換器。 - 前記貫通孔は、前記静電遮蔽層の延在方向に沿って複数配置されている
請求項13に記載のアナログデジタル変換器。 - 前記貫通孔は、前記延在方向に沿った2列にわたって互い違いに配置されている
請求項14に記載のアナログデジタル変換器。 - 前記貫通孔は、前記延在方向に沿って長辺を有する矩形状の領域に設けられている
請求項13に記載のアナログデジタル変換器。 - 前記静電遮蔽層は、前記複数の第1および第2のサブ容量素子の上を更に覆って形成されている
請求項12に記載のアナログデジタル変換器。 - 前記第1および第2の容量素子は、MOS(Metal-Oxide-Semiconductor)型またはMIM(Metal-Insulator-Metal)型の容量素子である
請求項1に記載のアナログデジタル変換器。 - 一対の差動入力端を有する比較器と、
各差動入力端に設けられた第1および第2の容量素子と
を備え、
前記第1の容量素子は、互いに並列接続された複数の第1のサブ容量素子を含み、
前記第2の容量素子は、互いに並列接続された複数の第2のサブ容量素子を含み、
前記複数の第1および第2のサブ容量素子は、複数列にわたって、かつ各列内に混在して配置されている
アナログデジタル変換器を備えた固体撮像装置。 - 一対の差動入力端を有する比較器と、
各差動入力端に設けられた第1および第2の容量素子と
を備え、
前記第1の容量素子は、互いに並列接続された複数の第1のサブ容量素子を含み、
前記第2の容量素子は、互いに並列接続された複数の第2のサブ容量素子を含み、
前記複数の第1および第2のサブ容量素子は、複数列にわたって、かつ各列内に混在して配置されている
アナログデジタル変換器を備えた電子機器。
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