JP2003530699A - 深いサブミクロンｃｍｏｓ用の互いに入り込んだ多層キャパシタ構造 - Google Patents
深いサブミクロンｃｍｏｓ用の互いに入り込んだ多層キャパシタ構造Info
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Abstract
(57)【要約】
本キャパシタ構造は、複数の導電性の並行な配線から成る第１レベルと、第１レベルの複数の配線上に配置された複数の導電性の並行な配線から成る少なくとも１つの第２レベルをもち、第１および第２レベルの配線は複数の垂直行に配置されている。導電性の配線の第１および第２レベルの間に誘電層が充填されている。１つまたは複数のビアにより各行の第１および第２レベルの配線が接続され、複数の垂直方向のキャパシタプレートの並行なアレイが形成される。電気的に相対するノードがキャパシタの端子を形成している。複数の垂直方向のキャパシタプレートから成る並行なアレイは、各プレートの電極が交互になるように交互にノードに電気的に接続されている。
Description
【０００１】
本発明は金属酸化物半導体（MOS）のキャパシタ構造に関し、具体的には、深
いサブミクロンCMOS用の互いに入り込んだ多層（IM: Interdigitated Multilaye
r）キャパシタ構造に関する。前記構造は、ビアを介して複数のレベルの導電線
を相互接続して垂直キャパシタプレートから成る並行なアレイを構成し、こうし
たプレートの電極が交互に替わるように各プレートを相対するノードに交互に相
互接続することで形成される。
いサブミクロンCMOS用の互いに入り込んだ多層（IM: Interdigitated Multilaye
r）キャパシタ構造に関する。前記構造は、ビアを介して複数のレベルの導電線
を相互接続して垂直キャパシタプレートから成る並行なアレイを構成し、こうし
たプレートの電極が交互に替わるように各プレートを相対するノードに交互に相
互接続することで形成される。
【０００２】
深いサブミクロンCMOS用の従来のキャパシタ構造は通常、薄い誘電層により分
離された２枚の並行な平坦プレートで構成されている。これらのプレートは、金
属やポリシリコンなどの導電性の材料から成る層により形成されている。キャパ
シタ構造は通常、下地誘電層により基板と分離されている。こうしたデバイスで
高い容量密度を達成するために、追加プレートが備えられている。図１Ａと図１
Ｂは深いサブミクロンCMOS構造における代表的な従来の多並行プレート型キャパ
シタ10を例示している。キャパシタ構造10は、誘電層13により分離されている導
電線12の垂直スタックを含んでいる。導電線12と誘電層13は半導体基板11上に形
成されている。複数の導電線12はキャパシタ10のプレートまたは電極を形成して
いる。複数のプレート12は、「Ａ」プレートがすべて第１極性となり「Ｂ」プレ
ートがすべて第１極性に相対する第２極性となるように交互に電気的に結合され
ている。
離された２枚の並行な平坦プレートで構成されている。これらのプレートは、金
属やポリシリコンなどの導電性の材料から成る層により形成されている。キャパ
シタ構造は通常、下地誘電層により基板と分離されている。こうしたデバイスで
高い容量密度を達成するために、追加プレートが備えられている。図１Ａと図１
Ｂは深いサブミクロンCMOS構造における代表的な従来の多並行プレート型キャパ
シタ10を例示している。キャパシタ構造10は、誘電層13により分離されている導
電線12の垂直スタックを含んでいる。導電線12と誘電層13は半導体基板11上に形
成されている。複数の導電線12はキャパシタ10のプレートまたは電極を形成して
いる。複数のプレート12は、「Ａ」プレートがすべて第１極性となり「Ｂ」プレ
ートがすべて第１極性に相対する第２極性となるように交互に電気的に結合され
ている。
【０００３】
並行プレートキャパシタ構造が抱える主な制限事項は、CMOS過程における形状
の縮小時にはプレート間の最小距離を変えられないことである。したがって、容
量密度の利得は、こうした縮小では得られない。
の縮小時にはプレート間の最小距離を変えられないことである。したがって、容
量密度の利得は、こうした縮小では得られない。
【０００４】
２重ポリシリコンキャパシタやゲート酸化物キャパシタなどの高容量密度をも
つ他の様々なキャパシタ構造が当技術分野で知られている。しかし、２重ポリシ
リコンキャパシタは深いサブミクロンCMOSプロセス過程には役に立たない。ゲー
ト酸化物キャパシタは一般的には深いサブミクロンCMOSプロセス過程では使用さ
れない。というのは、こうしたキャパシタはゲートの面積が広いので歩留まりや
信頼性に問題があり、容量が電圧に応じて変化し、ゲート酸化物を壊す高い電圧
が発生する場合があるためである。
つ他の様々なキャパシタ構造が当技術分野で知られている。しかし、２重ポリシ
リコンキャパシタは深いサブミクロンCMOSプロセス過程には役に立たない。ゲー
ト酸化物キャパシタは一般的には深いサブミクロンCMOSプロセス過程では使用さ
れない。というのは、こうしたキャパシタはゲートの面積が広いので歩留まりや
信頼性に問題があり、容量が電圧に応じて変化し、ゲート酸化物を壊す高い電圧
が発生する場合があるためである。
【０００５】
動的ランダムアクセスメモリ（DRAMs）用のトレンチキャパシタ構造の容量密
度も高い。こうしたキャパシタは基板にトレンチを食刻して垂直容量構造が形成
されるように導電性と誘電性をもつ材料をその溝に充填することで形成されてい
る。しかし、トレンチキャパシタは、食刻およびトレンチ充填処理過程が加わる
ので製造コストが高い。
度も高い。こうしたキャパシタは基板にトレンチを食刻して垂直容量構造が形成
されるように導電性と誘電性をもつ材料をその溝に充填することで形成されてい
る。しかし、トレンチキャパシタは、食刻およびトレンチ充填処理過程が加わる
ので製造コストが高い。
【０００６】
相互に入り込んだキャパシタ構造はマイクロ波を使う分野で使用される。こう
した複数のキャパシタは、緊密に配置された相互に入り込んだ導電線構造をもち
、各構造の間にフリンジ容量やクロスオーバー（交差）容量が生成されて総容量
を達成する。しかし、相互に入り込んだキャパシタが生成するクロスオーバー容
量は単一導体レベルに制限される。
した複数のキャパシタは、緊密に配置された相互に入り込んだ導電線構造をもち
、各構造の間にフリンジ容量やクロスオーバー（交差）容量が生成されて総容量
を達成する。しかし、相互に入り込んだキャパシタが生成するクロスオーバー容
量は単一導体レベルに制限される。
【０００７】
したがって、半導体プロセスの形状の縮小を有効に利用できかつ安価に製造可
能な深いサブミクロンCMOS用の改良型キャパシタ構造が必要となる。
能な深いサブミクロンCMOS用の改良型キャパシタ構造が必要となる。
【０００８】
キャパシタ構造は、導電性の並行な配線から成る第１レベルと、第１レベルの
複数の配線上に配置された導電性の並行な配線から成る第２レベルとを含み、第
１および第２レベルの配線は複数の垂直行に配置されている。導電性線の第１お
よび第２レベルの間に誘電層が配置されている。１つまたは複数のビアにより各
行で第１および第２レベルの配線が接続されて、垂直キャパシタプレートの並行
な配列が形成される。電気的に相対するノードがキャパシタの端子を形成してい
る。垂直方向のキャパシタプレートの並行な配列は、各プレートが電気的な極を
交互に有するようにノードに電気的に接続される。
複数の配線上に配置された導電性の並行な配線から成る第２レベルとを含み、第
１および第２レベルの配線は複数の垂直行に配置されている。導電性線の第１お
よび第２レベルの間に誘電層が配置されている。１つまたは複数のビアにより各
行で第１および第２レベルの配線が接続されて、垂直キャパシタプレートの並行
な配列が形成される。電気的に相対するノードがキャパシタの端子を形成してい
る。垂直方向のキャパシタプレートの並行な配列は、各プレートが電気的な極を
交互に有するようにノードに電気的に接続される。
【０００９】
本発明の利点、特質ならびに様々な付随特色は、添付図面を参照しながら以下
で詳細に説明される例示実施例を検討すればより完全に明らかになるであろう。
で詳細に説明される例示実施例を検討すればより完全に明らかになるであろう。
【００１０】
図面は本発明の概念を例示するためのもので、縮尺通りではないことを御考慮
いただきたい。
いただきたい。
【００１１】
図２Ａ乃至図２Ｃは、深いサブミクロンCMOSの容量を生成するための、本発明
の実施形態によるお互いに入り込んだ多層（IM）キャパシタ構造２０を例示して
いる。IMキャパシタ構造２０は、多岐にわたる導体レベル処理（４つの電気導体
レベルL1-L4が描かれているが、これは例示目的に過ぎない）における半導体材
料（図２Ｂと図２Ｃ）から成る基板２１上に構成されている。第１導体レベルL1
には複数の導電性の水平な配線２２から成る第１並行アレイが形成され、第２導
体レベルL2には複数の導電性の水平な配線２３から成る第２並行アレイが形成さ
れ、第３導体レベルL3には複数の導電性の水平な配線２４から成る第３並行アレ
イが形成され、第４導体レベルL4には複数の導電性の水平な配線２５から成る第
４並行アレイが形成されている。第１誘電層２６により基板２１と第１導体レベ
ルL1の間の空間が充填され、第２誘電層２７により第１および第２導体レベルL1
とL2の間の空間と第１導体レベルL1の複数の配線２２の間の空間が充填され、第
３誘電層２８により第２および第３導体レベルL2とL3の間の空間と第２導体レベ
ルL2の複数の配線２３の間の空間が充填され、第４誘電層２９により第３および
第４導体レベルL3とL4の間の空間と第３導体レベルL3の複数の配線２４の間の空
間が充填され、第５誘電層３４により第４導体レベルL4の複数の配線２５の間の
空間が充填されている。
の実施形態によるお互いに入り込んだ多層（IM）キャパシタ構造２０を例示して
いる。IMキャパシタ構造２０は、多岐にわたる導体レベル処理（４つの電気導体
レベルL1-L4が描かれているが、これは例示目的に過ぎない）における半導体材
料（図２Ｂと図２Ｃ）から成る基板２１上に構成されている。第１導体レベルL1
には複数の導電性の水平な配線２２から成る第１並行アレイが形成され、第２導
体レベルL2には複数の導電性の水平な配線２３から成る第２並行アレイが形成さ
れ、第３導体レベルL3には複数の導電性の水平な配線２４から成る第３並行アレ
イが形成され、第４導体レベルL4には複数の導電性の水平な配線２５から成る第
４並行アレイが形成されている。第１誘電層２６により基板２１と第１導体レベ
ルL1の間の空間が充填され、第２誘電層２７により第１および第２導体レベルL1
とL2の間の空間と第１導体レベルL1の複数の配線２２の間の空間が充填され、第
３誘電層２８により第２および第３導体レベルL2とL3の間の空間と第２導体レベ
ルL2の複数の配線２３の間の空間が充填され、第４誘電層２９により第３および
第４導体レベルL3とL4の間の空間と第３導体レベルL3の複数の配線２４の間の空
間が充填され、第５誘電層３４により第４導体レベルL4の複数の配線２５の間の
空間が充填されている。
【００１２】
導電性の配線２３−２５から成る４つのレベルL1-L4は垂直方向に行またはス
タックとして互いに整列されている。各行の導電性の配線２３−２５は、第２，
第３，第４誘電層２７−２９に形成された垂直方向に延在する導電性のビア３０
−３２を介して電気的に相互接続されている。導電性の配線２３−２５の行およ
ビア３０−３２は垂直方向に延在しているプレート３０の並行アレイを形成し、
この垂直プレート３３はキャパシタ構造２０の電極を形成する。垂直プレート３
３は、Ａプレートの頂部または底部を第１共通ノードＡに、Ｂプレートの頂部ま
たは底部を第２共通ノードＢに電気的に接続することで相対する極性をもつ「Ａ
」プレートと「Ｂ」プレートに電気的に互いに入り込んだ構成となる（図２Ａ）
。第１および第２ノードＡとＢはIMキャパシタ構造２０の端子を形成する。
タックとして互いに整列されている。各行の導電性の配線２３−２５は、第２，
第３，第４誘電層２７−２９に形成された垂直方向に延在する導電性のビア３０
−３２を介して電気的に相互接続されている。導電性の配線２３−２５の行およ
ビア３０−３２は垂直方向に延在しているプレート３０の並行アレイを形成し、
この垂直プレート３３はキャパシタ構造２０の電極を形成する。垂直プレート３
３は、Ａプレートの頂部または底部を第１共通ノードＡに、Ｂプレートの頂部ま
たは底部を第２共通ノードＢに電気的に接続することで相対する極性をもつ「Ａ
」プレートと「Ｂ」プレートに電気的に互いに入り込んだ構成となる（図２Ａ）
。第１および第２ノードＡとＢはIMキャパシタ構造２０の端子を形成する。
【００１３】
本発明のIMキャパシタ構造２０が容量を生成するメカニズムは、図３に示す従
来の単一レベルの互いに入り込んだキャパシタ構造４０を検討することで最もよ
く理解できる。互いに入り込んだキャパシタキャパシタ構造４０の総容量CTotal は、複数の互いに入り込んだ導電性の配線４１の間の総クロスオーバー容量CCと
複数の互いに入り込んだ導電性の配線４１の間の総フリンジ容量Cfの総和にあた
る。互いに入り込んだキャパシタ構造４０では、フリンジ容量Cfの量はクロスオ
ーバー容量CCと等しい。
来の単一レベルの互いに入り込んだキャパシタ構造４０を検討することで最もよ
く理解できる。互いに入り込んだキャパシタキャパシタ構造４０の総容量CTotal は、複数の互いに入り込んだ導電性の配線４１の間の総クロスオーバー容量CCと
複数の互いに入り込んだ導電性の配線４１の間の総フリンジ容量Cfの総和にあた
る。互いに入り込んだキャパシタ構造４０では、フリンジ容量Cfの量はクロスオ
ーバー容量CCと等しい。
【００１４】
本発明のIMキャパシタ構造２０の総容量CTotalも、複数の互いに入り込んだ垂
直プレート３３の間の総クロスオーバー容量CC（隣接する導電性の配線の間のク
ロスオーバー容量と複数の隣接ビアの間のクロスオーバー容量の総和）と複数の
互いに入り込んだ垂直プレート３３の間の総フリンジ容量Cfの総和にあたる。し
かし、従来の互いに入り込んだキャパシタ構造４０とは異なり、クロスオーバー
容量CCの量は、フリンジ容量Cfの量が変化しないのに対してIMキャパシタ構造２
０の導体レベルが追加されるに応じて増加する。したがって、IMキャパシタ構造
２０のフリンジ容量はその総容量CTotalをそれほど左右しない。IMキャパシタ構
造２０に導体レベルが追加されるに応じて、クロスオーバー容量CCの量は、フリ
ンジ容量Cfの量が小さい間には、キャパシタの総容量CTotalの支配的な因子にな
る。
直プレート３３の間の総クロスオーバー容量CC（隣接する導電性の配線の間のク
ロスオーバー容量と複数の隣接ビアの間のクロスオーバー容量の総和）と複数の
互いに入り込んだ垂直プレート３３の間の総フリンジ容量Cfの総和にあたる。し
かし、従来の互いに入り込んだキャパシタ構造４０とは異なり、クロスオーバー
容量CCの量は、フリンジ容量Cfの量が変化しないのに対してIMキャパシタ構造２
０の導体レベルが追加されるに応じて増加する。したがって、IMキャパシタ構造
２０のフリンジ容量はその総容量CTotalをそれほど左右しない。IMキャパシタ構
造２０に導体レベルが追加されるに応じて、クロスオーバー容量CCの量は、フリ
ンジ容量Cfの量が小さい間には、キャパシタの総容量CTotalの支配的な因子にな
る。
【００１５】
最新技術による深いサブミクロンCMOS技術では、導電性の配線の間隔は約０．
５μｍ以下が普通である。したがって、本発明のIMキャパシタ構造２０の垂直プ
レートの間の最小距離は通常、約０．５μｍ以下である。（プレートの高さは、
導電性の配線の４つのレベルを積み重ねる場合には、通常、約５μｍを越える。
）本発明のIMキャパシタ構造２０の垂直プレート３３の間のサブミクロン間隔で
は、従来の並行プレートキャパシタ構造を使用して達成する場合と較べて、容量
密度が増加することになる。
５μｍ以下が普通である。したがって、本発明のIMキャパシタ構造２０の垂直プ
レートの間の最小距離は通常、約０．５μｍ以下である。（プレートの高さは、
導電性の配線の４つのレベルを積み重ねる場合には、通常、約５μｍを越える。
）本発明のIMキャパシタ構造２０の垂直プレート３３の間のサブミクロン間隔で
は、従来の並行プレートキャパシタ構造を使用して達成する場合と較べて、容量
密度が増加することになる。
【００１６】
図１Ａと図１Ｂに示す構成と同様の、５枚のプレートで構成され寸法が１５μ
ｍ×３９μｍである従来の並行プレートキャパシタの容量と、本発明による４つ
の導体レベルで構成され寸法が１４．９μｍ×３９μｍであるキャパシタのそれ
を比較することで、容量密度が改良されたことが判明する。両キャパシタは０．
２５μｍのCMOSプロセスで構成されたものである。並行プレートキャパシタのノ
ードＡとＢの間の並行プレート容量は９５ｆＦであると判明している。これに対
して、IMキャパシタのノードＡとＢの間のクロスオーバー容量は１５０ｆＦと判
明している。したがって、本発明のIMキャパシタ構造は容量密度が約６０パーセ
ントも増加している。
ｍ×３９μｍである従来の並行プレートキャパシタの容量と、本発明による４つ
の導体レベルで構成され寸法が１４．９μｍ×３９μｍであるキャパシタのそれ
を比較することで、容量密度が改良されたことが判明する。両キャパシタは０．
２５μｍのCMOSプロセスで構成されたものである。並行プレートキャパシタのノ
ードＡとＢの間の並行プレート容量は９５ｆＦであると判明している。これに対
して、IMキャパシタのノードＡとＢの間のクロスオーバー容量は１５０ｆＦと判
明している。したがって、本発明のIMキャパシタ構造は容量密度が約６０パーセ
ントも増加している。
【００１７】
半導体プロセス技術における形状は縮小し続けているので、本発明によるIMキ
ャパシタ構造２０の容量密度の増加は有益である。これは、本発明による導電性
の配線２２−２５の最小幅MW（図２Ｃ）、ビア３０−３２の寸法、同じ垂直プレ
ートのビア３０−３２の間の最小距離Mdv（図２Ｂ）、IMキャパシタ構造２０の
垂直プレート３３の間の最小距離Md（図２Ｃ）の縮小が有益であったためである
。結果として、IMキャパシタ構造２０のクロスオーバー容量CCは増加することに
なる。こうした容量の増加は従来の多層並行プレートキャパシタ構造では不可能
であった。これは、従来の構造の導体と誘電体レベルの高さまたは厚みが縮小し
ておらず、従来の並行プレートキャパシタ構造ではプレート間の距離は約1μｍ
にもなるからである。
ャパシタ構造２０の容量密度の増加は有益である。これは、本発明による導電性
の配線２２−２５の最小幅MW（図２Ｃ）、ビア３０−３２の寸法、同じ垂直プレ
ートのビア３０−３２の間の最小距離Mdv（図２Ｂ）、IMキャパシタ構造２０の
垂直プレート３３の間の最小距離Md（図２Ｃ）の縮小が有益であったためである
。結果として、IMキャパシタ構造２０のクロスオーバー容量CCは増加することに
なる。こうした容量の増加は従来の多層並行プレートキャパシタ構造では不可能
であった。これは、従来の構造の導体と誘電体レベルの高さまたは厚みが縮小し
ておらず、従来の並行プレートキャパシタ構造ではプレート間の距離は約1μｍ
にもなるからである。
【００１８】
本発明のIMキャパシタ構造は通常、従来の深いサブミクロンCMOSプロセス過程
を用いてシリコンで製造される。本発明のキャパシタ構造は、従来の深いサブミ
クロンプロセス過程を用いてガリウムヒ素や他の適切な半導体系で製造すること
もできる。深いサブミクロンCMOSプロセス過程を用いたシリコンでの製造は、通
常、第１誘電層を形成するためにシリコン半導体基板の選択部分上での二酸化シ
リコンの第１層の成長または堆積工程を含む。二酸化シリコン層の厚みは約１μ
ｍである。アルミニウムなどの金属や高導電性ポリシリコンから成る第１層は二
酸化シリコンからなる第１誘電層上に堆積されて、周知のマスク技術とドライエ
ッチング技術を用いて導電性の配線に画定されて第１導体レベルが形成される。
上記のように、構造の容量を増やすために導電性の配線の幅と間隔はプロセス過
程の最小寸法に設定されている。すなわち、線および線の間の間隔はできる限り
狭くなっている。
を用いてシリコンで製造される。本発明のキャパシタ構造は、従来の深いサブミ
クロンプロセス過程を用いてガリウムヒ素や他の適切な半導体系で製造すること
もできる。深いサブミクロンCMOSプロセス過程を用いたシリコンでの製造は、通
常、第１誘電層を形成するためにシリコン半導体基板の選択部分上での二酸化シ
リコンの第１層の成長または堆積工程を含む。二酸化シリコン層の厚みは約１μ
ｍである。アルミニウムなどの金属や高導電性ポリシリコンから成る第１層は二
酸化シリコンからなる第１誘電層上に堆積されて、周知のマスク技術とドライエ
ッチング技術を用いて導電性の配線に画定されて第１導体レベルが形成される。
上記のように、構造の容量を増やすために導電性の配線の幅と間隔はプロセス過
程の最小寸法に設定されている。すなわち、線および線の間の間隔はできる限り
狭くなっている。
【００１９】
次いで、二酸化シリコンから成る第２層を導電線上に成長させたり堆積させた
りして第２誘電層が形成される。二酸化シリコンから成る第２誘電層の厚みは約
1μｍである。第１導体レベルにまで下方に延在している複数の穴を二酸化シリ
コンから成る第２誘電層に画定して、従来のビア製造技術を用いて金属またはポ
リシリコンを充填して、第２誘電層に垂直方向に延在しているビアが形成される
。アルミニウムなどの金属やポリシリコンからなる第２層は、二酸化シリコンか
ら成る第２誘電層上に堆積され、次いで、第２導体レベルの導電性の配線に画定
される。他の誘電層、ビア、導体レベル、ならびに導電性の配線は上記と同様に
製造される。
りして第２誘電層が形成される。二酸化シリコンから成る第２誘電層の厚みは約
1μｍである。第１導体レベルにまで下方に延在している複数の穴を二酸化シリ
コンから成る第２誘電層に画定して、従来のビア製造技術を用いて金属またはポ
リシリコンを充填して、第２誘電層に垂直方向に延在しているビアが形成される
。アルミニウムなどの金属やポリシリコンからなる第２層は、二酸化シリコンか
ら成る第２誘電層上に堆積され、次いで、第２導体レベルの導電性の配線に画定
される。他の誘電層、ビア、導体レベル、ならびに導電性の配線は上記と同様に
製造される。
【００２０】
誘電層を形成するのに二酸化シリコン（シリコン系）や窒化シリコン（ガリウ
ムヒ素系）の代わりに特殊な誘電物質が使用可能であることは当業者なら理解で
きるであろう。たとえば、誘電層を形成するためにPLZT（lanthanum-modified l
ead zirconate tantalate：ジルコン酸チタン酸鉛ランタン）などの強誘電性セ
ラミックを使用することが可能である。PLZTから成る層を使用すると容量が改善
される。これは、二酸化シリコンの誘電率は３．９なのに対してPLZTのそれは約
４７００にもなるからである。
ムヒ素系）の代わりに特殊な誘電物質が使用可能であることは当業者なら理解で
きるであろう。たとえば、誘電層を形成するためにPLZT（lanthanum-modified l
ead zirconate tantalate：ジルコン酸チタン酸鉛ランタン）などの強誘電性セ
ラミックを使用することが可能である。PLZTから成る層を使用すると容量が改善
される。これは、二酸化シリコンの誘電率は３．９なのに対してPLZTのそれは約
４７００にもなるからである。
【００２１】
本発明のIMキャパシタ構造は、高周波やアナログやデジタル分野など多くの分
野で有益であることも当業者には明らかであろう。高周波回路分野では整合のた
めにキャパシタを使用する。単位面積当りの容量が大きいほど、面積を縮小でき
、コストを抑えられる。アナログ回路分野では、大規模キャパシタ（KT/C）を用
いることで不本意なノイズを抑えられる場合が多い。デジタル回路分野では、減
結合容量が大きいことがしばしば極めて重要であり、本発明のキャパシタで容易
に供給可能である。
野で有益であることも当業者には明らかであろう。高周波回路分野では整合のた
めにキャパシタを使用する。単位面積当りの容量が大きいほど、面積を縮小でき
、コストを抑えられる。アナログ回路分野では、大規模キャパシタ（KT/C）を用
いることで不本意なノイズを抑えられる場合が多い。デジタル回路分野では、減
結合容量が大きいことがしばしば極めて重要であり、本発明のキャパシタで容易
に供給可能である。
【００２２】
上記の発明は上記の実施例を参照しながら説明されてきたが、本発明の精神か
ら逸脱しないかぎり修正や変更を追加可能である。したがって、こうした修正や
変更はすべて請求の範囲内に当てはまるものと考えられる。
ら逸脱しないかぎり修正や変更を追加可能である。したがって、こうした修正や
変更はすべて請求の範囲内に当てはまるものと考えられる。
【図１Ａ】
深いサブミクロンの集積回路構造における従来の並行プレートキャパシタ構造
の頂面図である。
の頂面図である。
【図１Ｂ】
図１Ａの切断線１Ｂ−１Ｂによる横断面図である。
【図２Ａ】
深いサブミクロンCMOS構造における本発明の一実施形態による互いに入り込ん
だ多層（IM）キャパシタの頂面図である。
だ多層（IM）キャパシタの頂面図である。
【図２Ｂ】
図２ＡのIMキャパシタの断面図の斜視図である。
【図２Ｃ】
図２ＢのIMキャパシタ断面の端面図である。
【図３】
従来の櫛型キャパシタの端面図である。
２０ IMキャパシタ構造
２１ 基板
２２、２３、２４、２５ 導電性の水平な配線
２６、２７，２８ 誘電層
３０、３１、３２ ビア
３３ 垂直プレート
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ビクラム、バスルヤ
オランダ国5656、アーアー、アインドーフ
ェン、プロフ．ホルストラーン、６
Ｆターム(参考） 5F038 AC04 AC05 AC15 AC17 EZ02
EZ20
5F048 AC03 AC10 BA01 BF03 BF07
BF12
Claims (11)
- 【請求項１】 複数の導電性の並行な配線から成る第１レベルと、 前記第１レベルの複数の配線上にわたって配置された導電性の並行な配線から
成る少なくとも第２レベルとを含み、前記第１および第２レベルの前記複数の配
線は複数の垂直行に配置されており、さらに 複数の導電性の配線から成る前記第１および第２レベルの間に配置された誘電
層と、 前記各行の前記配線を接続することで、複数の垂直キャパシタプレートから成
る並行なアレイを形成する少なくとも１つのビアと、 キャパシタの複数の端子を形成する複数の電気的に相対するノードとを含み、
前記並行なアレイは、前記複数のプレートの極性が交互になるように交互に前記
相対するノードに電気的に接続されることを特徴とするキャパシタ。 - 【請求項２】 前記導電性の配線が金属を含むことを特徴とする請求項１記載のキャパシタ。
- 【請求項３】 前記導電性の配線がポリシリコンを含むことを特徴とする請求項１記載のキャ
パシタ。 - 【請求項４】 前記誘電層が二酸化シリコンを含むことを特徴とする請求項１記載のキャパシ
タ。 - 【請求項５】 垂直方向に前記行を延在させるように前記第２レベルの複数の配線上に配置さ
れた複数の導電性の並行な配線から成る少なくとも１つの第３レベルと、 複数の導電性の配線から成る第２および第３レベルの間に配置された第２誘電
層と、 複数の配線から成る第３レベルが、垂直方向のキャパシタプレートから成る並
行なアレイを垂直方向に延在させるように前記各行の第１および第３レベルの配
線を接続する少なくとも１つのビアと、をさらに含む請求項１記載のキャパシタ
。 - 【請求項６】 導電性の並行な配線から成る第１および少なくとも第２の複数のレベルは、複
数の垂直方向の行に配置された複数の導電性の並行な配線を含み、前記誘電層は
、複数の誘電層を含み、前記各誘電層は導電性の配線からなる相対するレベルの
間に配置されている請求項１記載のキャパシタ。 - 【請求項７】 前記キャパシタは基板上に構成されている請求項１記載のキャパシタ。
- 【請求項８】 前記基板は半導体材料からつくられている請求項７記載のキャパシタ。
- 【請求項９】 前記キャパシタはサブミクロンMOS構造を含む請求項１記載のキャパシタ。
- 【請求項１０】 前記キャパシタはサブミクロンCMOS構造を含む請求項１記載のキャパシタ。
- 【請求項１１】 前記キャパシタはサブミクロン構造を含む請求項１記載のキャパシタ。
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|---|---|---|---|
| US09/545,785 US6822312B2 (en) | 2000-04-07 | 2000-04-07 | Interdigitated multilayer capacitor structure for deep sub-micron CMOS |
| US09/545,785 | 2000-04-07 | ||
| PCT/EP2001/003581 WO2001078149A2 (en) | 2000-04-07 | 2001-03-29 | Interdigitated multilayer capacitor structure for deep sub-micron cmos |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003530699A true JP2003530699A (ja) | 2003-10-14 |
Family
ID=24177532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001574905A Withdrawn JP2003530699A (ja) | 2000-04-07 | 2001-03-29 | 深いサブミクロンｃｍｏｓ用の互いに入り込んだ多層キャパシタ構造 |
Country Status (6)
| Country | Link |
|---|---|
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| JP (1) | JP2003530699A (ja) |
| KR (1) | KR20020020906A (ja) |
| CN (1) | CN1199277C (ja) |
| WO (1) | WO2001078149A2 (ja) |
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