JPS5851552A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5851552A JPS5851552A JP15028681A JP15028681A JPS5851552A JP S5851552 A JPS5851552 A JP S5851552A JP 15028681 A JP15028681 A JP 15028681A JP 15028681 A JP15028681 A JP 15028681A JP S5851552 A JPS5851552 A JP S5851552A
- Authority
- JP
- Japan
- Prior art keywords
- junction
- electrode
- active layer
- capacity
- schottky
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 150000001875 compounds Chemical class 0.000 claims description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 14
- 230000002093 peripheral effect Effects 0.000 abstract description 6
- 239000003990 capacitor Substances 0.000 description 19
- 230000015556 catabolic process Effects 0.000 description 9
- 239000002184 metal Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、化合物半導体のショットキー接合あるいはｐ
−ｎ接合を用いた容量素子において、これらの接合の電
極とオーミック電極をくし状あるいはメツシュ状に構成
することにより、小面積で大きな容量をもちかつ耐圧の
大きな容量を提供するものである。以下に、ＧａＡｓの
ショットキー接合を用いた場合について説明する。
−ｎ接合を用いた容量素子において、これらの接合の電
極とオーミック電極をくし状あるいはメツシュ状に構成
することにより、小面積で大きな容量をもちかつ耐圧の
大きな容量を提供するものである。以下に、ＧａＡｓの
ショットキー接合を用いた場合について説明する。
Ｇ ａ Ａ ｓを用いた集積回路において、その・構成
素子として容量素子は不可欠のものである。Ｇ ａ Ａ
ｓを用いて容量素子を構成する方法としては、インタ
ーディジタル方式、オーバレイ方式あるいはショットキ
ー接合あるいはｐ−ｎ接合などの接合容量を用いる方式
などがある。しかしながら、インターディジタル方式で
は、例えば２０９Ｆというような大きな容量を得ること
は困難である。また、オーバレイ方式も比較的大きな容
量は得られるが、両電極間の誘電体のピンホールのため
にその大きさにも限度がある。これらに対して、ショッ
トキー接合あるいはｐ−ｎ接合の接合容量を利用した容
量素子は、かなり大きなものまで作製が可能である。例
えば、Ｉ Ｘ １０ ”ｃｍ−’のキャリア濃度をもつ
Ｇ ａ Ａ ｓ上に作製したショットキー接合において
、−３Ｖの電圧を印加した場合、誘電体として厚さ５０
００ＡのＳｉｏ２膜を用いたオーバレイ方式容量素子に
対して、約４倍の容量が得られる。
素子として容量素子は不可欠のものである。Ｇ ａ Ａ
ｓを用いて容量素子を構成する方法としては、インタ
ーディジタル方式、オーバレイ方式あるいはショットキ
ー接合あるいはｐ−ｎ接合などの接合容量を用いる方式
などがある。しかしながら、インターディジタル方式で
は、例えば２０９Ｆというような大きな容量を得ること
は困難である。また、オーバレイ方式も比較的大きな容
量は得られるが、両電極間の誘電体のピンホールのため
にその大きさにも限度がある。これらに対して、ショッ
トキー接合あるいはｐ−ｎ接合の接合容量を利用した容
量素子は、かなり大きなものまで作製が可能である。例
えば、Ｉ Ｘ １０ ”ｃｍ−’のキャリア濃度をもつ
Ｇ ａ Ａ ｓ上に作製したショットキー接合において
、−３Ｖの電圧を印加した場合、誘電体として厚さ５０
００ＡのＳｉｏ２膜を用いたオーバレイ方式容量素子に
対して、約４倍の容量が得られる。
しかしながら、第１図に示すようにＧ ａ Ａ ｓバル
ク（、基板）１上に金属２を蒸着してノヨノトキー接合
容量を構成した場合、大きな容量は得られるが、高い耐
圧を得ることが困難である。第１図において３は基板１
とのオーミック電極、４は空乏層である。一般に、第２
図に示すように、半絶縁性Ｇ ａ Ａ ｓ基板６上に構
成された活性層６上に金属２を蒸着してショットキー接
合容量を構成した場合、第２図（ａ）のごとく活性層６
の厚さが厚いと、第１図のごとき基板に接合を形成した
場合と同様な耐圧を示すが、逆に活性層６の厚みが第２
図０））のごとく薄いと、耐圧が高くなることが判明し
ている。第３図は第２図の構造における活性層厚に対す
る耐圧の変化を示す。なお、ここでは活性層のキャリア
濃度は０．８〜３Ｘ１０ ｃｒｎ の場合を示す。活性
層が３５００Ａ付近から薄くなるにつれて耐圧が大きく
なっている。
ク（、基板）１上に金属２を蒸着してノヨノトキー接合
容量を構成した場合、大きな容量は得られるが、高い耐
圧を得ることが困難である。第１図において３は基板１
とのオーミック電極、４は空乏層である。一般に、第２
図に示すように、半絶縁性Ｇ ａ Ａ ｓ基板６上に構
成された活性層６上に金属２を蒸着してショットキー接
合容量を構成した場合、第２図（ａ）のごとく活性層６
の厚さが厚いと、第１図のごとき基板に接合を形成した
場合と同様な耐圧を示すが、逆に活性層６の厚みが第２
図０））のごとく薄いと、耐圧が高くなることが判明し
ている。第３図は第２図の構造における活性層厚に対す
る耐圧の変化を示す。なお、ここでは活性層のキャリア
濃度は０．８〜３Ｘ１０ ｃｒｎ の場合を示す。活性
層が３５００Ａ付近から薄くなるにつれて耐圧が大きく
なっている。
しかし活性層厚が薄いと空乏層下の抵抗が大きくなり、
ショットキー接合の周辺部のみが容量に寄与し、中央部
は容量に寄与しなくなる。このため、実効的な容量は小
さくなる。
ショットキー接合の周辺部のみが容量に寄与し、中央部
は容量に寄与しなくなる。このため、実効的な容量は小
さくなる。
本発明は、このような検討に鑑み、容量を十分大きい！
！まに維持しつつ、耐圧の大きなショットキー接合容量
を可能ならしめるものである。以下、実施例に基づいて
説明する。
！まに維持しつつ、耐圧の大きなショットキー接合容量
を可能ならしめるものである。以下、実施例に基づいて
説明する。
第４図に、本発明の一実施例にかかるくし形に構成しだ
ンヨノトキー接合容量を示す。第６図は、メソシュ状に
構成したショットキー接合容量であ。
ンヨノトキー接合容量を示す。第６図は、メソシュ状に
構成したショットキー接合容量であ。
る。第４図、第６図において第１図、第２図と同。
一部分には同一番号を付す。５は半絶縁性Ｇ ａ Ａ
ｓ基板、６はＧ ａ Ａ ｓ活性層を示す。また、３は
オーミック電極で容量の一方の電極を構成する。２はシ
ョット￥−接合電極で容量のもう一方の電極を構成する
。４の部分はショットキー接合に逆バイアス電圧を印加
することにより形成される空乏層領域である。７はクロ
スオーバー用の５ｉ０２膜で、８はオーミック電極３を
つなぐ配線金属である。
ｓ基板、６はＧ ａ Ａ ｓ活性層を示す。また、３は
オーミック電極で容量の一方の電極を構成する。２はシ
ョット￥−接合電極で容量のもう一方の電極を構成する
。４の部分はショットキー接合に逆バイアス電圧を印加
することにより形成される空乏層領域である。７はクロ
スオーバー用の５ｉ０２膜で、８はオーミック電極３を
つなぐ配線金属である。
前述のごとく、３６００．Ａ以下の薄い活性層を用いる
ことにより、耐圧が著しく改豊できるとともに、第４図
、第５図に示すように容量素子の両電極をくし形状ある
いはメツシー状に形成することにより、ショットキー接
合の周辺長を長くすることができ、大きな容量が得られ
る。また、第４図。
ことにより、耐圧が著しく改豊できるとともに、第４図
、第５図に示すように容量素子の両電極をくし形状ある
いはメツシー状に形成することにより、ショットキー接
合の周辺長を長くすることができ、大きな容量が得られ
る。また、第４図。
第５図では周辺長を使うため、深い逆・くイアスを印加
してその容量値はあまり変化しない。
してその容量値はあまり変化しない。
以下に、本発明の具体例について説明する。半絶縁性Ｇ
ａ Ａ ｓ上に活性層６として厚さ２０００人のエピ
タキシ、ヤル層をもつ基板を用いた。活性層６のキャリ
ア濃度ｆ’ｆ Ｉ Ｘ １０−”ｃｍ−’である。
ａ Ａ ｓ上に活性層６として厚さ２０００人のエピ
タキシ、ヤル層をもつ基板を用いた。活性層６のキャリ
ア濃度ｆ’ｆ Ｉ Ｘ １０−”ｃｍ−’である。
くし形状容量のパターンの例すなわち第４図と同様の例
を第６図に示す。くし形状容量ノ（ターンのフィンガー
長は２００μｍとした。オーミック電極３．ショットキ
ー電極２の幅は共に２μｍとし、両電極間隔は４μｍと
しだ。電極のフィンガー数は５０本とした。この場合、
電極２で形成されるショットキー接合の全周辺長は、は
ぼ ２００ （ｐｍ ） ｘ ２ ｘ ６０ ＝ ２０００
０ （μｍ ）となる。また、容量の占有面積は、約２
５０Ｘ３００μｍ２である。
を第６図に示す。くし形状容量ノ（ターンのフィンガー
長は２００μｍとした。オーミック電極３．ショットキ
ー電極２の幅は共に２μｍとし、両電極間隔は４μｍと
しだ。電極のフィンガー数は５０本とした。この場合、
電極２で形成されるショットキー接合の全周辺長は、は
ぼ ２００ （ｐｍ ） ｘ ２ ｘ ６０ ＝ ２０００
０ （μｍ ）となる。また、容量の占有面積は、約２
５０Ｘ３００μｍ２である。
メツシュ状容量のパターンの例すなわち第６図と同様の
例を第７図に示す。オーミック電極は５×６μｍの正方
形で構成されており、ショットキー電極２は幅２μｍ１
間隔１３μｍの格子状に構成されている。両電極２．３
間の間隔は４μｍである。
例を第７図に示す。オーミック電極は５×６μｍの正方
形で構成されており、ショットキー電極２は幅２μｍ１
間隔１３μｍの格子状に構成されている。両電極２．３
間の間隔は４μｍである。
また、各正方形ｐオーミック電極゛′３間は、配線８に
よりショットキー電極と同様の格子状に接続されている
。各セルにおけるンヨノトキー接合の周辺長は、１３（
μｍ）Ｘ４＝５２（μｍ）である。本実施例はこのセル
を縦に２０個、横に２０個並べて構成されている。その
結果、ショットキー接合の全周辺長は、はぼ ６２（μｍ）ｘ２０ｘ２０＝２０８００（μｍ）となる
。一方、この容量の占有面積は、約３００×３００μｍ
２ である。
よりショットキー電極と同様の格子状に接続されている
。各セルにおけるンヨノトキー接合の周辺長は、１３（
μｍ）Ｘ４＝５２（μｍ）である。本実施例はこのセル
を縦に２０個、横に２０個並べて構成されている。その
結果、ショットキー接合の全周辺長は、はぼ ６２（μｍ）ｘ２０ｘ２０＝２０８００（μｍ）となる
。一方、この容量の占有面積は、約３００×３００μｍ
２ である。
第８図に、本実施例のくし形状容量およびメツシュ状容
量の容楡−電圧特性を示す。逆方向・（イアスミ圧３ｖ
で、くし形状容量およびメツシー状容量はそれぞれ２３
．７ｐＦ、２１．２ｐＦの値を示しだ。
量の容楡−電圧特性を示す。逆方向・（イアスミ圧３ｖ
で、くし形状容量およびメツシー状容量はそれぞれ２３
．７ｐＦ、２１．２ｐＦの値を示しだ。
第９図には、本実施例のくし形状容量およびメツシー状
容量の逆耐圧特性（５）を示す。同図には、ノくルクＧ
ａＡｓ（キャリア濃度１Ｘ１０１７ｆｆｉ−３）上に同
様にショットキー接合を作製した場合の逆耐圧特性中）
も同時に示す。この図より、本発明にかかるくし状又は
メソシュ状で望ましくは薄い活性層を用いた容量の方が
、はるかに耐圧が大きくなっていることがわかる。なお
、電極２．３ともくし状もしくはメソシュ状である必要
はなく、少くともショットキー電極２がこの構造であれ
ばよい。
容量の逆耐圧特性（５）を示す。同図には、ノくルクＧ
ａＡｓ（キャリア濃度１Ｘ１０１７ｆｆｉ−３）上に同
様にショットキー接合を作製した場合の逆耐圧特性中）
も同時に示す。この図より、本発明にかかるくし状又は
メソシュ状で望ましくは薄い活性層を用いた容量の方が
、はるかに耐圧が大きくなっていることがわかる。なお
、電極２．３ともくし状もしくはメソシュ状である必要
はなく、少くともショットキー電極２がこの構造であれ
ばよい。
以上述べたように、本発明はＧ ａ Ａ ｓ等の化合物
半導体の薄い活性層上に構成したショットキー接合を用
いた容量において、ショットキー電極の電極をくし形状
あるいはメツシー状に構成することにより、小面積で容
量が大きく、しかも耐圧の十分に大きい容量を提供する
ものであり、Ｇ ａ Ａ ｓ等の化合物半導体を用いた
モノリンツクＩＣ等における受動素子への応用において
極めて実用効果が大きいものである。なお、以上の説明
では、ショットキー接合を用いた容量で説明したが、ｐ
−ｎ接合の容量の場合であっても同様の効果が可能であ
る。
半導体の薄い活性層上に構成したショットキー接合を用
いた容量において、ショットキー電極の電極をくし形状
あるいはメツシー状に構成することにより、小面積で容
量が大きく、しかも耐圧の十分に大きい容量を提供する
ものであり、Ｇ ａ Ａ ｓ等の化合物半導体を用いた
モノリンツクＩＣ等における受動素子への応用において
極めて実用効果が大きいものである。なお、以上の説明
では、ショットキー接合を用いた容量で説明したが、ｐ
−ｎ接合の容量の場合であっても同様の効果が可能であ
る。
第１図はバルクＧ ａ Ａ ｓ上に金属を蒸着したショ
ットキー接合容量の断面図、第２図（−） 、 （ｂ）
は半絶縁性ＧａＡｓ上の厚い活性層、薄い活性層上に構
成したショットキー接合容量の断面図、第３図は活性層
厚に対する耐圧の変化を示す図、第４図（５）。 第６図＾はそれぞれ本発明の実施例にかかるショットキ
ー電極とオーミック電極をくし状およびメツシー状に構
成したショットキー接合容量の要部概略平面図、第４図
０３）、第６図（Ｂ）はそれぞれ同（パノＩＶ−ＩＶ’
線、ｖ−ｖ’線断面図、第６図、第７図はそれぞれ本発
明の実施例にかかるくし形状およびメンノー状／ヨツト
キー接合容量の概略平面パターン図、第８図は本発明の
一実施例のショットキー接合容量の容量−電圧特性図、
第９図は本発明のショットキー接合容量（５）およびバ
ルクＧ ａ Ａ ｓ上に構成した７ヨノトキ一接合容量
（Ｂ）の逆方向電流−電圧特性図である。 ２・・・・・ショットキー電極、３・・・・・オーミッ
ク電極、４・・・・空乏層、６・・・・・半絶縁性Ｇ
ａ Ａ ｓ基板、６・・・・−Ｇ ａ Ａ ｓ活性層、
７・・・・・クロスオーバ用５１０２．８・・・・配線
金属。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 （ａ）
（ｂン第３図 活性４尊（Ａ） 第４図 第５図 ６４ノ
０１ン第６図 第７図
ットキー接合容量の断面図、第２図（−） 、 （ｂ）
は半絶縁性ＧａＡｓ上の厚い活性層、薄い活性層上に構
成したショットキー接合容量の断面図、第３図は活性層
厚に対する耐圧の変化を示す図、第４図（５）。 第６図＾はそれぞれ本発明の実施例にかかるショットキ
ー電極とオーミック電極をくし状およびメツシー状に構
成したショットキー接合容量の要部概略平面図、第４図
０３）、第６図（Ｂ）はそれぞれ同（パノＩＶ−ＩＶ’
線、ｖ−ｖ’線断面図、第６図、第７図はそれぞれ本発
明の実施例にかかるくし形状およびメンノー状／ヨツト
キー接合容量の概略平面パターン図、第８図は本発明の
一実施例のショットキー接合容量の容量−電圧特性図、
第９図は本発明のショットキー接合容量（５）およびバ
ルクＧ ａ Ａ ｓ上に構成した７ヨノトキ一接合容量
（Ｂ）の逆方向電流−電圧特性図である。 ２・・・・・ショットキー電極、３・・・・・オーミッ
ク電極、４・・・・空乏層、６・・・・・半絶縁性Ｇ
ａ Ａ ｓ基板、６・・・・−Ｇ ａ Ａ ｓ活性層、
７・・・・・クロスオーバ用５１０２．８・・・・配線
金属。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 （ａ）
（ｂン第３図 活性４尊（Ａ） 第４図 第５図 ６４ノ
０１ン第６図 第７図
Claims (1)
- 【特許請求の範囲】 ０）半絶縁基板上に化合物半導体からなる活性層を有し
、前記活性層上にショットキー接合またはｐ−ｎ接合を
櫛形状あるいはメツシー状に形成したことを特徴とする
半導体装置。 少）活性層が３５０Ｏｆ！−以下の厚みを有することを
特徴とする特許請求の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15028681A JPS5851552A (ja) | 1981-09-22 | 1981-09-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15028681A JPS5851552A (ja) | 1981-09-22 | 1981-09-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5851552A true JPS5851552A (ja) | 1983-03-26 |
| JPH0145747B2 JPH0145747B2 (ja) | 1989-10-04 |
Family
ID=15493653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15028681A Granted JPS5851552A (ja) | 1981-09-22 | 1981-09-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851552A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59105341A (ja) * | 1982-12-09 | 1984-06-18 | Mitsubishi Electric Corp | インタデイジタルキヤパシタ |
| US4998147A (en) * | 1989-07-31 | 1991-03-05 | Motorola, Inc. | Field effect attenuator devices having controlled electrical lengths |
| US6822312B2 (en) * | 2000-04-07 | 2004-11-23 | Koninklijke Philips Electronics N.V. | Interdigitated multilayer capacitor structure for deep sub-micron CMOS |
| US6974744B1 (en) | 2000-09-05 | 2005-12-13 | Marvell International Ltd. | Fringing capacitor structure |
| US6980414B1 (en) | 2004-06-16 | 2005-12-27 | Marvell International, Ltd. | Capacitor structure in a semiconductor device |
| WO2011158486A1 (ja) * | 2010-06-15 | 2011-12-22 | パナソニック株式会社 | 半導体装置 |
-
1981
- 1981-09-22 JP JP15028681A patent/JPS5851552A/ja active Granted
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59105341A (ja) * | 1982-12-09 | 1984-06-18 | Mitsubishi Electric Corp | インタデイジタルキヤパシタ |
| US4998147A (en) * | 1989-07-31 | 1991-03-05 | Motorola, Inc. | Field effect attenuator devices having controlled electrical lengths |
| US6822312B2 (en) * | 2000-04-07 | 2004-11-23 | Koninklijke Philips Electronics N.V. | Interdigitated multilayer capacitor structure for deep sub-micron CMOS |
| US6974744B1 (en) | 2000-09-05 | 2005-12-13 | Marvell International Ltd. | Fringing capacitor structure |
| US9017427B1 (en) | 2001-01-18 | 2015-04-28 | Marvell International Ltd. | Method of creating capacitor structure in a semiconductor device |
| US6980414B1 (en) | 2004-06-16 | 2005-12-27 | Marvell International, Ltd. | Capacitor structure in a semiconductor device |
| US7116544B1 (en) | 2004-06-16 | 2006-10-03 | Marvell International, Ltd. | Capacitor structure in a semiconductor device |
| US7578858B1 (en) | 2004-06-16 | 2009-08-25 | Marvell International Ltd. | Making capacitor structure in a semiconductor device |
| US7988744B1 (en) | 2004-06-16 | 2011-08-02 | Marvell International Ltd. | Method of producing capacitor structure in a semiconductor device |
| US8537524B1 (en) | 2004-06-16 | 2013-09-17 | Marvell International Ltd. | Capacitor structure in a semiconductor device |
| WO2011158486A1 (ja) * | 2010-06-15 | 2011-12-22 | パナソニック株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0145747B2 (ja) | 1989-10-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB1082317A (en) | Semiconductor devices and methods of making them | |
| US3261081A (en) | Method of making miniaturized electronic circuits | |
| US3138744A (en) | Miniaturized self-contained circuit modules and method of fabrication | |
| GB920628A (en) | Improvements in semiconductive switching arrays and methods of making the same | |
| US3136897A (en) | Monolithic semiconductor structure comprising at least one junction transistor and associated diodes to form logic element | |
| JPS5851552A (ja) | 半導体装置 | |
| DE1439711A1 (de) | Halbleiteranordnung mit geringer Nebenschlusskapazitaet | |
| US3388457A (en) | Interface resistance monitor | |
| US3706128A (en) | Surface barrier diode having a hypersensitive n region forming a hypersensitive voltage variable capacitor | |
| JP2761961B2 (ja) | 半導体可変容量素子 | |
| US3579278A (en) | Surface barrier diode having a hypersensitive {72 {30 {0 region forming a hypersensitive voltage variable capacitor | |
| US3436279A (en) | Process of making a transistor with an inverted structure | |
| US3643138A (en) | Semiconductor device | |
| US3409807A (en) | Semiconductor arrangement with capacitative shielding means between conductive strips and semiconductor body | |
| JPH0216740A (ja) | パイポーラパワー半導体デバイス及びその製造方法 | |
| US3713008A (en) | Semiconductor devices having at least four regions of alternately different conductance type | |
| JPH08195479A (ja) | 半導体装置及びその製造方法 | |
| US4042948A (en) | Integrated circuit isolation with mesas and/or insulating substrate | |
| JPS5892272A (ja) | 負帰還型ＧａＡｓマイクロ波モノリシツク増幅回路装置 | |
| JPH03250771A (ja) | 光起電力装置の製造方法 | |
| JPS626702Y2 (ja) | ||
| JP2965638B2 (ja) | 半導体装置 | |
| JPH02178963A (ja) | 半導体装置の構造 | |
| US3486086A (en) | Surface barrier semiconductor limiter employing low barrier height metals on silicon | |
| JPH0239468A (ja) | 半導体装置 |