JPH05275662A - マスタースライス方式集積回路装置 - Google Patents
マスタースライス方式集積回路装置Info
- Publication number
- JPH05275662A JPH05275662A JP4071835A JP7183592A JPH05275662A JP H05275662 A JPH05275662 A JP H05275662A JP 4071835 A JP4071835 A JP 4071835A JP 7183592 A JP7183592 A JP 7183592A JP H05275662 A JPH05275662 A JP H05275662A
- Authority
- JP
- Japan
- Prior art keywords
- electrodes
- electrode
- integrated circuit
- circuit device
- master slice
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】マスタースライス方式集積回路装置における、
ＭＯＳ型構造の容量素子の利用効率を向上させる。 【構成】ＭＯＳ型構造の容量素子の、金属側電極を複数
設けることで、一つの容量素子で複数の容量値を実現す
る。 【効果】細かい容量値が少ない容量素子で容易に形成で
きる。よって、容量素子の利用効率が向上し、それに伴
なって集積回路装置の全体の素子利用効率も向上する。
ＭＯＳ型構造の容量素子の利用効率を向上させる。 【構成】ＭＯＳ型構造の容量素子の、金属側電極を複数
設けることで、一つの容量素子で複数の容量値を実現す
る。 【効果】細かい容量値が少ない容量素子で容易に形成で
きる。よって、容量素子の利用効率が向上し、それに伴
なって集積回路装置の全体の素子利用効率も向上する。
Description
【０００１】
【産業上の利用分野】本発明は、マスタースライス方式
集積回路装置に係わり、特に、素子の利用効率を向上さ
せる為の構造に関する。
集積回路装置に係わり、特に、素子の利用効率を向上さ
せる為の構造に関する。
【０００２】
【従来の技術】マスタースライス方式とは、一括して処
理可能な拡散工程迄を、あるいは電極引き出し用開孔部
の形成工程迄を終了したスライス（マスタースライス）
を備蓄しておき、配線工程において、品種毎に異なるマ
スクを用いて素子間を相互接続して、異なる機能の集積
回路装置を製造する手法である。
理可能な拡散工程迄を、あるいは電極引き出し用開孔部
の形成工程迄を終了したスライス（マスタースライス）
を備蓄しておき、配線工程において、品種毎に異なるマ
スクを用いて素子間を相互接続して、異なる機能の集積
回路装置を製造する手法である。
【０００３】図４はこの種従来のマスタースライス方式
集積回路装置に使われているＭＯＳ型構造の容量素子
（以下、ＭＯＳ容量と称す）の平面図であり、図５は図
４のＢ−Ｂ線部の断面図、図６はその等価回路である。
図４〜６に示すように、Ｐ- 型半導体基板６により分離
されたＮ- 型エピタキシャル層１の中に形成された高濃
度Ｎ+ 型拡散層２とアルミ電極９によりＭＯＳ容量Ｃ3
が形成されており、Ｎ+型拡散層２はアルミ電極１０に
より、引き出されている。
集積回路装置に使われているＭＯＳ型構造の容量素子
（以下、ＭＯＳ容量と称す）の平面図であり、図５は図
４のＢ−Ｂ線部の断面図、図６はその等価回路である。
図４〜６に示すように、Ｐ- 型半導体基板６により分離
されたＮ- 型エピタキシャル層１の中に形成された高濃
度Ｎ+ 型拡散層２とアルミ電極９によりＭＯＳ容量Ｃ3
が形成されており、Ｎ+型拡散層２はアルミ電極１０に
より、引き出されている。
【０００４】
【発明が解決しようとする課題】この従来のマスタース
ライス方式集積回路装置では、半導体基板で分離された
一つのエピタキシャル領域に形成されるＭＯＳ容量の容
量値（以下、単位容量と称す）は一種類に固定されてい
る為、その容量値の２倍，３倍等大きい容量値が必要な
場合は前記単位容量を必要なだけ並列接続すれば良い
が、逆に単位容量よりも小さな容量値が必要になった場
合には前記単位容量を直列に接続して使うことになり、
素子の利用効率が悪くなる。また単位容量よりも大きな
容量値が必要な場合でも、２倍，３倍の整数倍ではな
く、小数点が付くと、一層多くの素子が必要となり、利
用効率が落ちるという問題点があった。
ライス方式集積回路装置では、半導体基板で分離された
一つのエピタキシャル領域に形成されるＭＯＳ容量の容
量値（以下、単位容量と称す）は一種類に固定されてい
る為、その容量値の２倍，３倍等大きい容量値が必要な
場合は前記単位容量を必要なだけ並列接続すれば良い
が、逆に単位容量よりも小さな容量値が必要になった場
合には前記単位容量を直列に接続して使うことになり、
素子の利用効率が悪くなる。また単位容量よりも大きな
容量値が必要な場合でも、２倍，３倍の整数倍ではな
く、小数点が付くと、一層多くの素子が必要となり、利
用効率が落ちるという問題点があった。
【０００５】
【課題を解決するための手段】本発明によるマスタース
ライス方式集積回路装置では、一つのエピタキシャル層
に形成されるＭＯＳ容量の金属側電極を複数に分割して
いる。
ライス方式集積回路装置では、一つのエピタキシャル層
に形成されるＭＯＳ容量の金属側電極を複数に分割して
いる。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例を示す平面図であり、図２
は図１のＡ−Ａ線部の断面図であり、図３はその等価回
路であって、これらの図において、図４〜６の従来例の
部分と共通する部分には同一の参照番号が付されてい
る。
る。図１は本発明の一実施例を示す平面図であり、図２
は図１のＡ−Ａ線部の断面図であり、図３はその等価回
路であって、これらの図において、図４〜６の従来例の
部分と共通する部分には同一の参照番号が付されてい
る。
【０００７】この実施例では、ＭＯＳ容量の片方の電極
であるＮ+ 拡散層２の上に、窒化膜７からなる誘電体膜
を介して第１のアルミ電極３と第２のアルミ電極４が形
成されＮ+ 拡散層２は第３のアルミ電極５により引き出
されている。これを等価回路に表わすと図３のようにな
り、電極５に対して電極３と４にＣ1 ，Ｃ2 というＭＯ
Ｓ容量（コンデンサ）７，８が形成されている。よっ
て、電極３と５を使えばＣ1 ，電極４と５を使えば
Ｃ2 ，電極３と４とを短絡してそれと電極５を使えばＣ
1 とＣ2 の並列，電極５をオープンにして、電極３と４
を使えばＣ1 とＣ2 の直列と、四種類の容量値が実現で
きる。
であるＮ+ 拡散層２の上に、窒化膜７からなる誘電体膜
を介して第１のアルミ電極３と第２のアルミ電極４が形
成されＮ+ 拡散層２は第３のアルミ電極５により引き出
されている。これを等価回路に表わすと図３のようにな
り、電極５に対して電極３と４にＣ1 ，Ｃ2 というＭＯ
Ｓ容量（コンデンサ）７，８が形成されている。よっ
て、電極３と５を使えばＣ1 ，電極４と５を使えば
Ｃ2 ，電極３と４とを短絡してそれと電極５を使えばＣ
1 とＣ2 の並列，電極５をオープンにして、電極３と４
を使えばＣ1 とＣ2 の直列と、四種類の容量値が実現で
きる。
【０００８】
【発明の効果】以上説明したように本発明は、一つのエ
ピタキシャル層の中に形成されるＭＯＳ容量の金属側電
極を複数設けたので、一つの容量素子で複数の容量値が
実現できる為、細かい容量値を少ない容量素子で容易に
形成できる。よって、容量素子の利用効率が向上し、そ
れに伴ない集積回路装置全体の素子利用率も向上する。
ピタキシャル層の中に形成されるＭＯＳ容量の金属側電
極を複数設けたので、一つの容量素子で複数の容量値が
実現できる為、細かい容量値を少ない容量素子で容易に
形成できる。よって、容量素子の利用効率が向上し、そ
れに伴ない集積回路装置全体の素子利用率も向上する。
【図１】本発明の一実施例の平面図。
【図２】図１のＡ−Ａ線部の断面図。
【図３】図１の等価回路図。
【図４】従来技術を示す平面図。
【図５】図４のＢ−Ｂ線部の断面図。
【図６】図４の等価回路図。
１ エピタキシャル層 ２ 高濃度Ｎ+ 型拡散層 ３，４，５，９，１０ アルミ電極 ６ 半導体基板 ７，８，１１ コンデンサ
Claims (1)
- 【請求項１】 複数の素子がマトリクス状に配置され、
該複数の素子の一部または全部が金属配線により接続さ
れて回路を構成するマスタースライス方式集積回路装置
において、前記素子の内、ＭＯＳ型構造の容量素子の拡
散層側電極が共通で、金属側電極が複数設けられている
ことを特徴とするマスタースライス方式集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4071835A JPH05275662A (ja) | 1992-03-30 | 1992-03-30 | マスタースライス方式集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4071835A JPH05275662A (ja) | 1992-03-30 | 1992-03-30 | マスタースライス方式集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275662A true JPH05275662A (ja) | 1993-10-22 |
Family
ID=13472003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4071835A Withdrawn JPH05275662A (ja) | 1992-03-30 | 1992-03-30 | マスタースライス方式集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275662A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1104938A1 (fr) * | 1999-12-03 | 2001-06-06 | EM Microelectronic-Marin SA | Circuit intégré basse puissance ayant des capacité de découplage |
-
1992
- 1992-03-30 JP JP4071835A patent/JPH05275662A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1104938A1 (fr) * | 1999-12-03 | 2001-06-06 | EM Microelectronic-Marin SA | Circuit intégré basse puissance ayant des capacité de découplage |
| WO2001041217A1 (fr) * | 1999-12-03 | 2001-06-07 | Em Microelectronic-Marin Sa | Circuit integre basse puissance ayant des capacites de decouplage |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |