CN1448995A - 在具有金属图案的半导体基底形成堆叠式介电层的方法 - Google Patents
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Abstract
本发明提供一种在具有金属图案的半导体基底形成堆叠式介电层的方法，包括下列步骤：在上述半导体基底表面形成第一介电层；以及在上述第一介电层上方形成第二介电层，以构成一复合介电层，其中上述第二介电层的介电常数(k)大于上述第一介电层的介电常数(k)，上述第二介电层的硬度大于上述第一介电层的硬度，并且上述第二介电层的厚度小于上述第一介电层的厚度。最好是重复第一介电层、第二介电层的堆叠2－3次。根据本发明的方法，能够避免在介电层中产生出气现象与破裂，并且，当内连导线间的电容必须缩小时，能够符合需求。
Description
技术领域
本发明涉及半导体元件的制程技术，特别是关于一种在具有金属图案的半导体基底形成堆叠式介电层(stacked dielectric layer)的方法。
背景技术
低介电常数(low dielectric constant)材料已广泛使用于内连导线必须缩小的大型集成电路(very large scale integrated；VLSI)以及超大型集成电路(ultra large scale integrated；ULSI)的晶片。
图1为根据习知技术在半导体基底表面形成介电层的制程剖面图。
请参照图1，提供一半导体基底10，然后在上述半导体基底10表面形成金属间介电层(inter-metal dielectric；IMD)12，接着，将例如铜构成的金属图案14镶嵌于金属间介电层12，然后，利用化学气相沉积法(chemical vapordeposition；CVD)在上述介电层12与金属图案14上方形成用来防止铜离子迁移的密封层(sealing layer)16。其次，利用化学气相沉积法或是旋转涂布法(spincoating)在上述密封层16表面形成厚度大约6000-8000埃的介电层18，然后，在进行传统的微影制程(photolithography)之前，在上述介电层18表面沉积一抗反射层(anti-reflection layer；ARL)20。
上述介电材料包括利用化学气相沉积法形成的无机材料以及旋转涂布法形成的旋转涂布聚合物(spin on polymer；SOP)。
然而，由于无机材料通常具有高硬度以及相对的高介电常数，当内连导线间的电容必须缩小时，无机材料的高介电常数无法符合需求。
另一方面，有机材料通常具有低硬度以及相对的低介电常数，使得在后续的回火过程容易产生出气现象(outgassing)。再者，其介电常数有可能变动及不稳定。并且，硬度不足的单一介电层有可能会导致后续封装制程破裂的问题。
发明内容
有鉴于此，本发明的目的在于，提供一种在具有金属图案的半导体基底形成堆叠式介电层的方法，能够避免在介电层中产生出气现象与破裂。
本发明另一目的在于，提供一种在具有金属图案的半导体基底形成堆叠式介电层的方法，当内连导线间的电容必须缩小时，能够符合需求。
根据上述目的，本发明提供一种在具有金属图案的半导体基底形成堆叠式介电层的方法，包括下列步骤：在上述半导体基底表面形成第一介电层；以及在上述第一介电层上方形成第二介电层，以构成一复合介电层，其中上述第二介电层的介电常数(k)大于上述第一介电层的介电常数(k)，上述第二介电层的硬度大于上述第一介电层的硬度，并且上述第二介电层的厚度小于上述第一介电层的厚度。最好是重复第一介电层、第一介电层的堆叠2-3次。
再者，上述在具有金属图案的半导体基底形成堆叠式介电层的方法之中，更包括形成一由氮氧硅化合物构成的抗反射层的步骤。
再者，上述在具有金属图案的半导体基底形成堆叠式介电层的方法之中，上述第一介电层为利用旋转涂布法形成的有机材料层，其介电常数介于1.5-2.7之间。并且上述第二介电层为利用化学气相沉积法形成的无机材料。
再者，在具有金属图案的半导体基底形成堆叠式介电层的方法之中，上述第一与第二介电层为在同一化学气相沉积机台之中沉积而成。
再者，在具有金属图案的半导体基底形成堆叠式介电层的方法，其中上述第一介电层的厚度介于1000-1500埃之间，并且上述第二介电层的厚度介于300-500埃之间。
再者，上述在具有金属图案的半导体基底形成堆叠式介电层的方法，更包括下列步骤：在上述第二介电层上方形成第三介电层；以及在上述第三介电层表面形成一第四介电层，其中上述第四介电层的介电常数(k)大于上述第三介电层的介电常数(k)，上述第四介电层的硬度大于上述第三介电层的硬度，并且上述第四介电层的厚度小于上述第三介电层的厚度。
再者，上述在具有金属图案的半导体基底形成堆叠式介电层的方法，上述第一介电层的硬度介于0.6Gpa-1.5Gpa，上述第二介电层的硬度介于3Gpa-7Gpa之间。
再者，上述在具有金属图案的半导体基底形成堆叠式介电层的方法，上述第二介电层的介电常数(k)介于3-5之间。
再者，上述在具有金属图案的半导体基底形成堆叠式介电层的方法，其中上述第一介电层为由道氏化学(DOW chemical)公司制造的商品名“Silk”；Applied Signal公司制造的氟化亚芳香基醚类聚合物(fluorinated poly(arylene ether))，亦即商品名“FLARE”；亚芳香基醚聚合物；或是掺氟硅玻璃构成。
再者，上述在具有金属图案的半导体基底形成堆叠式介电层的方法，其中上述第二介电层由二氧化硅、氮化硅、氮氧硅化合物、碳化硅或掺碳二氧化硅构成(carbon doped silicon oxide)。
再者，上述在具有金属图案的半导体基底形成堆叠式介电层的方法，其中上述第一介电层与上述第二介电层之间的粘着力介于70Mpa与90Mpa之间。
并且，上述在具有金属图案的半导体基底形成堆叠式介电层的方法，更包括在形成有金属图案的半导体基底的上表面形成一密封层，并且上述密封层由氮氧硅化合物构成。
再者，上述在具有金属图案的半导体基底形成堆叠式介电层的方法，更包括选择性蚀刻上述复合介电层，以形成一露出上述金属图案的双镶嵌结构的步骤。而其中上述双镶嵌结构为采用传统的接触孔优先的制程加以完成。
本发明的在具有金属图案的半导体基底形成堆叠式介电层的方法，能够避免在介电层中产生出气现象与破裂，并且，当内连导线间的电容必须缩小时，能够符合需求。
附图说明
图1为根据习知技术在半导体基底表面形成介电层的制程剖面图；
图2-图4为根据本发明实施例在半导体基底表面形成介电层的制程剖面图。
具体实施方式
以下举出较佳实拖例，并配合附图，对本发明的目的、特征和优点作进一步详细说明。
以下结合图2-图4所示的在半导体基底表面形成介电层的制程剖面图，对本发明实施例进行说明。
请参照图2，提供一单晶硅构成的半导体基底100。上述半导体基底100已视需要形成电阻、电容与晶体管等若干半导体元件(为了简化图中未示)。然后在上述半导体基底100表面形成金属间介电层102，接着将金属图案104镶嵌于上述金属间介电层102内，然后在上述金属间介电层102与金属图案104表面形成氮氧硅化合物构成的密封层106，以避免金属电子迁移，并且在后续制程当作保护层或是蚀刻停止层。
接着请参照图3，在上述密封层106的表面形成复合介电层(compositedielectric layer)1，又称为混合性(hybrid)介电层。上述复合介电层包括厚度介于1000-1500埃的第一介电层108与厚度介于300-500埃的第二介电层110。上述第一介电层108具有相对低的介电常数，例如1.5-2.7左右；并且具有相对低的硬度，例如具有0.6-1.5Gpa。另一方面，上述第二介电层110具有相对高的介电常数，例如3.0-5.0左右；并且具有相对高的硬度，例如具有3.0-7.0Gpa。再者，上述第一介电层108例如采用具有复数个反应室的化学气相沉积机台所形成的无机物含硅层(inorganic silicon-based layer)。再者，上述无机物含硅层例如由黑钻石(black diamond)、或是应用材料(AppliedMaterials)公司制造的商品名“Coral”构成。
另一方面，旋转涂布聚合物亦可取代上述利用化学气相沉积法形成的无机材料。上述旋转涂布聚合物例如为道氏化学(Dow Chemical)公司制造的商品名“Silk”、Applied Signal公司制造的氟化亚芳香基醚类聚合物(fluorinatedpoly(arylene ether))，亦即商品名“FLARE”、亚芳香基醚聚合物、或是掺氟硅玻璃等。
之后，在同一化学气相沉积法机台，改变反应参数，以在上述第一介电层108上方形成第二介电层110。具体地说，上述第二介电层110为由二氧化硅、氮化硅、氮氧硅化合物、碳化硅或是掺碳二氧化硅材料构成。
然后，如同上述第一介电层108的方式，上述第二介电层110表面形成第三介电层112，同样的，如同第二介电层110的方式，在上述第三介电层112表面形成第四介电层114，以构成一复合介电层2。同样的，如同第一介电层108以及第二介电层110的方式，依序地在第四介电层的表面形成第五介电层116舆第六介电层118，因而形成复合介电层3。最后，如同第一介电层的方式，在上述第六介电层118的表面形成第七介电层120。此时由介电层108、110、112、114、116、118、120构成的堆叠式介电层具有较稳定的化学与物理特性，再者，此堆叠式介电层每个相邻的两层之间的粘着力大约介于70-90Mpa。
最后，请参照图4，在上述复合介电层3的表面形成一抗反射层122，其利用上述化学气相沉积法机台形成的氮氧硅化合物构成。接着，利用传统接触孔优先(via-first)的技术，上述技术包括形成接触孔蚀刻用光阻、形成沟槽蚀刻用光阻、蚀刻步骤等，以形成双镶嵌结构(图未显示)。
虽然本发明以较佳实施例揭示如上，然其并非用以限定本发明，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当以本案权利要求书所界定的为准。
Claims (17)
1.一种在具有金属图案的半导体基底形成堆叠式介电层的方法，其特征在于：该方法至少包括下列步骤：
在上述半导体基底表面形成第一介电层；以及
在上述第一介电层上方形成第二介电层，以构成一复合介电层，其中上述第二介电层的介电常数(k)大于上述第一介电层的介电常数(k)，上述第二介电层的硬度大于上述第一介电层的硬度，并且上述第二介电层的厚度小于上述第一介电层的厚度。
2.如权利要求1所述的在具有金属图案的半导体基底形成堆叠式介电层的方法，其特征在于：其中更包括形成一由氮氧硅化合物构成的抗反射层的步骤。
3.如权利要求1所述的在具有金属图案的半导体基底形成堆叠式介电层的方法，其特征在于：其中上述第一介电层为利用旋转涂布法形成的有机材料层，其介电常数介于1.5-2.7之间。
4.如权利要求3所述的在具有金属图案的半导体基底形成堆叠式介电层的方法，其特征在于：其中上述第二介电层为利用化学气相沉积法形成的无机材料。
5.如权利要求1所述的在具有金属图案的半导体基底形成堆叠式介电层的方法，其特征在于：其中上述第一与第二介电层为在同一化学气相沉积机台之中沉积而成。
6.如权利要求1所述的在具有金属图案的半导体基底形成堆叠式介电层的方法，其特征在于：其中上述第一介电层的厚度介于1000-1500埃之间。
7.如权利要求6所述的在具有金属图案的半导体基底形成堆叠式介电层的方法，其特征在于：其中上述第二介电层的厚度介于300-500埃之间。
8.如权利要求1所述的在具有金属图案的半导体基底形成堆叠式介电层的方法，其特征在于：更包括下列步骤：
在上述第二介电层上方形成第三介电层；以及
在上述第三介电层表面形成一第四介电层，其中上述第四介电层的介电常数(k)大于上述第三介电层的介电常数(k)，上述第四介电层的硬度大于上述第三介电层的硬度，并且上述第四介电层的厚度小于上述第三介电层的厚度。
9.如权利要求1所述的在具有金属图案的半导体基底形成堆叠式介电层的方法，其特征在于：其中上述第一介电层的硬度介于0.6Gpa-1.5Gpa，上述第二介电层的硬度介于3Gpa-7Gpa之间。
10.如权利要求1所述的在具有金属图案的半导体基底形成堆叠式介电层的方法，其特征在于：其中上述第二介电层的介电常数(k)介于3-5之间。
11.如权利要求1所述的在具有金属图案的半导体基底形成堆叠式介电层的方法，其特征在于：其中上述第一介电层为由道氏化学(Dow chemical)公司制造的商品名“Silk”；Applied Signal公司制造的氟化亚芳香基醚类聚合物(fluorinated poly(arylene ether))，亦即商品名“FLARE”；亚芳香基醚聚合物；或是掺氟硅玻璃构成。
12.如权利要求1所述的在具有金属图案的半导体基底形成堆叠式介电层的方法，其特征在于：其中上述第二介电层由二氧化硅、氮化硅、氮氧硅化合物、碳化硅或掺碳二氧化硅构成(carbon doped silicon oxide)。
13.如权利要求1所述的在具有金属图案的半导体基底形成堆叠式介电层的方法，其特征在于：其中上述第一介电层与上述第二介电层之间的粘着力介于70Mpa与90Mpa之间。
14.如权利要求1所述的在具有金属图案的半导体基底形成堆叠式介电层的方法，其特征在于：更包括在形成有金属图案的半导体基底的上表面形成一密封层。
15.如权利要求14所述的在具有金属图案的半导体基底形成堆叠式介电层的方法，其特征在于：其中上述密封层由氮氧硅化合物构成。
16.如权利要求1所述的在具有金属图案的半导体基底形成堆叠式介电层的方法，其特征在于：更包括选择性蚀刻上述复合介电层，以形成一露出上述金属图案的双镶嵌结构的步骤。
17.如权利要求16所述的在具有金属图案的半导体基底形成堆叠式介电层的方法，其特征在于：其中上述双镶嵌结构为采用传统的接触孔优先的制程加以完成。
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