CN1442896A - 在形成有导电结构的半导体基底表面形成双镶嵌结构的方法 - Google Patents

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Abstract

本发明提供一种在形成有导电结构的半导体基底表面形成双镶嵌结构的方法，该方法首先在半导体基底表面依序形成一沉积介电层、一旋涂介电层、以及具有一接触孔开口的硬罩幕；然后在上述硬罩幕上方形成具有一沟槽开口的光阻图案；接着利用上述硬罩幕为蚀刻罩幕，并且经由上述接触孔开口蚀刻上述旋涂介电层。其次利用上述光阻图案为蚀刻罩幕，并且经由上述沟槽开口蚀刻上述硬罩幕，以形成一包含上述接触孔开口与上述沟槽开口的镶嵌开口。之后经由上述镶嵌开口蚀刻上述旋涂介电层与上述沉积介电层直到露出上述导电结构为止，以形成一双镶嵌结构。

Description

在形成有导电结构的半导体基底表面形成双镶嵌结构的方法
技术领域
本发明涉及半导体装置的制造技术，特别是关于一种在半导体基底上方形成双镶嵌结构(dual damascene structure)的方法。
背景技术
当半导体装置的尺寸持续地缩小，半导体制造业者必须继续地改善半导体装置的性能与电力。为了维持装置的小尺寸，大多数的半导体业者减少单一元件的尺寸，再者，业者亦采用其他方式来减少装置的占有面积，例如使元件垂直地设置。然而由于这些元件的封装密度日益提高的结果，有需要提升内连线的性能。当内连线的剖面面积缩小，导线阻值与电流密度成为整个晶片性能的限制参数。
例如采用铝金属当作内连线将会产生电子迁移(electromigration)与热消散(dissipation)降低等问题。铜金属具有较低阻值与较佳的电子迁移生命周期，因此能够消除上述铝金属存在的问题。然而，制造铜导线的困难点在于不容易以传统方式蚀刻铜金属。
近年来，为了改善铜金属蚀刻的困难点，熟习该项技艺者有了突破性的发展，亦即双镶嵌技术(damascene structure)能够解决上述困难。此技术大至上是在绝缘物形成复数个沟槽，然后将例如铜金属填入上述各沟槽，接着平坦化上述铜金属层，以得到想要的金属导线。若在绝缘层各别形成接触孔与沟槽，然后将铜等金属填入上述构槽与接触孔，再施以平坦化的步骤，能够得到想要的金属导线以及连接其他导线的插塞(Plug)，亦即习称的双镶嵌技术(dualdamascene technique)。
以下利用图1A至图1G，以说明根据习知技术形成双镶嵌结构的制程剖面图。图1A显示形成有镶嵌于介电层102内的铜导线103的半导体基底100。然后，在半导体基底100表面沉积一密封层(sealing layer)104。接着利用化学气相沉积法(chemical vapor deposition；CVD)或是旋转涂布法(spin coating)在上述密封层104形成介电层106。抗反射层(anti-reflection layer)110则是形成于密封层104的表面。
接着，请参照图1B，利用传统的微影技术(photofithography)在上述抗反射层110的表面形成具有接触孔开口(via opening)的光阻图案112，接着，经由上述接触孔开口蚀刻上述介电层110，直到形成对准上述金属结构103的接触孔114。然后，如图1C所示，剥除上述光阻图案112以露出上述抗反射层110。
其次，请参照图1D，利用旋转涂布法将有机材料构成的牺牲材料116填入一部分的接触孔之中。接下来，如图1E所示，利用传统的微影技术在上述抗反射层110的表面形成具有沟槽开口120的光阻图案118。之后，请参照图1F，利用上述光阻图案118与牺牲材料116为蚀刻罩幕，并且蚀刻上述介电层106，以形成一深接触孔127a以及包含接触孔124与沟槽122的双镶嵌结构DS。在此步骤，密封层104被当作蚀刻停止层，接下来，经由上述双镶嵌结构DS蚀穿上述密封层104以露出上述金属结构103。
接下来，利用电镀法(electroplating)填入铜金属于上述深接触孔127与双镶嵌结构DS，然后利用化学机械研磨法施以铜金属的平坦化以形成深铜插塞128以及双镶嵌铜金属126。
利用上述习知技术以形成双镶嵌结构，不容易在介电层内维持最佳的接触孔垂直轮廓，例如会产生非预期的碗状或斜侧壁的接触孔。另一问题为，当介电层为旋涂聚合物时，不容易去除光阻图案。再者，在接触孔114的内形成牺牲材料116将会提高制程成本，尤其是尺寸缩小的半导体装置的制程。
发明内容
有鉴于此，本发明的目的在于提供一种在形成有导电结构的半导体基底表面形成双镶嵌结构的方法，同时使用沉积介电层以及旋涂介电层，以维持适当的双镶嵌结构的轮廓。
本发明的另一目的在于，提供一种在形成有导电结构的半导体基底表面形成双镶嵌结构的方法，不需要使用牺牲材料藉以降低制造成本。
因此，根据上述目的，本发明提供一种在形成有导电结构的半导体基底表面形成双缥嵌结构的方法，包括下列步骤：在上述半导体基底表面依序形成一沉积介电层、一旋涂介电层、以及具有一接触孔开口的硬罩幕；在上述硬罩幕上方形成具有一沟槽开口的光阻图案；利用上述硬罩幕为蚀刻罩幕，并且经由上述接触孔开口蚀刻上述旋涂介电层；利用上述光阻图案为蚀刻罩慕，并且经由上述沟槽开口蚀刻上述硬罩幕，以形成一包含上述接触孔开口与上述沟槽开口的镶嵌开口；以及经由上述镶嵌开口蚀刻上述旋涂介电层与上述沉积介电层直到露出上述导电结构为止，以形成一双镶嵌结构。
再者，在形成有导电结构的半导体基底表面形成双镶嵌结构的方法的中，具有一接触孔开口的硬罩幕的形成方法包括下列步骤：在上述旋涂介电层上方沉积一氮化矽层；在上述氮化矽层表面形成一具有接触孔开口的光阻图案；经由上述接触孔开口蚀刻上述氮化矽层以构成一硬罩幕；以及去除上述先阻图案。
再者，在形成有导电结构的半导体基底表面形成双镶嵌结构的方法的中，旋涂介电层最好由低介电常数的有机材料构成，而有机材料例如为道氏化学(Dow chemical)公司制造的商品名“Silk”；汉威(Honeywell)公司制造的氟化亚芳香基醚类聚合物(fluorinated poly(arylcne ether)，亦即商品名“FLARE”；亚芳香基醚聚合物；或是掺氟矽玻璃构成。
再者，在形成有导电结构的半导体基底表面形成双镶嵌结构的方法之中，沉积介电层最好为利用化学气相沈积法形成的无机矽基质层，而无机矽基质层是黑钻石、或是诺发(Novellus)公司制造的商品名“Coralu”。
再者，上述在形成有导电结构的半导体基底表面形成双镶嵌结构的方法，更包括下列步骤：电镀一填入上述双镶嵌结构的铜金属层；以及利用化学机械研磨法平坦化上述铜金属层以形成一铜导线。
再者，上述在形成有导电结构的半导体基底表面形成双镶嵌结构的方法，更包括覆盖一密封层于上述导电结构的步骤，而密封层最好由氮氧矽化合物或是氮化矽层构成。
再者，上述在形成有导电结构的半导体基底表面形成双镶嵌结构的方法，更包括在上述沉积介电层表面形成一抗反射涂覆层的步骤，而抗反射涂覆层最好是利用化学气相沉积法形成的钛/氮化钛层或是氮氧矽化合物层。
本发明提供另一种在形成有导电结构的半导体基底表面形成双镶嵌结构的方法，包括下列步骤：在上述半导体基底表面依序形成一第一介电层、一第二介电层、以及具有一接触孔开口的硬罩幕；在上述硬罩幕上方形成具有一沟槽开口的光阻图案，其中上述光阻图案与上述第二介电层具有相同的蚀刻特性；利用上述硬罩幕为蚀刻罩幕，并且经由上述接触孔开口蚀刻上述第二介电层；利用上述光阻图案为蚀刻罩幕，并且经由上述沟槽开口蚀刻上述硬罩幕，以形成一包含上述接触孔开口与上述沟槽开口的镶嵌开口；经由上述镶嵌开口蚀刻上述第二介电层与上述第一介电层直到露出上述导电结构为止，以形成一双镶嵌结构；以及形成一填入上述双镶嵌结构的铜金属层，以当作铜导线。
本发明同时使用沉积介电层以及旋涂介电层，在于调整双镶嵌结构的制程步骤，以维持适当的双镶嵌结构的轮廓，并且不需要使用牺牲材料，因而可以降低制造成本。
附图说明
图1A-图1G是根据已知技术形成双镶嵌结构的制程剖面图；
图2A-图2H是根据本发明实施例形成双镶嵌结构的制程剖面图。符号的说明：
100、200-半导体基底；202、102-介电层；103、203-金属结构；104、204-密封层；110-抗反射层；206-沉积介电层；208-旋涂介电层；210-氮化矽层；210a、210b-硬罩幕；112、212、216-光阻图案；214-接触孔开口；222、224-中间接触孔；218-沟槽开口；DO-镶嵌开口；DS一双镶嵌结构；226-深接触孔；228-接触孔；230一沟槽；128、232-深铜插塞；126、234-双镶嵌铜金属。
具体实施方式
图2A-图2H是根据本发明实施例形成双镶嵌结构的制程剖面图。图2A显示具有例如铜导线构成的导电结构203的半导体基底200，上述导电结构203形成介电层202之中。然后，将氮化矽构成的密封层204沉积于上述半导体基底200，上述密封层204亦在后续步骤被当作蚀刻停止层。接着，依序在上述密封层204表面形成厚度2000-6000埃的沉积介电层(deposited dielectriclayer)206以及厚度2000-6000埃的旋涂介电层(Spin-on coated layer)208。上述沉积介电层206最好是由化学气相沉积法构成的无机矽基质层(Inorganic silicon based layer)，例如是黑钻石(black diamond)、或是诺发(Novellus)公司制造的商品名“Coral”。而旋涂介电层208最好是低介电常数有机材料，亦称为“旋涂聚合物(spin-On-polymer；SOP)”，具体言之，为旋转涂布法形成的道氏化学(Dow chemical)公司制造的商品名“Silk”；汉威(Honeywel)公司制造的氟化亚芳香基醚类聚合物(fluorinatedpoly(arylene ether)，亦即商品名“FLARE”；亚芳香基醚聚合物；或是掺氟矽玻璃。
然后，在上述旋涂介电层208表面形成氮化矽层210或是氮氧矽化合物层，紧接着，形成钛/氮化钛或是氮氧矽化合物构成的抗反射涂覆层(图未显示)于上述氮化矽层210层的表面。
其次，请参照图2B，利用传统的微影技术(包括光阻涂布、光阻曝光、显影步骤)在上述在表面形成有抗反射层的氮化矽层210的表面形成具有接触孔开口214的光阻图案212。然后，利用反应性离子蚀刻法(reactiveionetching；RIE)经由接触孔开口214蚀刻氮化矽层210，以留下由氮化矽以及钛/氮化钛的硬罩幕210a，在此步骤，至少对准一个导电图案203的接触孔图案成功地转移至上述硬罩幕210a。接下来，请参照图2Ｃ，剥除上述光阻图案212以露出上述硬罩幕210a的上表面。
其次，请参照图2D，利用传统的微影制程在上述硬罩幕210a的表面形成具有沟槽开口218的光阻图案216。
接下来，请参照图2E，利用上述硬罩慕210a为蚀刻罩幕，并且经由接触孔开口214蚀刻上述旋涂介电层208，直到露出沉积介电层206为止，以形成中间接触孔222、224。在此步骤，光阻图案216被部分地去除，这是由于光阻图案216与旋涂介电层208具有相似的蚀刻特性(亦即相近的蚀刻速率)。然后，利用上述光阻图案216当作蚀刻罩幕，并且经由沟槽开口218蚀刻上述硬罩幕210a以转移上述构槽的图案，而形成一新的硬罩幕210b，并且构成一包含沟槽开口218与中间接触孔224的镶嵌开口D0。
然后，请参照图2F，利用残存的光阻图案216与硬罩幕210b为蚀刻罩幕，并且经由上述镶嵌开口D0蚀刻上述旋涂介电层208与沉积介电层206，以形成包含接触孔228与沟槽230的双镶嵌结构DS，并且形成一深接触孔226。接着，如图2G所示，蚀穿上述密封层204以露出导电结构203。
最后，请参照图2H，利用电镀方式将铜金属填入上述双镶嵌结构DS，并且填入深接触孔226，接下来，利用化学机械研磨法平坦化上述铜金属的表面，以形成双镶嵌铜金属234以及深铜插塞232。
根据本发明在形成有导电结构的半导体基底表面形成双镶嵌结构的方法，其特征之一在于，同时使用沉积介电层以及旋涂介电层，另一特征之一在于调整双镶嵌结构的制程步骤，以维持适当的双镶嵌结构的轮廓，并且不需要使用牺牲材料籍以降低制造成本。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视权利要求范围所界定者为准。

Claims (18)

1.一种在形成有导电结构的半导体基底表面形成双镶嵌结构的方法，其特征在于至少包括下列步骤：
在上述半导体基底表面依序形成一沉积介电层、一旋涂介电层、以及具有一接触孔开口的硬罩幕；
在上述硬罩幕上方形成具有一沟槽开口的光阻图案；
利用上述硬罩幕为蚀刻罩幕，并且经由上述接触孔开口蚀刻上述旋涂介电层；
利用上述光阻图案为蚀刻罩幕，并且经由上述沟槽开口蚀刻上述硬罩幕，以形成一包含上述接触孔开口与上述沟槽开口的镶嵌开口；以及
经由上述镶嵌开口蚀刻上述旋涂介电层与上述沉积介电层直到露出上述导电结构为止，以形成一双镶嵌结构。
2.如权利要求1所述的方法，其特征在于上述具有一接触孔开口的硬罩幕的形成方法包括下列步骤：
在上述旋涂介电层上方沉积一氮化矽层；
在上述氮化矽层表面形成一具有接触孔开口的光阻图案；
经由上述接触孔开口蚀刻上述氧化矽层以构成一硬罩幕；以及
去除上述光阻图案。
3.如权利要求1所述的方法，其特征在于上述旋涂介电层是由低介电常数的有机材料构成。
4.如权利要求3所述的方法，其特征在于上述低介电常数的有机材料是由道氏化学(Dow chemical)公司制造的商品名“Silk”；汉威(Honeywell)公司制造的氟化亚芳香基醚类聚合物(fluorinated poly(arylcne ether)，亦即商品名“FLARE”；亚芳香基醚聚合物；或是掺氟矽玻璃构成。
5.如权利要求1所述的方法，其特征在于上述沉积介电层是利用化学气相沉积法形成的无机矽基质层。
6.如权利要求5所述的方法，其特征在于上述无机矽基质层是黑钻石、或是诺发(Novellus)公司制造的商品名“Coralu”。
7.如权利要求1所述的方法，其特征在于更包括下列步骤：
电镀一填入上述双镶嵌结构的铜金属层；以及
利用化学机械研磨法平坦化上述铜金属层以形成一铜导线。
8.如权利要求1所述的方法，其特征在于更包括覆盖一密封层于上述导电结构的步骤。
9.如权利要求8所述的方法，其特征在于上述密封层是由氮氧矽化合物或是氮化矽层构成。
10.如权利要求1所述的方法，其特征在于更包括在上述沉积介电层表面形成一抗反射涂覆层的步骤。
11.如权利要求10所述的方法，其特征在于上述抗反射涂覆层是利用化学气相沉积法形成的钛/氮化钛层。
12.如权利要求1所述的方法，其特征在于上述抗反射涂覆层是利用化学气相沉积法形成的氮氧矽化合物层。
13.一种在形成有导电结构的半导体基底表面形成双镶嵌结构的方法，包括下列步骤：
在上述半导体基底表面依序形成一第一介电层、一第二介电层、以及具有一接触孔开口的硬罩幕；
在上述硬罩幕上方形成具有一沟槽开口的光阻图案，其中上述光阻图案与上述第二介电层具有相同的蚀刻特性；
利用上述硬罩幕为蚀刻罩幕，并且经由上述接触孔开口蚀刻上述第二介电层；
利用上述光阻图案为蚀刻罩幕，并且经由上述沟槽开口蚀刻上述硬罩幕，以形成一包含上述接触孔开口与上述沟槽开口的镶嵌开口；
经由上述镶嵌开口蚀刻上述第二介电层与上述第一介电层直到露出上述导电结构为止，以形成一双镶嵌结构：以及
形成一填入上述双镶嵌结构的铜金属层，以当作铜导线。
14.如权利要求13所述的方法，其特征在于上述第二介电层是旋转涂布法形成的旋涂聚合物。
15.如权利要求14所述的方法，其特征在于上述旋涂聚合物是由道氏化学(Dow chemical)公司制造的商品名“Silk”；汉威(Honeywell)公司制造的氟化亚芳香基醚类聚合物(fluorinated poly(arylcne ether)，亦即商品名“FLARE”；亚芳香基醚聚合物；或是掺氟矽玻璃构成。
16.如权利要求13所述的方法，其特征在于上述第一介电层是利用化学气相沉积法形成的无机矽基质层。
17.如权利要求16所述的方法，其特征在于上述无机矽基质层是黑钻石、或是诺发(Novellus)公司制造的商品名“Coralu”。
18.如权利要求13所述的方法，其特征在于上述具有一接触孔开口的硬罩幕的形成方法包括下列步骤：
在上述第二介电层上方沉积一氮化矽层；
在上述氮化矽层表面形成一具有接触孔开口的光阻图案；
经由上述接触孔开口蚀刻上述氮化矽层以构成一硬罩幕；以及
去除上述光阻图案。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100373612C (zh) * 2005-03-24 2008-03-05 台湾积体电路制造股份有限公司 半导体装置及形成辅助介层窗的方法
CN100444329C (zh) * 2005-03-04 2008-12-17 台湾积体电路制造股份有限公司 镶嵌结构与其形成方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200504932A (en) * 2003-07-31 2005-02-01 Winbond Electronics Corp Dual-damascene opening structure, and fabrication method for dual-damascene interconnect
US7538025B2 (en) * 2003-11-14 2009-05-26 Taiwan Semiconductor Manufacturing Company Dual damascene process flow for porous low-k materials
US7196005B2 (en) * 2004-09-03 2007-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Dual damascene process with dummy features
KR101711646B1 (ko) * 2009-12-11 2017-03-03 엘지디스플레이 주식회사 임프린트용 몰드의 제조방법 및 임프린트용 몰드를 이용한 패턴 형성방법
US9252023B2 (en) * 2011-09-16 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Etching method and apparatus
KR20140083696A (ko) 2012-12-26 2014-07-04 제일모직주식회사 반도체 소자의 듀얼 다마신 구조 형성 방법 및 그에 따른 반도체 소자 디바이스
US8912093B2 (en) * 2013-04-18 2014-12-16 Spansion Llc Die seal layout for VFTL dual damascene in a semiconductor device
US11302570B2 (en) * 2019-01-25 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method for forming the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100444329C (zh) * 2005-03-04 2008-12-17 台湾积体电路制造股份有限公司 镶嵌结构与其形成方法
CN100373612C (zh) * 2005-03-24 2008-03-05 台湾积体电路制造股份有限公司 半导体装置及形成辅助介层窗的方法
US7545045B2 (en) 2005-03-24 2009-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy via for reducing proximity effect and method of using the same

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