JP2020120017A - ミリメートル波周波数バンドのためのスタッガード型レイヤ構造を備えたキャパシタアレイ - Google Patents

Abstract

【課題】ミリメートル波周波数バンドのためのスタッガード型レイヤ構造を備えたキャパシタアレイを提供する。【解決手段】スタッガード型レイヤ構造を有するキャパシタアレイは、複数のキャパシタユニットを含む。複数のキャパシタユニットの夫々は、第１スロットを有して形成される複数の奇数レイヤと、第１スロットにおいて形成される第１ビアと、第１ビアと複数の奇数レイヤとを接続するよう構成される複数の第１接続部と、第２スロットを有して形成される複数の偶数レイヤと、第２スロットにおいて形成される第２ビアと、第２ビアと複数の偶数レイヤとを接続するよう構成される複数の第２接続部とを有し、複数の奇数レイヤのうちの１つが、スタッガード型レイヤ構造を形成するよう前記複数の偶数レイヤのうちの１つと隣接する。【選択図】図１

Description

本発明は、スタッガード型レイヤ構造を備えたキャパシタアレイに関係があり、より具体的には、ミリメートル波周波数バンドのためのスタッガード型レイヤ構造を備えたキャパシタアレイに関係がある。

大部分の、従来のマルチレイヤキャパシタは、セラミック誘電体材料などにより形成されている。そのようなマルチレイヤキャパシタは、複数のキャパシタユニットを形成するように、複数の積層された誘電体層と、誘電体層が積層される方向において交互に配置された、相互に対向する第１内部電極の複数の対及び相互に対向する第２内部電極の複数の対とを備え、第１内部電極及び第２内部電極の対が誘電体層を介して対置するキャパシタを含む。

そのようなマルチレイヤキャパシタを組み込むマクロ処理ユニットのために使用される、電力供給線を含む高周波回路において（例えば、５ＧＨｚから１６０ＧＨｚまでのミリメートル波周波数バンド）、マルチレイヤキャパシタ及びマクロ処理ユニットは両方とも、同じＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）プロセスのための設計ルール（例えば、金属密度ルール）に従うべきである。

従って、ミリメートル波周波数バンドのための、ＣＭＯＳプロセスに適応された、スタッガード型レイヤ構造を備えたキャパシタユニット及びアレイの設計方法は、業界において話題になっている。

従って、本発明の目的は、ミリメートル波周波数バンドのためのスタッガード型レイヤ構造を備えたキャパシタアレイを提供することである。

本発明は、スタッガード型レイヤ構造を備えたキャパシタユニットであって、複数の奇数レイヤであり、該複数の奇数レイヤの夫々が第１スロットを有して形成され、当該複数の奇数レイヤのうちの他の１つと隣接しない、前記複数の奇数レイヤと、前記第１スロットにおいて形成される第１ビアと、前記複数の奇数レイヤに対応し、前記第１スロットにおいて形成され、前記第１ビアと前記複数の奇数レイヤとを接続するよう構成される複数の第１接続部と、複数の偶数レイヤであり、該複数の偶数レイヤの夫々が第２スロットを有して形成され、当該複数の偶数レイヤのうちの他の１つと隣接しない、前記複数の偶数レイヤと、前記第２スロットにおいて形成される第２ビアと、前記複数の偶数レイヤに対応し、前記第２スロットにおいて形成され、前記第２ビアと前記複数の偶数レイヤとを接続するよう構成される複数の第２接続部とを有し、前記複数の奇数レイヤのうちの１つは、スタッガード型レイヤ構造を形成するよう前記複数の偶数レイヤのうちの１つと隣接する、前記キャパシタアレイを開示する。

スタッガード型レイヤ構造を備えたキャパシタユニットは、金属密度のための設計ルールを満足する密度セルはもちろん電源トレースとしても利用されるようＣＭＯＳプロセスのために適用される。複数の当該キャパシタユニットが、アライメント、非アライメント、オーバーラップ、及び非オーバーラップ設計のうちの少なくとも１つに適応されたキャパシタアレイであるよう結合及び配置されてよい。更に、スタッガード型レイヤ構造を備えたキャパシタアレイは、バイパスキャパシタ設計のための広いバンド幅、滑らか且つ低いインピーダンス、及び低い導電損失の特性を提供し、ミリメートル波周波数バンドのための電源トレースに適する。

本発明のそれら及び他の目的は、様々な図及び図面において表される好適な実施形態の以下の詳細な説明を読んだ後で疑いなく当業者に明らかになるだろう。

本発明の実施形態に従うキャパシタユニットの等方図を表す。 図１におけるキャパシタユニットの上面図を表す。 図１におけるキャパシタユニット１０の断面図を表す。 図１におけるキャパシタユニット１０の奇数レイヤの上面図である。 図１におけるキャパシタユニット１０の偶数レイヤの上面図である。 図１におけるキャパシタユニット１０の奇数レイヤの断面図である。 図１におけるキャパシタユニット１０の偶数レイヤの断面図である。 本発明の実施形態に従う２×２キャパシタアレイの上面図を表す。 本発明の実施形態に従う２×２キャパシタアレイの上面図を表す。 本発明の実施形態に従う２×２キャパシタアレイの上面図を表す。 本発明の実施形態に従う２×２キャパシタアレイの上面図を表す。 本発明の実施形態に従うキャパシタアレイの等方図である。 キャパシタアレイの周波数に対するシミュレーションされたインピーダンスの図である。 キャパシタアレイの周波数に対するシミュレーションされたキャパシタンスの図である。 本発明の実施形態に従う分布バイパスキャパシタアレイの等方図である。 図１０Ａにおける分布バイパスキャパシタアレイの等価回路を有する送信器である。 本発明の実施形態に従う集中バイパスキャパシタアレイの等方図である。 図１１Ａにおける集中バイパスキャパシタアレイの等価回路を有する送信器である。 分布バイパスキャパシタアレイ及び集中バイパスキャパシタアレイの周波数に対するシミュレーションされたインピーダンスの図である。 分布バイパスキャパシタアレイ及び集中バイパスキャパシタアレイの周波数に対するシミュレーションされた分離の図である。 ＣＭＯＳプロセス送信回路の導電損失及び対応する等価回路を表す。 平行板モデルのためのキャパシタの等価回路を表す。 スタッガード型レイヤ構造を備えたキャパシタユニットの等価回路を表す。

図１は、本発明の実施形態に従うキャパシタユニット１０の等方図を表す。キャパシタユニット１０は、奇数レイヤ１０１、偶数レイヤ１０２、ビアＶ１及びＶ２、並びに接続部１０３及び１０４を含む。キャパシタユニット１０は、ミリメートル波周波数バンド、例えば、５〜１６０ＧＨｚ周波数バンドで動作する送信器において利用されてよい。奇数レイヤ１０１、偶数レイヤ１０２、ビアＶ１及びＶ２、並びに接続部１０３及び１０４は、金属から作られる。

図１に示されるように、キャパシタユニット１０は、長方形トポロジにより奇数レイヤ１０１及び偶数レイヤ１０２を有するスタッガード構造により形成される。サブキャパシタは、奇数レイヤ１０１のうちの１つを偶数レイヤ１０２のうちの隣接する１つと結合することによって形成され得る。

図２Ａは、図１におけるキャパシタユニット１０の上面図を表す。長方形トポロジを有する奇数レイヤ１０１及び偶数レイヤ１０２は、キャパシタアレイ構造のための設計ルールに従うよう、スロット１０５を有して形成される。例えば、キャパシタアレイ構造の全体の幅は、広すぎてはならず、あるいは、キャパシタアレイ構造の全体の金属密度は、高すぎてはならない。

図２Ｂは、図１におけるキャパシタユニット１０の断面図を表す。ビアＶ１及びＶ２並びに接続部１０３及び１０４は、スロット１０５の内側に形成される。接続部１０３は、ビアＶ１と奇数レイヤ１０１とを接続するよう構成され、接続部１０４は、ビアＶ２と偶数レイヤ１０２とを接続するよう構成される。

そのような構造には、キャパシタユニット１０と他の金属要素との間の接続の高い柔軟性がある。例えば、キャパシタユニット１０は、長方形トポロジのいずれかの辺、及び奇数レイヤ１０１のいずれか１つ、偶数レイヤ１０２のいずれか１つを通じて他の金属要素へ接続し得る。

図３Ａは、図１におけるキャパシタユニット１０の奇数レイヤの上面図であり、ビアＶ１が、接続部１０３を通じて奇数レイヤ１０１を接続するよう構成されている。図３Ｂは、図１におけるキャパシタユニット１０の偶数レイヤの上面図であり、ビアＶ２が、接続部１０４を通じて偶数レイヤ１０２を接続するよう構成されている。

図４Ａは、図１におけるキャパシタユニットの奇数レイヤの断面図であり、ビアＶ１が、第１、第３、第５及び第７のレイヤを、それらが同じ電位を有することを確かにするように接続するよう構成されている。図４Ｂは、図１におけるキャパシタユニットの偶数レイヤの断面図であり、ビアＶ２が、第２、第４及び第６のレイヤを、それらが同じ電位を有することを確かにするように接続するよう構成されている。この実施形態では、キャパシタユニット１０には全部で７つの層があるが、これは制限されない。本発明において、キャパシタアレイのスタッガード構造は、少なくとも４つの層のために適用される。換言すれば、複数の奇数レイヤの第１の数及び複数の偶数レイヤの第２の数は、１よりも大きい整数である。

複数のキャパシタユニット１０が、ｍ×ｎマトリクスのキャパシタアレイを形成するよう配置され結合されてよく、ｍ及びｎはゼロよりも大きい整数である。例えば、図５は、本発明の実施形態に従う２×２キャパシタアレイ５０の上面図を表す。

キャパシタアレイ５０は、４つのキャパシタユニット５０１、５０２、５０３及び５０４を含む。キャパシタユニット５０１は、キャパシタユニット５０２及び５０３と隣接して、キャパシタユニット５０４とは隣接せずに、形成される。第１方向（例えば、Ｘ方向）に沿ったキャパシタユニット５０１の２つの水平エッジは、キャパシタアレイ５０２の２つの水平エッジとアライメントされ、第２方向（例えば、Ｙ方向）に沿ったキャパシタユニット５０１の２つの垂直エッジは、キャパシタユニット５０３の２つの垂直エッジとアライメントされる。第１方向及び第２方向によって形成される面（例えば、ＸＹ平面）上へのキャパシタユニット５０１、５０２、５０３及び５０４の投影は、重なり合わない。

図６は、本発明の実施形態に従う２×２キャパシタアレイ６０の上面図を表す。キャパシタアレイ６０は、４つのキャパシタユニット６０１、６０２、６０３及び６０４を含む。キャパシタユニット６０１は、キャパシタユニット６０２及び６０３と隣接して、キャパシタユニット６０４とは隣接せずに、形成される。第１方向（例えば、Ｘ方向）に沿ったキャパシタユニット６０１の２つの水平エッジは、キャパシタアレイ６０２の２つの水平エッジ並びにキャパシタユニット６０３及び６０４の１つの水平エッジとアライメントされ、第２方向（例えば、Ｙ方向）に沿ったキャパシタユニット６０１の２つの垂直エッジは、キャパシタユニット６０３及び６０４のいずれの垂直エッジともアライメントされない。ＸＹ平面上へのキャパシタユニット６０１、６０２、６０３及び６０４の投影は、重なり合わない。

図７は、本発明の実施形態に従う２×２キャパシタアレイ７０の上面図を表す。キャパシタアレイ７０は、４つのキャパシタユニット７０１、７０２、７０３及び７０４を含む。キャパシタユニット７０１は、キャパシタユニット７０２と隣接して形成される。第１方向（例えば、Ｘ方向）に沿ったキャパシタユニット７０１の２つの水平エッジは、キャパシタアレイ７０２の２つの水平エッジとアライメントされ、第２方向（例えば、Ｙ方向）に沿ったキャパシタユニット７０１の２つの垂直エッジは、キャパシタユニット７０３の２つの垂直エッジとアライメントされる。ＸＹ平面上へのキャパシタユニット７０１の投影は、キャパシタユニット７０３の投影と重なり合い、キャパシタユニット７０１の投影は、ＸＹ平面上へのキャパシタユニット７０２及び７０４の投影とは重なり合わない。

図８は、本発明の実施形態に従う２×２キャパシタアレイ８０の上面図を表す。キャパシタアレイ８０は、４つのキャパシタユニット８０１、８０２、８０３及び８０４を含む。キャパシタユニット８０１は、キャパシタユニット８０２と隣接して形成される。第１方向（例えば、Ｘ方向）に沿ったキャパシタユニット８０１の２つの水平エッジは、キャパシタアレイ８０２の２つの水平エッジとアライメントされ、第２方向（例えば、Ｙ方向）に沿ったキャパシタユニット８０１の２つの垂直エッジは、キャパシタユニット８０３及び８０４のいずれの垂直エッジともアライメントされない。ＸＹ平面上へのキャパシタユニット８０１の投影は、キャパシタユニット８０３の投影と重なり合い、キャパシタユニット８０１の投影は、ＸＹ平面上へのキャパシタユニット８０２及び８０４の投影とは重なり合わない。

キャパシタユニットのサイズは、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）プロセスのための設計ルール（例えば、金属幅、間隔、及び密度ルール）に従って決定され得る点に留意されたい。例えば、奇数及び偶数レイヤ並びに接続部のトレースの幅は、金属幅ルールに従って決定されてよく、奇数及び偶数レイヤにおいて形成されるスロットの面積は、ＣＭＯＳプロセスのための金属間隔及び密度ルールに従って決定されてよい。

平行板モデルのキャパシタンスＣは、Ｃ＝ε・（Ａ／ｄ）の関数として表される。このとき、Ａは、２つの平行板の面積であり、ｄは、２つの平行板の間の距離であり、εは、２つの平行板の間の誘電体の誘電率である。

キャパシタンスＣのインピーダンスＺは、Ｚ＝（１／（ω・Ｃ））・（（Ｑ＋１）／Ｑ）の関数として表される。このとき、ωは、角周波数であり、Ｑは、品質係数である。然るに、同じ距離及び変化する周波数の下で、分布バイパスキャパシタのインピーダンスは、集中バイパスキャパシタのインピーダンスよりも滑らかに変化する。

具体的に、図９Ａは、本発明の実施形態に従うキャパシタアレイ９０の等方図である。キャパシタアレイ９０は、５６×５６μｍ^２の面積を有して、７×７個のキャパシタユニットを含む。図９Ｂは、キャパシタアレイ９０の周波数に対するシミュレーションされたインピーダンスの図である。図９Ｂから分かるように、キャパシタアレイ９０は、バイパスキャパシタ設計のための広いバンド幅及び低い（且つ滑らかな）インピーダンスの特性を備える。図９Ｃは、キャパシタアレイ９０の周波数に対するシミュレーションされたキャパシタンスの図である。図９Ｃから分かるように、１００ＭＨｚについてのシミュレーションされたキャパシタンスは、５．４ｐＦである。

図１０Ａは、本発明の実施形態に従う分布バイパスキャパシタアレイ１００の等方図である。キャパシタアレイ１００は、１４×３＝４２個のキャパシタユニットを含む。図１０Ｂは、図１０Ａにおける分布バイパスキャパシタアレイ１００の等価回路を有する送信器である。図１０Ｂから分かるように、１×３個のキャパシタユニットを含むキャパシタサブアレイはサブキャパシタによって表されてよく、２つの回路の間には並列に接続された１４個のサブキャパシタが存在する。この実施形態では、キャパシタサブアレイの一端は電源Ｖｂｉａｓと、２つの回路（又は無線周波数信号）の間とに結合されており、キャパシタサブアレイの他端は、接地へ結合されている。２つの回路の間の距離は１１２μｍ（マイクロメートル）である。

図１１Ａは、本発明の実施形態に従う集中バイパスキャパシタアレイ１１０の等方図である。キャパシタアレイ１１０は、３×７×２＝４２個のキャパシタユニットを含み、３×７＝２１個のキャパシタユニットを含む２つのキャパシタサブアレイと、２１個のキャパシタユニットを備えた２つのキャパシタサブアレイを接続する５０オームの伝送線路とが存在する。図１１Ｂは、図１１Ａにおける集中バイパスキャパシタアレイ１１０の等価回路を有する送信器である。図１１Ｂから分かるように、３×７＝２１個のキャパシタユニットを含む１つのキャパシタサブアレイはサブキャパシタによって表されてよく、２つの回路の間には並列に接続された２つのサブキャパシタが存在する。この実施形態では、キャパシタサブアレイの一端は、電源Ｖｂｉａｓと、２つの回路（又は無線周波数信号）の間とに結合されており、キャパシタサブアレイの他端は、接地へ結合されている。２つの回路の間の距離は１１２μｍ（マイクロメートル）である。

図１２Ａは、分布バイパスキャパシタアレイ１００及び集中バイパスキャパシタアレイ１１０の周波数に対するシミュレーションされたインピーダンスの図である。図１２Ｂは、分布バイパスキャパシタアレイ１００及び集中バイパスキャパシタアレイ１１０の周波数に対するシミュレーションされた分離の図である。図１２Ａ及び１２Ｂにおいて、分布バイパスキャパシタアレイ１００についてのインピーダンス及び分離曲線は、細線により表されており、集中バイパスキャパシタアレイ１１０についてのインピーダンス及ぶ分離曲線は、太線により表されている。

分布バイパスキャパシタアレイ１００及び集中バイパスキャパシタアレイ１１０の両方ともが全部で４２個のキャパシタユニットを含み、それらの距離は１１２μｍである点に留意されたい。図１２Ａから分かるように、集中バイパスキャパシタアレイ１１０のインピーダンスは、伝送線路共振により２６ＧＨｚで増大する。一方、分布バイパスキャパシタアレイ１００のインピーダンスは、更なる共振なしで滑らかであり、このことは、バイパスキャパシタ設計のためのより安定した特性を提供する。図１２Ｂから分かるように、集中バイパスキャパシタアレイ１１０の分離は、伝送線路共振により２４ＧＨｚで低下する。一方、分布バイパスキャパシタアレイ１００の分離は、更なる共振なしで滑らかであり、このことは、バイパスキャパシタ設計のためのより安定した特性を提供する。

図１乃至図１２の実施形態を要約すれば、
（ｉ）ＣＭＯＳプロセスを用いる場合に、キャパシタユニットは、金属密度のための設計ルールを満足するよう密度セルはもちろん電源トレースとして利用されてよく；
（ｉｉ）複数のキャパシタユニットが、アライメント及び非オーバーラップ設計のために、図５に示されるようなキャパシタアレイ５０であるよう結合及び配置されてよく；
（ｉｉｉ）複数のキャパシタユニットが、非アライメント及びオーバーラップ設計のために、図６乃至図８に示されるようなキャパシタアレイ６０、７０及び８０であるよう結合及び配置されてよく；
（ｉｖ）キャパシタユニットは、ミリメートル波バンドのための電源トレースのために利用されてよく、奇数（又は偶数）レイヤが接地へ結合され、残りの（偶数又は奇数）レイヤが電源（及び回路）へ結合され、キャパシタユニットが、滑らかな且つ安定したバイパスキャパシタ設計を提供するよう、広いバンド幅及び低いインピーダンスの特性を持ったインピーダンスを有するバイパスキャパシタとして動作し；
（ｖ）集中バイパスキャパシタアレイの伝送線路は、電圧降下（又は、Ｖ＝ＩＲについては、ＩＲ降下）を引き起こす共振及び導電損失をもたらし、分布バイパスキャパシタアレイは、導電損失及び共振による電圧降下を解決し得る。

図１３は、ＣＭＯＳプロセス送信回路の導電損失及び対応する等価回路を表す。薄膜金属ＣＭＯＳプロセスの場合に、導電損失は、電源供給線路及び戻り電流ルートを考慮に入れるべきである。従って、導電損失の等価回路は、電源供給線路についての給電抵抗Ｒｆｅｅｄ−ｉｎと、戻り電流ルートについての帰還抵抗Ｒｆｅｅｄ−ｏｕｔとを含む。

図１４Ａは、平行板モデルのためのキャパシタの等価回路を表す。導電損失を考えると、給電抵抗Ｒが帰還抵抗Ｒに等しいと仮定して、全体の抵抗は２×Ｒである。

図１４Ｂは、スタッガード型レイヤ構造を備えたキャパシタユニットの等価回路を表す。導電損失を考えると、給電抵抗が４つの並列な給電抵抗Ｒ／４に等しく（例えば、キャパシタユニットには４つの奇数レイヤが存在する。）、帰還抵抗が３つの並列な給電抵抗Ｒ／３に等しい（例えば、キャパシタユニットには３つの偶数レイヤが存在する。）と仮定して、全体の抵抗はＲ／４＋Ｒ／３＝（７／１２）×Ｒである。

図１４Ａ及び図１４Ｂから分かるように、本発明のキャパシタユニットの全抵抗は、平行板モデルのためのキャパシタの全抵抗よりも小さく、すなわち、（７／１２）×Ｒは２×Ｒよりも小さく、導電損失による電圧降下（ＩＲ降下）を改善する。

総括すると、スタッガード型レイヤ構造を備えたキャパシタアレイは、金属密度のための設計ルールを満足する密度セルはもちろん電源トレースとしても利用されるようＣＭＯＳプロセスのために適用される。複数のキャパシタユニットが、アライメント、非アライメント、オーバーラップ、及び非オーバーラップ設計のうちの少なくとも１つに適応されたキャパシタアレイであるよう結合及び配置されてよい。更に、スタッガード型レイヤ構造を備えたキャパシタアレイは、バイパスキャパシタ設計のための広いバンド幅、滑らか且つ低いインピーダンス、及び低い導電損失の特性を提供し、ミリメートル波周波数バンドのための電源トレースに適する。

当業者は、デバイス及び方法の多数の変更及び代替が、本発明の教示を保ちながら行われ得ると容易に気付くだろう。然るに、上記の開示は、添付の特許請求の範囲の境界によってのみ制限されると解釈されるべきである。

１０，５０１〜５０４、６０１〜６０４、７０１〜７０４、８０１〜８０４ キャパシタユニット
５０，６０、７０、８０、９０、１００、１１０ キャパシタアレイ
１０１ 奇数レイヤ
１０２ 偶数レイヤ
１０３，１０４ 接続部
Ｖ１，Ｖ２ ビア

Claims (9)

1. キャパシタアレイのための、スタッガード型レイヤ構造を有するキャパシタユニットであって、
   複数の奇数レイヤであり、該複数の奇数レイヤの夫々が第１スロットを有して形成され、当該複数の奇数レイヤのうちの他の１つと隣接しない、前記複数の奇数レイヤと、
   前記第１スロットにおいて形成される第１ビアと、
   前記複数の奇数レイヤに対応し、前記第１スロットにおいて形成され、前記第１ビアと前記複数の奇数レイヤとを接続するよう構成される複数の第１接続部と、
   複数の偶数レイヤであり、該複数の偶数レイヤの夫々が第２スロットを有して形成され、当該複数の偶数レイヤのうちの他の１つと隣接しない、前記複数の偶数レイヤと、
   前記第２スロットにおいて形成される第２ビアと、
   前記複数の偶数レイヤに対応し、前記第２スロットにおいて形成され、前記第２ビアと前記複数の偶数レイヤとを接続するよう構成される複数の第２接続部と
   を有し、
   前記複数の奇数レイヤのうちの１つは、スタッガード型レイヤ構造を形成するよう前記複数の偶数レイヤのうちの１つと隣接する、
   キャパシタユニット。
2. 前記複数の奇数レイヤ、前記第１スロット、前記複数の偶数レイヤ、前記第２スロットは、長方形トポロジにより形成される、
   請求項１に記載のキャパシタユニット。
3. 前記複数の奇数レイヤの第１の数及び前記複数の偶数レイヤの第２の数は、１よりも大きい整数である、
   請求項１に記載のキャパシタユニット。
4. 複数の当該キャパシタユニットが配置され、ｍ×ｎマトリクスの前記キャパシタアレイを形成するよう結合され、ｍ及びｎはゼロよりも大きい整数である、
   請求項１に記載のキャパシタユニット。
5. 前記キャパシタアレイは、
   第１キャパシタユニットと、
   前記第１キャパシタユニットと結合され隣接する第２キャパシタユニットと、
   前記第１キャパシタユニットと結合され隣接する第３キャパシタユニットと、
   前記第２キャパシタユニット及び前記第３キャパシタユニットと結合され隣接し、前記第１キャパシタユニットとは隣接しない第４キャパシタユニットと
   を有し、
   第１方向に沿った前記第１キャパシタユニットの水平エッジは、前記第２キャパシタユニットの水平エッジとアライメントされ、第２方向に沿った前記第１キャパシタユニットの垂直エッジは、前記第３キャパシタユニットの垂直エッジとアライメントされ、
   前記第１方向及び前記第２方向によって形成される面上への前記第１キャパシタユニット、前記第２キャパシタユニット、前記第３キャパシタユニット及び前記第４キャパシタユニットの投影は、重なり合わない、
   請求項１に記載のキャパシタユニット。
6. 前記キャパシタアレイは、
   第１キャパシタユニットと、
   前記第１キャパシタユニットと結合され隣接する第２キャパシタユニットと、
   前記第１キャパシタユニットと結合され隣接する第３キャパシタユニットと、
   前記第２キャパシタユニット及び前記第３キャパシタユニットと結合され隣接し、前記第１キャパシタユニットとは隣接しない第４キャパシタユニットと
   を有し、
   第１方向に沿った前記第１キャパシタユニットの２つの水平エッジは、前記第２キャパシタユニットの２つの水平エッジ、前記第３キャパシタユニットの１つの水平エッジ、及び前記第４キャパシタユニットの１つの水平エッジとアライメントされ、
   第２方向に沿った前記第１キャパシタユニットの２つの垂直エッジは、前記第３キャパシタユニット及び前記第４キャパシタユニットのいずれの垂直エッジともアライメントされず、
   前記第１方向及び前記第２方向によって形成される面上への前記第１キャパシタユニット、前記第２キャパシタユニット、前記第３キャパシタユニット及び前記第４キャパシタユニットの投影は、重なり合わない、
   請求項１に記載のキャパシタユニット。
7. 前記キャパシタアレイは、
   第１キャパシタユニットと、
   前記第１キャパシタユニットと結合され隣接する第２キャパシタユニットと、
   第３キャパシタユニットと、
   前記第３キャパシタユニットと結合され隣接する第４キャパシタユニットと
   を有し、
   第１方向に沿った前記第１キャパシタユニットの２つの水平エッジは、前記第２キャパシタユニットの２つの水平エッジとアライメントされ、第２方向に沿った前記第１キャパシタユニットの２つの垂直エッジは、前記第３キャパシタユニットの２つの垂直エッジとアライメントされ、
   前記第１方向及び前記第２方向によって形成される面上への前記第１キャパシタユニットの投影は、前記第３キャパシタユニットの投影と重なり合い、前記第１キャパシタユニットの前記投影は、前記面上への前記第２キャパシタユニット及び前記第４キャパシタユニットの投影とは重なり合わない、
   請求項１に記載のキャパシタユニット。
8. 前記キャパシタアレイは、
   第１キャパシタユニットと、
   前記第１キャパシタユニットと結合され隣接する第２キャパシタユニットと、
   第３キャパシタユニットと、
   前記第３キャパシタユニットと結合され隣接する第４キャパシタユニットと
   を有し、
   第１方向に沿った前記第１キャパシタユニットの２つの水平エッジは、前記第２キャパシタユニットの２つの水平エッジとアライメントされ、
   第２方向に沿った前記第１キャパシタユニットの２つの垂直エッジは、前記第３キャパシタユニットのいずれの垂直エッジともアライメントされず、
   前記第１方向及び前記第２方向によって形成される面上への前記第１キャパシタユニットの投影は、前記第３キャパシタユニットの投影と重なり合い、前記第１キャパシタユニットの前記投影は、前記面上への前記第２キャパシタユニット及び前記第４キャパシタユニットの投影とは重なり合わない、
   請求項１に記載のキャパシタユニット。
9. 前記複数の奇数レイヤは、電源及び無線周波数信号へ接続され、前記複数の偶数レイヤは、接地へ接続される、
   請求項１に記載のキャパシタユニット。

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