JPH0336734A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0336734A JPH0336734A JP17128489A JP17128489A JPH0336734A JP H0336734 A JPH0336734 A JP H0336734A JP 17128489 A JP17128489 A JP 17128489A JP 17128489 A JP17128489 A JP 17128489A JP H0336734 A JPH0336734 A JP H0336734A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- rhenium
- forming
- substrate
- conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 238000000034 method Methods 0.000 claims abstract description 19
- 229910052702 rhenium Inorganic materials 0.000 claims abstract description 11
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 10
- WUAPFZMCVAUBPE-UHFFFAOYSA-N rhenium atom Chemical compound [Re] WUAPFZMCVAUBPE-UHFFFAOYSA-N 0.000 claims abstract description 10
- 239000004020 conductor Substances 0.000 claims abstract description 9
- 229910052726 zirconium Inorganic materials 0.000 claims abstract description 9
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052715 tantalum Inorganic materials 0.000 claims description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 20
- 239000010703 silicon Substances 0.000 abstract description 20
- 239000000758 substrate Substances 0.000 abstract description 17
- 230000003628 erosive effect Effects 0.000 abstract description 8
- 230000007797 corrosion Effects 0.000 abstract description 5
- 238000005260 corrosion Methods 0.000 abstract description 5
- 230000004888 barrier function Effects 0.000 abstract description 4
- 238000000151 deposition Methods 0.000 abstract description 2
- 230000008021 deposition Effects 0.000 abstract description 2
- 230000008719 thickening Effects 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 239000000126 substance Substances 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 238000001947 vapour-phase growth Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000006722 reduction reaction Methods 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000009257 reactivity Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- 229910019593 ReF6 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- YUCDNKHFHNORTO-UHFFFAOYSA-H rhenium hexafluoride Chemical compound F[Re](F)(F)(F)(F)F YUCDNKHFHNORTO-UHFFFAOYSA-H 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000003746 solid phase reaction Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要］
半導体装置の製造方法に係り、特に半導体装置の多層配
線の形成方法に関し、 成長温度を一定に選択し、基板への侵食がなく、密着強
度を向上させ、コンタクト特性を向上させた多層配線を
形成させることを目的とし、半導体あるいは導体上にレ
ニウム層、ジルコニウム層あるいはタンタル層を化学的
気相成長法により選択的に形成し、該レニウム層、ジル
コニウム層あるいはタンタル層上に導体層を形成する工
程を含むことを構成とする。
線の形成方法に関し、 成長温度を一定に選択し、基板への侵食がなく、密着強
度を向上させ、コンタクト特性を向上させた多層配線を
形成させることを目的とし、半導体あるいは導体上にレ
ニウム層、ジルコニウム層あるいはタンタル層を化学的
気相成長法により選択的に形成し、該レニウム層、ジル
コニウム層あるいはタンタル層上に導体層を形成する工
程を含むことを構成とする。
本発明は半導体装置の製造方法に係り、特に半導体装置
の多層配線の形成方法に関する。
の多層配線の形成方法に関する。
半導体装置、特にＵＬＳＩにおいて多層配線は例えば、
シリコン基板上に形成された絶縁層のコンタクトホール
のＡｌ−３ｔでの界面固相反応、いわゆる侵食を防止す
るため、シリコン層上にＴｉ／ＴｉＮ層やＴｉ／↑四層
をＰＶＤ （スパッタ蒸着等）法で形成し、次にＡＩ配
線層等をＣＶＤ法で形成する方法やあるいは上記絶縁層
のコンタクトホールに直接Ｗ層をＣＶＤ法により選択的
に酩成長させ接着性を向上させ、その後Ａ１配線層を形
成する方法によって形成される。
シリコン基板上に形成された絶縁層のコンタクトホール
のＡｌ−３ｔでの界面固相反応、いわゆる侵食を防止す
るため、シリコン層上にＴｉ／ＴｉＮ層やＴｉ／↑四層
をＰＶＤ （スパッタ蒸着等）法で形成し、次にＡＩ配
線層等をＣＶＤ法で形成する方法やあるいは上記絶縁層
のコンタクトホールに直接Ｗ層をＣＶＤ法により選択的
に酩成長させ接着性を向上させ、その後Ａ１配線層を形
成する方法によって形成される。
上記Ｔｉ／ＴｉＮ層をシリコン層上にバリヤー層として
形成する方法では、シリサイド化の必要があり、しかも
Ｔｔ−Ｓｔ間の異常反応によりジャンクシジンが破壊さ
れたり、またＴｉＮはコンタクト抵抗が高く、装置がよ
り小さくなるとデバイス特性に悪い影響を与える。
形成する方法では、シリサイド化の必要があり、しかも
Ｔｔ−Ｓｔ間の異常反応によりジャンクシジンが破壊さ
れたり、またＴｉＮはコンタクト抵抗が高く、装置がよ
り小さくなるとデバイス特性に悪い影響を与える。
次にＷ層をＣＶＤ法によりシリコン層上に直接選択成長
させ、その後ＡｌをＣＶＤ成長させる方法はＷ層がシリ
コン層とＡＩ層間のバリヤー層として作用し、しかもＷ
層がコンタクトホール内の溝をある程度埋め、平坦化に
役立つ等の利点があるが、Ｗの薄膜成長法であるＳｉ還
元法は成長温度が高くなるにつれシリコンに対する侵食
程度が大となるため低温、例えば３００°Ｃ程度が好ま
しいがシリコン基板との密着強度が弱くなる。
させ、その後ＡｌをＣＶＤ成長させる方法はＷ層がシリ
コン層とＡＩ層間のバリヤー層として作用し、しかもＷ
層がコンタクトホール内の溝をある程度埋め、平坦化に
役立つ等の利点があるが、Ｗの薄膜成長法であるＳｉ還
元法は成長温度が高くなるにつれシリコンに対する侵食
程度が大となるため低温、例えば３００°Ｃ程度が好ま
しいがシリコン基板との密着強度が弱くなる。
また、Ｗを厚膜化する方法としてのＨ２還元反応は高温
、例えば５００°Ｃ程度が好ましく、５ｉＨ４（シラン
）還元法では約３００℃の低温で良いがフッ化物の副生
成物がＷ層内に形成される。
、例えば５００°Ｃ程度が好ましく、５ｉＨ４（シラン
）還元法では約３００℃の低温で良いがフッ化物の副生
成物がＷ層内に形成される。
更に、一般に用いられるＷＦ＆とＳｔと化学反応の反応
性は高く、Ｓｉ基板と直接反応させると大きな侵食をと
もない接合を破壊しやすい。
性は高く、Ｓｉ基板と直接反応させると大きな侵食をと
もない接合を破壊しやすい。
本発明は成長温度を一定に選択し、基板への侵食がなく
、密着強度を向上させ、コンタクト特性を向上させた多
層配線を形成させることを目的とする。
、密着強度を向上させ、コンタクト特性を向上させた多
層配線を形成させることを目的とする。
上記課題は本発明によれば半導体あるいは導体上にレニ
ウム層、ジルコニウム層あるいはＴａ層を化学的気相成
長法により、選択的に形成し、該レニウム層、ジルコニ
ウム層あるいはＴａ層上に導体層を形成する工程を含む
ことを特徴とする半導体装置の製造方法によって解決さ
れる。
ウム層、ジルコニウム層あるいはＴａ層を化学的気相成
長法により、選択的に形成し、該レニウム層、ジルコニ
ウム層あるいはＴａ層上に導体層を形成する工程を含む
ことを特徴とする半導体装置の製造方法によって解決さ
れる。
本発明によればＲｅ、Ｚｒ等が低温度（約３００’Ｃ）
でも十分成長し、しかもシリコン等の半導体面その地導
体層に密着性よく形威せしめられる。
でも十分成長し、しかもシリコン等の半導体面その地導
体層に密着性よく形威せしめられる。
本発明で用いられるＲｅ、ＺｒあるいはＴａ等の共通し
た性質によるものである。
た性質によるものである。
〔実施例］
以下本発明の実施例を図面に基づいて説明する。
第１Ａ図ないし第１Ｂ図は本発明の第１の実施例を説明
するための工程断面図である。
するための工程断面図である。
第１Ａ図に示すように、シリコン基板ｌ上にＳｉｎ、膜
２を約５０００人の厚さに形成してコンタクトホール２
ａを開口し、その后第２Ｂ図に示すように露出シリコン
基板１上にレニウム（Ｒｅ）を約５００人の厚さに選択
的ＣＶＤ成長法により成長させＲｅ層３を形成する。そ
のＣＶＤ成長はＲｅＦ６． Ｈｚ 、 ５ｉＨａの各
ガスをＩＯ５ＣＣＭ 、 ５００ＳＣＣＭ 。
２を約５０００人の厚さに形成してコンタクトホール２
ａを開口し、その后第２Ｂ図に示すように露出シリコン
基板１上にレニウム（Ｒｅ）を約５００人の厚さに選択
的ＣＶＤ成長法により成長させＲｅ層３を形成する。そ
のＣＶＤ成長はＲｅＦ６． Ｈｚ 、 ５ｉＨａの各
ガスをＩＯ５ＣＣＭ 、 ５００ＳＣＣＭ 。
５ ＳＣＣＭの流量で約３０秒間、３００°Ｃの成長温
度、反応室内圧力０．０５Ｔｏｒｒで行われた。この時
のＲｅの厚さは、ＳｉＨ４がないとＲｅが、Ｓｉ表面を
覆うことで終了するため（自己制御的な堆積）理想的な
清浄表面が形成されていれば、数十原子層のＲｅが析出
し、反応は見かけ上終了する。このため、実質的な侵食
は小さい。又、反応性が、ＷＦ＆に比べ小さいことも、
大きな要因である。
度、反応室内圧力０．０５Ｔｏｒｒで行われた。この時
のＲｅの厚さは、ＳｉＨ４がないとＲｅが、Ｓｉ表面を
覆うことで終了するため（自己制御的な堆積）理想的な
清浄表面が形成されていれば、数十原子層のＲｅが析出
し、反応は見かけ上終了する。このため、実質的な侵食
は小さい。又、反応性が、ＷＦ＆に比べ小さいことも、
大きな要因である。
次に第１Ｃ図に示すようにＲｅ層層上上厚さ４０００人
のＷ層４を選択的に成長させソース又はドレイン電極を
形威した。このＷ層４のＣＶＤ成長はＷＦ、 、 Ｈ，
、５ｉＨａの各ガスを５ ＳＣＣＭ 、 ５００ＳＣＣ
Ｍ 。
のＷ層４を選択的に成長させソース又はドレイン電極を
形威した。このＷ層４のＣＶＤ成長はＷＦ、 、 Ｈ，
、５ｉＨａの各ガスを５ ＳＣＣＭ 、 ５００ＳＣＣ
Ｍ 。
５ＳＣ，ＣＭの流量で流し、Ｒｅ成長と同様の温度、圧
力とし、成長速度を２００ｎｍ／分であった。
力とし、成長速度を２００ｎｍ／分であった。
本実施例ではＲｅ層３がＷに比べ低温度でシリコン基板
１上に密着性よく被着し、シリコン侵食が少ない、すな
わち侵食の少ないＲｅの析出によりＷの厚膜化の際の化
学的な侵食性に対するバリヤーとして機能する。
１上に密着性よく被着し、シリコン侵食が少ない、すな
わち侵食の少ないＲｅの析出によりＷの厚膜化の際の化
学的な侵食性に対するバリヤーとして機能する。
次に第２の実施例として第２Ａ図から第２Ｄ図を用いて
ゲート引出し電極形成の場合について説明する。
ゲート引出し電極形成の場合について説明する。
まず第２Ａ図に示すようにシリコン基板１上にゲート酸
化膜（ＳｉＯ□）５を熱酸化法により約１００人の厚さ
に形威し、次にＣＶＤ法により多結晶シリコン（Ｐｏｌ
ｙ Ｓｔ）層６を約４００人の厚さに形成した。
化膜（ＳｉＯ□）５を熱酸化法により約１００人の厚さ
に形威し、次にＣＶＤ法により多結晶シリコン（Ｐｏｌ
ｙ Ｓｔ）層６を約４００人の厚さに形成した。
次に第２Ｂ図に示すようにＰｏ１ｙ Ｓｉ層層上上Ｒｅ
層７を約２００人の厚さにＣＶＤ成長させた。このＣＶ
Ｄ成長はＲｅ層６ ＋ Ｈｚ ＋ ５ｉＨａの各ガス
をＩＯＳＣＣＭ。
層７を約２００人の厚さにＣＶＤ成長させた。このＣＶ
Ｄ成長はＲｅ層６ ＋ Ｈｚ ＋ ５ｉＨａの各ガス
をＩＯＳＣＣＭ。
２００ＳＣＣＭ 、 １０５００Ｍの流量で約１分間３
００°Ｃの成長温度、反応室内圧力０． Ｉ Ｔｏｒｒ
、で行われた。
００°Ｃの成長温度、反応室内圧力０． Ｉ Ｔｏｒｒ
、で行われた。
次に第２Ｃ図に示すようにＲｅ層層上上Ｗ層８を約１０
００入の厚さにＣＶＤ法により形成した。このＷ層のＣ
ＶＤ成長はＷＦ、 、 Ｈ，、ＳｉＨ，の各ガスをＩＯ
ＳＣＣＭ 、 ２００ＳＣＣＭ 、 ＩＯＳＣＣＭの流
量で約１分間３００°Ｃの成長温度、反応室内圧力０．
１Ｔｏｒｒで行った。
００入の厚さにＣＶＤ法により形成した。このＷ層のＣ
ＶＤ成長はＷＦ、 、 Ｈ，、ＳｉＨ，の各ガスをＩＯ
ＳＣＣＭ 、 ２００ＳＣＣＭ 、 ＩＯＳＣＣＭの流
量で約１分間３００°Ｃの成長温度、反応室内圧力０．
１Ｔｏｒｒで行った。
次に第２Ｄ図に示すように不純物を注入し活性化アニー
ルをランプを用いて行った。アニール温度は９００°Ｃ
１約１０秒間実施した。このアニールは同時にレニウム
をシリサイド化しｓｉｏ、ｌｌ１ｓ上にＲｅＳｉｘ層９
を形成し、シリコン基板上にＲｅＳｉｘ層９及びＷ層８
からなるゲート電極が得られる。Ｒｅ層形成により第１
の実施例と同様にＷの成膜時の侵食を防ぎ、酸化膜耐圧
の劣化を防止することができ；イ＆抵抗ゲート電極が形
成できる。
ルをランプを用いて行った。アニール温度は９００°Ｃ
１約１０秒間実施した。このアニールは同時にレニウム
をシリサイド化しｓｉｏ、ｌｌ１ｓ上にＲｅＳｉｘ層９
を形成し、シリコン基板上にＲｅＳｉｘ層９及びＷ層８
からなるゲート電極が得られる。Ｒｅ層形成により第１
の実施例と同様にＷの成膜時の侵食を防ぎ、酸化膜耐圧
の劣化を防止することができ；イ＆抵抗ゲート電極が形
成できる。
なお上記第２Ｂ図でＲｅ層７を形成し、不純物としてＢ
”、Ｐ“等のイオン注入を行った後、第３Ａ図に示すよ
うにシリコン基板１上のＲｅ層７、Ｐｏ１ｙ Ｓｉ層６
、及び５ｉ０２膜５を順次バターニングした後、全露出
面に５ｉＪａ膜を被覆し、シリサイド化した後異方性エ
ツチングにより前記３層の側壁に５ｉｓＮａスペーサー
１０を形成し、その後、１の実施例を用いたり、第３Ｂ
図に示すようにＷ層８を直接選択ＣＶＤ法によりＲｅＮ
Ｔ上に形成する。
”、Ｐ“等のイオン注入を行った後、第３Ａ図に示すよ
うにシリコン基板１上のＲｅ層７、Ｐｏ１ｙ Ｓｉ層６
、及び５ｉ０２膜５を順次バターニングした後、全露出
面に５ｉＪａ膜を被覆し、シリサイド化した後異方性エ
ツチングにより前記３層の側壁に５ｉｓＮａスペーサー
１０を形成し、その後、１の実施例を用いたり、第３Ｂ
図に示すようにＷ層８を直接選択ＣＶＤ法によりＲｅＮ
Ｔ上に形成する。
そのＣＶＤ成長条件は前述の第２Ｃ図で説明した条件と
同様に行ない以下アニール工程を行ってもよい。
同様に行ない以下アニール工程を行ってもよい。
（発明の効果）
以上説明した様に本発明によれば従来のＷ。
ＣＶＤ成長のプロセス温度領域でＲｅ等を析出する場合
自己制御的なＳｔとの反応で終了するため侵食がなく、
ジャンクション（接合）破壊やゲート酸化膜の破壊が見
られない。更にＲｅ等はＷとＳｉ との密着性に優れて
おり、剥離を生じない。
自己制御的なＳｔとの反応で終了するため侵食がなく、
ジャンクション（接合）破壊やゲート酸化膜の破壊が見
られない。更にＲｅ等はＷとＳｉ との密着性に優れて
おり、剥離を生じない。
第１Ａ図ないし第１Ｃ図は本発明の第１の実施例を説明
するための工程断面であり、 第２Ａ図ないし第２Ｄ図は本発明の第２の実施例を説明
するための工程断面図であり、第３Ａ図及び第３Ｂ図は
第２実施例の一変形例を説明するための工程断面図であ
る。 １・・・シリコン基板、 ２・・・５ｉＯｚ膜、２
ａ・・・コンタクトホール、 ３．７−Ｒｅ層、 ４．８・Ｗ層、５・・・５ｉ
Ｏｚ膜、 ６・・・Ｐｏ１ｙ Ｓｉ層、９
・−Ｒｅｓｉｘ層、 １０・・・５ｉＪａスペーサー 第１Ａ図 第１Ｂ図 ＠ｌＣ図 ４・・・Ｗ層 第２ＡＰＡ ＄２８１２１ 第２ＣＴＸＪ 第２Ｄ図 第３八団 第３Ｂ図 ８・・・Ｗ層
するための工程断面であり、 第２Ａ図ないし第２Ｄ図は本発明の第２の実施例を説明
するための工程断面図であり、第３Ａ図及び第３Ｂ図は
第２実施例の一変形例を説明するための工程断面図であ
る。 １・・・シリコン基板、 ２・・・５ｉＯｚ膜、２
ａ・・・コンタクトホール、 ３．７−Ｒｅ層、 ４．８・Ｗ層、５・・・５ｉ
Ｏｚ膜、 ６・・・Ｐｏ１ｙ Ｓｉ層、９
・−Ｒｅｓｉｘ層、 １０・・・５ｉＪａスペーサー 第１Ａ図 第１Ｂ図 ＠ｌＣ図 ４・・・Ｗ層 第２ＡＰＡ ＄２８１２１ 第２ＣＴＸＪ 第２Ｄ図 第３八団 第３Ｂ図 ８・・・Ｗ層
Claims (1)
- １、半導体あるいは導体上にレニウム層、ジルコニウム
層あるいはタンタル層を化学的気相成長法により選択的
に形成し、該レニウム層、ジルコニウム層あるいはタン
タル層上に導体層を形成する工程を含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1171284A JP2803676B2 (ja) | 1989-07-04 | 1989-07-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1171284A JP2803676B2 (ja) | 1989-07-04 | 1989-07-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0336734A true JPH0336734A (ja) | 1991-02-18 |
| JP2803676B2 JP2803676B2 (ja) | 1998-09-24 |
Family
ID=15920471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1171284A Expired - Fee Related JP2803676B2 (ja) | 1989-07-04 | 1989-07-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2803676B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006180838A (ja) * | 2004-12-28 | 2006-07-13 | Yusuke Hatano | 即席スープ |
| JP2010263183A (ja) * | 2009-05-01 | 2010-11-18 | Toshiba Corp | 半導体装置及びその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4878872A (ja) * | 1972-01-22 | 1973-10-23 | ||
| JPS61221376A (ja) * | 1985-03-27 | 1986-10-01 | Hitachi Ltd | 金属薄膜形成方法 |
| JPS6333568A (ja) * | 1986-07-26 | 1988-02-13 | Ulvac Corp | Ｃｖｄ装置 |
| JPS6417866A (en) * | 1987-07-10 | 1989-01-20 | Toshiba Corp | Formation of film of high-melting-point metal |
-
1989
- 1989-07-04 JP JP1171284A patent/JP2803676B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4878872A (ja) * | 1972-01-22 | 1973-10-23 | ||
| JPS61221376A (ja) * | 1985-03-27 | 1986-10-01 | Hitachi Ltd | 金属薄膜形成方法 |
| JPS6333568A (ja) * | 1986-07-26 | 1988-02-13 | Ulvac Corp | Ｃｖｄ装置 |
| JPS6417866A (en) * | 1987-07-10 | 1989-01-20 | Toshiba Corp | Formation of film of high-melting-point metal |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006180838A (ja) * | 2004-12-28 | 2006-07-13 | Yusuke Hatano | 即席スープ |
| JP2010263183A (ja) * | 2009-05-01 | 2010-11-18 | Toshiba Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2803676B2 (ja) | 1998-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4180145B2 (ja) | 半導体デバイス形成方法 | |
| US5733816A (en) | Method for depositing a tungsten layer on silicon | |
| JP2889430B2 (ja) | コンタクト部形成方法 | |
| JPH11163141A (ja) | シリコン集積回路の製造方法 | |
| JP3175721B2 (ja) | 半導体装置の製造方法 | |
| JP2578192B2 (ja) | 半導体装置の製造方法 | |
| JPH05129231A (ja) | 電極配線 | |
| JPH0653165A (ja) | メタルプラグの形成方法 | |
| JPH0336734A (ja) | 半導体装置の製造方法 | |
| JPH06204170A (ja) | 半導体装置およびその製造方法 | |
| JPH1032248A (ja) | タングステン膜形成法 | |
| JPH09260306A (ja) | 薄膜形成方法 | |
| JP3120517B2 (ja) | シリサイドプラグの形成方法 | |
| JP2751606B2 (ja) | 配線の形成方法 | |
| US5946599A (en) | Method of manufacturing a semiconductor IC device | |
| JP2932484B2 (ja) | 高融点金属多層膜形成法 | |
| JPH03205830A (ja) | 半導体装置及び多結晶ゲルマニウムの製造方法 | |
| KR19990006062A (ko) | 반도체 소자의 비트라인 및 그 제조방법 | |
| JP2733396B2 (ja) | 半導体装置の製造方法 | |
| JPH10209280A (ja) | 半導体装置の製造方法 | |
| JP3295108B2 (ja) | 半導体装置の製造方法 | |
| JP3191477B2 (ja) | 配線構造およびその製造方法 | |
| KR950005258B1 (ko) | 블랭킷 cvd 텅스텐 형성방법 | |
| JPH03278431A (ja) | 半導体装置の製造方法 | |
| TWI284156B (en) | Method for improving interface kink defect of USG and PSG and phosphorus containing structure generated thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |