JP3121074B2 - 固体撮像装置及びその製造方法 - Google Patents
固体撮像装置及びその製造方法Info
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- JP3121074B2 JP3121074B2 JP03305696A JP30569691A JP3121074B2 JP 3121074 B2 JP3121074 B2 JP 3121074B2 JP 03305696 A JP03305696 A JP 03305696A JP 30569691 A JP30569691 A JP 30569691A JP 3121074 B2 JP3121074 B2 JP 3121074B2
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Description
【０００１】
【産業上の利用分野】この発明は、暗電流低減対策を施
したＭＩＳ型受光・蓄積部を有する電荷変調素子（Char
ge Modulation Device，以下、単にＣＭＤと称する）か
らなる固体撮像装置及びその製造方法に関する。
したＭＩＳ型受光・蓄積部を有する電荷変調素子（Char
ge Modulation Device，以下、単にＣＭＤと称する）か
らなる固体撮像装置及びその製造方法に関する。
【０００２】
【従来の技術】従来、ＭＩＳ型受光・蓄積部を有する受
光素子からなる固体撮像装置は、種々のものが提案され
知られている。例えば、本件出願人は、すでにＭＩＳ型
受光・蓄積部を有し且つ内部増幅機能をもつＣＭＤを受
光素子として用いた固体撮像装置を多々提案しており、
その一例は、例えば特開昭６１−８４０５９号公報に開
示されている。
光素子からなる固体撮像装置は、種々のものが提案され
知られている。例えば、本件出願人は、すでにＭＩＳ型
受光・蓄積部を有し且つ内部増幅機能をもつＣＭＤを受
光素子として用いた固体撮像装置を多々提案しており、
その一例は、例えば特開昭６１−８４０５９号公報に開
示されている。
【０００３】次に、従来のＭＩＳ型構造のＣＭＤを用い
た固体撮像装置について説明する。図３は、本件出願人
が先に提案した既知のＣＭＤを受光素子として用いた固
体撮像装置の一画素部分の構成を示す断面図である。図
３において、101 はｐ- 型半導体基板、102 は半導体基
板101上にエピタキシャル法等により堆積したｎ- 型エ
ピタキシャル層であり、ｎ- 型チャネル層となるもので
ある。103 は上記ｎ- 型チャネル層102 の表面に形成し
たゲート酸化膜であり、該ゲート酸化膜103 の厚さは約
200 〜500 Åである。104 はゲート酸化膜103 上に形成
したゲート電極で、例えばポリシリコン等で約1000Å以
下の膜厚で形成されている。105 はゲート電極104 上に
形成されたシリコン酸化膜である。106,107はそれぞれ
ｎ+ 型ソース拡散層とｎ+ 型ドレイン拡散層で、上記表
面全体にシリコン酸化膜105 が形成されたゲート電極10
4 に対して自己整合的に形成される。108 はｎ+型ソー
ス拡散層106 上に形成されたソース電極である。
た固体撮像装置について説明する。図３は、本件出願人
が先に提案した既知のＣＭＤを受光素子として用いた固
体撮像装置の一画素部分の構成を示す断面図である。図
３において、101 はｐ- 型半導体基板、102 は半導体基
板101上にエピタキシャル法等により堆積したｎ- 型エ
ピタキシャル層であり、ｎ- 型チャネル層となるもので
ある。103 は上記ｎ- 型チャネル層102 の表面に形成し
たゲート酸化膜であり、該ゲート酸化膜103 の厚さは約
200 〜500 Åである。104 はゲート酸化膜103 上に形成
したゲート電極で、例えばポリシリコン等で約1000Å以
下の膜厚で形成されている。105 はゲート電極104 上に
形成されたシリコン酸化膜である。106,107はそれぞれ
ｎ+ 型ソース拡散層とｎ+ 型ドレイン拡散層で、上記表
面全体にシリコン酸化膜105 が形成されたゲート電極10
4 に対して自己整合的に形成される。108 はｎ+型ソー
ス拡散層106 上に形成されたソース電極である。
【０００４】次に、このように構成された上記ＣＭＤ受
光素子の動作を簡単に説明する。図３において、上記ゲ
ート電極104 の上方から入射される入射光109 により、
信号電荷を発生させ、この信号電荷をゲート電極104 の
直下のｎ- 型チャネル層102の表面に蓄積する。この信
号電荷の蓄積により、ｎ- 型チャネル層102 内を流れる
ｎ+ 型ソース拡散層106 とｎ+ 型ドレイン拡散層107 間
の電子電流を変調するものである。
光素子の動作を簡単に説明する。図３において、上記ゲ
ート電極104 の上方から入射される入射光109 により、
信号電荷を発生させ、この信号電荷をゲート電極104 の
直下のｎ- 型チャネル層102の表面に蓄積する。この信
号電荷の蓄積により、ｎ- 型チャネル層102 内を流れる
ｎ+ 型ソース拡散層106 とｎ+ 型ドレイン拡散層107 間
の電子電流を変調するものである。
【０００５】
【発明が解決しようとする課題】ところで、上記従来の
構成の固体撮像装置においては、図３に示すように、ｎ
+ 型ドレイン拡散層107 の接合深さが深く、不純物濃度
が高いために、ゲート電極104 直下のｎ+ 型ドレイン拡
散層107 の近傍において電界が集中し易く、欠陥等で発
生した信号電荷が増倍され、ゲート電極104 下のｎ-型
チャネル層102 表面に蓄積される。したがって上記信号
電荷の増倍によって暗電流が増加し、これによりダイナ
ミックレンジ及びＳ／Ｎ比等の劣化が生じ大きな問題と
なる。
構成の固体撮像装置においては、図３に示すように、ｎ
+ 型ドレイン拡散層107 の接合深さが深く、不純物濃度
が高いために、ゲート電極104 直下のｎ+ 型ドレイン拡
散層107 の近傍において電界が集中し易く、欠陥等で発
生した信号電荷が増倍され、ゲート電極104 下のｎ-型
チャネル層102 表面に蓄積される。したがって上記信号
電荷の増倍によって暗電流が増加し、これによりダイナ
ミックレンジ及びＳ／Ｎ比等の劣化が生じ大きな問題と
なる。
【０００６】また、上記ドレイン拡散層近傍での電界集
中の緩和対策として、近時ＭＩＳ型トランジスタ等の素
子サイズ縮小に伴うドレイン拡散層近傍での電界緩和対
策として用いられている、いわゆるＬＤＤ（Lightly Do
ped Drain ）構造的なものを適用することもできるが、
その適用に当たっては、例えば、サイドウォール形成の
ための蝕刻工程等、工程数の増加があるため余り好まし
くない。
中の緩和対策として、近時ＭＩＳ型トランジスタ等の素
子サイズ縮小に伴うドレイン拡散層近傍での電界緩和対
策として用いられている、いわゆるＬＤＤ（Lightly Do
ped Drain ）構造的なものを適用することもできるが、
その適用に当たっては、例えば、サイドウォール形成の
ための蝕刻工程等、工程数の増加があるため余り好まし
くない。
【０００７】本発明は、従来のＣＭＤを受光素子として
用いた固体撮像装置における上記問題点を解決するため
になされたもので、工程数を増加することなく形成可能
な、暗電流の小さいＣＭＤを用いた固体撮像装置、及び
その製造方法を提供することを目的とする。
用いた固体撮像装置における上記問題点を解決するため
になされたもので、工程数を増加することなく形成可能
な、暗電流の小さいＣＭＤを用いた固体撮像装置、及び
その製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、電荷変調素子を用いた固体撮像
装置において、前記電荷変調素子は半導体基板上にゲー
ト酸化膜を介してゲート電極を備えており、前記ゲート
酸化膜は、前記ゲート電極下部隅部以外の下部中心部の
厚さが一様で、ゲート電極下部隅部の厚さが前記一様な
膜厚の領域よりも連続して厚くなるように形成されてお
り、且つ半導体基板に前記ゲート電極に対して自己整合
的に形成されたｎ+ 型ソース及びドレイン拡散層を備え
て構成するものである。
決するため、本発明は、電荷変調素子を用いた固体撮像
装置において、前記電荷変調素子は半導体基板上にゲー
ト酸化膜を介してゲート電極を備えており、前記ゲート
酸化膜は、前記ゲート電極下部隅部以外の下部中心部の
厚さが一様で、ゲート電極下部隅部の厚さが前記一様な
膜厚の領域よりも連続して厚くなるように形成されてお
り、且つ半導体基板に前記ゲート電極に対して自己整合
的に形成されたｎ+ 型ソース及びドレイン拡散層を備え
て構成するものである。
【０００９】このように構成された固体撮像装置におい
ては、ゲート電極下部隅部のゲート酸化膜の厚さが、下
部中心部よりも厚くなるためゲート電極直下のｎ+ 型ド
レイン拡散層近傍における電界集中が緩和され、余分な
信号電荷の増倍が抑制される。これにより暗電流は低減
され、暗電流によるダイナミックレンジ及びＳ／Ｎ比等
の劣化が防止される。
ては、ゲート電極下部隅部のゲート酸化膜の厚さが、下
部中心部よりも厚くなるためゲート電極直下のｎ+ 型ド
レイン拡散層近傍における電界集中が緩和され、余分な
信号電荷の増倍が抑制される。これにより暗電流は低減
され、暗電流によるダイナミックレンジ及びＳ／Ｎ比等
の劣化が防止される。
【００１０】また、本発明に係る固体撮像装置の製造方
法は、電荷変調素子を用いた固体撮像装置の製造方法に
おいて、半導体基板にゲート酸化膜を形成しその上に不
純物を拡散したポリシリコンからなるゲート電極を形成
したのち、酸化性雰囲気で900 ℃以下の熱処理を行い、
前記ゲート酸化膜が前記ゲート電極下部隅部以外の下部
中心部の厚さが一様で、ゲート電極下部隅部の厚さが前
記一様な膜厚の領域よりも連続して厚くなるようにする
工程を含むことを特徴とするものである。
法は、電荷変調素子を用いた固体撮像装置の製造方法に
おいて、半導体基板にゲート酸化膜を形成しその上に不
純物を拡散したポリシリコンからなるゲート電極を形成
したのち、酸化性雰囲気で900 ℃以下の熱処理を行い、
前記ゲート酸化膜が前記ゲート電極下部隅部以外の下部
中心部の厚さが一様で、ゲート電極下部隅部の厚さが前
記一様な膜厚の領域よりも連続して厚くなるようにする
工程を含むことを特徴とするものである。
【００１１】この製造方法により、ゲート電極下部隅部
のゲート酸化膜の厚さが厚くなり、ゲート電極直下のｎ
+ 型ドレイン拡散層近傍の電界集中が緩和でき、工程数
が増大するＬＤＤ構造を適用しなくても、暗電流が小さ
く、ダイナミックレンジの低下やＳ／Ｎ比の劣化等のな
いＣＭＤを用いた固体撮像装置を、比較的簡単なプロセ
スで容易に製造することができる。
のゲート酸化膜の厚さが厚くなり、ゲート電極直下のｎ
+ 型ドレイン拡散層近傍の電界集中が緩和でき、工程数
が増大するＬＤＤ構造を適用しなくても、暗電流が小さ
く、ダイナミックレンジの低下やＳ／Ｎ比の劣化等のな
いＣＭＤを用いた固体撮像装置を、比較的簡単なプロセ
スで容易に製造することができる。
【００１２】
【実施例】次に実施例について説明する。図１は、本発
明に係る固体撮像装置及びその製造方法の実施例を説明
するための製造工程図である。まず図１の（Ａ）に示す
ように、ｐ- 型半導体基板１上にエピタキシャル法等を
用いてｎ- 型チャネル層２を形成し、その上に酸化性雰
囲気で1000℃の酸化を行い、約200 〜400 Åのゲート酸
化膜３を形成する。続いて、ＬＰＣＶＤ法等によりゲー
ト電極４となるポリシリコンを出来上がりにて600 〜80
0 Åとなるように所望の膜厚で堆積し、更にリン等のｎ
型不純物を拡散して低抵抗化し、写真蝕刻により上記ゲ
ート電極４を形成する。
明に係る固体撮像装置及びその製造方法の実施例を説明
するための製造工程図である。まず図１の（Ａ）に示す
ように、ｐ- 型半導体基板１上にエピタキシャル法等を
用いてｎ- 型チャネル層２を形成し、その上に酸化性雰
囲気で1000℃の酸化を行い、約200 〜400 Åのゲート酸
化膜３を形成する。続いて、ＬＰＣＶＤ法等によりゲー
ト電極４となるポリシリコンを出来上がりにて600 〜80
0 Åとなるように所望の膜厚で堆積し、更にリン等のｎ
型不純物を拡散して低抵抗化し、写真蝕刻により上記ゲ
ート電極４を形成する。
【００１３】次に図１の（Ｂ）に示すように、ゲート電
極４の下部隅部11以外の下部中心部のゲート酸化膜３の
厚さが一様で、ゲート電極４の下部隅部11のゲート酸化
膜３の厚さが、上記一様な膜厚の領域よりも連続して厚
くなるように、酸化性雰囲気で900 ℃以下の熱処理を行
い、上記ゲート電極４の表面全体にシリコン酸化膜５を
形成する。なお、この時ゲート電極４下部以外のゲート
酸化膜上も若干酸化される。
極４の下部隅部11以外の下部中心部のゲート酸化膜３の
厚さが一様で、ゲート電極４の下部隅部11のゲート酸化
膜３の厚さが、上記一様な膜厚の領域よりも連続して厚
くなるように、酸化性雰囲気で900 ℃以下の熱処理を行
い、上記ゲート電極４の表面全体にシリコン酸化膜５を
形成する。なお、この時ゲート電極４下部以外のゲート
酸化膜上も若干酸化される。
【００１４】次に、図１の（Ｃ）に示すように、上記表
面全体にシリコン酸化膜５が形成されたゲート電極４に
対して自己整合的に、ｎ型不純物、ここでヒ素を加速電
圧80〜150 KeV ，ドーズ量２×1015〜１×1016cm-2でイ
オン注入し、ｎ型不純物層10を形成する。次に、図１の
（Ｄ）に示すように、非酸化性雰囲気で600 〜1000℃の
アニールを行い、ｎ+ 型のソース及びドレイン拡散層
６，７を形成する。その後、スパッタリング法等により
電極膜を堆積し、写真蝕刻によりソース電極８等を形成
し、ＣＭＤを受光素子として用いた固体撮像装置が完成
する。
面全体にシリコン酸化膜５が形成されたゲート電極４に
対して自己整合的に、ｎ型不純物、ここでヒ素を加速電
圧80〜150 KeV ，ドーズ量２×1015〜１×1016cm-2でイ
オン注入し、ｎ型不純物層10を形成する。次に、図１の
（Ｄ）に示すように、非酸化性雰囲気で600 〜1000℃の
アニールを行い、ｎ+ 型のソース及びドレイン拡散層
６，７を形成する。その後、スパッタリング法等により
電極膜を堆積し、写真蝕刻によりソース電極８等を形成
し、ＣＭＤを受光素子として用いた固体撮像装置が完成
する。
【００１５】次に、図２に上記実施例のＣＭＤ受光素子
を用いた固体撮像装置の暗電流を測定した結果を示す。
図２は、信号電荷の蓄積電位と、その蓄積電位における
暗電流の関係を示している。曲線ａは、図３に示した従
来方法で作成した固体撮像装置に対するもので、曲線ｂ
は本発明の実施例に基づいて作成した固体撮像装置に対
するものである。図２より、ゲート電極直下のドレイン
拡散層近傍の電界が大きくなる高蓄積電位側で、本発明
に係る固体撮像装置の暗電流は、従来の固体撮像装置の
暗電流の約１／２に低減されていることがわかる。
を用いた固体撮像装置の暗電流を測定した結果を示す。
図２は、信号電荷の蓄積電位と、その蓄積電位における
暗電流の関係を示している。曲線ａは、図３に示した従
来方法で作成した固体撮像装置に対するもので、曲線ｂ
は本発明の実施例に基づいて作成した固体撮像装置に対
するものである。図２より、ゲート電極直下のドレイン
拡散層近傍の電界が大きくなる高蓄積電位側で、本発明
に係る固体撮像装置の暗電流は、従来の固体撮像装置の
暗電流の約１／２に低減されていることがわかる。
【００１６】
【発明の効果】以上実施例に基づいて説明したように、
本発明に係る固体撮像装置によれば、ゲート電極下部隅
部におけるゲート酸化膜が厚くなるように形成されてい
るので、ゲート電極直下のｎ+ 型ドレイン拡散層近傍の
電界集中によって発生する暗電流を低減でき、該暗電流
によるダイナミックレンジの低下，Ｓ／Ｎ比の劣化等を
有効に防止できるＣＭＤを用いた固体撮像装置を実現す
ることができる。
本発明に係る固体撮像装置によれば、ゲート電極下部隅
部におけるゲート酸化膜が厚くなるように形成されてい
るので、ゲート電極直下のｎ+ 型ドレイン拡散層近傍の
電界集中によって発生する暗電流を低減でき、該暗電流
によるダイナミックレンジの低下，Ｓ／Ｎ比の劣化等を
有効に防止できるＣＭＤを用いた固体撮像装置を実現す
ることができる。
【００１７】また本発明に係る製造方法によれば、ゲー
ト電極表面全体にシリコン酸化膜を形成する熱酸化処理
における温度を900 ℃以下とすることによって、ゲート
電極下部隅部のゲート酸化膜が厚くなり、ゲート電極直
下のｎ+ 型ドレイン拡散層近傍の電界集中が緩和でき、
工程数が増加するＬＤＤ構造を適用しなくても、暗電流
が小さく、ダイナミックレンジの低下やＳ／Ｎ比の劣化
等のないＣＭＤを用いた固体撮像装置を比較的簡単なプ
ロセスで容易に製造することができる。
ト電極表面全体にシリコン酸化膜を形成する熱酸化処理
における温度を900 ℃以下とすることによって、ゲート
電極下部隅部のゲート酸化膜が厚くなり、ゲート電極直
下のｎ+ 型ドレイン拡散層近傍の電界集中が緩和でき、
工程数が増加するＬＤＤ構造を適用しなくても、暗電流
が小さく、ダイナミックレンジの低下やＳ／Ｎ比の劣化
等のないＣＭＤを用いた固体撮像装置を比較的簡単なプ
ロセスで容易に製造することができる。
【図１】本発明に係る固体撮像装置及びその製造方法の
実施例を説明するための製造工程図である。
実施例を説明するための製造工程図である。
【図２】本発明に係る固体撮像装置と従来例の固体撮像
装置における信号電荷の蓄積電位と暗電流の関係を示す
図である。
装置における信号電荷の蓄積電位と暗電流の関係を示す
図である。
【図３】従来のＣＭＤを用いた固体撮像装置の一画素部
分の構成を示す断面図である。
分の構成を示す断面図である。
１ Ｐ-型半導体基板 ２ ｎ-型チャネル層 ３ ゲート酸化膜 ４ ゲート電極 ５ シリコン酸化膜 ６ ｎ+型ソース拡散層 ７ ｎ+型ドレイン拡散層 ８ ソース電極 １０ ｎ型不純物層 １１ ゲート電極下部隅部
Claims (2)
- 【請求項１】 電荷変調素子を用いた固体撮像装置にお
いて、前記電荷変調素子は半導体基板上にゲート酸化膜
を介してゲート電極を備えており、前記ゲート酸化膜
は、前記ゲート電極下部隅部以外の下部中心部の厚さが
一様で、ゲート電極下部隅部の厚さが前記一様な膜厚の
領域よりも連続して厚くなるように形成されており、且
つ半導体基板に前記ゲート電極に対して自己整合的に形
成されたｎ+ 型ソース及びドレイン拡散層を備えている
ことを特徴とする固体撮像装置。 - 【請求項２】 電荷変調素子を用いた固体撮像装置の製
造方法において、半導体基板にゲート酸化膜を形成しそ
の上に不純物を拡散したポリシリコンからなるゲート電
極を形成したのち、酸化性雰囲気で900 ℃以下の熱処理
を行い、前記ゲート酸化膜が前記ゲート電極下部隅部以
外の下部中心部の厚さが一様で、ゲート電極下部隅部の
厚さが前記一様な膜厚の領域よりも連続して厚くなるよ
うにする工程を含むことを特徴とする固体撮像装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03305696A JP3121074B2 (ja) | 1991-10-25 | 1991-10-25 | 固体撮像装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03305696A JP3121074B2 (ja) | 1991-10-25 | 1991-10-25 | 固体撮像装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05121714A JPH05121714A (ja) | 1993-05-18 |
| JP3121074B2 true JP3121074B2 (ja) | 2000-12-25 |
Family
ID=17948262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03305696A Expired - Fee Related JP3121074B2 (ja) | 1991-10-25 | 1991-10-25 | 固体撮像装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3121074B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6251763B1 (en) * | 1997-06-30 | 2001-06-26 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing same |
| US7391087B2 (en) * | 1999-12-30 | 2008-06-24 | Intel Corporation | MOS transistor structure and method of fabrication |
-
1991
- 1991-10-25 JP JP03305696A patent/JP3121074B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05121714A (ja) | 1993-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000926 |
|
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