JPH0677454A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPH0677454A JPH0677454A JP4247206A JP24720692A JPH0677454A JP H0677454 A JPH0677454 A JP H0677454A JP 4247206 A JP4247206 A JP 4247206A JP 24720692 A JP24720692 A JP 24720692A JP H0677454 A JPH0677454 A JP H0677454A
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Abstract
(57)【要約】
【目的】 ＢＣＭＤを画素として用いた固体撮像装置に
おいて、感度の低下を招くことなく画素サイズの低減化
を計る。 【構成】 ソース拡散層６と、ドレイン拡散層７と、前
記ソース拡散層６とドレイン拡散層７との間に設けた正
孔埋込チャネル層５及び電子蓄積層４と、前記正孔埋込
チャネル層５上にゲート絶縁膜14を介して配置したゲー
ト電極10とを備えたＢＣＭＤを画素として用いた固体撮
像装置において、ソース拡散層６の深さをドレイン拡散
層７の深さよりも浅く形成し、ソース拡散層６の横方向
拡がりを低減させる。
おいて、感度の低下を招くことなく画素サイズの低減化
を計る。 【構成】 ソース拡散層６と、ドレイン拡散層７と、前
記ソース拡散層６とドレイン拡散層７との間に設けた正
孔埋込チャネル層５及び電子蓄積層４と、前記正孔埋込
チャネル層５上にゲート絶縁膜14を介して配置したゲー
ト電極10とを備えたＢＣＭＤを画素として用いた固体撮
像装置において、ソース拡散層６の深さをドレイン拡散
層７の深さよりも浅く形成し、ソース拡散層６の横方向
拡がりを低減させる。
Description
【０００１】
【産業上の利用分野】この発明は、固体撮像装置、特に
画素サイズを低減できるようにしたバルク電荷変調素子
（Bulk Charge Modulation Device ，以下ＢＣＭＤと略
称する）を画素として用いた固体撮像装置に関する。
画素サイズを低減できるようにしたバルク電荷変調素子
（Bulk Charge Modulation Device ，以下ＢＣＭＤと略
称する）を画素として用いた固体撮像装置に関する。
【０００２】
【従来の技術】近年、増幅型撮像素子を画素として用い
マトリクス状に配列して水平走査回路及び垂直走査回路
により、Ｘ−Ｙアドレス方式で走査して出力信号を取り
出すように構成した各種の増幅型固体撮像装置が開発さ
れている。これらのうち代表的なものとしては、静電誘
導トランジスタ（Static Induction Tranasistor，ＳＩ
Ｔと略称されている）を画素として用いたＳＩＴ型固体
撮像装置，ＡＭＩ（Amplified MOS Intelligent image
r）型固体撮像装置，ＦＧＡ（Floating Gate Array ）
型固体撮像装置等がある。
マトリクス状に配列して水平走査回路及び垂直走査回路
により、Ｘ−Ｙアドレス方式で走査して出力信号を取り
出すように構成した各種の増幅型固体撮像装置が開発さ
れている。これらのうち代表的なものとしては、静電誘
導トランジスタ（Static Induction Tranasistor，ＳＩ
Ｔと略称されている）を画素として用いたＳＩＴ型固体
撮像装置，ＡＭＩ（Amplified MOS Intelligent image
r）型固体撮像装置，ＦＧＡ（Floating Gate Array ）
型固体撮像装置等がある。
【０００３】更には、本件出願人が、特開昭６０−１４
０７５２号公報，特開昭６０−２０６０６３号公報，及
びJapanese Journal of Applied Physics のVol. No.
5, 1985における論文“A New MOS Phototransistor Ope
rating in a Non-destructiveReadout Mode ”等におい
て開示した電荷変調素子（Charge Modulation Device，
ＣＭＤと略称されている）を画素として用いたＣＭＤ型
固体撮像装置が知られている。
０７５２号公報，特開昭６０−２０６０６３号公報，及
びJapanese Journal of Applied Physics のVol. No.
5, 1985における論文“A New MOS Phototransistor Ope
rating in a Non-destructiveReadout Mode ”等におい
て開示した電荷変調素子（Charge Modulation Device，
ＣＭＤと略称されている）を画素として用いたＣＭＤ型
固体撮像装置が知られている。
【０００４】このＣＭＤ型固体撮像装置の一種として、
Texas Instruments 社のHynecek 氏らは、ＢＣＭＤを提
案している。ＢＣＭＤの内容に関する詳細は、例えばIE
EE Transactions on Electron Devices Vol. 38, No.
5, pp. 1011〜1020, 1991の、“BCMD-An IMPROVED Phot
osite Structure for High-Density Image Sensors ”
というタイトルの論文で述べられている。
Texas Instruments 社のHynecek 氏らは、ＢＣＭＤを提
案している。ＢＣＭＤの内容に関する詳細は、例えばIE
EE Transactions on Electron Devices Vol. 38, No.
5, pp. 1011〜1020, 1991の、“BCMD-An IMPROVED Phot
osite Structure for High-Density Image Sensors ”
というタイトルの論文で述べられている。
【０００５】次に、かかるＢＣＭＤの概要について説明
する。図５はＢＣＭＤのデバイス平面図で、図６はその
Ａ−Ａ′線に沿った断面図である。両図において、１は
ｎ+型基板、２はｎ型エピタキシャル層、３，４，５
は、それぞれｎ型エピタキシャル層２中に形成されたｐ
型電子障壁層，ｎ型電子蓄積層，ｐ型正孔埋込チャネル
層である。６はｐ+ 型ソース拡散層で、７はｐ+ 型ドレ
イン拡散層であり、８及び９は、それぞれソース及びド
レイン用コンタクト穴である。10は薄膜ポリシリコンよ
りなるゲート電極であり、11は該ゲート電極10を横方向
に結合するための、厚いポリシリコンよりなるゲートバ
スであり、また12及び13はアルミニウム等の材料よりな
るドレイン及びソース配線である。なお、14は二酸化シ
リコンよりなるゲート絶縁膜で、15ａ，15ｂ，15ｃは層
間絶縁膜である。
する。図５はＢＣＭＤのデバイス平面図で、図６はその
Ａ−Ａ′線に沿った断面図である。両図において、１は
ｎ+型基板、２はｎ型エピタキシャル層、３，４，５
は、それぞれｎ型エピタキシャル層２中に形成されたｐ
型電子障壁層，ｎ型電子蓄積層，ｐ型正孔埋込チャネル
層である。６はｐ+ 型ソース拡散層で、７はｐ+ 型ドレ
イン拡散層であり、８及び９は、それぞれソース及びド
レイン用コンタクト穴である。10は薄膜ポリシリコンよ
りなるゲート電極であり、11は該ゲート電極10を横方向
に結合するための、厚いポリシリコンよりなるゲートバ
スであり、また12及び13はアルミニウム等の材料よりな
るドレイン及びソース配線である。なお、14は二酸化シ
リコンよりなるゲート絶縁膜で、15ａ，15ｂ，15ｃは層
間絶縁膜である。
【０００６】このように構成されているＢＣＭＤの光電
変換動作は次のとおりである。まずｎ型電子蓄積層４を
完全空乏状態にする。この状態で光16が表面に入射する
と、ｎ型電子蓄積層４の近傍及び内部で正孔電子対が発
生する。このうち発生電子が完全空乏化されたｎ型電子
蓄積層４に蓄積される。この蓄積電子により、ｎ型電子
蓄積層４の電位は負方向に変位する。その電位の変位量
は、ほぼ蓄積された電子数に比例する。
変換動作は次のとおりである。まずｎ型電子蓄積層４を
完全空乏状態にする。この状態で光16が表面に入射する
と、ｎ型電子蓄積層４の近傍及び内部で正孔電子対が発
生する。このうち発生電子が完全空乏化されたｎ型電子
蓄積層４に蓄積される。この蓄積電子により、ｎ型電子
蓄積層４の電位は負方向に変位する。その電位の変位量
は、ほぼ蓄積された電子数に比例する。
【０００７】信号読み出し時は、ゲート電極10に所望の
電位を印加し、印加ゲート電位とｎ型電子蓄積層４の電
位（これはＭＯＳトランジスタでのバックゲート電位に
対応する）により、ｐ+ 型ソース拡散層６とｐ+ 型ドレ
イン拡散層７の間に流れる正孔電流を変調する。ＢＣＭ
Ｄを３極管領域で動作させれば、ｎ型電子蓄積層４に蓄
積された電子数に比例したソース・ドレイン正孔電流が
流れる。
電位を印加し、印加ゲート電位とｎ型電子蓄積層４の電
位（これはＭＯＳトランジスタでのバックゲート電位に
対応する）により、ｐ+ 型ソース拡散層６とｐ+ 型ドレ
イン拡散層７の間に流れる正孔電流を変調する。ＢＣＭ
Ｄを３極管領域で動作させれば、ｎ型電子蓄積層４に蓄
積された電子数に比例したソース・ドレイン正孔電流が
流れる。
【０００８】
【発明が解決しようとする課題】図７は、ＢＣＭＤの電
子蓄積層４の表面からの深さＴsiをパラメータとした時
の可視光領域（波長が400 〜700 nmの範囲）での電子の
収集効率を表したグラフで、実線はＴsiを∞、点線はＴ
siを0.８μｍ、一点鎖線はＴsiを0.４μｍとしたときの
電子収集効率である。このグラフからわかるように、電
子蓄積層４の表面からの深さＴsiが１μｍ以下になる
と、電子の収集効率は、大幅に低下しだすことがわか
る。特に電子の収集効率の低下は、入射光の波長が長く
なるにつれて顕著となる。これは深さＴsiが小さくなる
につれて、光の吸収長αとの比、Ｔsi／αが小さくなる
ため、光が電子蓄積層を透過する確率が高くなることに
よる。また入射光の波長が長いほど電子の収集効率が悪
いのは、可視光の波長領域においては、波長が長いほど
光の吸収長αが大きくなることによる。
子蓄積層４の表面からの深さＴsiをパラメータとした時
の可視光領域（波長が400 〜700 nmの範囲）での電子の
収集効率を表したグラフで、実線はＴsiを∞、点線はＴ
siを0.８μｍ、一点鎖線はＴsiを0.４μｍとしたときの
電子収集効率である。このグラフからわかるように、電
子蓄積層４の表面からの深さＴsiが１μｍ以下になる
と、電子の収集効率は、大幅に低下しだすことがわか
る。特に電子の収集効率の低下は、入射光の波長が長く
なるにつれて顕著となる。これは深さＴsiが小さくなる
につれて、光の吸収長αとの比、Ｔsi／αが小さくなる
ため、光が電子蓄積層を透過する確率が高くなることに
よる。また入射光の波長が長いほど電子の収集効率が悪
いのは、可視光の波長領域においては、波長が長いほど
光の吸収長αが大きくなることによる。
【０００９】以上のことから、ＢＣＭＤにおいて、良好
な感度を保持するためには、画素サイズのいかんに拘ら
ず、電子蓄積層の表面からの深さＴsiは１μｍ以上が必
要となる。
な感度を保持するためには、画素サイズのいかんに拘ら
ず、電子蓄積層の表面からの深さＴsiは１μｍ以上が必
要となる。
【００１０】ところで、図６からわかるように電子蓄積
層４の各画素間のアイソレーションは、ｐ+ 型ドレイン
拡散層７により行われている。つまりｐ+ 型ドレイン拡
散層７の深さをＸj, p+, Dとすると、Ｘj, p+, D＞Ｔsi
の関係が成り立つことが、画素間アイソレーションとし
て必要となる。すなわち、ドレイン拡散層７の深さＸ
j, p+, Dは、感度の点よりＴsiが１μｍは必要なことか
ら、同様に１μｍ以上の深さが必要となる。また従来の
ＢＣＭＤを示した図６からわかるように、従来のＢＣＭ
Ｄにおけるｐ+ 型ソース拡散層６の深さＸj, p+, Sも、
ｐ+ 型ドレイン拡散層７の深さＸj, p+, Dと同じになっ
ている。
層４の各画素間のアイソレーションは、ｐ+ 型ドレイン
拡散層７により行われている。つまりｐ+ 型ドレイン拡
散層７の深さをＸj, p+, Dとすると、Ｘj, p+, D＞Ｔsi
の関係が成り立つことが、画素間アイソレーションとし
て必要となる。すなわち、ドレイン拡散層７の深さＸ
j, p+, Dは、感度の点よりＴsiが１μｍは必要なことか
ら、同様に１μｍ以上の深さが必要となる。また従来の
ＢＣＭＤを示した図６からわかるように、従来のＢＣＭ
Ｄにおけるｐ+ 型ソース拡散層６の深さＸj, p+, Sも、
ｐ+ 型ドレイン拡散層７の深さＸj, p+, Dと同じになっ
ている。
【００１１】一方、従来のＢＣＭＤにおいては、ｐ+ 型
ソース拡散層６及びｐ+ 型ドレイン拡散層７は、熱拡散
法あるいはイオン注入法を利用して形成されている。熱
拡散法の場合、拡散層の横拡がりは、（拡散層深さ）×
0.８程度であり、またイオン注入法においては、拡散層
の横拡がりは、（拡散層深さ）×0.５程度になることが
知られている。
ソース拡散層６及びｐ+ 型ドレイン拡散層７は、熱拡散
法あるいはイオン注入法を利用して形成されている。熱
拡散法の場合、拡散層の横拡がりは、（拡散層深さ）×
0.８程度であり、またイオン注入法においては、拡散層
の横拡がりは、（拡散層深さ）×0.５程度になることが
知られている。
【００１２】そこで、従来のＢＣＭＤにおける画素サイ
ズを考えてみる。前提として、ソース拡散層及びドレイ
ン拡散層形成のための窓の幅を1.０μｍと仮定する。ま
たＴsi＝Ｘj, p+, D＝Ｘj, p+, S＝１μｍとする。この
ように設定した場合において、ソース及びドレイン拡散
層を熱拡散により形成するとすれば、従来のＢＣＭＤに
おいては、画素サイズは次式（１）のように表される。 画素サイズ≧（ソース拡散層の径）＋（ドレイン拡散層の幅） ＋（ソース及びドレイン拡散層間距離） ≧（0.８×１μｍ×２＋１μｍ）＋（１μｍ＋0.８×１μｍ×２） ＋（２×実効ゲート長） ・・・・・・（１）
ズを考えてみる。前提として、ソース拡散層及びドレイ
ン拡散層形成のための窓の幅を1.０μｍと仮定する。ま
たＴsi＝Ｘj, p+, D＝Ｘj, p+, S＝１μｍとする。この
ように設定した場合において、ソース及びドレイン拡散
層を熱拡散により形成するとすれば、従来のＢＣＭＤに
おいては、画素サイズは次式（１）のように表される。 画素サイズ≧（ソース拡散層の径）＋（ドレイン拡散層の幅） ＋（ソース及びドレイン拡散層間距離） ≧（0.８×１μｍ×２＋１μｍ）＋（１μｍ＋0.８×１μｍ×２） ＋（２×実効ゲート長） ・・・・・・（１）
【００１３】実効ゲート長が１μｍの場合、上記（１）
式より、画素サイズ≧7.２μｍとなる。同様にソース，
ドレイン拡散層がイオン注入法で形成された場合、画素
サイズは次式（２）のように表される。 画素サイズ≧（0.５×１μｍ×２＋１μｍ）＋（１μｍ＋0.５×１μｍ×２） ＋（２×１μｍ） ≧ ６μｍ ・・・・・・（２）
式より、画素サイズ≧7.２μｍとなる。同様にソース，
ドレイン拡散層がイオン注入法で形成された場合、画素
サイズは次式（２）のように表される。 画素サイズ≧（0.５×１μｍ×２＋１μｍ）＋（１μｍ＋0.５×１μｍ×２） ＋（２×１μｍ） ≧ ６μｍ ・・・・・・（２）
【００１４】すなわち、従来の構成のＢＣＭＤにおいて
は、1.０μｍの微細ルールを仮定しても、良好な感度を
保持したままで、画素サイズを６μｍ以下に縮小するこ
とは不可能であることがわかる。実際には、イオン注入
法のみによるソース，ドレイン拡散層の形成は、ダメー
ジの点から不可能であり、ある程度の熱的アニール処理
は必要である。したがって実際の画素の最小サイズは、
約７μｍ程度となり、従来の構成のＢＣＭＤにおいて
は、画素サイズの縮小化が困難であるという問題点があ
る。
は、1.０μｍの微細ルールを仮定しても、良好な感度を
保持したままで、画素サイズを６μｍ以下に縮小するこ
とは不可能であることがわかる。実際には、イオン注入
法のみによるソース，ドレイン拡散層の形成は、ダメー
ジの点から不可能であり、ある程度の熱的アニール処理
は必要である。したがって実際の画素の最小サイズは、
約７μｍ程度となり、従来の構成のＢＣＭＤにおいて
は、画素サイズの縮小化が困難であるという問題点があ
る。
【００１５】本発明は、従来のＢＣＭＤを画素として用
いた固体撮像装置における上記問題点を解消するために
なされたもので、感度を低減させずに画素サイズの縮小
化が可能となるＢＣＭＤを画素として用いた固体撮像装
置を提供することを目的とする。
いた固体撮像装置における上記問題点を解消するために
なされたもので、感度を低減させずに画素サイズの縮小
化が可能となるＢＣＭＤを画素として用いた固体撮像装
置を提供することを目的とする。
【００１６】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、ソース拡散層と、ドレイン拡散
層と、前記ソース拡散層とドレイン拡散層との間に設け
た埋込チャネル層及び電荷蓄積層と、前記埋込チャネル
層上にゲート絶縁膜を介して配置したゲート電極とを備
えてなるＢＣＭＤを画素として用いた固体撮像装置にお
いて、前記ＢＣＭＤのソース拡散層及びドレイン拡散層
の少なくとも一方の拡散層の横拡がりを低減させるよう
に構成するものである。
決するため、本発明は、ソース拡散層と、ドレイン拡散
層と、前記ソース拡散層とドレイン拡散層との間に設け
た埋込チャネル層及び電荷蓄積層と、前記埋込チャネル
層上にゲート絶縁膜を介して配置したゲート電極とを備
えてなるＢＣＭＤを画素として用いた固体撮像装置にお
いて、前記ＢＣＭＤのソース拡散層及びドレイン拡散層
の少なくとも一方の拡散層の横拡がりを低減させるよう
に構成するものである。
【００１７】このように構成することにより、ＢＣＭＤ
の電荷蓄積層の表面からの深さを１μｍ以上に保持した
ままソース又はドレイン拡散層の横拡がりが低減される
ので、感度を低減させずに画素サイズの縮小化を計るこ
とが可能となる。
の電荷蓄積層の表面からの深さを１μｍ以上に保持した
ままソース又はドレイン拡散層の横拡がりが低減される
ので、感度を低減させずに画素サイズの縮小化を計るこ
とが可能となる。
【００１８】
【実施例】次に実施例について説明する。図１は、本発
明に係る固体撮像装置の第１実施例の１画素部分の構成
を示す断面図で、図２は、第１実施例の変形例を示す断
面図であり、図６に示した従来例と同一又は対応する部
材には同一符号を付して示している。
明に係る固体撮像装置の第１実施例の１画素部分の構成
を示す断面図で、図２は、第１実施例の変形例を示す断
面図であり、図６に示した従来例と同一又は対応する部
材には同一符号を付して示している。
【００１９】図５及び図６に示した従来例で説明したよ
うに、電子蓄積層４の画素間アイソレーションは、ｐ+
型ドレイン拡散層７が行っており、したがってｐ+ 型ソ
ース拡散層６の深さＸj, p+, Sを、図６に示した従来例
のように、ｐ+ 型ドレイン拡散層７の深さＸj, p+, Dと
同じような深さにする必要がない。
うに、電子蓄積層４の画素間アイソレーションは、ｐ+
型ドレイン拡散層７が行っており、したがってｐ+ 型ソ
ース拡散層６の深さＸj, p+, Sを、図６に示した従来例
のように、ｐ+ 型ドレイン拡散層７の深さＸj, p+, Dと
同じような深さにする必要がない。
【００２０】そこで、本発明の第１実施例では、ソース
拡散層６の深さをドレイン拡散層７より浅くなるように
形成して、ソース拡散層６の横方向拡がりを小さくする
ものである。すなわち、図１に示すように、ｐ+ 型ソー
ス拡散層６を電子蓄積層４に接触する程度の深さに形成
するものであり、またその変形例としては図２に示すよ
うに、ｐ+ 型ソース拡散層６を、電子蓄積層４には接触
せず、ｐ型正孔埋込チャネル層５にのみ接触する程度の
深さに形成する構成となっている。
拡散層６の深さをドレイン拡散層７より浅くなるように
形成して、ソース拡散層６の横方向拡がりを小さくする
ものである。すなわち、図１に示すように、ｐ+ 型ソー
ス拡散層６を電子蓄積層４に接触する程度の深さに形成
するものであり、またその変形例としては図２に示すよ
うに、ｐ+ 型ソース拡散層６を、電子蓄積層４には接触
せず、ｐ型正孔埋込チャネル層５にのみ接触する程度の
深さに形成する構成となっている。
【００２１】次に、ｐ+ 型ソース拡散層６を浅く構成し
たことによる画素サイズの縮小の程度について説明す
る。ｐ+ 型ソース拡散層６は通常0.３μｍ程度まで浅く
することが可能である。この際、横方向拡がりを、熱拡
散法の採用の場合の（×0.８）のファクタで見積もって
も、ソース拡散層の径は、1.０＋２×0.３×0.８＝1.48
μｍとなる。一方、従来例の熱拡散法による深いソース
拡散層では、その径は、1.０＋２×1.０×0.８＝2.６μ
ｍであるので、本実施例のＢＣＭＤの構成の採用によ
り、１μｍ以上の画素サイズの縮小が可能となる。
たことによる画素サイズの縮小の程度について説明す
る。ｐ+ 型ソース拡散層６は通常0.３μｍ程度まで浅く
することが可能である。この際、横方向拡がりを、熱拡
散法の採用の場合の（×0.８）のファクタで見積もって
も、ソース拡散層の径は、1.０＋２×0.３×0.８＝1.48
μｍとなる。一方、従来例の熱拡散法による深いソース
拡散層では、その径は、1.０＋２×1.０×0.８＝2.６μ
ｍであるので、本実施例のＢＣＭＤの構成の採用によ
り、１μｍ以上の画素サイズの縮小が可能となる。
【００２２】次に、第２実施例について説明する。この
実施例は、従来のＢＣＭＤのｐ+ 型ドレイン拡散層をト
レンチ法で形成し、画素サイズの縮小化を計るものであ
る。図３は、ＢＣＭＤのｐ+ 型ドレイン拡散層部分の構
成の形成方法を説明するための図である。まず図３の
（Ａ）に示すように、シリコンバルク21のドレイン拡散
層形成部に、ホトリソグラフィー法，リアクティブイオ
ンエッチング法を使用して、トレンチ穴22を形成する。
トレンチ穴22の平面サイズａは、従来例に対応させると
１μｍである。またトレンチ穴22の深さは、電子蓄積層
の深さＴsiにほぼ等しくなるようにする。
実施例は、従来のＢＣＭＤのｐ+ 型ドレイン拡散層をト
レンチ法で形成し、画素サイズの縮小化を計るものであ
る。図３は、ＢＣＭＤのｐ+ 型ドレイン拡散層部分の構
成の形成方法を説明するための図である。まず図３の
（Ａ）に示すように、シリコンバルク21のドレイン拡散
層形成部に、ホトリソグラフィー法，リアクティブイオ
ンエッチング法を使用して、トレンチ穴22を形成する。
トレンチ穴22の平面サイズａは、従来例に対応させると
１μｍである。またトレンチ穴22の深さは、電子蓄積層
の深さＴsiにほぼ等しくなるようにする。
【００２３】続いて、図３の（Ｂ）に示すように、イオ
ン注入法を用いて、トレンチ穴22の表面部及び側壁部に
ｐ+ 型拡散層23を形成する。続いて所望のアニール処理
後に、図３の（Ｃ）に示すように、ｐ+ 型ポリシリコン
膜あるいは高融点金属膜24をデバイス表面に堆積し、エ
ッチバックにより平坦化処理を行う。このようにして形
成されたｐ+ 型ドレイン拡散層の横拡がりｂは、第１実
施例と同じく、0.３μｍ程度に小さく形成できる。
ン注入法を用いて、トレンチ穴22の表面部及び側壁部に
ｐ+ 型拡散層23を形成する。続いて所望のアニール処理
後に、図３の（Ｃ）に示すように、ｐ+ 型ポリシリコン
膜あるいは高融点金属膜24をデバイス表面に堆積し、エ
ッチバックにより平坦化処理を行う。このようにして形
成されたｐ+ 型ドレイン拡散層の横拡がりｂは、第１実
施例と同じく、0.３μｍ程度に小さく形成できる。
【００２４】以上の工程により、ｐ+ 型ドレイン拡散層
を形成することにより、拡散層の幅は、ａ＋0.３×２＝
1.０＋0.３×２＝1.６μｍとなり、従来例の熱拡散法に
より、ドレイン拡散層を形成した場合の拡散層の幅であ
る、1.０＋0.８×1.０×２＝2.６μｍに比べ、１μｍ程
度画素サイズの縮小が可能となる。
を形成することにより、拡散層の幅は、ａ＋0.３×２＝
1.０＋0.３×２＝1.６μｍとなり、従来例の熱拡散法に
より、ドレイン拡散層を形成した場合の拡散層の幅であ
る、1.０＋0.８×1.０×２＝2.６μｍに比べ、１μｍ程
度画素サイズの縮小が可能となる。
【００２５】上記トレンチ法によるドレイン拡散層の形
成法は、種々の変更が可能である。例えば、図４の
（Ａ）に示すように、図３の（Ａ）と同様に、シリコン
バルク21にトレンチ穴22を形成したのち、図４の（Ｂ）
に示すように直接ｐ+ 型ポリシリコン層31を形成し、そ
の後の熱アニール処理により、図４の（Ｃ）に示すよう
にｐ+ 型拡散層32を形成し、図３の（Ｃ）と同じ構成に
形成することも可能である。
成法は、種々の変更が可能である。例えば、図４の
（Ａ）に示すように、図３の（Ａ）と同様に、シリコン
バルク21にトレンチ穴22を形成したのち、図４の（Ｂ）
に示すように直接ｐ+ 型ポリシリコン層31を形成し、そ
の後の熱アニール処理により、図４の（Ｃ）に示すよう
にｐ+ 型拡散層32を形成し、図３の（Ｃ）と同じ構成に
形成することも可能である。
【００２６】以上説明したように、第１実施例では、Ｂ
ＣＭＤにおいてソース拡散層の構成の改良により、また
第２実施例ではドレイン拡散層の構成の改良により、感
度を保持したまま画素サイズを低減化させる手段を示し
たが、もちろん第１実施例と第２実施例を併用すること
も可能である。この場合、本発明によるＢＣＭＤの構造
では、従来例のＢＣＭＤの構造に比べ、約２μｍの平面
（画素）サイズの縮小が可能となる。
ＣＭＤにおいてソース拡散層の構成の改良により、また
第２実施例ではドレイン拡散層の構成の改良により、感
度を保持したまま画素サイズを低減化させる手段を示し
たが、もちろん第１実施例と第２実施例を併用すること
も可能である。この場合、本発明によるＢＣＭＤの構造
では、従来例のＢＣＭＤの構造に比べ、約２μｍの平面
（画素）サイズの縮小が可能となる。
【００２７】また、第２実施例において、ドレイン拡散
層をトレンチ法で構成すると同時に、ソース拡散層も同
様にトレンチ法を利用して形成することも可能である。
ソース，ドレイン拡散層ともにトレンチ法を利用して構
成した場合でも、従来のＢＣＭＤに比べ約２μｍ程度の
画素サイズの縮小が可能となる。
層をトレンチ法で構成すると同時に、ソース拡散層も同
様にトレンチ法を利用して形成することも可能である。
ソース，ドレイン拡散層ともにトレンチ法を利用して構
成した場合でも、従来のＢＣＭＤに比べ約２μｍ程度の
画素サイズの縮小が可能となる。
【００２８】なお、上記各実施例では、ｐチャネル型Ｂ
ＣＭＤを用いた固体撮像装置について説明したが、不純
物の極性あるいはバイアスを逆タイプにすることによ
り、ｎチャネル型ＢＣＭＤを用いた固体撮像装置にも、
もちろん本発明を適用することができる。
ＣＭＤを用いた固体撮像装置について説明したが、不純
物の極性あるいはバイアスを逆タイプにすることによ
り、ｎチャネル型ＢＣＭＤを用いた固体撮像装置にも、
もちろん本発明を適用することができる。
【００２９】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、感度の低下を招くことなく画素サイズ
の縮小を計ったＢＣＭＤを画素として用いた固体撮像装
置を実現できる。
本発明によれば、感度の低下を招くことなく画素サイズ
の縮小を計ったＢＣＭＤを画素として用いた固体撮像装
置を実現できる。
【図１】本発明に係る固体撮像装置の第１実施例を示す
断面図である。
断面図である。
【図２】第１実施例の変形例を示す断面図である。
【図３】第２実施例を説明するための製造工程を示す図
である。
である。
【図４】第２実施例の変形例を説明するための製造工程
を示す図である。
を示す図である。
【図５】従来のＢＣＭＤを画素として用いた固体撮像装
置を示す平面図である。
置を示す平面図である。
【図６】図５に示した従来例の断面図である。
【図７】ＢＣＭＤの電子蓄積層の深さと電子収集効率と
の関係を示すグラフ図である。
の関係を示すグラフ図である。
１ ｎ+ 型基板 ２ ｎ型エピタキシャル層 ３ ｐ型電子障壁層 ４ ｎ型電子蓄積層 ５ ｐ型正孔埋込チャネル層 ６ ｐ+ 型ソース拡散層 ７ ｐ+ 型ドレイン拡散層 ８ ソース用コンタクト穴 ９ ドレイン用コンタクト穴 10 薄膜ポリシリコンゲート電極 11 ゲートバス 12 ドレイン配線 13 ソース配線 14 ゲート絶縁膜 15ａ，15ｂ，15ｃ 層間絶縁膜 21 シリコンバルク 22 トレンチ穴 23 ｐ+ 型拡散層 24 ｐ+ 型ポリシリコン膜又は高融点金属膜 31 ｐ+ 型ポリシリコン層 32 ｐ+ 型拡散層
Claims (4)
- 【請求項１】 ソース拡散層と、ドレイン拡散層と、前
記ソース拡散層とドレイン拡散層との間に設けた埋込チ
ャネル層及び電荷蓄積層と、前記埋込チャネル層上にゲ
ート絶縁膜を介して配置したゲート電極とを備えてなる
バルク電荷変調素子を画素として用いた固体撮像装置に
おいて、前記バルク電荷変調素子のソース拡散層及びド
レイン拡散層の少なくとも一方の拡散層の横拡がりを低
減させ、感度を保持したまま画素サイズを低減できるよ
うに構成したことを特徴とする固体撮像装置。 - 【請求項２】 前記バルク電荷変調素子は、ドレイン拡
散層よりも浅く形成したソース拡散層を備えていること
を特徴とする請求項１記載の固体撮像装置。 - 【請求項３】 前記バルク電荷変調素子は、トレンチ法
で形成されたドレイン拡散層を備えていることを特徴と
する請求項１又は２記載の固体撮像装置。 - 【請求項４】 前記バルク電荷変調素子は、トレンチ法
で形成されたソース拡散層を備えていることを特徴とす
る請求項３記載の固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4247206A JPH0677454A (ja) | 1992-08-25 | 1992-08-25 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4247206A JPH0677454A (ja) | 1992-08-25 | 1992-08-25 | 固体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677454A true JPH0677454A (ja) | 1994-03-18 |
Family
ID=17160030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4247206A Withdrawn JPH0677454A (ja) | 1992-08-25 | 1992-08-25 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677454A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1310999A2 (en) * | 2001-11-13 | 2003-05-14 | Kabushiki Kaisha Toshiba | Solid image sensor using junction gate type field-effect transistor as pixel |
-
1992
- 1992-08-25 JP JP4247206A patent/JPH0677454A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1310999A2 (en) * | 2001-11-13 | 2003-05-14 | Kabushiki Kaisha Toshiba | Solid image sensor using junction gate type field-effect transistor as pixel |
| EP1310999A3 (en) * | 2001-11-13 | 2006-03-01 | Kabushiki Kaisha Toshiba | Solid image sensor using junction gate type field-effect transistor as pixel |
| US7236197B2 (en) | 2001-11-13 | 2007-06-26 | Kabushiki Kaisha Toshiba | Solid-state image sensor using junction gate type field-effect transistor as pixel |
| US7508017B2 (en) | 2001-11-13 | 2009-03-24 | Kabushiki Kaisha Toshiba | Solid-state image sensor using junction gate type field-effect transistor as pixel |
| US7679667B2 (en) | 2001-11-13 | 2010-03-16 | Kabushiki Kaisha Toshiba | Solid-state image sensor using junction gate type field-effect transistor as pixel |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |