JPH06252389A - Ｍｉｓ型電界効果トランジスタ - Google Patents
Ｍｉｓ型電界効果トランジスタInfo
- Publication number
- JPH06252389A JPH06252389A JP3969293A JP3969293A JPH06252389A JP H06252389 A JPH06252389 A JP H06252389A JP 3969293 A JP3969293 A JP 3969293A JP 3969293 A JP3969293 A JP 3969293A JP H06252389 A JPH06252389 A JP H06252389A
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- Japan
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- effect transistor
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- silicon oxide
- oxide film
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】従来のＬＤＤ構造を有するｎチャネルＭＩＳ型
電界効果トランジスタの欠点を除去し、サイドウォール
中へのホット電子の捕獲がたとえ生じたとしても、その
効果を低減し、信頼性を向上させる。 【構成】ＬＤＤ構造を有するｎチャネルＭＩＳ型電界効
果トランジスタにおいて、酸化シリコン系絶縁膜で構成
されるサイドウォール５Ａ中に少なくともほう素を導入
することにより、サイドウォールにおけるホット正孔の
捕獲確率を増大させ、捕獲されたホット電子の影響を低
減し、電流駆動力の低下を抑制する。
電界効果トランジスタの欠点を除去し、サイドウォール
中へのホット電子の捕獲がたとえ生じたとしても、その
効果を低減し、信頼性を向上させる。 【構成】ＬＤＤ構造を有するｎチャネルＭＩＳ型電界効
果トランジスタにおいて、酸化シリコン系絶縁膜で構成
されるサイドウォール５Ａ中に少なくともほう素を導入
することにより、サイドウォールにおけるホット正孔の
捕獲確率を増大させ、捕獲されたホット電子の影響を低
減し、電流駆動力の低下を抑制する。
Description
【０００１】
【産業上の利用分野】本発明はＭＩＳ型電界効果トラン
ジスタに関し、特にｎチャネルＭＩＳ型電界効果トラン
ジスタに関する。
ジスタに関し、特にｎチャネルＭＩＳ型電界効果トラン
ジスタに関する。
【０００２】
【従来の技術】ＭＩＳ型電界効果トランジスタの微細化
に伴い、信頼性の悪化が問題となっている。その主たる
原因は、ＭＩＳ型電界効果トランジスタにおける半導体
基板内部での電界の増大によるホットキャリアの発生及
び捕獲である。微細なＭＩＳ型電界効果トランジスタに
おけるホットキャリアの発生を制御するために、ＬＤＤ
（ライトリードプードドレイン）構造を有するＭＩＳ型
電界効果トランジスタが広く用いられている。
に伴い、信頼性の悪化が問題となっている。その主たる
原因は、ＭＩＳ型電界効果トランジスタにおける半導体
基板内部での電界の増大によるホットキャリアの発生及
び捕獲である。微細なＭＩＳ型電界効果トランジスタに
おけるホットキャリアの発生を制御するために、ＬＤＤ
（ライトリードプードドレイン）構造を有するＭＩＳ型
電界効果トランジスタが広く用いられている。
【０００３】
【発明が解決しようとする課題】上記ＬＤＤ構造を有す
るＭＩＳ型電界効果トランジスタでは、ゲート電極形成
後にその側部に酸化シリコン系絶縁膜から構成されるサ
イドウォールを形成する。このようなＬＤＤ構造のｎチ
ャネルＭＩＳ型電界効果トランジスタにおいては、半導
体基板の高電界部分で発生したホット電子がゲート電極
側部のサイドウォール中に捕獲され、その部分が負に帯
電することによってサイドウォール下の半導体における
電子濃度を低下させ、電流駆動力が劣化する。ＬＤＤ構
造を有するｎチャネルＭＩＳ型電界効果トランジスタに
おいては、上記のようなホットキャリア効果による信頼
性の低下が大きな問題となっている。
るＭＩＳ型電界効果トランジスタでは、ゲート電極形成
後にその側部に酸化シリコン系絶縁膜から構成されるサ
イドウォールを形成する。このようなＬＤＤ構造のｎチ
ャネルＭＩＳ型電界効果トランジスタにおいては、半導
体基板の高電界部分で発生したホット電子がゲート電極
側部のサイドウォール中に捕獲され、その部分が負に帯
電することによってサイドウォール下の半導体における
電子濃度を低下させ、電流駆動力が劣化する。ＬＤＤ構
造を有するｎチャネルＭＩＳ型電界効果トランジスタに
おいては、上記のようなホットキャリア効果による信頼
性の低下が大きな問題となっている。
【０００４】本発明の目的は、従来のＬＤＤ構造を有す
るｎチャネルＭＩＳ型電界効果トランジスタの欠点を除
去し、サイドウォール中へのホット電子の捕獲がたとえ
生じたとしても、その効果を低減し、信頼性の向上した
ＭＩＳ型電界効果トランジスタを提供することにある。
るｎチャネルＭＩＳ型電界効果トランジスタの欠点を除
去し、サイドウォール中へのホット電子の捕獲がたとえ
生じたとしても、その効果を低減し、信頼性の向上した
ＭＩＳ型電界効果トランジスタを提供することにある。
【０００５】
【課題を解決するための手段】本発明のＭＩＳ型電界効
果トランジスタは、半導体基板上にゲート絶縁膜を介し
て形成されたゲート電極と、このゲート電極の側面に形
成された酸化シリコン系絶縁膜からなるサイドウォール
とを有するＭＩＳ型電界効果トランジスタにおいて、前
記サイドウォールには少なくともほう素が含まれている
ものである。
果トランジスタは、半導体基板上にゲート絶縁膜を介し
て形成されたゲート電極と、このゲート電極の側面に形
成された酸化シリコン系絶縁膜からなるサイドウォール
とを有するＭＩＳ型電界効果トランジスタにおいて、前
記サイドウォールには少なくともほう素が含まれている
ものである。
【０００６】
【作用】酸化シリコン膜中へほう素を含有させた場合の
酸化シリコン膜の電荷捕獲特性の変化を図２及び図３に
示す。
酸化シリコン膜の電荷捕獲特性の変化を図２及び図３に
示す。
【０００７】図２は、多結晶シリコン膜／酸化シリコン
膜／ｎ型シリコン基板という構造を有するＭＯＳキャパ
シタに対して、アバランシェ正孔注入法によりシリコン
基板から酸化シリコン膜中に正孔を注入し、正孔が酸化
シリコン膜中に捕獲されることによるＭＯＳキャパシタ
のフラットバンド電圧の変化を示している。図２では、
上記ＭＯＳキャパシタ構造における酸化シリコン膜中に
ほう素を含有する試料、及びほう素を含有しない試料に
対してアバランシェ正孔注入を行った場合のフラットバ
ンド電圧の変化を表している。図２の横軸に示した正孔
注入量の増加に伴うフラットバンド電圧の負方向への変
化量が大きいほど、酸化シリコン膜中の正孔捕獲中心が
多量に存在しているか、あるいは正孔捕獲中心の捕獲断
面積が大きいことを示している。図２より、酸化シリコ
ン膜中にほう素を含有させることにより、酸化シリコン
膜中での正孔捕獲確率が大幅に増大することが明らかで
ある。
膜／ｎ型シリコン基板という構造を有するＭＯＳキャパ
シタに対して、アバランシェ正孔注入法によりシリコン
基板から酸化シリコン膜中に正孔を注入し、正孔が酸化
シリコン膜中に捕獲されることによるＭＯＳキャパシタ
のフラットバンド電圧の変化を示している。図２では、
上記ＭＯＳキャパシタ構造における酸化シリコン膜中に
ほう素を含有する試料、及びほう素を含有しない試料に
対してアバランシェ正孔注入を行った場合のフラットバ
ンド電圧の変化を表している。図２の横軸に示した正孔
注入量の増加に伴うフラットバンド電圧の負方向への変
化量が大きいほど、酸化シリコン膜中の正孔捕獲中心が
多量に存在しているか、あるいは正孔捕獲中心の捕獲断
面積が大きいことを示している。図２より、酸化シリコ
ン膜中にほう素を含有させることにより、酸化シリコン
膜中での正孔捕獲確率が大幅に増大することが明らかで
ある。
【０００８】また、図３は、多結晶シリコン膜／酸化シ
リコン膜／ｐ型シリコン基板という構造を有するＭＯＳ
キャパシタに対して、アバランシェ電子注入法によりシ
リコン基板から酸化シリコン膜中に電子を注入し、電子
が酸化シリコン膜中に捕獲されることによるＭＯＳキャ
パシタのフラットバンド電圧の変化を示している。図３
では、上記ＭＯＳキャパシタ構造における酸化シリコン
膜中にほう素を含有する試料、及びほう素を含有しない
試料に対してアバランシェ電子注入を行った場合のフラ
ットバンド電圧の変化を表している。図３の横軸に示し
た電子注入量の増加に伴うフラットバンド電圧の正方向
への変化量が大きいほど、酸化シリコン膜中の電子捕獲
中心が多量に存在しているか、あるいは電子捕獲中心の
捕獲断面積が大きいことを示している。図３より、酸化
シリコン膜中にほう素を含有させることにより、酸化シ
リコン膜中での電子捕獲確率が増大しないことが明らか
である。
リコン膜／ｐ型シリコン基板という構造を有するＭＯＳ
キャパシタに対して、アバランシェ電子注入法によりシ
リコン基板から酸化シリコン膜中に電子を注入し、電子
が酸化シリコン膜中に捕獲されることによるＭＯＳキャ
パシタのフラットバンド電圧の変化を示している。図３
では、上記ＭＯＳキャパシタ構造における酸化シリコン
膜中にほう素を含有する試料、及びほう素を含有しない
試料に対してアバランシェ電子注入を行った場合のフラ
ットバンド電圧の変化を表している。図３の横軸に示し
た電子注入量の増加に伴うフラットバンド電圧の正方向
への変化量が大きいほど、酸化シリコン膜中の電子捕獲
中心が多量に存在しているか、あるいは電子捕獲中心の
捕獲断面積が大きいことを示している。図３より、酸化
シリコン膜中にほう素を含有させることにより、酸化シ
リコン膜中での電子捕獲確率が増大しないことが明らか
である。
【０００９】図２及び図３から、酸化シリコン膜中にほ
う素が存在することにより、酸化シリコン膜中の正孔捕
獲中心の増加、あるいは正孔捕獲中心の正孔捕獲断面積
の増大が観測され、いずれにしても酸化シリコン膜中の
正孔捕獲確率が大幅に増大するが、酸化シリコン膜中の
電子捕獲確率は増大しないことが明らかである。
う素が存在することにより、酸化シリコン膜中の正孔捕
獲中心の増加、あるいは正孔捕獲中心の正孔捕獲断面積
の増大が観測され、いずれにしても酸化シリコン膜中の
正孔捕獲確率が大幅に増大するが、酸化シリコン膜中の
電子捕獲確率は増大しないことが明らかである。
【００１０】上述の様な酸化シリコン膜中へのほう素の
含有により、酸化シリコン膜中での正孔捕獲確率が増大
するが電子捕獲確率は増大しないという性質を利用し、
ＬＤＤ構造を有するｎチャネルＭＩＳ型電界効果トラン
ジスタにおけるサイドウォールの酸化シリコン膜にほう
素を導入すれば、ホット電子がサイドウォールに捕獲さ
れても、ホット正孔が捕獲される確率が高くなり、捕獲
された電子の影響が捕獲された正孔により補償され、電
流駆動能力の低下が抑制され、高信頼性を有するｎチャ
ネルＭＩＳ型電界トランジスタが実現できる。
含有により、酸化シリコン膜中での正孔捕獲確率が増大
するが電子捕獲確率は増大しないという性質を利用し、
ＬＤＤ構造を有するｎチャネルＭＩＳ型電界効果トラン
ジスタにおけるサイドウォールの酸化シリコン膜にほう
素を導入すれば、ホット電子がサイドウォールに捕獲さ
れても、ホット正孔が捕獲される確率が高くなり、捕獲
された電子の影響が捕獲された正孔により補償され、電
流駆動能力の低下が抑制され、高信頼性を有するｎチャ
ネルＭＩＳ型電界トランジスタが実現できる。
【００１１】
【実施例】次に本発明を図面を参照して説明する。図１
（ａ）〜（ｃ）は本発明の一実施例を説明するための半
導体チップの断面図である。以下製造工程順に説明す
る。
（ａ）〜（ｃ）は本発明の一実施例を説明するための半
導体チップの断面図である。以下製造工程順に説明す
る。
【００１２】まず、図１（ａ）のように、シリコン基板
１表面に熱酸化等を施すことによりゲート絶縁膜２を形
成し、このゲート絶縁膜２上に多結晶シリコン膜を化学
気相堆積法により堆積する。次でこの多結晶シリコン膜
をパターニングしゲート電極３を形成したのち、ｎ型不
純物をイオン注入してゲート電極３をｎ型とすると共
に、シリコン基板１に低濃度ソース・ドレイン４Ａを形
成する。
１表面に熱酸化等を施すことによりゲート絶縁膜２を形
成し、このゲート絶縁膜２上に多結晶シリコン膜を化学
気相堆積法により堆積する。次でこの多結晶シリコン膜
をパターニングしゲート電極３を形成したのち、ｎ型不
純物をイオン注入してゲート電極３をｎ型とすると共
に、シリコン基板１に低濃度ソース・ドレイン４Ａを形
成する。
【００１３】次に図１（ｂ）のように、サイドウォール
用の酸化シリコン膜５を全面に堆積し、二弗化ほう素を
斜めイオン注入により酸化シリコン膜中に打込み、酸化
シリコン膜５にほう素を導入する。
用の酸化シリコン膜５を全面に堆積し、二弗化ほう素を
斜めイオン注入により酸化シリコン膜中に打込み、酸化
シリコン膜５にほう素を導入する。
【００１４】次に図１（ｃ）のように、ほう素を含有し
た酸化シリコン膜５をエッチングし、サイドウォール５
Ａを形成した後、ゲート電極３サイドウォール５Ａをマ
スクとしてｎ型不純物をイオン注入法により導入し、高
濃度ソース・ドレイン４Ｂを形成し熱処理を行う。以上
の工程によりＬＤＤ構造を有するＭＩＳ型電界効果トラ
ンジスタが形成される。
た酸化シリコン膜５をエッチングし、サイドウォール５
Ａを形成した後、ゲート電極３サイドウォール５Ａをマ
スクとしてｎ型不純物をイオン注入法により導入し、高
濃度ソース・ドレイン４Ｂを形成し熱処理を行う。以上
の工程によりＬＤＤ構造を有するＭＩＳ型電界効果トラ
ンジスタが形成される。
【００１５】上記製造方法では、酸化シリコン膜からな
るサイドウォール５Ａに対して二弗化ほう素の斜めのイ
オン注入法によってほう素を含有させたが、二弗化ほう
素の代りに、ほう素、あるいは二塩化ほう素等のイオン
注入によりほう素を含有させてもよい。さらに、イオン
注入法の代りに、サイドウォール用の酸化シリコン膜５
を堆積する際に、その原料ガスにほう素を含有するガス
を混合することによりサイドウォール中にほう素を含有
させるか、あるいは、サイドウォール用の酸化シリコン
膜５を堆積後、ほう素の熱拡散法によりほう素を含有さ
せてもよい。
るサイドウォール５Ａに対して二弗化ほう素の斜めのイ
オン注入法によってほう素を含有させたが、二弗化ほう
素の代りに、ほう素、あるいは二塩化ほう素等のイオン
注入によりほう素を含有させてもよい。さらに、イオン
注入法の代りに、サイドウォール用の酸化シリコン膜５
を堆積する際に、その原料ガスにほう素を含有するガス
を混合することによりサイドウォール中にほう素を含有
させるか、あるいは、サイドウォール用の酸化シリコン
膜５を堆積後、ほう素の熱拡散法によりほう素を含有さ
せてもよい。
【００１６】尚、上記実施例においては、サイドウォー
ルを形成するために酸化シリコン膜を用いたが、酸化窒
化シリコン膜を用いても同様の効果が得られる。
ルを形成するために酸化シリコン膜を用いたが、酸化窒
化シリコン膜を用いても同様の効果が得られる。
【００１７】
【発明の効果】以上述べたように本発明では、ＬＤＤ構
造を有するｎチャネルＭＩＳ型電界効果トランジスタに
おいて、酸化シリコン系絶縁膜から構成されるサイドウ
ォール中に少なくともほう素を含有させることにより、
ホット正孔のサイドウォール中での捕獲量を増加させ、
ホット電子のサイドウォールにおける捕獲による影響を
低減し、ホット電子のサイドウォールにおける捕獲が原
因である電流駆動力の低下を抑制することができる。こ
のためＭＩＳ型電界効果トランジスタの信頼性を向上さ
せることができる。
造を有するｎチャネルＭＩＳ型電界効果トランジスタに
おいて、酸化シリコン系絶縁膜から構成されるサイドウ
ォール中に少なくともほう素を含有させることにより、
ホット正孔のサイドウォール中での捕獲量を増加させ、
ホット電子のサイドウォールにおける捕獲による影響を
低減し、ホット電子のサイドウォールにおける捕獲が原
因である電流駆動力の低下を抑制することができる。こ
のためＭＩＳ型電界効果トランジスタの信頼性を向上さ
せることができる。
【図１】本発明の一実施例を説明するための半導体チッ
プの断面図。
プの断面図。
【図２】正孔注入量とフラットバンド電圧の変化量との
関係を示す図。
関係を示す図。
【図３】電子注入量とフラットバンド電圧の変化量との
関係を示す図。
関係を示す図。
１ シリコン基板 ２ ゲート絶縁膜 ３ ゲート電極 ４Ａ 低濃度ソース・ドレイン ４Ｂ 高濃度ソース・ドレイン ５ 酸化シリコン膜 ５Ａ サイドウォール
Claims (1)
- 【請求項１】 半導体基板上にゲート絶縁膜を介して形
成されたゲート電極と、このゲート電極の側面に形成さ
れた酸化シリコン系絶縁膜からなるサイドウォールとを
有するＭＩＳ型電界効果トランジスタにおいて、前記サ
イドウォールには少なくともほう素が含まれていること
を特徴とするＭＩＳ型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3969293A JPH06252389A (ja) | 1993-03-01 | 1993-03-01 | Ｍｉｓ型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3969293A JPH06252389A (ja) | 1993-03-01 | 1993-03-01 | Ｍｉｓ型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06252389A true JPH06252389A (ja) | 1994-09-09 |
Family
ID=12560098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3969293A Pending JPH06252389A (ja) | 1993-03-01 | 1993-03-01 | Ｍｉｓ型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06252389A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9030877B2 (en) | 2007-08-30 | 2015-05-12 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6016458A (ja) * | 1983-06-17 | 1985-01-28 | テキサス・インスツルメンツ・インコ−ポレイテツド | スタック形ｃｍｏｓ装置の製造方法 |
| JPH0410547A (ja) * | 1990-04-27 | 1992-01-14 | Nec Corp | 半導体装置の製造方法 |
| JPH04144237A (ja) * | 1990-10-05 | 1992-05-18 | Nippon Steel Corp | Ｍｏｓ型半導体装置の製造方法 |
-
1993
- 1993-03-01 JP JP3969293A patent/JPH06252389A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6016458A (ja) * | 1983-06-17 | 1985-01-28 | テキサス・インスツルメンツ・インコ−ポレイテツド | スタック形ｃｍｏｓ装置の製造方法 |
| JPH0410547A (ja) * | 1990-04-27 | 1992-01-14 | Nec Corp | 半導体装置の製造方法 |
| JPH04144237A (ja) * | 1990-10-05 | 1992-05-18 | Nippon Steel Corp | Ｍｏｓ型半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9030877B2 (en) | 2007-08-30 | 2015-05-12 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960618 |