JPH04239776A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000012535 impurity Substances 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 238000010438 heat treatment Methods 0.000 claims abstract description 5
- 238000002955 isolation Methods 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 11
- 230000003647 oxidation Effects 0.000 abstract description 2
- 238000007254 oxidation reaction Methods 0.000 abstract description 2
- 238000001020 plasma etching Methods 0.000 abstract description 2
- 229910052681 coesite Inorganic materials 0.000 abstract 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract 3
- 239000000377 silicon dioxide Substances 0.000 abstract 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract 3
- 229910052682 stishovite Inorganic materials 0.000 abstract 3
- 229910052905 tridymite Inorganic materials 0.000 abstract 3
- 239000012212 insulator Substances 0.000 abstract 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 230000005855 radiation Effects 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
Landscapes
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り,特に,シールドプレート素子間分離方法に関する
。
係り,特に,シールドプレート素子間分離方法に関する
。
【0002】近年,人工衛星に搭載し,放射線環境下で
MOSFETを使用する時,酸化シリコン膜に放射線損
傷を発生し,素子の信頼性にとって問題となっている。 特に,素子間分離膜は体積が大きいので発生する損傷も
大きく,素子の信頼性にとって重要な問題となっている
。
MOSFETを使用する時,酸化シリコン膜に放射線損
傷を発生し,素子の信頼性にとって問題となっている。 特に,素子間分離膜は体積が大きいので発生する損傷も
大きく,素子の信頼性にとって重要な問題となっている
。
【0003】図2(a), (b)は放射線の影響を説
明するための図であり,1は半導体基板,5Aは素子間
分離膜,7はゲート絶縁膜,8はゲート電極,9はソー
ス,10はドレインを表す。
明するための図であり,1は半導体基板,5Aは素子間
分離膜,7はゲート絶縁膜,8はゲート電極,9はソー
ス,10はドレインを表す。
【0004】酸化シリコン(SiO2 )に放射線が入
射すると,SiO2 中に固定正電荷が発生する。その
電荷量はSiO2 の体積に依存し,体積の大きい素子
間分離膜では特に電荷量が多く問題となる。即ち,素子
間分離膜5A下の半導体基板1に負電荷が誘導されて反
転層が形成され,そこがチャネルとなって,ソース9を
負電位,ドレイン10を正電位とする時,ゲートがオフ
状態であってもソース・ドレイン間にリーク電流が流れ
る。
射すると,SiO2 中に固定正電荷が発生する。その
電荷量はSiO2 の体積に依存し,体積の大きい素子
間分離膜では特に電荷量が多く問題となる。即ち,素子
間分離膜5A下の半導体基板1に負電荷が誘導されて反
転層が形成され,そこがチャネルとなって,ソース9を
負電位,ドレイン10を正電位とする時,ゲートがオフ
状態であってもソース・ドレイン間にリーク電流が流れ
る。
【0005】その対策の一つとして,シールドプレート
構造を形成する素子間分離方法が提案されている。この
方法は素子間分離膜中に導電性のシールドプレートを形
成し,放射線入射により生じた素子間分離膜中の固定電
荷の影響がシールドプレート下の半導体基板に及ばない
ようにするものである。しかし,この方法にも別の問題
がある。
構造を形成する素子間分離方法が提案されている。この
方法は素子間分離膜中に導電性のシールドプレートを形
成し,放射線入射により生じた素子間分離膜中の固定電
荷の影響がシールドプレート下の半導体基板に及ばない
ようにするものである。しかし,この方法にも別の問題
がある。
【0006】即ち,シールドプレート下に酸化膜を形成
する時に,半導体基板中の不純物が酸化膜中に吸い込ま
れるためにシールドプレート下の不純物濃度が低くなり
,デプレッション型の寄生トランジスタが発生しやすい
。
する時に,半導体基板中の不純物が酸化膜中に吸い込ま
れるためにシールドプレート下の不純物濃度が低くなり
,デプレッション型の寄生トランジスタが発生しやすい
。
【0007】したがって,シールドプレート下の不純物
濃度を高くして,寄生トランジスタの発生を阻止してや
る必要がある。
濃度を高くして,寄生トランジスタの発生を阻止してや
る必要がある。
【0008】
【従来の技術】図3(a), (b)はシールドプレー
ト素子間分離方法の従来例を説明するための断面図であ
り,1は半導体基板,4Aはシールドプレート,7は絶
縁膜,8はゲート電極,9はソース,10はドレイン,
11はBPSG膜を表す。
ト素子間分離方法の従来例を説明するための断面図であ
り,1は半導体基板,4Aはシールドプレート,7は絶
縁膜,8はゲート電極,9はソース,10はドレイン,
11はBPSG膜を表す。
【0009】従来はシールドプレート4A上の絶縁膜に
BPSGのような不純物を含む材料を用い,熱処理によ
って半導体基板1中に不純物を拡散させ,不純物濃度を
高めることにより反転層の形成を阻止し,問題となる寄
生トランジスタの動作電圧を大きくしていた。
BPSGのような不純物を含む材料を用い,熱処理によ
って半導体基板1中に不純物を拡散させ,不純物濃度を
高めることにより反転層の形成を阻止し,問題となる寄
生トランジスタの動作電圧を大きくしていた。
【0010】しかし,BPSG膜はその膜中に含まれる
不純物濃度(ボロン濃度)を低濃度で成膜することは難
しく,また濃度の制御性も良くない。さらに,ソース・
ドレイン(n+ 層)との接合領域にボロンが高濃度に
拡散してp+ 層を形成し,p+ 層とn+ 層が接し
てしまうため,接合耐圧の劣化を起こしたり(図3(a
)),ゲート電極8下のチャネル領域に拡散してチャネ
ル幅を狭め,閾値電圧を上昇させたりする不都合を生じ
る(図3(b))。
不純物濃度(ボロン濃度)を低濃度で成膜することは難
しく,また濃度の制御性も良くない。さらに,ソース・
ドレイン(n+ 層)との接合領域にボロンが高濃度に
拡散してp+ 層を形成し,p+ 層とn+ 層が接し
てしまうため,接合耐圧の劣化を起こしたり(図3(a
)),ゲート電極8下のチャネル領域に拡散してチャネ
ル幅を狭め,閾値電圧を上昇させたりする不都合を生じ
る(図3(b))。
【0011】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み,シールドプレート4A下の半導体基板に拡散する
不純物濃度を高精度に制御し,ソース・ドレインとの接
合領域には高濃度に不純物を拡散させず,また,チャネ
ル領域にも高濃度に不純物を拡散させない素子間分離方
法を提供することを目的とする。
鑑み,シールドプレート4A下の半導体基板に拡散する
不純物濃度を高精度に制御し,ソース・ドレインとの接
合領域には高濃度に不純物を拡散させず,また,チャネ
ル領域にも高濃度に不純物を拡散させない素子間分離方
法を提供することを目的とする。
【0012】
【課題を解決するための手段】図1(a) 〜(e)
は実施例を示す工程順断面図である。上記課題は,半導
体基板1に絶縁膜2を形成する工程と, 該絶縁膜2上
に導電膜4を形成する工程と,該導電膜4に不純物を該
絶縁膜2に到達しないエネルギーでイオン注入する工程
と,該導電膜4上に素子間分離用絶縁膜5を形成する工
程と,マスクを用いて該素子間分離用絶縁膜5及び該導
電膜4をエッチング加工して,素子間分離膜5A及びシ
ールドプレート4Aを形成する工程と,該素子間分離膜
5A及び該シールドプレート4A側面に絶縁物の側壁6
を形成する工程と, 熱処理により前記不純物を該シー
ルドプレート4Aから該絶縁膜2を通して該半導体基板
1に拡散させる工程とを有する半導体装置の製造方法に
よって解決される。
は実施例を示す工程順断面図である。上記課題は,半導
体基板1に絶縁膜2を形成する工程と, 該絶縁膜2上
に導電膜4を形成する工程と,該導電膜4に不純物を該
絶縁膜2に到達しないエネルギーでイオン注入する工程
と,該導電膜4上に素子間分離用絶縁膜5を形成する工
程と,マスクを用いて該素子間分離用絶縁膜5及び該導
電膜4をエッチング加工して,素子間分離膜5A及びシ
ールドプレート4Aを形成する工程と,該素子間分離膜
5A及び該シールドプレート4A側面に絶縁物の側壁6
を形成する工程と, 熱処理により前記不純物を該シー
ルドプレート4Aから該絶縁膜2を通して該半導体基板
1に拡散させる工程とを有する半導体装置の製造方法に
よって解決される。
【0013】また,前記導電膜4はシリコン膜であり,
前記不純物はp型不純物である半導体装置の製造方法に
よって解決される。
前記不純物はp型不純物である半導体装置の製造方法に
よって解決される。
【0014】
【作用】シールドプレート4A下の半導体基板に拡散す
る不純物はシールドプレート4Aにイオン注入した不純
物であるから,イオン注入条件及び拡散処理条件を選ぶ
ことにより,半導体基板中の不純物濃度を高精度に制御
することができる。
る不純物はシールドプレート4Aにイオン注入した不純
物であるから,イオン注入条件及び拡散処理条件を選ぶ
ことにより,半導体基板中の不純物濃度を高精度に制御
することができる。
【0015】また,素子間分離膜の側面には側壁が形成
されているから,シールドプレート4A下の半導体基板
に不純物が高濃度に拡散する領域はゲート電極やソース
・ドレインの形成される素子領域まで広がることがない
。
されているから,シールドプレート4A下の半導体基板
に不純物が高濃度に拡散する領域はゲート電極やソース
・ドレインの形成される素子領域まで広がることがない
。
【0016】シールドプレート4Aをシリコン膜で形成
し,p型不純物をイオン注入し,そのp型不純物を半導
体基板1に拡散するようにすれば,放射線損傷の影響を
防止し,かつ寄生トランジスタの動作電圧を高めるのに
特に有効である。
し,p型不純物をイオン注入し,そのp型不純物を半導
体基板1に拡散するようにすれば,放射線損傷の影響を
防止し,かつ寄生トランジスタの動作電圧を高めるのに
特に有効である。
【0017】
【実施例】図1(a) 〜(e) は実施例を示す工程
順断面図で,以下,これらの図を参照しながら説明する
。
順断面図で,以下,これらの図を参照しながら説明する
。
【0018】図1(a) 参照
半導体基板1としてp型のSi基板を用い,ゲート酸化
膜と同程度の厚さの熱酸化膜2を形成する。雰囲気は乾
燥した酸素を用い,酸化温度は950 ℃以下とする。 酸化膜厚は,例えば200 Åである。
膜と同程度の厚さの熱酸化膜2を形成する。雰囲気は乾
燥した酸素を用い,酸化温度は950 ℃以下とする。 酸化膜厚は,例えば200 Åである。
【0019】次に,将来素子間分離膜を形成する予定の
領域の熱酸化膜2に,Si基板1を露出するコンコクト
窓3を形成する。 図1(b) 参照 全面にCVD法により厚さ1000ÅのポリSi膜4を
形成する。ポリSi膜4はコンコクト窓3を埋めてSi
基板1に接触する。
領域の熱酸化膜2に,Si基板1を露出するコンコクト
窓3を形成する。 図1(b) 参照 全面にCVD法により厚さ1000ÅのポリSi膜4を
形成する。ポリSi膜4はコンコクト窓3を埋めてSi
基板1に接触する。
【0020】ポリSi膜4にSi基板1と同型の不純物
,例えばボロン(B+ ) をイオン注入する。加速エ
ネルギーは30keV,ドーズ量は3×1015cm−
2とする。この条件ではB+ はポリSi膜4の中に注
入され,熱酸化膜2には到達しない。
,例えばボロン(B+ ) をイオン注入する。加速エ
ネルギーは30keV,ドーズ量は3×1015cm−
2とする。この条件ではB+ はポリSi膜4の中に注
入され,熱酸化膜2には到達しない。
【0021】図1(c) 参照
素子間分離膜形成用絶縁膜として,CVD法により厚さ
3000ÅのSiO2 膜5を全面に形成する。
3000ÅのSiO2 膜5を全面に形成する。
【0022】図1(d) 参照
マスクを用いて(図示せず)SiO2 膜5及びポリS
i膜4をエッチングし,素子間分離領域に素子間分離膜
5A及びシールドプレート4Aを形成する。
i膜4をエッチングし,素子間分離領域に素子間分離膜
5A及びシールドプレート4Aを形成する。
【0023】図1(e) 参照
CVD法により全面を覆う厚さ5000ÅのSiO2
膜を形成し(図示せず),反応性イオンエッチング(R
IE)技術によりそのSiO2膜をエッチングし,素子
間分離膜5A及びシールドプレート4Aの側面にSiO
2 の側壁6を形成する。
膜を形成し(図示せず),反応性イオンエッチング(R
IE)技術によりそのSiO2膜をエッチングし,素子
間分離膜5A及びシールドプレート4Aの側面にSiO
2 の側壁6を形成する。
【0024】窒素雰囲気中1000℃, 30分の熱処
理により,ポリSi膜4の不純物(B+ ) をSi基
板1に拡散させる。このようにして素子間分離を行った
の素子領域にMOSFETを形成した。
理により,ポリSi膜4の不純物(B+ ) をSi基
板1に拡散させる。このようにして素子間分離を行った
の素子領域にMOSFETを形成した。
【0025】その結果,従来のシールドプレート素子間
分離を行った場合の寄生トランジスタの動作電圧が0.
5 V程度だったのに対して,本実施例では2〜3Vと
なり,その有効性が明らかとなった。
分離を行った場合の寄生トランジスタの動作電圧が0.
5 V程度だったのに対して,本実施例では2〜3Vと
なり,その有効性が明らかとなった。
【0026】なお,ポリSi膜4は非晶質Si膜であっ
てもよい。
てもよい。
【0027】
【発明の効果】以上説明したように,本発明によれば,
素子間分離膜下に反転層の発生するのを阻止し,寄生ト
ランジスタの動作電圧を高くした耐放射線素子を形成す
ることができる。本発明は耐放射線MOSFETの形成
に顕著な効果を奏するものである。
素子間分離膜下に反転層の発生するのを阻止し,寄生ト
ランジスタの動作電圧を高くした耐放射線素子を形成す
ることができる。本発明は耐放射線MOSFETの形成
に顕著な効果を奏するものである。
【図1】(a) 〜(e) は実施例を示す工程順断面
図である。
図である。
【図2】(a), (b)は放射線の影響を説明するた
めの図である。
めの図である。
【図3】(a), (b)はシールドプレート素子間分
離方法の従来例を説明するための断面図である。
離方法の従来例を説明するための断面図である。
1は半導体基板であってSi基板
2は絶縁膜であって熱酸化膜
3はコンタクト窓
4は導電膜でありシリコン膜であってポリSi膜4Aは
シールドプレート 5は素子間分離用絶縁膜であってSiO2 膜5Aは素
子間分離膜 6は側壁 7は絶縁膜であってゲート絶縁膜 8はゲート電極 9はソース 10はドレイン 11はBPSG膜
シールドプレート 5は素子間分離用絶縁膜であってSiO2 膜5Aは素
子間分離膜 6は側壁 7は絶縁膜であってゲート絶縁膜 8はゲート電極 9はソース 10はドレイン 11はBPSG膜
Claims (2)
- 【請求項1】 半導体基板(1) に絶縁膜(2)
を形成する工程と, 該絶縁膜(2) 上に導電膜(4
) を形成する工程と,該導電膜(4) に不純物を該
絶縁膜(2) に到達しないエネルギーでイオン注入す
る工程と,該導電膜(4) 上に素子間分離用絶縁膜(
5) を形成する工程と,マスクを用いて該素子間分離
用絶縁膜(5) 及び該導電膜(4) をエッチング加
工して,素子間分離膜(5A)及びシールドプレート(
4A)を形成する工程と,該素子間分離膜(5A)及び
該シールドプレート(4A)側面に絶縁物の側壁(6)
を形成する工程と, 熱処理により前記不純物を該シ
ールドプレート(4A)から該絶縁膜(2) を通して
該半導体基板(1) に拡散させる工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項2】 前記導電膜(4) はシリコン膜であ
り,前記不純物はp型不純物であることを特徴とする請
求項1記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP606091A JPH04239776A (ja) | 1991-01-23 | 1991-01-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP606091A JPH04239776A (ja) | 1991-01-23 | 1991-01-23 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04239776A true JPH04239776A (ja) | 1992-08-27 |
Family
ID=11628051
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP606091A Withdrawn JPH04239776A (ja) | 1991-01-23 | 1991-01-23 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04239776A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5543703A (en) * | 1993-12-24 | 1996-08-06 | Nippondenso Co., Ltd. | Generator motor for vehicles |
-
1991
- 1991-01-23 JP JP606091A patent/JPH04239776A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5543703A (en) * | 1993-12-24 | 1996-08-06 | Nippondenso Co., Ltd. | Generator motor for vehicles |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |